DE68921112T2

DE68921112T2 - Integrierte Schaltung mit Bipolar-CMOS-Schaltung.

Info

Publication number: DE68921112T2
Application number: DE68921112T
Authority: DE
Inventors: Takashi Ozawa; Tohru Takeshima
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1988-07-29
Filing date: 1989-07-28
Publication date: 1995-06-08
Anticipated expiration: 2009-07-29
Also published as: DE68921112D1; JPH0239719A; KR920010998B1; EP0353163A3; EP0353163B1; US4972096A; EP0353163A2; KR910003654A

Description

Die vorliegende Erfindung betrifft allgemein eine integrierte Schaltung, die eine bipolare CMOS-Schaltung hat, und insbesondere eine Flip-Flop-Schaltung, die eine bipolare CMOS- Schaltung hat.
Gegenwärtig wird ein Flip-Flop in breitem Umfang in verschiedenen elektronischen Schaltungen, wie z.B. einer Register- und einer Signalspeicherschaltung verwendet. Bekanntlich wird ein Flip-Flop durch NAND-Gates oder NOR-Gates gebildet. Allgemein arbeitet ein aus NAND-Gates gebildeter Flip-Flop schneller als ein aus NOR-Gates gebildeter Flip- Flop.
In Figur 1 ist ein herkömmlicher Flip-Flop gezeigt, der aus NAND-Gates zusammengesetzt ist. Den NAND-Gates G1 und G2 werden jeweils komplementäre Eingangssignale A bzw. B zugeführt. Komplementäre Ausgangssignale Q und XQ der NAND-Gates G1 und G2 werden als Eingangssignale den NAND-Gates G2 bzw. G1 zugeführt.
Ein NAND-Gate gibt einen niedrigen logischen Pegel (im folgenden einfach als L bezeichnet) ab, wenn die beiden Eingangssignale einen hohen logischen Pegel haben (nachfolgend einfach als H bezeichnet). Wenn beispielsweise A = H und B = L, hat der Flip-Flop einen stabilen Zustand, bei dem Q = L und XQ = H. Wenn sich in diesem Zustand die Eingangssignale A und B dergestalt ändern, daß A = L und B = H, werden die beiden Eingangssignale des NAND-Gates G1 auf L und H umgeschaltet und das Ausgangssignal Q desselben wird von L auf H geändert. Somit ändern sich die beiden Eingangssignale des NAND- Gates G2 auf H und das Ausgangssignal XQ desselben wird von H auf L umgeschaltet. In diesem Zustand ist der Flip-Flop stabil eingestellt.
Es sei angemerkt, daß das Ausgangssignal eines der NAND- Gates sich nicht von H auf L ändert, bis das Ausgangssignal des anderen NAND-Gates sich auf H geändert hat. Für das vorstehend erwähnte Beispiel ändert sich das Ausgangssignal des NAND-Gates G2 von H auf L, wenn sich das Ausgangssignal des NAND-Gates G1 auf H geändert hat. Das heißt, daß eine zeitliche Verzögerung zwischen den Ausgangssignalen Q und XQ vorhanden ist. Diese Verzögerung entspricht einer Stufe des NAND-Gates. Die zwischen den Ausgangssignalen Q und XQ auftretende Verzögerung verursacht einen Laufzeitunterschied.
Die Verzögerung zwischen den Ausgangssignalen Q und XQ wird im Detail nachfolgend unter Bezug auf Figur 2 beschrieben, die ein Schaltbild eines Beispiels des Aufbaues des in Figur 1 gezeigten Flip-Flop ist. Das NAND-Gate G1 beinhaltet P-Kanal-Metalloxid-Halbleitertransistoren P21 und P22, die mit einer Stromquelle hohen Potentials VDD verbunden sind, und N-Kanal-Metalloxid-Halbleitertransistoren N21 und N22. Nachfolgend wird ein P-Kanal-Metalloxid-Halbleitertransistor einfach als PMOS-Transistor bezeichnet, und ein N-Kanal-Metalloxid-Halbleitertransistor wird einfach als NMOS-Transistor bezeichnet. Die PMOS-Transistoren P21 und P22 und die NMOS-Transistoren N21 und N22 bilden eine NAND-Logikschaltung. Ein bipolarer NPN-Transistor Q21 wird zum raschen Laden des Ausgangssignals Q verwendet, und ein bipolarer NPN- Transistor Q23 wird zum raschen Entladen des Ausgangssignals Q verwendet. Das heißt, daß die bipolaren Transistoren Q21 und Q23 so wirken, daß sie eine mit dem Ausgangssignal des NAND-Gates G1 gekoppelte Last ansteuern. Aus vorstehender Beschreibung ist ersichtlich, daß das NAND-Gate G1 eine bipolare CMOS-(Bi-CMOS)-Schaltung ist. NMOS-Transistoren N23 und N24 werden zum Abnehmen einer Ladung an der Basis des bipolaren Transistors Q21 verwendet. Ein mit einer Stromquelle niedrigen Potentials (bei dem dargestellten Beispiel Erde) verbundener NMOS-Transistor N25 hat die Funktion, eine Ladung an der Basis des bipolaren Transistors Q23 abzunehmen.
Das NAND-Gate G2 ist in derselben Weise wie das NAND-Gate G1 gebildet und besteht aus PMOS-Transistoren P23, P24, NMOS-Transistoren N26 - N30 und bipolaren Transistoren Q22 und Q24.
Es wird nun angenommen, daß der Flip-Flop in dem Zustand stabil eingestellt wird, in dem A = H, B = L, Q = L und XQ = H. Der ON/OFF-Zustand jedes der Transistoren in diesem Zustand ist in Figur 2 dargestellt. Wenn sich die Eingangssignale A und B von H und L jeweils auf L bzw. H ändern, ändern sich die Zustände der Transistoren wie folgt. Der PMOS- Transistor P21 ändert sich von OFF auf ON und die NMOS- Transistoren N21 und N23 ändern sich von ON auf OFF. Dadurch schaltet sich der bipolare Transistor Q21 auf ON. Eine Ladung fließt durch den bipolaren Transistor Q21 und wird dem Ausgang Q des NAND-Gates G1 zugeführt. Somit wird das Ausgangssignal Q von L auf H geändert.
Wenn sich andererseits das Eingangssignal B von L auf H ändert, wird PMOS-Transistor P24 von ON auf OFF umgeschaltet und der bipolare Transistor Q22 schaltet auf OFF. Ferner werden die NNOS-Transistoren N26 und N28 auf ON geschaltet. Die vorstehende Veränderung in dem Ausgangssignal Q von L auf H wird auf die Gates der NMOS-Transistoren N27 und N29 übertragen, so daß die NMOS-Transistoren N27 und N29 auf ON schalten. Eine Ladung an dem Ausgang XQ fließt durch die NMOS- Transistoren N26 und N27. Dann wird ein Teil der Ladung an die Basis des bipolaren Transistors Q24 angelegt und die verbleibende Ladung fließt durch den NMOS-Transistor N30. Der bipolare Transistor Q24 wird durch das Anlegen eines Teiles der Ladung von dem Ausgang XQ auf ON geschaltet. Dadurch wird es der Ladung am Ausgang XQ erlaubt, durch den bipolaren Transistor Q24 zu fließen, so daß das Entladen des Ausganges XQ beschleunigt wird. Anschließend wird der bipolare Transistor Q42 wiederum auf OFF geschaltet, wenn das Ausgangssignal XQ ausreichend entladen ist. Eine Veränderung in dem Ausgangssignal XQ von H auf L wird auf die Gates der NMOS- Transistoren N22 und N24 übertragen, so daß sie auf OFF schalten. Das hat zur Folge, daß der Flip-Flop in dem Zustand stabil eingestellt wird, in dem Q = H und XQ = L.
Aus vorstehend beschriebenem Betriebsablauf ist ersichtlich, daß der Zustand des NAND-Gates G2 sich nicht verändert, bis der Zustand (Ausgangssignal) des NAND-Gates G1 sich ändert. Auf diese Weise tritt die Zeitdifferenz bei der Veränderung zwischen den Ausgangssignalen Q und XQ auf.

KURZBESCHREIBUNG DER ERFINDUNG

Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, eine integrierte Schaltung zu schaffen, die Bi-CMOS- Schaltungen hat, in welchen die vorstehend erwähnten Nachteile eliminiert sind.
Eine genauer bestimmte Aufgabe der vorliegenden Erfindung ist es, einen Flip-Flop zu schaffen, der Bi-CMOS-Schaltungen hat, die ein verringerte Verzögerung aufweisen, die zwischen den Ausgangssignalen des Flip-Flop auftritt.
Die vorstehenden Aufgaben der vorliegenden Erfindung können durch eine integrierte Schaltung erzielt werden, die eine erste Gate-Einrichtung zum Eingeben von ersten und zweiten Eingangssignalen und Erzeugen eines ersten Ausgangssignals beinhaltet, das das Ergebnis einer ersten logischen Operation der ersten Gate-Einrichtung anzeigt. Die erste Gate-Einrichtung hat einen ersten Ausgangsanschluß, der das erste Ausgangssignal weiterleitet. Die erste Gate-Einrichtung beinhaltet eine erste CMOS-Einrichtung zum Empfang des ersten und des zweiten Eingangssignals und Erzeugen des Ergebnisses der ersten logischen Operation und eine erste bipolare Transistoreinrichtung zum Erzeugen des ersten Ausgangssignals von dem Ergebnis der ersten logischen Operation. Die erste bipolare Transistoreinrichtung beinhaltet einen ersten bipolaren Transistor, der den ersten Ausgangsanschluß lädt, und einen zweiten bipolaren Transistor, der den ersten Ausgangsanschluß entlädt. Die integrierte Schaltung beinhaltet eine zweite Gate-Einrichtung zur Eingabe eines dritten und eines vierten Eingangssignals und zum Erzeugen eines zweiten Ausgangssignals, das das Ergebnis einer zweiten logischen Operation der zweiten Gate-Einrichtung anzeigt. Die zweite Gate-Einrichtung hat einen zweiten Ausgangsanschluß, der das zweite Ausgangssignal weiterleitet. Die zweite Gate- Einrichtung beinhaltet zweite CMOS-Einrichtungen zum Empfang des dritten und des vierten Eingangssignals und Erzeugen des Ergebnisses der zweiten logischen Operation, und zweite bipolare Transistoreinrichtungen zum Erzeugen des zweiten Ausgangssignals von dem Ergebnis der zweiten logischen Operation. Die zweite bipolare Transistoreinrichtung beinhaltet einen dritten bipolaren Transistor, der den zweiten Ausgangsanschluß lädt, und einen vierten bipolaren Transistor, der den zweiten Ausgangsanschluß entlädt. Das erste und das dritte Eingangssignal sind komplementäre Eingangssignale. Das erste Ausgangssignal dient als das vierte Eingangssignal und das zweite Ausgangssignal dient als das zweite Eingangssignal. Das erste und das zweite Ausgangssignal sind komplementäre Ausgangssignale. Die integrierte Schaltung beinhaltet Entladungseinrichtungen zum Entladen einer Basis des ersten bipolaren Transistors der ersten bipolaren Transistoreinrichtung ansprechend auf eine Veränderung in dem dritten Eingangssignal und zum Entladen einer Basis des dritten bipolaren Transistors der zweiten bipolaren Transistoreinrichtung ansprechend auf eine Veränderung im ersten Eingangssignal. Die integrierte Schaltung beinhaltet Ladungseinrichtungen zum Laden einer Basis des zweiten bipolaren Transistors der ersten bipolaren Transistoreinrichtung ansprechend auf die Veränderung in dem dritten Eingangssignal und zum Laden einer Basis des vierten bipolaren Transistors der zweiten bipolaren Transistoreinrichtung ansprechend auf die Veränderung im ersten Eingangssignal.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung offenbar, wenn diese in Verbindung mit den beiliegenden Zeichnungen gelesen wird.

KURZBESCHREIBUNG DER ZEICHNUNGEN

FIG. 1 ist ein Schaltbild eines herkömmlichen Flip-Flop des NAND-Gate-Typs;
FIG. 2 ist ein Schaltbild einer Konfiguration für den in FIG. 1 gezeigten Flip-Flop;
FIG. 3 ist ein Schaltbild einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
FIG. 4 ist ein Schaltbild einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
FIG. 5A ist ein Schaltbild eines CMOS-Inverters;
FIG. 5B ist ein Schaltbild eines Inverters des Bi-CMOS- Typs;
FIG. 6 ist ein Schaltbild einer Konfiguration gemäß der in FIG. 4 dargestellten zweiten Ausführungsform;
FIG. 7 ist ein Schaltbild einer weiteren Konfiguration gemäß der in FIG. 4 dargestellten zweiten Ausführungsform;
FIG. 8 ist eine dritte Ausführungsform der vorliegenden Erfindung;
FIG. 9 ist ein Schaltbild einer Anwendung der vorliegenden Erfindung;
FIG. 10 ist ein Zeitablaufdiagramm von Signalen, die an verschiedenen Punkten der in FIG. 9 gezeigten Schaltung beobachtet wurden;
FIG. 11 ist ein Schaltbild einer weiteren Anwendung der vorliegenden Erfindung; und
FIG. 12 ist ein Zeitablaufdiagramm von Signalen, die an verschiedenen Punkten der in FIG. 10 gezeigten Schaltung beobachtet wurden.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Eine erste bevorzugte Ausführungsform der vorliegenden Erfindung wird unter Bezug auf FIG. 3 beschrieben. In FIG. 3 sind diejenigen Teile, die den in FIG. 2 gezeigten entsprechen, mit denselben Bezugszeichen bezeichnet. Ein wesentliches Merkmal der ersten Ausführungsform ist, daß eine Basis- Entladungsschaltung 3 und eine Basis-Ladungsschaltung 4 für die NAND-Gates G1 und G2 vorgesehen sind. Der Basis-Entladungsschaltung 3 und der Basis-Ladungsschaltung 4 werden jeweils die komplementären Eingangssignale A und B zugeführt. Die NAND-Gates G1 und G2, die Basis-Entladungsschaltung 3 und die Basis-Ladungsschaltung 4 bilden einen Flip-Flop.
Die Basis-Entladungsschaltung 3 ist aus PMOS-Transistoren P3 und P4 gebildet. Die Gates der PMOS-Transistoren P3 und P4 werden mit den Eingangssignalen B bzw. A versorgt. Die Source des PMOS-Transistors P3 ist mit der Basis des bipolaren Transistors Q21 im NAND-Gate G1 verbunden und der Drain desselben ist mit einer Stromquelle niedrigen Potentials (Erde) verbunden. In ähnlicher Weise ist die Source des PMOS- Transistors P4 mit der Basis des bipolaren Transistors Q22 verbunden und der Drain desselben ist mit der Stromquelle niedrigen Potentials verbunden. Der PMOS-Transistor P3 hat die Funktion, die Basis des bipolaren Transistors Q21 ansprechend auf eine Veränderung im Eingangssignal B zu entladen. In ähnlicher Weise hat der PMOS-Transistor P4 die Funktion, die Basis des bipolaren Transistors Q22 ansprechend auf eine Veränderung in dem Eingangssignal A zu entladen.
Die Basis-Ladungsschaltung 4 besteht aus PMOS-Transistoren P5 und P6. Den Gates der PMOS-Transistoren P5 und P6 werden die Eingangssignale B bzw. A zugeführt. Die Source des PMOS-Transistors P5 ist mit dem Kollektor des bipolaren Transistors Q23 und dem Ausgang Q des NAND-Gates G1 verbunden. Der Drain des PMOS-Transistors P2 ist mit der Basis des bipolaren Transistors Q23 verbunden. Die Source des PMOS-Transistors P6 ist mit dem Kollektor des Transistors Q24 und dem Ausgang XQ des NAND-Gates G2 verbunden. Der Drain des PMOS- Transistors P6 ist mit der Basis des bipolaren Transistors Q24 verbunden. Der PMOS-Transistor P5 hat die Funktion, die Basis des bipolaren Transistors Q23 ansprechend auf eine Veränderung in dem Eingangssignal B zu laden. In ähnlicher Weise hat der PMOS-Transistor P6 die Funktion, die Basis des bipolaren Transistors Q24 ansprechend auf eine Veränderung im Eingangssignal A zu laden.
Im Betrieb wird nun angenommen, daß der in FIG. 3 gezeigte Flip-Flop in dem Zustand stabil eingestellt ist, in dem A = H, B = L, Q = L und XQ = H. Wenn die Eingangssignale A und B sich auf L bzw. H ändern, arbeitet der in FIG. 3 gezeigte Flip-Flop wie folgt. Wenn das Eingangssignal A sich von H auf L ändert, wird der PMOS-Transistor P21 auf ON geschaltet. Zur gleichen Zeit ändern sich die PMOS-Transistoren P4 und P5 von OFF auf ON. Andererseits schaltet der PMOS- Transistor P24 auf OFF, wenn das Eingangssignal B sich von L auf H ändert, und gleichzeitig schalten die PMOS-Transistoren P3 und P5 auf OFF.
Da der PMOS-Transistor P4 auf ON schaltet, wenn das Eingangssignal A sich von H auf L ändert, wird die Basis des bipolaren Transistors Q22 durch den PMOS-Transistor P4 entladen, so daß der bipolare Transistor Q22 auf OFF zu schalten beginnt. Zur gleichen Zeit, wenn der PMOS-Transistor P4 auf ON schaltet, schaltet der PMOS-Transistor P6 auf ON. Somit wird es einer Ladung am Ausgang XQ des NAND-Gates G2 erlaubt, durch den PMOS-Transistor P6 zu fließen. Diese Ladung fließt durch die Basis des bipolaren Transistors Q24 und den NMOS- Transistor N30, so daß der bipolare Transistor Q24 auf ON zu schalten beginnt. Somit wird der Ladung am Ausgang XQ erlaubt, durch den bipolaren Transistor Q24 zu fließen und der Pegel des Ausgangssignals XQ beginnt abzunehmen. Es sei angemerkt, daß der Pegel des Ausgangssignals XQ des NAND-Gates G2 abzunehmen beginnt, wenn das Eingangssignal A des NAND-Gates G1 sich von H auf L ändert, oder in anderen Worten, der Pegel des Ausgangssignals XQ beginnt abzunehmen, bevor der Pegel des Ausgangssignals Q des NAND-Gates G1 sich ändert. Das hat zur Folge, daß der Flip-Flop der ersten Ausführungsform mit einer höheren Geschwindigkeit als die des in FIG. 2 dargestellten Flip-Flop arbeiten kann. Es sei angemerkt, daß das Ausgangssignal XQ des NAND-Gates G2 abzunehmen beginnt, nachdem das Ausgangssignal Q des NAND-Gates G1 sich von L auf H in FIG. 2 ändert.
Wenn das Ausgangssignal XQ entladen wird, beginnt das Ausgangssignal Q sich von L auf H zu ändern, ansprechend auf eine Änderung des bipolaren Transistors Q21 von OFF auf ON. Diese Änderung des Ausgangssignals Q wird auf die NMOS- Transistoren N27 und N29 übertragen. Zu diesem Zeitpunkt wurden die NMOS-Transistoren N26 und N27 bereits auf ON geschaltet, ansprechend auf eine Änderung in dem Eingangssignal B von L auf H. Somit wird das Entladen des Ausgangssignals XQ durch die NMOS-Transistoren N26, N27 und N30 erleichtert.
Wenn der bipolare Transistor Q21 auf ON schaltet, schaltet der NMOS-Transistor N25 auf ON. Somit wird die Basis des bipolaren Transistors Q23 durch den NMOS-Transistor N25 entladen, so daß er auf OFF schaltet. Daher wird das Ausgangssignal des NAND-Gates G1 durch den bipolaren Transistor Q21 bis zu dem Potential VDD aufgeladen.
Auf diese Weise beginnt das Ausgangssignal XQ des NAND- Gates G2 sich zu ändern, wenn das Eingangssignal A des NAND- Gates G1 sich ändert. Es sei insbesondere angemerkt, daß in der vorstehend beschriebenen Operation das Ausgangssignal XQ sich ansprechend auf eine Änderung in dem Eingangssignal A zu ändern beginnt. Somit kann eine verringerte Zeitdifferenz zwischen den Ausgangssignalen Q und XQ erzielt werden.
Eine zweite bevorzugte Ausführungsform der vorliegenden Erfindung wird beschrieben. Ein wesentliches Merkmal der zweiten Ausführungsform ist, daß ein Flip-Flop im Vergleich zur ersten Ausführungsform durch eine kleine Anzahl von Elementen aufgebaut ist. Der Flip-Flop gemäß der zweiten Ausführungsform kann schneller arbeiten als der Flip-Flop gemäß der ersten Ausführungsform.
FIG. 4 ist ein Schaltbild der zweiten Ausführungsform. Wie dargestellt, wird die zweite Ausführungsform durch Ersetzen der NAND-Gates G1 und G2 durch Inverter 1 bzw. 2 des Bi-CMOS-Typs gebildet. Die Basis-Entladungsschaltung 3 und die Basis-Ladungsschaltung 4 sind dieselben wie die in FIG. 3 dargestellten.
Der Inverter 1 beinhaltet eine Eingangsschaltung und eine Ausgangsschaltung. Die Eingangsschaltung des Inverters 1 behandelt eine logische Operation des Inverters 1 und die Ausgangsschaltung desselben dient als eine Treiberschaltung. Die Eingangsschaltung ist aus einem PMOS-Transistor P1, einem NMOS-Transistor N1 und Lasten (Impedanzschaltungen) 5 und 6 gebildet, die alle in Reihe geschaltet sind, wie in FIG. 4 dargestellt. Das heißt, daß die Source des PMOS-Transistors P1 mit der Stromquelle VDD mit hohem Potential verbunden ist und der Drain desselben mit einem der beiden Enden der Last 5 verbunden ist. Das Gate des PMOS-Transistors P1 wird mit einem Eingangssignal Din (entsprechend dem in FIG. 3 gezeigten Eingangssignal A) versorgt. Das andere Ende der Last 5 ist mit dem Drain des NMOS-Transistors N1 verbunden, durch den ein Ausgangssignal (entsprechend dem Ausgangssignal XQ) abgenommen wird. Die Source des NMOS-Transistors N1 ist mit einem der beiden Enden der Last 6 verbunden und das andere Ende davon ist mit der Stromquelle niedrigen Potentials (nicht dargestellt) verbunden.
Die Ausgangsschaltung des Inverters 1 ist aus zwei bipolaren NPN-Transistoren Q1 und Q3 gebildet, die in Reihe geschaltet sind. Der Kollektor des bipolaren Transistors Q1 ist mit der Stromquelle hohen Potentials VDD verbunden und der Emitter desselben ist mit dem Kollektor des bipolaren Transistors Q3 verbunden. Die Basis des bipolaren Transistors Q1 ist mit dem Drain des PMOS-Transistors P1 verbunden. Die Basis des bipolaren Transistors Q3 ist mit der Source des NMOS-Transistors N1 verbunden und der Emitter desselben ist mit der Stromquelle niedrigen Potentials verbunden. Der Inverter 2 ist in derselben Weise wie der Inverter 1 gebildet. Ein Eingangssignal wird dem Inverter 2 zugeführt, der ein Ausgangssignal Dout abgibt. Die Eingangssignale Din und sind komplementäre Eingangssignale und die Ausgangssignale Dout und sind komplementäre Ausgangssignale. Der Inverter 2 ist aus einem PMOS-Transistor P2, einem NMOS-Transistor N2, zwei bipolaren Transistoren Q2 und Q4 und zwei Lasten 7 und 8 aufgebaut.
Jeder der Inverter 1 und 2 des Bi-CMOS-Typs wird unter Bezug auf FIG. 5A und 5B weiter beschrieben. FIG. 5A ist ein Schaltbild eines CMOS-Inverters. Der CMOS-Inverter besteht aus PMOS- und NMOS-Transistoren P1 und N1, die in Reihe geschaltet sind. Ein Eingangssignal IN wird den Gates des PMOS- und NMOS-Transistors P1 und N1 zugeführt und ein Ausgangssignal OUT wird von den wechselseitig verbundenen Drains der PMOS- und NMOS-Transistoren P1 und N1 abgenommen.
FIG. 5B zeigt einen modifizierten Inverter, der durch Kombinieren des in FIG. 5A gezeigten CMOS-Inverters mit bipolaren Transistoren Q1 und Q3 gebildet ist. Widerstände R1 und R3 haben die Funktion, die Basen der bipolaren Transistoren Q1 bzw. Q3 zu entladen. Wenn das Eingangssignal IN H ist, sind der PMOS-Transistor P1 bzw. der NMOS-Transistor N1 OFF bzw. ON, und die bipolaren Transistoren Q1 bzw. Q3 sind OFF bzw. ON. Somit ist das Ausgangssignal OUT L. Andererseits sind dann, wenn das Eingangssignal IN L ist, der PMOS-Transistor P1 und der NMOS-Transistor N1 ON bzw. OFF und die bipolaren Transistoren Q1 bzw. Q3 sind ON bzw. OFF. Somit ist das Ausgangssignal OUT H.
Jeder der Inverter 1 und 2 ist in einer dem in FIG. 5B dargestellten modifizierten Inverter ähnlichen Weise gebildet. Durch Querschalten der Inverter aus FIG. 5B kann ein Flip-Flop gebildet werden. Der auf diese Weise aufgebaute Flip-Flop ist durch eine kleinere Anzahl von Bauelementen als der Anzahl von Bauelementen für einen Flip-Flop des NAND-Gate-Typs oder einen Flip-Flop des NOR-Gate-Typs aufgebaut. Zusätzlich ist eine mit dem Eingang des Flip-Flop des Bi-CMOS- Invertertyps gekoppelte Kapazitanz kleiner als die für die anderen Flip-Flop-Typen. Es sei jedoch angemerkt, daß ein herkömmlicher Flip-Flop des Bi-CMOS-Invertertyps eine Verzögerung ergibt, die zwischen den komplementären Ausgangssignalen auftritt.
Um diesen Nachteil zu beseitigen, sind gemäß der zweiten Ausführungsform die Basis-Entladungsschaltung 3 und die Basis-Ladungsschaltung 4 vorgesehen. Die Basis-Entladungsschaltung 3 beginnt die Basis des bipolaren Transistors Q1 oder Q2 ansprechend auf eine Änderung in dem Eingangssignal Din oder zu entladen. Die Basis-Ladungsschaltung 4 beginnt die Basis des bipolaren Transistors Q3 oder Q4 ansprechend auf eine Änderung in dem Eingangssignal Din oder zu laden. Die Lasten 5 bis 8 können durch Widerstände oder MOS-Transistoren gebildet sein.
FIG. 6 ist ein Schaltbild eines Flip-Flop, der unter Verwendung von NMOS-Transistoren N3 bis N6 zur Bildung der Lasten 5 bis 8 gebildet ist. Die Drains der NMOS-Transistoren N3 und N4 sind jeweils mit den Drains der PMOS-Transistoren P1 bzw. P2 verbunden. Die Gates der NMOS-Transistoren N3 und N4 sind jeweils mit den Ausgangssignalen Dout bzw. verbunden und die Sources derselben sind mit der Stromquelle niedrigen Potentials verbunden. Die Drains der NMOS-Transistoren N5 und N6 sind jeweils mit den Sources der NMOS- Transistoren N1 bzw. N2 verbunden. Die Sources der NMOS-Transistoren N5 und N6 sind mit der Stromquelle niedrigen Potentials verbunden. Die Gates der NMOS-Transistoren N5 und N6 sind jeweils mit den Ausgangssignalen bzw. Dout verbunden.
Es wird nun angenommen, daß der in FIG. 6 dargestellte Flip-Flop in dem Zustand stabil ist, in dem die Eingangssignale Din bzw. H bzw. L sind und die Ausgangssignale Dout bzw. H bzw. L sind. In diesem Zustand sind die PMOS- Transistoren P1, P4 und P6 OFF und die PMOS-Transistoren P2, P3 und PS sind ON. Ferner sind die NMOS-Transistoren N1, N3 und N6 ON und die NMOS-Transistoren N2, N4 und N5 sind OFF. Die bipolaren Transistoren Q1 und Q4 sind OFF und die bipolaren Transistoren Q2 und Q3 sind ON.
Wenn das Eingangssignal Din sich von H auf L ändert und gleichzeitig das Eingangssignal sich von L auf H ändert, werden die PMOS-Transistoren P1, P4 und P6 auf ON geschaltet und die PMOS-Transistoren P2, P3 und PS werden auf OFF geschaltet. Zu diesem Zeitpunkt ist das Ausgangssignal Dout noch H und das Ausgangssignal ist noch L. Somit sind die NMOS-Transistoren N1, N3 und N6 ON und die NMOS-Transistoren N2, N4 und N5 sind OFF. Das hat zur Folge, daß das Basis-Potential des bipolaren Transistors Q1 bis zu einem Zwischenpotential, basierend auf den ON-Widerständen des PMOS-Transistors P1 und des NMOS-Transistors N1, ansteigt. Somit wird der bipolare Transistor Q1 nach ON geschaltet und leitet einen Strom basierend auf dem zwischenpotential der Basis desselben. Dadurch nimmt das Ausgangssignal bis zu einem Zwischenpotential H' (L< H'< H), basierend auf den ON-Widerständen der bipolaren Transistoren Q1 und Q3, zu. Dadurch werden die NMOS-Transistoren N2, N4 und N5 auf einen ON-Zustand, basierend auf dem Zwischenpotential H', geschaltet. Somit beginnt eine Ladung an der Basis des bipolaren Transistors Q3 durch den NMOS-Transistor N5 zu fließen, so daß der bipolare Transistor Q3 auf OFF zu schalten beginnt.
Da andererseits der PMOS-Transistor P4 auf ON schaltet, wenn das Eingangssignal Din sich von H auf L ändert, wird es einer Ladung an der Basis des bipolaren Transistors Q2 erlaubt, durch den PMOS-Transistor P4 zu fließen. Das heißt, das Potential der Basis des bipolaren Transistors Q2 beginnt zur selben Zeit abzunehmen, als das Eingangssignal Din sich von H auf L ändert. Der bipolare Transistor Q2 schaltet nach OFF. Zusätzlich zum Entladen der Basis des bipolaren Transistors Q2 durch den PMOS-Transistor P4 wird die Basis des bipolaren Transistors Q2 durch den NMOS-Transistor N4 entladen, der im ON-Zustand, basierend auf dem Zwischenpotential H', ist. Dadurch wird die Entladung der Basis des bipolaren Transistors Q2 beschleunigt.
Der PMOS-Transistor P6 schaltet zur gleichen Zeit auf ON, als das Eingangssignal Din sich von H auf L ändert. Dadurch wird verursacht, daß eine Ladung an dem Ausgang Dout durch den PMOS-Transistor P6 fließt. Zu diesem Zeitpunkt ist der NMOS-Transistor N6 ON. Daher fließt die Ladung an dem Ausgang Dout durch den PMOS-Transistor P6 und anschließend den NMOS-Transistor N6. Somit beginnt das Potential des Ausgangssignals Dout abzunehmen und wird ein Zwischenpotential L' (H< L'< L). Gleichzeitig beginnt der bipolare Transistor Q4 auf ON zu schalten und einem Teil der Ladung an dem Ausgang Dout wird erlaubt, durch den bipolaren Transistor Q4 zu fließen.
Das zunehmende Zwischenpotential H' des Ausgangssignals wird ebenfalls an das Gate des NMOS-Transistors N2 angelegt, der auf ON zu schalten beginnt. Somit beginnt ein Basisstrom vom Ausgang Dout, der noch H ist, die Basis des bipolaren Transistors Q4 zu laden, so daß dem bipolaren Transistor Q4 das Schalten auf ON erleichtert ist. Das abnehmende Zwischenpotential L' des Ausgangssignals Dout wird an das Gate des NMOS-Transistors N3 angelegt. Somit wird dem bipolaren Transistor Q1 erleichert auf ON zu schalten. Das heißt, der ON-Widerstand des bipolaren Transistors Q1 wird weiter verringert, so daß das Ausgangssignal weiter zunimmt. Dadurch wird der ON-Widerstand des NMOS-Transistors N2 weiter verringert, so daß das Ausgangssignal Dout weiter abnimmt.
In der vorstehend beschriebenen Weise verursachen die Basis-Entladungsschaltung 3 und die Basis-Ladungsschaltung 4 Veränderungen in den Ausgangssignalen Dout und zur gleichen Zeit wie die Pegel der Eingangssignale Din und sich ändern. Ferner erleichtern Änderungen der Inverter 1 bzw. 2 Änderungen der Inverter 2 bzw. 1. Das hat zur Folge, daß die Ausgangssignale Dout und rasch stabilisiert werden und eine geringere Zeitdifferenz zwischen diesen vorliegt.
FIG. 7 ist ein Schaltbild einer Konfiguration für die zweite Ausführungsform, bei der die Lasten 5 bis 8 jeweils durch Widerstände R1 bis R4 gebildet werden. Der Widerstand R1 ist zwischen die Basis des bipolaren Transistors Q1 und das Ausgangssignal geschaltet und der Widerstand R2 ist zwischen die Basis der bipolaren Transistors Q2 und das Ausgangssignal Dout geschaltet. Der Widerstand R3 ist zwischen die Source des NMOS-Transistors N1 und die Stromquelle niedrigen Potentials geschaltet. Der Widerstand R4 ist zwischen die Source des NMOS-Transistors N2 und die Stromquelle niedrigen Potentials geschaltet.
Es wird nun angenommen, daß der in FIG. 7 dargestellte Flip-Flop in dem Zustand stabil ist, in dem die Eingangssignale Din und H bzw. L sind und die Ausgangssignale Dout und H bzw. L sind. In diesem Zustand sind die PMOS-Transistoren P1, P4 und P6 OFF und die PMOS-Transistoren P2, P3 und P3 sind ON. Ferner sind die NMOS-Transistoren N1 und N2 ON bzw. OFF. Darüber hinaus sind die bipolaren Transistoren Q1 und Q4 OFF und die bipolaren Transistoren Q2 und Q3 sind ON.
Wenn die Eingangssignale Din und sich auf L bzw. H ändern, arbeitet der Flip-Flop beispielsweise wie folgt. Gleichzeitig mit der Änderung der Eingangssignale Din und schalten die PMOS-Transistoren P1, P4 und P6 auf ON und die PMOS-Transistoren P2, P3 und P5 schalten auf OFF. Zu diesem Zeitpunkt ist das Ausgangssignal Dout noch H und das Ausgangssignal noch L. Daher sind die NMOS-Transistoren N1 bzw. N2 ON bzw. OFF. Das Basis-Potential des bipolaren Transistors Q1 nimmt bis zu einem Zwischenpotential, basierend auf ON-Widerständen des PMOS-Transistors P1 und des Widerstandes R1, zu. Somit beginnt der bipolare Transistor Q1 auf ON zu schalten und leitet einen Strom basierend auf dem Zwischenpotential seiner Basis. Dadurch nimmt das Ausgangssignal bis zu einem Zwischenpotential H' (L< H'< H), basierend auf ON-Widerständen der bipolaren Transistoren Q1 und Q3, zu. Dadurch beginnt der NMOS-Transistor N2 auf ON zu schalten.
Da andererseits der PMOS-Transistor P4 auf ON schaltet, wenn das Eingangssignal Din sich von H auf L ändert, wird es einer Ladung an der Basis des bipolaren Transistors Q2 erlaubt, durch den PMOS-Transistor P4 zu fließen. Das heißt, daß das Potential der Basis des bipolaren Transistors Q2 zur gleichen Zeit abzunehmen beginnt als das Eingangssignal Din sich von H auf L ändert. Dann schaltet der bipolare Transistor Q2 nach OFF. Zusätzlich zur Entladung der Basis des bipolaren Transistors Q2 durch den PMOS-Transistor P4 wird die Basis des bipolaren Transistors Q2 durch den NMOS-Transistor N2 entladen, der in einem ON-Zustand ist, basierend auf dem zunehmenden Zwischenpotential H' an dem Ausgang . Dadurch ist das Entladen der Basis des bipolaren Transistors Q2 durch den Widerstand R2, den NMOS-Transistor N2 und den Widerstand R4 erleichtert.
Bevor der NMOS-Transistor N2 auf ON schaltet, schaltet der PMOS-Transistor P6 gleichzeitig mit der Änderung des Eingangssignals Din von H auf L auf ON. Dadurch wird es einer Ladung am Ausgang Dout erlaubt, durch den PMOS-Transistor P6 und den Widerstand R4 zu fließen. Somit beginnt das Potential des Ausgangssignals Dout abzunehmen und wird ein Zwischenpotential L' (H< L'< L). Gleichzeitig beginnt der bipolare Transistor Q4 auf ON zu schalten und einem Teil der Ladung an dem Ausgang Dout wird erlaubt, durch den bipolaren Transistor Q4 zu fließen.
Das abnehmende Zwischenpotential L' des Ausgangssignals Dout wird an das Gate des NMOS-Transistors N1 angelegt, so daß er auf OFF zu schalten beginnt. Dadurch stoppt der NMOS- Transistor N1 die Versorgung des bipolaren Transistors Q3 mit einem Basis-Strom von der Stromquelle hohen Potentials VDD durch den PMOS-Transistor P1 und den Widerstand R1. Andererseits wird eine Ladung an der Basis des bipolaren Transistors Q3 durch den Widerstand R3 abgenommen. Somit schaltet der bipolare Transistor Q3 auf OFF, so daß das Potential des Ausgangssignals weiter zunimmt. Das erhöhte Potential des Ausgangssignals verursacht ein weiteres Zunehmen des Basis-Potentials des bipolaren Transistors Q1. Somit nimmt der ON-Widerstand des bipolaren Transistors Q1 weiter ab und das Potential des Ausgangssignals nimmt weiter zu. Entsprechend nimmt das Potential des Ausgangssignals Dout weiter ab. Dies verursacht ein weiteres Abnehmen des Basis-Potentials des bipolaren Transistors Q2. Dadurch wird der ON- Widerstand des bipolaren Transistors Q2 weiter gesteigert, so daß eine Verringerung des Ausgangssignals Dout erleichtert wird. In dieser Weise werden die Ausgangssignale Dout und auf L bzw. H umgekehrt. In vorstehend genannter Weise beginnen sich die Ausgangssignale Dout und zu derselben Zeit zu ändern, zu der die Eingangsignale Din und sich ändern, und eine geringere Zeitdifferenz zwischen den Ausgangssignalen Dout und tritt auf.
Es sei angemerkt, daß die NMOS-Transistoren N3 und N4, die in FIG. 6 dargestellt sind, mit Erde verbunden sind, und andererseits die Widerstände R1 und R2 mit den Ausgangssignalen Dout bzw. verbunden sind. Dies basiert auf dem Unterschied zwischen den Charakteristiken von Transistoren und Widerständen. In dem Fall, in dem Widerstände R1 und R2 mit Erde verbunden sind, fließt der Strom durch den Widerstand R1 zur Erde, wenn das Eingangssignal Din sich von H auf L ändert. Dies ist eine Verschwendung von Strom. Dies gilt für den Widerstand R2. Andererseits, wenn das Eingangssignal Din sich von H auf L ändert, schaltet der NMOS-Transistor N1 in der in FIG. 7 dargestellten Konfiguration auf OFF. Daher wird der Strom durch den Widerstand R1 daran gehindert, zur Erde zu fließen. Dies gilt für den Inverter 2.
Unter Bezug auf FIG. 8 wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. Ein Flip-Flop gemäß der dritten Ausführungsform beinhaltet eine Basis-Entladungsschaltung 21 und eine Basis-Ladungsschaltung 22, die mit NOR- Gates 11 und 12 zusammenarbeiten. Das NOR-Gate 11 ist aus PMOS-Transistoren P41, P42, NMOS-Transistoren N41 bis N45 und bipolaren NPN-Transistoren Q1 und Q3 zusammengesetzt. In ähnlicher Weise ist das NOR-Gate 12 aus PMOS-Transistoren P43, P44, NMOS-Transistoren N46 bis N50 und bipolaren NPN-Transistoren Q2 und Q4 zusammengesetzt.
Die Basis-Entladungsschaltung 21 ist aus zwei NMOS- Transistoren N51 und N52 zusammengesetzt. Die Gates der NMOS- Transistoren N51 und N52 werden jeweils mit dem Eingangssignal bzw. Din versorgt und die Drains derselben werden jeweils mit den Basen der bipolaren Transistoren Q1 bzw. Q2 verbunden. Die Sources der NMOS-Transistoren N51 und N52 sind mit der Stromquelle niedrigen Potentials (Erde) verbunden. Die Basis-Ladungsschaltung 22 ist aus zwei NMOS-Transistoren N53 und N54 zusammengesetzt. Die Gates der NMOS-Transistoren N53 und N54 werden jeweils mit dem Eingangssignal bzw. Din versorgt und die Sources derselben sind mit den Basen der bipolaren Transistoren Q3 bzw. Q4 jeweils verbunden. Die Drains der NMOS-Transistoren N53 und N54 sind jeweils mit den Kollektoren der bipolaren Transistoren Q3 bzw. Q4 verbunden. Die Drains der NMOS-Transistoren N53 und N54 sind mit den Ausgangssignalen der NOR-Gates 12 bzw. 11 jeweils verbunden.
Ein NOR-Gate erzeugt ein Ausgangssignal Dout mit hohem Pegel, wenn beide Eingangssignale L sind. Wenn daher die an die NOR-Gates 11 und 12 angelegten Eingangssignale Din und L sind, sind die Ausgangssignale Dout und des Flip- Flop H bzw. L oder L bzw. H. Die NMOS-Transistoren N51 und N52 der Basis-Entladungsschaltung 21 werden aktiviert, wenn die Eingangssignale und Din sich jeweils von L auf H ändern. Die NMOS-Transistoren N53 und N54 der Basis-Ladungsschaltung 22 werden aktiviert, wenn die Eingangssignale und Din sich von L auf H ändern.
Eine Anwendung der Flip-Flops gemäß vorliegender Erfindung wird beschrieben.
In FIG. 9 ist ein Register des flankengesteuerten Typs dargestellt, das aus NAND-Gates G5 bis G8 und einem Flip-Flop FF, der gemäß vorliegender Erfindung gebildet ist, aufgebaut ist. Das Eingangssignal Din wird an das NAND-Gate G8 angelegt und ein Taktimpuls CLK wird den NAND-Gates G6 und G7 zugeführt. Ein Beispiel des Taktimpulses CLK und des Eingangssignals Din ist in FIG. 10 gezeigt. Wenn der Taktimpuls CLK L ist, sind die Ausgangssignale D2 und D3 der Gates G6 und G7 H. Zu diesem Zeitpunkt ist das Eingangssignal H/L (hoch oder niedrig), und das Ausgangssignal des NAND-Gates G8 ist L/H und das Ausgangssignal des NAND-Gates G5 ist H/L. Wenn der Taktimpuls CLK sich von L auf H ändert, ist das Ausgangssignal D2 des Gates G6 L/H, und das Ausgangssignal D3 des NAND- Gates G7 ist H/L. Somit arbeitet der Flip-Flop FF wie durch die folgende Tabelle dargestellt. TABELLE keine Änderung
Wie in FIG. 10(c) dargestellt, ist das Ausgangssignal Q um einen Zeitraum td von dem in FIG. 10(a) gezeigten Taktimpuls CLK verzögert.
FIG. 11 ist ein Schaltbild einer weiteren Anwendung der vorliegenden Erfindung. Die dargestellte Schaltung ist ein Register des Master-Slave-Typs. Zwei Flip-Flops FF1 und FF2 sind gemäß der vorliegenden Erfindung gebildet. Das Register des Master-Slave-Typs beinhaltet vier NAND-Gates G10 bis G13 und zwei Inverter INV1 und INV2. Der Taktimpuls CLK wird den NAND-Gates G10 und G11 zugeführt und den NAND-Gates G12 und G13 durch den Inverter INV2 zugeführt. Das Eingangssignal Din wird dem NAND-Gate G10 zugeführt und dem NAND-Gate G11 durch den Inverter INV1 zugeführt. Die Ausgangssignale der NAND-Gates G10 und G11 sind jeweils mit Eingängen B' bzw. A' des Flip-Flop FF1 verbunden. Ausgangssignale Q' und XQ' des Flip- Flop sind jeweils mit den NAND-Gates G12 bzw. G13 verbunden. Die Ausgangssignale der NAND-Gates G12 und G13 sind mit den Eingängen B und A des Flip-Flop FF 2 verbunden, der Ausgangssignale Q und XQ hat.
FIG. 12 ist ein Zeitablaufdiagramm von Signalen an verschiedenen Punkten des Registers des Master-Slave-Typs, das in FIG. 11 dargestellt ist.
Die vorliegende Erfindung ist nicht auf die vorstehend beschriebenen Ausführungsformen beschränkt und Variationen und Modifikationen können innerhalb des Schutzbereiches der vorliegenden Ansprüche erfolgen.

Claims

1. Integrierte Schaltung, umfassend:

A) eine erste Gate-Einrichtung (G1; 1; 11) zum Eingeben von ersten und zweiten Eingangssignalen und Erzeugen eines ersten Ausgangssignals, das das Ergebnis einer ersten logischen Operation der ersten Gate-Einrichtung anzeigt, die einen ersten Ausgangsanschluß hat, der das erste Ausgangssignal weiterleitet;

A1) welche erste Gate-Einrichtung eine erste CMOS-Einrichtung (P21, P22, N21, N22; P1, N1; P41, P42, N41, N42) zum Empfang des ersten und des zweiten Eingangssignals und Erzeugen des ersten Ergebnisses der logischen Operation enthält, und

A2) eine erste bipolare Transistoreinrichtung (Q21, Q23; Q1, Q3) zum Erzeugen des ersten Ausgangssignals von dem ersten Ergebnis der logischen Operation, welche erste bipolare Transistoreinrichtung, die einen ersten bipolaren Transistor (Q21; Q1), der den ersten Ausgangsanschluß lädt, und einen zweiten bipolaren Transistor (Q23; Q3), der den ersten Ausgangsanschluß entlädt, enthält,

B) eine zweite Gate-Einrichtung (G2; 2; 12) zur Eingabe dritter und vierter Eingangssignale und zum Erzeugen eines zweiten Ausgangssignals, das das Ergebnis einer zweiten logischen Operation der zweiten Gate-Einrichtung anzeigt, die einen zweiten Ausgangsanschluß hat, der das zweite Ausgangssignal weiterleitet;

B1) welche zweite Gate-Einrichtung zweite CMOS-Einrichtungen (P23, P24, N23, N24; P2, N2; P43, P44, N43, N44) zum Empfang der dritten und vierten Eingangssignale und Erzeugen des Ergebnisses der zweiten logischen Operation enthält, und

B2) eine zweite bipolare Transistoreinrichtung (Q22, Q24; Q2, Q4) zum Erzeugen des zweiten Ausgangssignals von dem Ergebnis der zweiten logischen Operation, welche zweite bipolare Transistoreinrichtung, die einen dritten bipolaren Transistor (Q22; Q2), der den zweiten Ausgangsanschluß lädt, und einen vierten bipolaren Transistor (Q24; Q4) enthält, der den zweiten Ausgangsanschluß entlädt,

wobei die ersten und dritten Eingangssignale, die komplementäre Eingangssignale sind, wovon das erste Ausgangssignal als das vierte Eingangssignal dient und das zweite Ausgangssignal als das zweite Eingangssignal dient, und die ersten und zweiten Ausgangssignale komplementäre Ausgangssignale sind, dadurch gekennzeichnet, daß die integrierte Schaltung umfaßt:

C) eine Entladungseinrichtung (3; 21) zum Entladen einer Basis des ersten bipolaren Transistors der ersten bipolaren Transistoreinrichtung ansprechend auf eine Veränderung in dem dritten Eingangssignal und zum Entladen einer Basis des dritten bipolaren Transistors der zweiten bipolaren Transistoreinrichtung ansprechend auf eine Veränderung in dem ersten Eingangssignal; und

D) eine Ladungseinrichtung (4; 22) zum Laden einer Basis des zweiten bipolaren Transistors der ersten bipolaren Transistoreinrichtung ansprechend auf die Veränderung in dem dritten Eingangssignal und zum Laden einer Basis des vierten bipolaren Transistors der zweiten bipolaren Transistoreinrichtung ansprechend auf die Veränderung in dem ersten Eingangssignal.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß

die Entladungseinrichtung (3) einen ersten P-Kanal-MOS (PMOS)-Transistor (P3) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des ersten PMOS-Transistors das dritte Eingangssignal empfängt, die Source desselben mit der Basis des ersten bipolaren Transistors, der in der ersten bipolaren Transistoreinrichtung vorgesehen ist, verbunden ist, und der Drain desselben auf ein vorbestimmtes Potential eingestellt ist,

die Entladungseinrichtung einen zweiten PMOS-Transistor (P4) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des zweiten PMOS-Transistors das erste Eingangssignal empfängt, die Source desselben mit der Basis des dritten bipolaren Transistors, der in der zweiten bipolaren Transistoreinrichtung vorgesehen ist, verbunden ist, und der Drain desselben auf das vorbestimmte Potential eingestellt ist.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß

die Ladungseinrichtung (4) einen ersten P-Kanal-MOS (PMOS)-Transistor (PS) enthält, der ein Gate, eine Source und Drain hat,

das Gate des ersten PMOS-Transistors das dritte Eingangssignal empfängt, die Source desselben mit dem ersten Ausgangsanschluß verbunden ist und der Drain desselben mit der Basis des zweiten bipolaren Transistors verbunden ist, der in der ersten bipolaren Transistoreinrichtung vorgesehen ist,

die Ladungseinrichtung einen zweiten PMOS-Transistor (P6) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des zweiten PMOS-Transistors das erste Eingangssignal empfängt, die Source desselben mit dem zweiten Ausgangsanschluß verbunden ist und der Drain desselben mit der Basis des vierten bipolaren Transistors verbunden ist, der in der zweiten bipolaren Transistoreinrichtung vorgesehen ist.

4. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß

die Entladungseinrichtung (21) einen ersten N-Kanal-MOS (NMOS)-Transistor (N51) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des ersten NMOS-Transistors das dritte Eingangssignal empfängt, der Drain desselben mit der Basis des ersten bipolaren Transistors verbunden ist, der in der ersten bipolaren Transistoreinrichtung vorgesehen ist, und die Source desselben auf ein vorbestimmtes Potential eingestellt ist,

die Entladungseinrichtung einen zweiten NMOS-Transistor (N52) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des zweiten NMOS-Transistors das erste Eingangssignal empfängt, der Drain desselben mit der Basis des dritten bipolaren Transistors verbunden ist, der in der zweiten bipolaren Transistoreinrichtung vorgesehen ist, und die Source desselben auf das vorbestimmte Potential eingestellt ist.

5. Integrierte Schaltung nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß

die Ladungseinrichtung (22) einen ersten N-Kanal-MOS (NMOS)-Transistor (N53) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des ersten NMOS-Transistors das dritte Eingangssignal empfängt, der Drain desselben mit dem ersten Ausgangsanschluß verbunden ist, und die Source desselben mit der Basis des zweiten bipolaren Transistors verbunden ist, der in der ersten bipolaren Transistoreinrichtung vorgesehen ist,

die Ladungseinrichtung einen zweiten NMOS-Transistor (N54) enthält, der ein Gate, eine Source und ein Drain hat,

das Gate des zweiten NMOS-Transistors das erste Eingangssignal empfängt, der Drain desselben mit dem zweiten Ausgangsanschluß verbunden ist und die Source desselben mit der Basis des vierten bipolaren Transistors verbunden ist, der in der zweiten bipolaren Transistoreinrichtung vorgesehen ist.

6. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste und die zweite Gate- Einrichtung (G1, G2) jeweils ein NAND-Gate ist.

7. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste und die zweite Gate-Einrichtung (1, 2) jeweils ein Inverter ist.

8. Integrierte Schaltung nach einem der Ansprüche 1, 4 und 5, dadurch gekennzeichnet, daß die erste und die zweite Gate-Einrichtung (11, 12) jeweils ein NOR-Gate ist.

9. Integrierte Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der erste und der zweite bipolare Transistor (Q21, Q23; Q1, Q3) in Reihe zwischen eine erste Stromquelle (VDD) und eine zweite Stromquelle (Erde) geschaltet sind.

10. Integrierte Schaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der dritte und der vierte bipolare Transistor (Q22, Q24; Q2, Q4) in Reihe zwischen eine erste Stromquelle (VDD) und eine zweite Stromquelle (Erde) geschaltet sind.

11. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, 7, 9 und 10, dadurch gekennzeichnet, daß die erste Gate- Einrichtung (1) eine erste und eine zweite Last (5, 6) enthält, die mit der Basis des ersten bzw. des zweiten bipolaren Transistors gekoppelt sind, und daß die zweite Gate- Einrichtung (2) eine dritte und eine vierte Lasten (7, 8) enthält, die mit der Basis des dritten bzw. des vierten bipolaren Transistors jeweils gekoppelt sind.

12. Integrierte Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die erste bis vierte Last (5 - 8) jeweils einen Widerstand (R1 - R4) enthält.

13. Integrierte Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die erste bis vierte Last (5 - 8) jeweils einen N-Kanal-MOS-Transistor (N3 - N6) enthält.

14. Integrierte Schaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die integrierte Schaltung ein Flip-Flop ist.