DE69022699T2

DE69022699T2 - Störungsunempfindlicher Eingangspuffer.

Info

Publication number: DE69022699T2
Application number: DE69022699T
Authority: DE
Inventors: David Charles Mcclure
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1989-12-20
Filing date: 1990-12-19
Publication date: 1996-03-21
Anticipated expiration: 2010-12-20
Also published as: JPH03213014A; EP0434380B1; KR910013734A; DE69022699D1; EP0434380A1; US5019724A

Description

Diese Erfindung bezieht sich allgemein auf integrierte Schaltungen und insbesondere auf rausch- bzw. störungstolerierende Scimittstellenschaltungen.
Elektronische Datenverarbeitungssysteme wenden komplizierte Manipulationen von Daten- und Steuerwörtern bzw. Instruktionswörtern an, die in einem Speicher abgespeichert sind, welche die Übertragung von logischen Signalen von einem Schaltungs-Subsystem zu einem anderen einbeziehen. Die Wirkung von Neben- bzw. Störrauschen, zum Beispiel von Veränderungen der Speisespannung und Eingangsvariationen, die durch dynamische Abweichungen aufgrund von Schalten induziert werden, sind zu einem in wachsender Weise wichtigen Design-Gesichtspunkt geworden, insbesondere in Schaltungen, in denen analoge und digitale Subsysteme in einer integrierten Schaltung über Schnittstellen verbunden sind, und wo eine Transistor-Transistor-Logik(TTL)-Schaltung in einem antreibenden Verhältnis zu einer Metall-Oxid-Halbleiter(MOS)-Schaltung angekoppelt ist.
TTL-Logikschaltungen erzeugen wegen ihrer gestapelten Ausgangsstruktur dynamische Abweichungen bzw. transiente Vorgänge bezüglich des Stromes oder Schaltspitzen bzw. Spikes. Wenn der Ausgang einer TTL-Logikschaltung von einem niedrigem Zustand zu einem hohen Zustand geschaltet wird, gibt es ein kurzes Zeitintervall während des Schaltüberganges, in dem die schaltenden Transistoren leitend sind und ein relativ großer Stromstoß (30 bis 50 mA) wird von der +5 V Quelle (Vcc) abgezogen. Die Dauer dieses dynamischen Stromzustandes wird durch die Effekte von irgendeiner Ladekapazität in der Ausgangsschaltung erstreckt bzw. verlängert. Die Ladekapazitanz bzw. -kapazität enthält eine Streukapazität der Leitungen und die Eingangskapazitanz bzw. -kapazität irgendwelcher Ladeschaltungen und wird auf den Zustand der hohen Ausgangsspannung aufgeladen. Folglich wird eine hochamplitudige Stromspitze von der Vcc-Versorgung abgezogen, wenn eine TTL-Ausgangsschaltung von Low zu High geht.
In einer komplexen digitalen Schaltung kann es viele TTL-Ausgangsschaltzustände zu der gleichen Zeit geben, wobei jeder eine niedrige Stromspitze von der Energieversorgung abzieht. Der summarische Effekt all dieser Stromspitzen führt zu der Erzeugung einer Spannungsspitze an der gemeinsamen Vcc-Leitung, zumeist infolge der verteilten Induktanz bzw. Induktivität auf der Versorgungsleitung. Darüberhinaus können elektrische und magnetische Streufelder unerwünschte Spannungen auf die Leitungsdrähte bzw. -bahnen zwischen den logischen Schaltungen induzieren. Diese ungewollten Störsignale können manchmal die Spannung an dem Eingang zu einer logischen Schaltung dazu veranlassen, unter VIH (MIN) zu fallen, oder über VIL (MAX) anzusteigen, was eine unvorhersagbare Operation erzeugen kann.
Zum Beispiel können ungewollte Störungen auf der Spannungszufuhr oder Kopplungen von Signalen zwischen benachbarten Eingangsanschlüssen zu falsch ausgelegten Eingangssignalen führen. VIH kann für einen Moment zu VIL werden, wodurch Zähleinrichtungen, Schieberegister, Zeiger und dergleichen falsch getriggert werden können. Dies ist ein nicht wieder gutzumachendes Ereignis und kann zu katastrophalen Folgen führen, wie etwa dem Sperren oder Ausblenden von gültigen Daten- oder Steuerwörtern oder der Übertragung eines fehlerhaften Daten- oder Steuerwortes.
Die Eingangsspannungserfordernisse einer logischen Schaltung sind in Figur 2 dargestellt. Die logische Schaltung wird auf jede Eingangsspannung reagieren bzw. antworten, die größer ist als VIH (MIN) wie eine logische 1 und wird auf jede Spannung reagieren bzw. antworten, die geringer ist als VIL (MAX), wie auf eine logische 0. Eine Eingangsspannung in dem Zwischenbereich wird eine unvorhersagbare Reaktion bzw. Antwort erzeugen und sollte deshalb nicht zugelassen werden.
Wenn ein logisch hoher Ausgang einen logischen Schaltungseingang betreibt bzw. antreibt, kann eine negative Störungsspitze, die auf der Signalleitung erscheint, die Eingangsspannung dazu veranlassen, in den Zwischenbereich abzufallen. Wenn ein logisch niedriger Ausgang von einer Schaltung einen logischen Eingang einer anderen Schaltung betreiben bzw. schalten kann, kann eine positive Störungspitze an dieser Signalleitung die Eingangsspannung in den Zwischenbereich treiben, wo eine unvorhersagbare Operation auftreten kann.
Es werden häufig logische Schaltungen entworfen, welche maximale Geschwindigkeit, aber eine erhöhte Störungsempfindlichkeit aufweisen, wenn sie in einer Hochgeschwindigkeitsumgebung verwendet werden. Einige schnelle Bausteine können nicht erfolgreich an langsameren logischen Schaltungen wegen des ungewollten Rauschens angeschlossen werden, welches bei der Betätigung solcher Schaltungen, wie zum Beispiel TTL-Logikschaltungen und Analogschaltungen, inhärent ist, welche geschaltete Kondensatoren aufweisen.
Wenn zwei solche Schaltungen über Schnittstellen angeschlossen werden, ist es schwierig, die Störung zu verhindern, die durch Änderungen der Speisespannung in einer Logikschaltung durch Einstreuung von Rauschen in die andere Logikschaltung bewirkt werden. Solche Variationen bzw. Veränderungen der Speisespannung können, ob sie von Ursachen innerhalb oder außerhalb der integrierten Schaltung selbst stammen, mit dem logischen Signaleingang der anderen Schaltungen überlagert werden. Die Vorteile des Gebrauchs sicherer Hochgeschwindigkeitslogikschaltungen würden vollkommen aufgebraucht werden bzw. verschoben werden, wenn das durch die Variationen der Speisespannung bewirkte Rauschen und andere ungewollte Störungseffekte zu dem Eingang der betriebenen bzw. angesteuerten Logikschaltungen gekoppelt werden würden.
Eine Lösung für das Problem der Störempfindlichkeit von Versorgungsquellen, die spezifisch mit logischen Schaltungen mit hoher Empfindlichkeit verwendet werden, bezieht die Verwendung eines Differential-Ausgangspuffers ein, um den Einfluß des Rauschens bzw. von Störungen auf das Ausgangssignal zu verhindern. Eine derartige Lösung führt zu Beeinträchtigungen des Designs und zu höheren Herstellungskosten.
Eine andere Lösung für die Unterdrückung der Spannungsspitzen, die durch die Ausgangstransistoren der TTL-Logikschaltung bewirkt werden, besteht in dem Entkoppeln der Energiezufuhr durch die Verbindung eines Kondensators über Vcc zur Erde, um hochfrequente Spitzen zu unterdrücken. Jedoch weist der diskrete Kondensator Leitungsanschlüsse auf, die eine wesentliche Induktion in die Schaltung einstreuen könnten, wodurch seine Geschwindigkeitseigenschaften verschlechtert werden.
Folglich wird ein störungstolerierender Eingangspuffer benötigt, welcher eine störungsempfindliche Logikschaltung in Kombination mit einer inhärent störenden Logikschaltung verwendbar machen kann oder in einem Netzwerk verwendbar ist, das ansonsten ungewollten Störungseffekten ausgesetzt ist.
Gemäß der Erfindung wird eine Schnittstellenschaltung zur Verfügung gestellt, die einen Eingangsknoten und einen Ausgangsknoten, wobei die Schnittstellenschaltung erste und zweite Stör- bzw. Rauschpuffer enthält, die zwischen dem Eingangsknoten der Schnittstellenschaltung und dem Ausgangsknoten angeschlossen sind, wobei die Stör- bzw. Rauschpuffer jeweils erste und zweite logische Gates enthalten, die jeweilige Direkt- und Verzögerungseingangsanschlüsse und jeweilige Ausgangsanschlüsse enthalten, wobei die direkten Eingangsanschlüsse der logischen Gates an die Eingangs- bzw. Eingabeknoten der Schnittstellenschaltung angekoppelt sind, und erste und zweite Verzögerungseinrichtungen aufweist, die jeweilige Verzögerungseingangsanschlüsse, die an den Schnittstelleneingangsknoten angeschlossen sind, und jeweilige Verzögerungsausgangsanschlüsse aufweisen, die an die Verzögerungseingänge der jeweiligen logischen Gates angeschlossen sind, dadurch gekennzeichnet, daß die Schnittstellenschaltung einen Inverter aufweist, der erste und zweite Gate- Eingänge hat, die jeweils an die logischen Gate-Ausgangsanschlüsse angekoppelt sind und einen Ausgang haben, der an den Schnittstellenausgangsknoten angekoppelt ist, um ein Ausgangssignal an dem Ausgangsknoten zu erzeugen, welches die logische Umkehrung eines Eingangssignals ist, das an den Schnittstelleneingangsknoten angelegt wird, wobei der Inverter ein erstes Paar und ein komplementäres zweites Paar von Transistoren aufweist, wobei ein Transistor des ersten Paares einen Source- Anschluß zum Ankoppeln an einen Leistungszufuhranschluß, einen Drain-Anschluß und einen Gate-Anschluß hat, ein Transistor des zweiten Paares einen Source- Anschluß zum Ankoppeln an ein Bezugspotential, einen Drain-Anschluß und einen Gate-Anschluß hat, wobei der Drain-Anschluß des einen Transistors des ersten Paares an den Source-Anschluß des anderen Paares des ersten Paares angekoppelt ist, wobei der Drain-Anschluß des einen Transistors des zweiten Paares an den Source- Anschluß des anderen Transistors des zweiten Paares angekoppelt ist, wobei die Drains der anderen Transistoren der ersten und zweiten Paare gemeinsam angeschlossen sind, und die Gate-Anschlüsse von jedem der Transistoren des ersten Paares gemeinsam mit den Gate-Anschlüssen von einem der Transistoren des zweiten Paares angeschlossen sind.
Eine Toleranz der Eingangsstörung bzw. des Eingangsrauschens wird in einer Eingangspuffer-Schnittstellenschaltung durch einen CMOS-Inverter mit drei Zuständen bzw. Drei-Zustands-CMOS-Inverter zur Verfügung gestellt, der High- Zustands- und Low-Zustands-Eingänge aufweist, welche nach der Fortbewegung des Eingangssignals über eine vorbestimmte Verzögerung bedingt betrieben bzw. angesteuert werden.
Die Störungstoleranz im High-Zustand wird dadurch realisiert, daß das Eingangsspannungsignal über einen Verhältnis-Inverter an einen Eingang eines NOR-Gates, und durch Weiterbewegen des invertierten Eingangssignals über eine nicht invertierende Verzögerungsschaltung und Anlegen des verzögerten Signals an einen zweiten Eingang des NOR-Gates angelegt wird. Nach dem Verzögerungsintervall wird der Verzögerungseingang des NOR-Gatetransistors von logisch High zu dem logischen Niveau Low überführt, mit dem Ergebnis, daß der NOR-Gate-Ausgang von Low zu High, und folglich der CMOS-Inverter von High zu Low übergeht.
Entsprechend werden High-zu-Low-Störungsfluktuationen, die eine Dauer aufweisen, die geringer ist, als das vorherbestimmte Verzögerungsintervall, zurückgewiesen, und werden keinen Einfiuß auf die Betätigung des CMOS-Inverters haben.
Die Störungstoleranz für den Low-Zustand wird durch das bedingte Zuführen des Betätigungs- bzw. Antriebssignals zu dem Eingang des CMOS-Inverters nur nach einem vorbestimmten Low-Zustandsverzögerungsintervall zur Verfügung gestellt. In dieser Anordnung wird das Eingangssignal durch einen Verhältnis-Inverter angelegt und das invertierte Eingangssignal wird durch eine nicht invertierende Verzögerungsschaltung zu einem Eingang eines NAND-Gates bewegt, und das invertierte Eingangssignal wird auch direkt als ein zweiter Eingang zu dem NAND-Gate geführt. Die Low-zu-High-Störungsfluktuationen, die an dem Eingang auftreten, die eine Dauer haben, die geringer ist als das vorherbestimmte Low-Zustandsverzögerungsintervall, werden zurückgewiesen.
Bei einer Ausführungsform wird eine High-Zustandsverzögerungsschaltung durch eine Kaskadenkombination von NOR-Gates und Invertern zur Verfügung gestellt. Ein Eingang von jedem NOR-Gate wird gemeinsam an das Antriebs- bzw. Betätigungssignal angeschlossen, wodurch die Verzögerung automatisch nach Vorrang durch ein Auswandern von High zu Low an dem Eingangsknoten unterbrochen wird, mit dem Ergebnis, daß der Verzögerungsweg bzw. -pfad automatisch für die Zurückweisung von nacheinander auftretenden Low-Zustands-Nachschwing- bzw. Schwingungsverzerrungsfluktuationen reinitialisiert wird.
Funktionale Merkmale und Vorteile der vorliegenden Erfindung werden durch Fachleute beim Lesen der detaillierten Beschreibung gut zu verstehen sein, die in Verbindung mit den beigefügten Zeichnungen folgt in denen:
Figur 1 ein Blockdiagramm ist, das die Einfügung einer störungstoleranten Pufferschaltung nach der vorliegenden Erfindung zwischen einem Eingangsbereichsinverter und einer Last-Logikschaltung darstellt;
Figur 2 ein Diagramm ist, das die Spannungserfordernisse des logischen Übergangs an dem Eingang der logischen Schaltung nach Figur 1 zeigt;
Figur 3 ein schematisches Schaltungsdiagramm der in Figur 1 gezeigten störungstoleranten Eingangspufferschaltung ist;
Figur 4 ein schematisches Schaltungsdiagramm eines Low-Zustandsstörungspuffers ist; und
Figur 5 ein schematisches Schaltungsdiagramm eines High-Zustandsstörungspuffers ist.
In der nachfolgenden Beschreibung werden gleiche bzw. vergleichbare Teile durch die gesamte Beschreibung bzw. Zeichnungen hindurch mit den gleichen Bezugsnummern bezeichnet.
Der störungs- bzw. rauschtolerante Eingangspuffer 10 nach der vorliegenden Erfindung kann bei einer breiten Vielzahl von integrierten Schaltungseinrichtungen eingesetzt werden. Die Figur 1 stellt eine allgemeine Anwendung des störungstoleranten Eingangspuffers 10 als einer Schnittstelle zwischen einer Betriebs- bzw. Antriebsschaltung (nicht dargestellt) und einer logischen Hochgeschwindigkeitsschaltung 12 dar. Die logische Schaltung 12 weist mehrere Eingangsschaltungen 14A, 14B ..., 14N auf, um getrennte logische Signale zu empfangen. Jede Eingangsschaltung enthält einen Eingangskontakt 16 und einen Verhältnisinverter 18, der elektrisch in einem seriellen Verhältnis an einen ausgewählten der Eingangsknoten 12A, 12B, ...., 12N der logischen Schaltung angeschlossen ist.
Die logische Hochgeschwindigkeitsschaltung 12 kann zum Beispiel eine Speichereinrichtung, eine Zähleinrichtung, ein Zeitgeber, ein Schieberegister, ein Zeiger oder dergleichen sein, die durch eine integrierte Schaltungstechnologie mittels komplementärer Metall-Oxid-Halbleiter (CMOS) in die Tat umgesetzt sein kann. Der störungstolerante Puffer 10 wird vorzugsweise auf dem gleichen Substrat mit der logischen Hochgeschwindigkeitsschaltung 12 realisiert und ist in Serie mit dem Eingangskontakt 16 und dem Verhältnisinverter 18 eingefügt. Ein logisches Niveau "1", das VIH (MIN) übersteigt, zum Beispiel +2,0 V, oder ein logisches Niveau "0", das niedriger ist als VIL (MAX), zum Beispiel +0,8 V an dem Eingangskontakt 16 steigert oder verringert das Potential an dem Eingangsknoten 12A der logischen Hochgeschwindigkeitsschaltung 12 entsprechend.
Der Abschaltpunkt des Verhältnisinverters 18 wird entsprechend zu den Werten VIH (MIN) und VIL (MAX) ausgewählt. In diesem Beispiel ist VIH (MIN) +2,0 V und VIL (MAX) 0,8 V. Mit diesen Zwangs- bzw. Nebenbedingungen wird der Abschaltpunkt mit etwas weniger als VIH (MIN) ausgewählt, um sicher zu sein, daß eine Eingangsspannung von 2,0 V als ein logisches Niveau "High" zur Kenntnis genommen wird, und daß eine Eingangsspannung von 0,8 V als ein logisches Niveau "Low" angesehen wird. Entsprechend wird der Abschaltpunkt des Verhältnisinverters 18 zwischen VIL (MAX) und VIH (MIN) eingesetzt bzw. zentriert, in diesem Falle bei +1,4 V.
Es wird zu bevorzugen sein, daß positive oder negative Störungsspitzen, die an dem Eingangskontakt 16 oder den Energiezufuhrknoten auftreten, die Eingangsspannung VIN dazu veranlassen können, in den Zwischenbereich (Figur 2) zu steigen oder zu fallen, wo eine unvorhersagbare Betätigung bzw. Operation auftreten kann. Solche ungewollten Störungen können in der Betätigung bzw. Operation der externen Antriebs- bzw. Betätigungsschaltung inhärent enthalten sein, zum Beispiel logischen TTL-Schaltungen und analogen Schaltungen, die Kondensatoren geschaltet haben. Darüberhinaus induzieren induktive Kopplungen zwischen benachbarten Eingangspins bzw. -anschlüssen und Kontakten ebenfalls ungewollte Spannungen, welche die Eingangsspannung VIN zu dem Übergang in den Zwischenbereich veranlassen können.
Positive oder negative Störsignale, die an dem Eingang des Kontakts 16 auftreten, werden in die Schnittstellenschaltung 10 des Eingangspuffers durch einen CMOS- Inverter 20 mit drei Zuständen zurückgewiesen, der einen Eingangsknoten 22 eines High-Zustandes und einen Eingangsknoten 24 eines Low-Zustandes aufweist. Der Eingangsknoten 22 eines High-Zustandes und der Eingangsknoten 24 eines Low- Zustandes werden bedingt nach der Fortbewegung des Eingangssignales durch einen vorbestimmten High-Zustandsverzögerungspfad 26 oder durch einen vorherbestinimten Low-Zustandsverzögerungspfad 28 betrieben.
Der CMOS-Inverter 20 mit drei Zuständen wird durch zwei MOS-Feldeffekttransistoren vom P-Kanalverstärkungstyp Q1 und Q2 und durch zwei MOS- Feldeffekttransistoren vom N-Kanalverstärkungstyp Q3 und Q4 gebildet. Der MOSFET Q1 und der MOSFET Q2 sind in Serie angeschlossen, so daß die Source des MOSFETS Q1 an +VDD angeschlossen ist und sein Drain an die Source des MOSFETS Q2 angeschlossen ist. Die Drain des MOSFETS Q2 ist in Serie mit dem Drain des N-Kanal-MOSFETS Q3, und der Source des MOSFETS Q3 ist in Serie mit der Drain des N-Kanal-MOSFETS Q4 angeschlossen. Die Source des N-Kanal- MOSFETS Q4 ist an die Erde bzw. das niedrige Potential (VSS) angeschlossen. Die Gates des P-Kanal-MOSFETS Q1 und des N-Kanal-MOSFETS Q3 sind zusammen als ein gemeinsamer Gate-Eingangsknoten 24 angeschlossen. Gleichermaßen sind die Gates von Q2 und Q4 zusammen als ein zweiter gemeinsamer Eingangsknoten 22 angeschlossen.
Auf den Inverter 20 wird hier als ein Inverter mit drei Zuständen Bezug genommen, da er drei mögliche Ausgangszustände an seinem Ausgangsknoten 40 ermöglicht: Logisch High, logisch Low und einem Zustand hoher Impedanz bzw. Scheinwiderstandes. Der Zustand hoher Impedanz ist eine Bedingung, bei der zumindest ein P- Kanal-MOSFET ausgeschaltet wird und zumindest ein N-Kanal-MOSFET ausgeschaltet wird, so daß der Ausgangsknoten 40 bei einer hohen Impedanz im Hinblick auf VSS ist. Das heißt, in der High-Zustandsbedingung wird der Knoten 40 nicht durch den CMOS-Inverter 20 mit drei Zuständen betrieben. Der Inverter 54 hält das zuvor existierende Spannungsmveau am Knoten 40 aufrecht.
Die Eingangspuffer-Schnittstellenschaltung 10 weist ungewollte Signale, die an dem Eingangskontäkt anliegen, oder Störungen bzw. Rauschen, das über die Versorgungsspannung des Verhältnisinverters 18 eingegeben werden, zurück, indem er erfordert, daß das an dem Ausgangsknoten 30 des Verhältnisinverters 18 erscheinende Eingangssignal bei einem logischen Low- oder einem logischen High-Niveau für ein vorbestinimtes Zeitintervall auftritt, welches die erwartete Dauer von Low-Zustands- oder High-Zustands-Störsignalen übersteigt. Entsprechend werden die durch die High-Zustandsverzögerungsschaltung26unddielow-Zustandsverzögerungsschaltung 28 eingeführten Verzögerungen ausgewählt, um in der Dauer länger zu sein, als die erwarteten Störsignale des Systems. Die Verzögerungsschaltungen 26, 28 können ausgewählt werden, um fünf bis zehn Nanosekunden Verzögerung zur Verfügung zu stellen, zum Beispiel abhängig von den Charakteristiken der Störungen bzw. des Rauschens, das zurückzuweisen ist.
Abermals bezugnehmend auf Figur 3, wird die Zurückweisung der High-Zustandsstörung verwirklicht, indem das Eingangsspannungssignal VIN über den Verhältnisinverter 18 angelegt wird, um ein invertiertes Eingangssignal VIN an dem gemeinsamen Eingangsknoten 30 zu erzeugen. Das invertierte Eingangssignal IN wird direkt an einen zweiten Eingang 32 oder ein NOR-Gate 34 angeschlossen. Das invertierte Eingangssignal IN wird auch über den Verzögerungseingang 26A der nicht invertierenden Verzögerungsschaltung 26 angelegt, wobei das invertierte Verzögerungssignal IN (Verzögerung bzw. DELAY) an einen Verzögerungseingang 36 des NOR-Gates 34 angelegt wird. Die positiven Störungsfluktuationen, die an dem Eingang auftreten, die eine Dauer aufweisen, die geringer ist als das vorherbestimmte High-Zustandsverzögerungsintervall des Verzögerungspfades 26, werden zurückgewiesen, weil der Verzögerungseingang 36 des NOR-Gates 34 unverändert bei logisch High aufrechterhalten wird. Das NOR-Gate 34 geht nur bei der Bedingung über, daß seine beiden Eingänge 32, 36 bei logisch 0 sind. Diese Bedingung wird nicht auftreten, wenn die Dauer der positiven Störung geringer ist als die Weiterleitungsverzögerung, die durch den Verzögerungspfad 26 zur Verfügung gestellt wird.
Dieser Anordnung entsprechend erzeugt ein Übergang von logisch Low zu logisch High an dem Eingang des Verhältnisinverters 18 ein logisches Signal Low an dem direkten Eingang 32 des NOR-Gates 34. Der Verzögerungseingang 36 an das NOR- Gate 34 verbleibt zeitweise High, wegen der Fortbewegungsverzögerung über den Verzögerungspfad 26. Der Ausgangsknoten 38 des NOR-Gates 34 verbleibt bei logisch Low, bis sich das Signal über den Verzögerungspfad 26 fortbewegt. Nachdem das Verzögerungsintervall vergangen ist, geht der Verzögerungseingang 36 des NOR-Gates 34 von logisch High zu logisch Low über, mit dem Ergebnis, daß der Ausgang 38 des NOR-Gates von logisch Low zu logisch High übergeht, und folglich der Ausgangsknoten 40 des CMOS-Inverters 20 von logisch High zu logisch Low getrieben wird, wenn der N-Kanal-MOSFET Q4 anschaltet.
Die Zurückweisung der Low-Zustandsstörung wird in die Tat umgesetzt, indem bedingt, daß invertierte Betriebssignal IN an den Eingang des CMOS-Inverters 20 nur nach einem vorbestimmten Verzögerungsintervall des Low-Zustandes angelegt wird, das durch die Fortbewegung über den Verzögerungspfad 28 erzeugt wird. In dieser Anordnung wird das invertierte Eingangssignal IN unmittelbar an einen ersten Eingang 42 eines NAND-Gate 44 angelegt, und das invertierte Eingangssignal IN wird über den Verzögerungseingang 28A des nicht invertierenden Verzögerungspfades 28 an einen Verzögerungseingang 46 des NAND-Gates 44 angelegt. Negative Störungsfluktuationen, die an dem Eingangskontakt 16 auftreten, die eine Dauer aufweisen, die geringer als das vorherbestimmte Verzögerungsintervall des Low- Zustands des Verzögerungspfades 28 ist, werden zurückgewiesen.
Ein Low-zu-High-Übergang an dem Eingangspfad 16 bewirkt, daß der Knoten 30 auf logisch Low abfällt. Die Verzögerungseingänge 36, 46 verbleiben zeitweise logisch High, wegen der Fortbewegungsverzögerung, die durch den Verzögerungspfad 26 bzw. den Verzögerungspfad 28 erzeugt wird. Der Ausgangsknoten 48 und das NAND-Gate 44 gehen zu logisch High über, in Abhängigkeit zu dem Übergang an dem Knoten 30 von High zu Low, jedoch verbleibt der Ausgangsknoten 38 des NOR-Gates 34 bei logisch Low, bis sich das Eingangssignal über den Verzögerungspfad 26 fortbewegt und bewirkt, daß der Eingangsknoten 36 auf logisch Low abfällt. Nachdem der Eingang 36 auf logisch Low übergegangen ist, steigt der Ausgang des NOR-Gates 34 auf logisch High, wodurch der N-Kanal-MOSFET Q4 angeht und der P-Kanal-MOSFET Q2 ausgeht. Zu der gleichen Zeit ist der Ausgang 48 des NAND- Gates 44 bei logisch High gewesen, wobei der P-Kanal-MOSFET Q1 ausblieb und der N-Kanal-MOSFET Q3 einschaltete. VDD ist bereits entfernt bzw. abgefallen, wenn der Knoten 48 High wird, wobei die seriell angeschlossenen N-Kanal- MOSFETS Q3, Q4 den Ausgangsknoten 40 bei VSS betreiben.
Während das Eingangssignal VIN sich von den gemeinsamen Eingangsknoten 30 zu dem Verzögerungseingang 36 bewegt, wird der invertierte Ausgangsknoten 40 durch einen Signalspeicher 50 stabil gehalten, der durch eine kreuzweise gekoppelte Kombination von Invertern 52, 54 ausgebildet ist. In Abwesenheit des Rückkopplungsinverters 54 würde der Ausgangsknoten 40 in einem Zustand hoher Impedanz sein und würde zeitweise in dem Zustand hoher Impedanz durch die Kapazität an dem Knoten 40 gehalten werden. Für eine maximale Störfestigkeit ist der Rückkopplungsinverter 54 jedoch vorzugsweise über den Inverter 52 angeschlossen, um eine zufällige Kopplung des Knotens 40 zu verhindern, während er in den Zustand hoher Impedanz ist.
Bezugnehmend auf Figur 3 bewirkt ein High-zu-Low-Übergang an dem Eingangskontakt 16, daß der gemeinsame Eingangsknoten 30 der Interfaceschaltung 10 zu einem logischen High ansteigt. Das logische Signal High wird unmittelbar zu dem ersten Eingang 42 des NAND-Gates 44 geleitet, jedoch verbleibt der Verzögerungseingang 46 zeitweise bei logisch Low wegen der Fortbewegungsverzögerung über den Verzögerungspfad 28. Folglich verbleibt der Ausgangsknoten 48 des NAND- Gates 44 während des Fortbewegungs-Verzögerungsintervalls bei logisch High.
Während des Verzögerungsintervalls ist der Ausgang 38 des NOR-Gates 34 bei logisch Low. Entsprechend ist der Inverter 20 in einer Zwischenbedingung, wobei der P-Kanal-MOSFET Q1 durch das logische Niveau High an dem Ausgang 48 des NAND-Gates ausgeschaltet wird, und der N-Kanal-MOSFET Q4 durch das logische Niveau Low an dem Ausgang 38 des NOR-Gates 34 ausgeschaltet wird. Der Signalspeicher 50 erhält das zuvor existierende logische Niveau Low an dem Inverterausgang 40 während des Fortbewegungsverzögerungsintervalls aufrecht.
Nachdem sich das Signal VIN über den Verzögerungspfad 26 des Zustandes High bewegt, geht der Verzögerungseingang 36 des NOR-Gates 34 zu logisch High über und der Ausgang des NOR-Gates 34 verbleibt bei logisch Low. Jedoch geht der Verzögerungseingang 46 zu dem NAND-Gate 44 zu logisch High über, nachdem das invertierte Eingangssignal VIN über den Verzögerungspfad 28 des Zustands Low bewegt ist, wodurch der NAND-Gateausgang 48 zu logisch Low getrieben wird. Wenn dieser Übergang auftritt, bleibt der N-Kanal-MOSFET Q4 aus und der N- Kanal-MOSFET Q3 wird ausgeschaltet. Der P-Kanal-MOSFET Q1 wird mit dem Ergebnis angeschaltet, daß die in Serie angeschlossenen P-Kanal-MOSFET Q1 und Q2 den Ausgangsknoten 40 auf logisch High (+VDD) treiben.
Ein Übergang des Zustands High, das ist ein Übergang von logisch Low zu logisch High, wird als gültiges Signal akzeptiert oder wird als Störung zurückgewiesen, abhängig von der Dauer der positiven Flankenkomponente. Abermals bezugnehmend auf Figur 3, erzeugt ein Übergang von logisch Low zu logisch High an dem Eingangskontakt 16 durch Betätigung des Verhältnisinverters 18 einen Übergang von logisch High zu logisch Low an dem Eingangsknoten 30. Das logische Signal Low erscheint gleichzeitig an dem direkten Eingang 42 des NAND-Gates 44 und an dem direkten Eingang 32 des NOR-Gates 34. Der Verzögerungseingangsknoten 46 des NAND-Gates 44 verbleibt zumindest bis sich das invertierte Signal über den Verzögerungspfad 28 bewegt hat bei logisch High. Gleichermaßen verbleibt der Verzögerungseingang 36 des NOR-Gates 34 zumindest bis sich das invertierte Eingangssignal über den Verzögerungspfad 26 bewegt hat, bei logisch High. Unter dieser Bedingung ist der Ausgang 48 des NAND-Gates 44 logisch High und der Ausgang 38 des NOR-Gates 34 ist logisch Low.
Mit einem logischen High, das an den Eingang 24 des Zustandes Low angelegt wird, wird der P-Kanal-MOSFET Q1 abgeschaltet, und der N-Kanal-MOSFET Q3 wird eingeschaltet. Mit einem logischen Eingang Low an den High-Zustandseingang 22 wird gleichermaßen der P-Kanal-MOSFET Q2 eingeschaltet und der N-Kanal- MOSFET Q4 ausgeschaltet. Der Inverter 20 ist folglich in einem Zwischenzustand und das Signal an seinem Ausgangsknoten 40 wird bei dem zuvor existierenden logischen Niveau High (VDD) gespeichert. Wenn der positive Flankenübergang am Kontakt 16 ein Störsignal ist, das eine Dauer aufweist, die geringer ist als das Fortbewegungsverzögerungsintervall, wird der Ausgangsknoten 40 des Inverters 20 durch den Signalspeicher 50 bei seinen zuvor existierenden logischen Niveau High gehalten. Wenn jedoch die positive Flankenkomponente länger dauern sollte als die Fortbewegungsverzögerung über den Verzögerungspfad 26, wird sie als ein gültiges Signal akzeptiert, wenn der Verzögerungseingang 36 des NOR-Gates 34 von logisch High zu logisch Low übergeht.
Wenn dies auftritt, geht das NOR-Gate von logisch Low zu logisch High über, wodurch der P-Kanal-MOSFET Q2 ausgeschaltet und der N-Kanal-MOSFET Q4 eingeschaltet wird. Die Fortbewegung des invertierten Eingangssignals IN über den Verzögerungspfad 28 verursacht, daß der Verzögerungseingang 46 von logisch High zu logisch Low übergeht. Der logische Ausgang High des NAND-Gates 48 verbleibt bei logisch High, mit dem Ergebnis, daß der P-Kanal-MOSFET Q1 ausbleibt und der N-Kanal-MOSFET Q3 anbleibt. Entsprechend wird das Eingangssignal, das von logisch Low zu logisch High übergeht, nur als ein gültiges Signal akzeptiert, wenn es länger andauert, als die Fortbewegungsverzögerung, die durch den Verzögerungspfad 26 vorgegeben wird. Alle anderen derartigen Übergänge werden mit dem Ergebnis zurückgewiesen, daß der logische Ausgang 38 des NOR-Gates 34 bei logisch Low verbleibt und der logische Ausgang des NAND-Gates 48 bei logisch High verbleibt und der Ausgangsknoten 40 des Inverters durch den Signalspeicher 50 bei seinem zuvor existierenden logischen Niveau verbleibt.
Ein Übergang von logisch High zu logisch Low an dem Eingangskontakt 16 wird an dem gemeinsamen Eingangsknoten 30, dem direkten Eingang 42 des NAND-Gates 44 und dem direkten Eingang 32 des NOR-Gates 34 ein logisches High erzeugen. Während des Verzögerungsintervalls ist der Verzögerungseingang 46 des NAND- Gates 44 bei logisch Low und der Verzögerungseingang 36 des NOR-Gates 34 ist bei logisch Low. Dies erzeugt an dem Ausgang 48 des NAND-Gates ein logisches High und an dem Ausgang 38 des NOR-Gates ein logisches Low. Entsprechend wird während des Verzögerungsintervalls der P-Kanal-MOSFET Q1 ausgeschaltet, der N- Kanal-MOSFET Q3 eingeschaltet, der P-Kanal-MOSFET Q2 eingeschaltet und der N-Kanal-MOSFET Q4 ausgeschaltet. Folglich wird der Ausgangsknoten 40 des Inverters 20 während des Verzögerungsintervalls "gleiten" bzw. "schweben" ("floating"), und wird durch den Signalspeicher 50 bei seinem zuvor existierenden logischen Niveau beibehalten.
Die negative Flanke oder die High-zu-Low-Übergangskomponente wird als ein gültiges Signal akzeptiert, wenn es länger andauert, als die Fortbewegungsverzögerung über den Verzögerungspfad 28. Die negative Flankenkomponente wird invertiert und als eine positive Signalflanke an den Eingang des Verzögerungspfades 28 angelegt. Wenn die Dauer des Eingangssignales geringer ist als die Fortbewegungsverzögerung des Eingangsverzögerungspfades 28, wird der Übergang zurückgewiesen und der inverte Ausgang 40 wird ungeändert verbleiben. Sollte die Dauer der negativen Signalflanke länger sein, als die Fortbewegungsverzögerung des Verzögerungspfades 28 an dem Ende der Verzögerung, bewirkt es einen Übergang des Eingangs 46 des NAND-Gates von logisch Low zu logisch High, wodurch ein Übergang von logisch High zu logisch Low an dem Ausgang 48 des NAND-Gates bewirkt wird.
Ein solcher High-zu-Low-Ubergang an dem Invertereingang 24 veranlaßt den P- Kanal-MOSFET Q1 zum Einschalten und den N-Kanal-MOSFET Q3 zum Ausschalten. Das invertierte Eingangssignal veranlaßt den Verzögerungseingang 36 des NOR-Gates 34 zum Übergang von Low zu High, der Ausgang des NOR-Gates 34 verbleibt aber bei logisch Low. Folglich werden der P-Kanal-MOSFET Q1 und der P-Kanal-MOSFET Q2 eingeschaltet und der N-Kanal-MOSFET Q3 und Q4 werden ausgeschaltet und treiben den Inverterausgangsknoten 40 von logisch Low zu logisch High.
Entsprechend definieren das NOR-Gate 34 in Kombination mit dem Verzögerungspfad 26 einen Puffer eines Zustands High und das NAND-Gate 44 in Kombination mit dem Verzögerungspfad 28 definieren einen Puffer eines Zustands Low. Jeder Puffer erfordert, daß die Eingangsübergangssignale eine Dauer aufweisen müssen, die wesentlich genug ist, um als eine gültige Eingangsänderung akzeptiert zu werden. Die Länge des Verzögerungspfades in dem Verzögerungspfad 26 des Zustands High und der Verzögerungspfad 28 des Zustands Low sind auf eine maximale Länge des Störungsimpulses eingestellt, von welchem gewünscht wird, daß er zurückgewiesen wird. Die Fortbewegungsverzögerung wird in Abhängigkeit von der bestimmten Anwendung, dem Einrichtungstyp und den Geschwindigkeitserfordernissen der Schaltung variieren. Der Verzögerungspfad 28 wird bevorzugt durch seriell angeschlossene Paare von Inverter in die Tat umgesetzt, um das gewünschte Fortbewegungsverzögerungsintervall zur Verfügung zu stellen.
Einige transiente bzw. dynamische Störungssignale zeigen einen Nachschwingeffekt, wobei er durch multiple Übergänge zwischen logisch Low und logisch High über ein Zeitintervall gekennzeichnet ist, daß das vorbestimmte Fortbewegungsverzögerungsintervall übersteigen kann. Obwohl eines oder mehrere übergehende Komponenten von solchen Nachschwingstörungen von der Bewegung durch den Verzögerungspfad während des beschränkten Verzögerungsintervalls gehindert sein können, kann ein Nachschwingstörungssignal bzw. Schwingungsverzerrungsstörungssignal eine Komponente in einem genauen Übergangsphasenverhältnis aufweisen, welche nach dem vorbestimmten Verzögerungsintervall auftritt und folglich entweder das NOR- Gate 34 des Zustands oder das NAND-Gate 44 des Zustands Low betreibt. Solche Nachschwing- bzw. Schwingungsverzerrungsstörungen werden manchmal als "Versorgungsabsprung" (supply bounce") bezeichnet, welches in Abhängigkeit zu Streuinduktionen erzeugt wird, die mit leitenden Spuren bzw. Bahnen, Gehäuse-zu- Erde bzw. -Potential-Leitungen und Energieleitern von VDD verbunden sind. Solche Streuinduktionen erzeugen Stromstöße, die Ldi/dt Spannungsabfälle bewirken, welche als Abspringnachschwingen an der Zufuhr (VDD) oder an dem unteren Potential bzw. Erde (VSS) auftreten.
Das Problem der Nachschwingstörung wird durch eine Pufferschaltung 50L eines Zustands Low bewältigt, die eine Verzögerungsschaltung 28 aufweist, die eine Kaskadenkombination bzw. eine kaskadierte Kombination von NAND-Gates und Invertern enthält. In der in Figur 4 gezeigten bevorzugten Ausführungsform sind ein Paar von NAND-Gates 52, 54 kaskadiert bzw. zusammen hintereinander geschaltet, wobei ein Eingang 52A und 54A von jedem NAND-Gate gemeinsam an einem gemeinsamen Eingangsknoten 30 angeschlossen sind. Ein oder mehrere Inverter, zum Beispiel Inverter 56, 58 und 60, sind jeweils in Reihe mit den anderen Eingängen von jedem NAND-Gates 52, 54 angeschlossen. Schließlich wird ein Inverter 62 in Reihe mit dem Ausgangsknoten 54C des NAND-Gates 54 angeschlossen, so daß der Verzögerungseingang 46 zu dem NAND-Gate 44 in Phase mit dem invertierten Signal IN ist. Jeder Inverter und jedes NAND-Gate bringen einen vorbestimmten Betrag an Fortbewegungsverzögerung innerhalb der Verzögerungsschaltung 28 mit sich. Eine angemessene Anzahl von Invertern und NAND-Gates werden in der in Figur 4 gezeigten Weise in Kaskade bzw. hintereinander geschaltet, um die erwünschte Fortbewegungsverzögerung zu ergeben.
Die Verzögerungsschaltung 28 ist rücksetzbar und ist neu einstellbar bzw. reinitialisierbar, um der nachschwingenden Eigenschaft der Low-Zustandsstörung Rechnung zu tragen, die über den Eingangskontakt 16 auftreten kann. Wenn ein logischer Übergang des Eingangssignals VIN von logisch High zu logisch Low auftritt, geht der Invertereingangsknoten 30 von logisch Low zu logisch High über. Das logische Signal High wird unmittelbar an den Eingangsknoten 42 des NAND- Gates 44 angelegt. Jedoch muß sich das Eingangssignal durch den gesamten Fortbewegungspfad der Verzögerungsschaltung 28 bewegen, bevor der Eingang 46 des NOR-Gates von logisch Low zu logisch High übergeht.
Beim Übergang gehen der Eingang 52A und der Eingang 54A von logisch Low zu logisch High über. Der Eingang 52B geht nur nach der Fortbewegung durch die Inverter 56, 58 von logisch Low zu logisch High über. Nach der Fortbewegungsverzögerung geht der Ausgang 52C des ersten NAND-Gates 52 von logisch High zu logisch Low über. Nach der Fortbewegung durch den Inverter 60 steigt der Eingang 54B des NAND-Gates 54 von logisch Low auf logisch High. Nach der Fortbewegung durch das NAND-Gate 54 geht sein Ausgang 54C von logisch High zu logisch Low über. Nach der Fortbewegung durch den Inverter 62 geht sein Ausgang 46 von logisch Low zu logisch High über, wodurch ein Übergang von logisch High zu logisch Low an dem Ausgang 48 des NAND-Gates 44 bewirkt wird, wodurch der P-Kanal-MOSFET Q1 eingeschaltet und der N-Kanal-MOSFET Q3 ausgeschaltet werden, wie zuvor beschrieben.
Wenn das Signal, das an den Eingangskontakt 16 angelegt wird, eine Nachschwingkomponente aufweist, wird die Nachschwingkomponente einen Übergang von logisch High zu logisch Low an dem Eingangsknoten 30 und an den Eingängen 52A, 54A des NAND-Gates erzeugen, wodurch die NAND-Gates 52, 54 sofort zurückgesetzt werden. Das heißt, unmittelbar durch einen derartigen Übergang geht der Ausgang von beiden NAND-Gates 52, 54 von Low zu High über, mit dem Ergebnis, daß der Verzögerungseingangsknoten 46 von High zu Low übergeht, was den Ausgangsknoten 48 des NAND-Gates veranlaßt, High zu sein bzw. zu bleiben. Folglich muß die nächste erfolgreiche Komponente eines Überschwingstörsignals durch den gesamten Verzögerungspfad hindurchwandern, bevor der erwünschte logische Übergang an dem Ausgangsknoten 48 erzeugt wird. Entsprechend wird, solange wie jede Nachschwingkomponente eine Dauer aufweist, die geringer ist als die Fortbewegungsverzögerung der Verzögerungsschaltung 28, sie zurückgewiesen werden und der Ausgangsknoten 40 des Inverters 20 wird ungeändert bleiben.
Eine bevorzugte Ausführüngsform für die Pufferschaltung 50H des Zustands High ist in Figur 5 dargestellt. Die Pufferschaltung 50H des Zustands High enthält eine Verzögerungsschaltung 26, die eine in Kaskade geschaltete Kombination von NOR- Gates 64, 66 und 68 zusammen mit einer angemessenen Anzahl von Invertern 70, 72, 74, 76 und 78 aufweist, die in Kombination mit den in Kaskade geschalteten NOR-Gate das gewünschte Verzögerungsintervall ergeben werden. Gemäß dieser Anordnung ist ein Eingang 64A, 66A, 68A jedes jeweiligen NOR-Gates 64, 66, 68 gemeinsam an das Betriebssignal IN angeschlossen, wobei ein zweiter Eingang von jedem NOR-Gate an den betreibenden Eingangsknoten 30 und an jeden anderen durch die Inverter 70, 72, 74 und 76 angekoppelt ist. Der invertierte Eingang IN wird unmittelbar an den Eingang 32 des NOR-Gates 34 angelegt und wird auch über die Verzögerungsschaltung 26 angelegt.
Dieser Anordnung entsprechend tritt ein High-zu-Low-Übergang an dem Eingang 32 des NOR-Gate auf, während der Verzögerungseingang 36 auf logisch High bleibt. Während des Fortbewegungsverzögerungsintervalls bleibt der Ausgang 38 des NOR- Gates 34 bei logisch Low, wodurch der P-Kanal-MOSFET Q2 in dem Anzustand gehalten wird und der N-Kanal-MOSFET Q4 in dem Auszustand gehalten wird. Wie in Figur 5 gezeigt, muß sich das Eingangssignal IN durch die gesamte Verzögerungsschaltung 26 bewegen, bevor der NOR-Gateeingang 36 von High zu Low übergeht. Das heißt, daß die NOR-Gateeingänge 64A, 66A und 68A nach dem Übergang von High zu Low bei logisch Low sind, und der NOR-Gateeingang 36 bei logisch High ist. Nachdem sich das Signal IN durch den Inverter 70 und dem Inverter 72 fortbewegt hat, der NOR-Gateeingang 64B von logisch High zu logisch Low übergeht, wodurch sein Ausgang 64C zu logisch High getrieben wird.
Nach der Fortbewegung durch den Inverter 74 geht der Eingang 66B zu logisch Low über, wodurch der Ausgang 66C des NOR-Gate zu logisch High getrieben wird. Nach der Fortbewegung durch den Inverter 76 geht der NOR-Gateeingang 68B zu logisch Low über, wodurch sein Ausgang 68C zu logisch High getrieben wird. Nach der Fortbewegung durch den Inverter 78 geht der Verzögerungseingang 36 des NOR- Gate von logisch High zu logisch Low über, wodurch der NOR-Gateausgang 38 zum Übergang von logisch Low zu logisch High veranlaßt wird. Nach dem Anlegen des Ausgangssignals logisch High an den gemeinsamen Gate-Knoten 22 wird der P- Kanal-MOSFET Q2 ausgeschaltet und der N-Kanal-MOSFET Q4 wird wie zuvor erörtert ausgeschaltet.
Es wird jedoch zu bevorzugen sein, daß während des Auftretens von Überschwingstörungen, die negative Flankenkomponenten aufweisen, daß eine oder mehrere der negativen Flankenkomponenten außerhalb des vorbestimmten Verzögerungsintervalls, das durch die Verzögerungsschaltung 26 eingerichtet ist, auftreten können, und dadurch unbeabsichtigt den Inverter 20 antreiben, um eine ungültige logische Bedingung bzw. Zustand an dem Ausgangsknoten 40 zu erzeugen. Jedoch wird durch eine Durchsicht der Figur 5 zu sehen sein, da die Verzögerungsschaltung 26 automatisch durch das Auftreten des ersten High-zu-Low-Übergang zurückgesetzt wird, falls Nachschwingstörungen auftreten sollten, die eine negative Komponente oder eine High-zu-Low-Übergangskomponente aufweisen, die außerhalb des vorbestiminten Verzögerungsintervalls auftreten. Nach der Inversionl durch den Verhältnisinverter 18 wird ein solcher Übergang ein logisches High an jedem jeweiligen Eingang 64A, 66A, 68A der NOR-Gates 64, 66, 68 erzeugen. Dies erzeugt ein logisches Low an dem Ausgangsknoten 68C, wodurch der NOR- Gateeingang 36 zu logisch High getrieben wird und sein Ausgang zu logisch Low getrieben wird. Durch diese Anordnung werden Nachschwingstörungen, die negative Komponenten oder High-zu-Low-Übergangskomponenten aufweist, keine Auswirkung auf die Betätigung des Inverters 20 haben, vorausgesetzt, daß die Dauer von jeder solcher Nachschwingkomponente geringer ist, als das vorbestimmte Verzögerungsintervall, das durch die in Kaskade angeordnete Kombination von NOR- Gates und Invertern eingerichtet ist.
In dem schlechtesten Fall werden die Fortbewegungsverzögerungspfade 26, 28 nach zumeist zwei Gate-Verzögerungen zurückgesetzt. Das heißt, in dem Puffer 50L des Zustands Low, wie in Figur 4 gezeigt, könnte die Nachschwingstörungskomponente während des Intervalls auftreten, indem das Signal durch das NAND-Gate 54 und dem Inverter 62 hindurchbewegt. In diesem Fall würde die Rücksetzung nach der leichten Fortbewegungsverzögerung auftreten. Gleichermaßen könnte die Nachschwingstörkomponente während der Bewegung des Nachschwingstörsignals durch das NOR-Gate 68 und dem Inverter 78 auftreten. In diesem Fall würde die Rücksetzung zumeist durch die Gate-Verzögerung verzögert werden, die mit dem NOR-Gate 68 und dem Inverter 78 verbunden ist. Zu sämtlichen anderen Zeiten würde das Auftreten einer Nachschwingstörkomponente unmittelbar den Verzögerungspfad zurücksetzen. Mehrfach-Verzögerungselemente können abhängig von der erwarteten Dauer des Nachschwingstörsignals verwendet werden.
Durch die vorangehende Beschreibung und Darstellungen werden Fachleute zu verschiedenen Modifikationen der offenbarten Eingangspufferschaltung wie auch zu alternativen Anwendungen davon angeregt werden.

Claims

1. Schnittstellenschaltung, die einen Eingangsknoten (30) und einen Ausgangsknoten (40), wobei die Schnittstellenschaltung erste und zweite Stör- bzw. Rauschpuffer (50H, 50L) enthält, die zwischen dem Eingangsknoten (30) der Schnittstellenschaltung und dem Ausgangsknoten (40) angeschlossen sind, wobei die Stör- bzw. Rauschpuffer jeweils erste und zweite logische Gates (34, 44) enthalten, die jeweilige Direkt- (32, 42) und Verzögerungseingangsanschlüsse (36, 46) und jeweilige Ausgangsanschlüsse (38, 48) enthalten, wobei die direkten Eingangsanschlüsse der logischen Gates an die Eingangs- bzw. Eingabeknoten (30) der Schnittstellenschaltung angekoppelt sind, und erste und zweite Verzögerungseinrichtungen (26, 28) aufweist, die jeweilige Verzögerungseingangsanschlüsse (26A, 28A), die an den Schnittstelleneingangsknoten (30) angeschlossen sind, und jeweilige Verzögerungsausgangsanschlüsse (36, 46) aufweisen, die an die Verzögerungseingänge der jeweiligen logischen Gates angeschlossen sind, dadurch gekennzeichnet, daß die Schnittstellenschaltung einen Inverter (20) aufweist, der erste und zweite Gate-Eingänge (22, 24) hat, die jeweils an die logischen Gate-Ausgangsanschlüsse (38, 48) angekoppelt sind und einen Ausgang haben, der an den Schnittstellenausgangsknoten (40) angekoppelt ist, um ein Ausgangssignal an dem Ausgangsknoten zu erzeugen, welches die logische Umkehrung eines Eingangssignals ist, das an den Schnittstelleneingangsknoten (30) angelegt wird, wobei der Inverter (20) ein erstes Paar (Q1, Q2) und ein komplementäres zweites Paar (Q3, Q4) von Transistoren aufweist, wobei ein Transistor (Q1) des ersten Paares einen Source-Anschluß zum Ankoppeln an einen Leistungszuführanschluß (VDD), einen Drain-Anschluß und einen Gate-Anschluß hat, ein Transistor (Q4) des zweiten Paares einen Source-Anschluß zum Ankoppeln an ein Bezugspotential (VSS), einen Drain-Anschluß und einen Gate-Anschluß hat, wobei der Drain-Anschluß des einen Transistors (Q1) des ersten Paares an den Source-Anschluß des anderen Transistors (Q2) des ersten Paares angekoppelt ist, wobei der Drain-Anschluß des einen Transistors (Q4) des zweiten Paares an den Source- Anschluß des anderen Transistors (Q3) des zweiten Paares angekoppelt ist, wobei die Drains der anderen Transistoren (Q2, Q3) der ersten und zweiten Paare gemeinsam angeschlossen sind, und die Gate-Anschlüsse von jedem der Transistoren des ersten Paares gemeinsam mit den Gate-Anschlüssen von einem der Transistoren des zweiten Paares angeschlossen sind.

2. Schnittstellenschaltung nach Anspruch 1, in der eines der ersten und zweiten logischen Gates ein NOR-Gate (34) und das andere logische Gate ein NAND-Gate (44) ist.

3. Interface-Schnittstelle nach Anspruch 1 oder Anspruch 2, in der die erste Verzögerungseinrichtung (26) das erste logische Gate über den Ablauf eines vorbestimmten Zeitintervalls freigibt bzw. einschaltet, nach dem ein Signal an den Schnittstelleneingangsknoten (30) angelegt ist; und

die zweite Verzögerungseinrichtung (28) das zweite logische Gate über den Ablauf eines vorbestimmten Zeitintervalls freigibt bzw. einschaltet, nach dem ein Signal an den Eingangsknoten (30) der Schnittstellenschaltung angelegt ist.

4. Schnittstellenschaltung nach einem der Ansprüche 1 bis 3, in der:

die erste Verzögerungseinrichtung (26) ein drittes logisches Gate (68) aufweist, das Direkt- (62A) und Verzögerungseingangsanschlüsse (68B) und einen Ausgangsanschluß (68C) aufweist, wobei der Direkteingangsanschluß des dritten logischen Gates an den Schnittstelleneingangsknoten (30) angeschlossen ist; und

mehrere Inverter (70, 72, 74, 76) elektrisch in seriellem Verhältnis zwischen dem Schnittstelleneingangsknoten (30) und dem Verzögerungseingangsanschluß (68B) des dritten logischen Gates gekoppelt sind, wobei der Ausgangsanschluß des dritten logischen Gates an den Verzögerungseingang des ersten logischen Gates angekoppelt ist.

5. Schnittstellenschaltung nach Anspruch 4, in der das erste und das dritte logische Gate NOR-Gates sind.

6. Schnittstellenschaltung nach einem der Ansprüche 1 bis 5, in der:

die zweite Verzögerungseinrichtung (28) ein viertes logisches Gate (54) aufweist, das einen Direkt (54A) und einen Verzögerungseingangsknoten (54B) und einen Ausgangsknoten (54C) hat, wobei der Direkteingangsknoten des vierten logischen Gates an den Schnittstelleneingangsknoten (30) angekoppelt ist; und

mehrere Inverter (56, 58, 60) enthalten sind, die in elektrisch seriellem Verhältnis zwischen dem Schnittstelleneingangsknoten (30) und dem Verzögerungseingangsanschluß (54B) des vierten logischen Gates (54) gekoppelt sind, wobei der Ausgangsanschluß des vierten logischen Gates an den Verzögerungseingang des zweiten logischen Gates angekoppelt ist.

7. Schnittstellenschaltung nach Anspruch 6, in der das zweite und das vierte logische Gate NAND-Gates sind.

8. Schnittstellenschaltung nach irgendeinem der Ansprüche 1 bis 7, in der jeder Transistor des ersten Paares (Q1, Q2) ein p-Kanal-MOS-Feldeffekt-Transistor ist, und jeder Transistor des zweiten Paares (Q3, Q4) ein n-Kanal-MOS-Feldeffekt-Transistor ist.

9. Schnittstellenschaltung nach irgendeinem der Ansprüche 1 bis 8, in der die ersten (Q1, Q2) und zweiten (Q3, Q4) komplementären Transistoren MOS-Feldeffekt-Transistoren vom Anreicherungstyp mit isoliertem Gate sind.

10. Schnittstellenschaltung nach irgendeinem der Ansprüche 1 bis 9, in der der Ausgangsknoten (40) der Schnittstellenschaltung an die gemeinsam angeschlossenen Drain-Anschlüsse der anderen Transistoren (Q2, Q3) angeschlossen ist, und ein Haltespeicher bzw. Zwischenspeicher (50) an den Ausgangsknoten (40) der Schnittstellenschaltung angekoppelt ist.