JPS61208919A - 集積回路内蔵型低域通過フイルタ - Google Patents
集積回路内蔵型低域通過フイルタInfo
- Publication number
- JPS61208919A JPS61208919A JP60049974A JP4997485A JPS61208919A JP S61208919 A JPS61208919 A JP S61208919A JP 60049974 A JP60049974 A JP 60049974A JP 4997485 A JP4997485 A JP 4997485A JP S61208919 A JPS61208919 A JP S61208919A
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- JP
- Japan
- Prior art keywords
- input
- integrated circuit
- filter
- output
- pass filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路に内蔵されるフィルタ回路に
係り、特に論理回路系における信号の高周波成分を除去
する低域通過フィルタに関する。
係り、特に論理回路系における信号の高周波成分を除去
する低域通過フィルタに関する。
従来、たとえばｒ−ドアレイ等の集積回路を回路基板上
記複数個配設して相互接続して使用する場合、集積回路
それぞれの入力端子には入力信号に含まれる高周波雑音
成分を除去するために個別部品である抵抗、コンデンサ
からなる低域通過フィルタが外付は接続されることが多
い。
記複数個配設して相互接続して使用する場合、集積回路
それぞれの入力端子には入力信号に含まれる高周波雑音
成分を除去するために個別部品である抵抗、コンデンサ
からなる低域通過フィルタが外付は接続されることが多
い。
しかし、上記したように抵抗、コンデンサを外付は接続
により回路基板上に配設することは、占有ス（−ス２組
立工程を要するので不利である。また、上記抵抗、コン
デンサからなるフィルタでは雑音成分を完全に除去する
ことが困難である。また、集積回路の内部で論理ｒ−）
の入力信号相互のタイミング差などにより発生する極く
細い雑音信号（ひげ状雑音）を除去するために抵抗、コ
ンデンサからなるフィルタを集積回路に内蔵させること
は、その形成上困難であるＯ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、半導体集
積回路の入力信号に含まれる高周波雑音成分や内部で発
生するひげ状雑音信号を除去して集積回路の誤動作を防
止でき、集積回路を回路基板に実装する場合に外付はフ
ィルタの使用を省略でき、集積回路応用システムの小型
化、コストダウンを図り得る集積回路内蔵型低域通過フ
ィルタを提供するものである。
により回路基板上に配設することは、占有ス（−ス２組
立工程を要するので不利である。また、上記抵抗、コン
デンサからなるフィルタでは雑音成分を完全に除去する
ことが困難である。また、集積回路の内部で論理ｒ−）
の入力信号相互のタイミング差などにより発生する極く
細い雑音信号（ひげ状雑音）を除去するために抵抗、コ
ンデンサからなるフィルタを集積回路に内蔵させること
は、その形成上困難であるＯ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、半導体集
積回路の入力信号に含まれる高周波雑音成分や内部で発
生するひげ状雑音信号を除去して集積回路の誤動作を防
止でき、集積回路を回路基板に実装する場合に外付はフ
ィルタの使用を省略でき、集積回路応用システムの小型
化、コストダウンを図り得る集積回路内蔵型低域通過フ
ィルタを提供するものである。
即ち、本発明の集積回路内蔵型低域通過フィルタは、そ
れぞれ一方の入力端に入力信号が印加されるそれぞれ同
じ種類の２入力論理ｅ−）を複数段直列に設け、初段の
２入力論理ｒ−トの他方の入力端に前記入力信号を偶数
段のインバータを介して印加し、あるいは所定の固定レ
ベルを印加し、最終段の２入力論理ｒ−）の出力端を奇
数段のインバータを介して出力ノードに接続し、２入力
論理ｙ−トの段間に奇数段のインバータを挿入してなる
ことを特徴とするものである。
れぞれ一方の入力端に入力信号が印加されるそれぞれ同
じ種類の２入力論理ｅ−）を複数段直列に設け、初段の
２入力論理ｒ−トの他方の入力端に前記入力信号を偶数
段のインバータを介して印加し、あるいは所定の固定レ
ベルを印加し、最終段の２入力論理ｒ−）の出力端を奇
数段のインバータを介して出力ノードに接続し、２入力
論理ｙ−トの段間に奇数段のインバータを挿入してなる
ことを特徴とするものである。
このように論理ゲートのみからなるフィルタにより、集
積回路に内蔵することができ、集積回路の入力信号に含
まれる高周波雑音成分中内２部で発生するひげ状雑音信
号を除去することができる。
積回路に内蔵することができ、集積回路の入力信号に含
まれる高周波雑音成分中内２部で発生するひげ状雑音信
号を除去することができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は集積回路内部における論理回路系の入力部ある
いは中間部あるいは出力部または集積回路の入出力端子
間に接続されるようく形成されたナンド型低域通過フィ
ルタであり、Ｎ。
いは中間部あるいは出力部または集積回路の入出力端子
間に接続されるようく形成されたナンド型低域通過フィ
ルタであり、Ｎ。
は入力ノード、Ｎ！は出力ノード、７，２，４゜６．８
はそれぞれインバータ、３，５．７はそれぞれ２入力の
ナンｒｙ−トである。即ち、入力ノードＮ１はイン・々
−タ１，２を直列に経て第１のナンドゲート３の一方の
入力端に接続さη（′−− れる。このナンドＪ”−）Ｊの出力端はインバータ４を
経て第２のナンドｒ −ト５の一方の入力端に接続され
る。このナンドゲート５の出力端はインバータ６を経て
第３のナンドｒ−）７の一方の入力端に接続される。こ
のナンドデート７の出力端はインバータ８を経て出力ノ
ードＮ。
はそれぞれインバータ、３，５．７はそれぞれ２入力の
ナンｒｙ−トである。即ち、入力ノードＮ１はイン・々
−タ１，２を直列に経て第１のナンドゲート３の一方の
入力端に接続さη（′−− れる。このナンドＪ”−）Ｊの出力端はインバータ４を
経て第２のナンドｒ −ト５の一方の入力端に接続され
る。このナンドゲート５の出力端はインバータ６を経て
第３のナンドｒ−）７の一方の入力端に接続される。こ
のナンドデート７の出力端はインバータ８を経て出力ノ
ードＮ。
Ｋ接続される。そして、上記各ナンｌ’ｒ−ト３゜５．
１の各他方の入力端は前記入力ノードＮ１に接続されて
いる。なお、上記各ｒ −ト（インバータ、す／ドｒ
−ト）は正の電源電圧（たとえば＋５ｖ）が与えられる
。
１の各他方の入力端は前記入力ノードＮ１に接続されて
いる。なお、上記各ｒ −ト（インバータ、す／ドｒ
−ト）は正の電源電圧（たとえば＋５ｖ）が与えられる
。
次に、上記フィルタの動作について第２図を参照して説
明する。入力ノードＮ１の入力信号として”１”レベル
の入力・母ルスＰｉおよび″１”レベルの雑音・ぐルス
Ｐｎが含まれていた場合を考える。いま、入力ノードＮ
１のレベルの立ち上りから出力ノードＮ、のレベルの立
ち上りまでの遅延時間をＴ、で表わすと、τＩは入力ノ
ードＮ。
明する。入力ノードＮ１の入力信号として”１”レベル
の入力・母ルスＰｉおよび″１”レベルの雑音・ぐルス
Ｐｎが含まれていた場合を考える。いま、入力ノードＮ
１のレベルの立ち上りから出力ノードＮ、のレベルの立
ち上りまでの遅延時間をＴ、で表わすと、τＩは入力ノ
ードＮ。
から出力ノードＮ、までの各ｆ−）の遅延時間の合計で
ある。また、入力ノードＮ１のレベルの立ち下シから出
力ノート°Ｎ、のレベルの立ち下りまでの遅延時間をτ
、で表わすと、τ、は最終段ナンドｅ−ドアおよび最終
段インバータ８の各遅延時間の合計である。したがって
、τ１．τ。
ある。また、入力ノードＮ１のレベルの立ち下シから出
力ノート°Ｎ、のレベルの立ち下りまでの遅延時間をτ
、で表わすと、τ、は最終段ナンドｅ−ドアおよび最終
段インバータ８の各遅延時間の合計である。したがって
、τ１．τ。
は異々シ、τ、〉τ、であシ、ここでτ１−τｍ（つま
シ、入力ノードＮ１から最終段ナンｌ’ｆｆ−ドアの一
方の入力端Ｎｓｔでの総遅延時間）をｒｏで表わすもの
とする。上記フィルタにおいて、初期状態では入力ノー
ドＮ１が低レベル１０”であり、奇数段のＰ−）の出力
は高レベル“１′、偶数段のゲートの出力は″Ｏ”レベ
ルである。入力信号が″Ｏ”から“１’に立ち上ると、
この変化は各ｒ−）を順次伝搬していく。次に、入力信
号が＠１”から“Ｏ”Ｋ立ち下ると、立ち下り時点から
前記遅延時間τ！後にフィルタ内の全ノードは初期状態
にリセットされる。したがって、入力信号に含まれる入
力・９ルスＰｌの幅が前記τ。よシ長いものとすれば、
出力ノードＮｔＫは入力・マルスｐｔの立ち上シ、立ち
下りから各対応してτ、。
シ、入力ノードＮ１から最終段ナンｌ’ｆｆ−ドアの一
方の入力端Ｎｓｔでの総遅延時間）をｒｏで表わすもの
とする。上記フィルタにおいて、初期状態では入力ノー
ドＮ１が低レベル１０”であり、奇数段のＰ−）の出力
は高レベル“１′、偶数段のゲートの出力は″Ｏ”レベ
ルである。入力信号が″Ｏ”から“１’に立ち上ると、
この変化は各ｒ−）を順次伝搬していく。次に、入力信
号が＠１”から“Ｏ”Ｋ立ち下ると、立ち下り時点から
前記遅延時間τ！後にフィルタ内の全ノードは初期状態
にリセットされる。したがって、入力信号に含まれる入
力・９ルスＰｌの幅が前記τ。よシ長いものとすれば、
出力ノードＮｔＫは入力・マルスｐｔの立ち上シ、立ち
下りから各対応してτ、。
τ２時間遅れた立ち上）、立ち下りを有する信号・母ル
ス出力Ｐ。が現われる。これに対して、入力信号に含ま
れる雑音ｉ４ルスＰｎの幅が前記τ。よりも短かい（ひ
げ状雑音も含む）場合、この雑音・やルスＰｎの“０”
から“１“への立ち上）変化が出力ノードＮ、に伝わる
前にリセットされてしまうので、出力ノードＮｔＫは雑
音・卆ルス出力が現われないので、低域通過特性が得ら
れることになる。
ス出力Ｐ。が現われる。これに対して、入力信号に含ま
れる雑音ｉ４ルスＰｎの幅が前記τ。よりも短かい（ひ
げ状雑音も含む）場合、この雑音・やルスＰｎの“０”
から“１“への立ち上）変化が出力ノードＮ、に伝わる
前にリセットされてしまうので、出力ノードＮｔＫは雑
音・卆ルス出力が現われないので、低域通過特性が得ら
れることになる。
なお、上記フィルタにおいて、初段のナンドｒ−） ３
０２入力端のうち一方の入力端はインバータ２の出力端
に接続しないで固定レベル“１＃に接続しておいても上
記実施例と同様な動作が得られる。
０２入力端のうち一方の入力端はインバータ２の出力端
に接続しないで固定レベル“１＃に接続しておいても上
記実施例と同様な動作が得られる。
第３図は、他の実施例に係るノア型低域通過フィルタを
示しておシ、ｔｌｃ１図に示したフィルタにおけるナン
Ｐダー）ｊ、５．７に代えてそれぞれ２入力のノアグー
） ３’、 ５’、 ７’を用いたものであり、そ
の他ｃｉｉｔ図中と同じであるので同じ符号を付してい
る。このフィルタにおいては、第４図に示すように入力
信号として“Ｏ”しくルの入力・母ルスＰＩおよび＠０
ルベルの雑音−マルスｐｎが含まれていた場合に第１図
のフィルタにおける動作に準じて低域通過動作が得られ
る。ここでは、入力ノードＮ１のレベルの立ち下り、立
ち上シから出力ノードＮ、のレベルの立ち下シ、立ち上
りまでの各遅延時間をτＩ′、”ｆ’とすれば、τ。＝
τｆ−τ；である。
示しておシ、ｔｌｃ１図に示したフィルタにおけるナン
Ｐダー）ｊ、５．７に代えてそれぞれ２入力のノアグー
） ３’、 ５’、 ７’を用いたものであり、そ
の他ｃｉｉｔ図中と同じであるので同じ符号を付してい
る。このフィルタにおいては、第４図に示すように入力
信号として“Ｏ”しくルの入力・母ルスＰＩおよび＠０
ルベルの雑音−マルスｐｎが含まれていた場合に第１図
のフィルタにおける動作に準じて低域通過動作が得られ
る。ここでは、入力ノードＮ１のレベルの立ち下り、立
ち上シから出力ノードＮ、のレベルの立ち下シ、立ち上
りまでの各遅延時間をτＩ′、”ｆ’とすれば、τ。＝
τｆ−τ；である。
なお、上記第３図のフィルタにおいても、初段のノアゲ
ート３′の２入力端のうち一方の入力端はインバータ２
の出力端に代えて固定レベル″″Ｏ”に接続するようＫ
してもよい。
ート３′の２入力端のうち一方の入力端はインバータ２
の出力端に代えて固定レベル″″Ｏ”に接続するようＫ
してもよい。
第５図はさらに別の実施例に係る低域通過フィルタを示
しておシ、入力ノードＮ、に第１図に示したと同様の第
１のナンド型フィルタ５Ｉを接続し、同じく上記入カッ
−ｒＮ１にイン・々−タ５０を介して第２０ナンド型フ
イルタ５２を接続し、上記各フィルタ５１．５２の出力
端を２個の２人カノア？−）がクロス接続されてなるセ
ット・リセット型（ＳＲ型）フリッグフロッ７’（ＦＦ
）回路５３０セツト端子Ｓ１ リセット端子Ｒに各対応
して接続し、とＯＦＦ回路５３のリセット出力端Ｑを出
力ノードＮ、に接続して出力信号を得るようにしている
。
しておシ、入力ノードＮ、に第１図に示したと同様の第
１のナンド型フィルタ５Ｉを接続し、同じく上記入カッ
−ｒＮ１にイン・々−タ５０を介して第２０ナンド型フ
イルタ５２を接続し、上記各フィルタ５１．５２の出力
端を２個の２人カノア？−）がクロス接続されてなるセ
ット・リセット型（ＳＲ型）フリッグフロッ７’（ＦＦ
）回路５３０セツト端子Ｓ１ リセット端子Ｒに各対応
して接続し、とＯＦＦ回路５３のリセット出力端Ｑを出
力ノードＮ、に接続して出力信号を得るようにしている
。
このフィルタによれば、第６図に示すように入力信号に
″１ルベルの雑音パルスｐｎや”０ルベルの雑音・ぐル
スＰｎが含まれていても、”ｌ”レベルのＭ音−母ルス
Ｐｔｔは第１のナンド型フィルタ５１により除去され、
＠Ｏ″レベルの雑音・ｆルスＰｎはインバータ５０で反
転されたのち第２のナンド型フィルタ５２により除去さ
れる。そして、″１”レベルの入力・母ルスＰ１の前縁
が第１のナンド型フィルタ５Ｉを経てＦＦ回路５３をセ
ットし、上記入力・母ルスＰ１の後縁がインバータ５０
および第２のナンド型フィルタ５２を経てＦＦ回路５３
をリセットするので、出力ノードＮ。
″１ルベルの雑音パルスｐｎや”０ルベルの雑音・ぐル
スＰｎが含まれていても、”ｌ”レベルのＭ音−母ルス
Ｐｔｔは第１のナンド型フィルタ５１により除去され、
＠Ｏ″レベルの雑音・ｆルスＰｎはインバータ５０で反
転されたのち第２のナンド型フィルタ５２により除去さ
れる。そして、″１”レベルの入力・母ルスＰ１の前縁
が第１のナンド型フィルタ５Ｉを経てＦＦ回路５３をセ
ットし、上記入力・母ルスＰ１の後縁がインバータ５０
および第２のナンド型フィルタ５２を経てＦＦ回路５３
をリセットするので、出力ノードＮ。
には雑音の除去された′″１”レベルの出力・々ルスＰ
０が現われる。ここで、入力信号の立ち上り、立ち下り
から出力信号の立ち上シ、立ち下りまでの時間を各対応
してτ５．τ、で表わしており、前記雑音・９ルスは上
記遅延時間τ８．τ４より短かいものとする。
０が現われる。ここで、入力信号の立ち上り、立ち下り
から出力信号の立ち上シ、立ち下りまでの時間を各対応
してτ５．τ、で表わしており、前記雑音・９ルスは上
記遅延時間τ８．τ４より短かいものとする。
なお、＠５図の回路におけるナンド型フィルタ５１．５
２に代えてそれぞれ第３図に示したようなノア型フィル
タを用いても上記と同様な効果が得られる。
２に代えてそれぞれ第３図に示したようなノア型フィル
タを用いても上記と同様な効果が得られる。
上述したように本発明の集積回路内蔵型低域通過フィル
タによれば、論理ｒ−）のみからなるので半導体集積回
路に内蔵できるので、入力信号に含まれる高周波雑音成
分や内部で発生するひげ状雑音成分を除去して集積回路
の誤動作を防止できる。また、本フィルタを内蔵した集
積回路を回路基板に実装する場合、外付はフィルタの使
用を省略できるので、集積回路応用システムの小型化、
コストダウンを図ることができる。
タによれば、論理ｒ−）のみからなるので半導体集積回
路に内蔵できるので、入力信号に含まれる高周波雑音成
分や内部で発生するひげ状雑音成分を除去して集積回路
の誤動作を防止できる。また、本フィルタを内蔵した集
積回路を回路基板に実装する場合、外付はフィルタの使
用を省略できるので、集積回路応用システムの小型化、
コストダウンを図ることができる。
第１図は本発明に係る集積回路内蔵型低域通過フィルタ
の一実施例を示す回路図、第２図は第１図のフィルタの
入出力信号を示す波形図、第３図および第５図はそれぞ
れ他の実施例を示す回路図、第４図および第６図は各対
応して第３図および第５図のフィルタの入出力信号を示
す波形図である。 Ｎ、・・入力ノード、Ｎ２・・・出力ノード、Ｉ。 ２．４，６，８．５０・・・イ／パータ、３，５゜７・
・・ナンドｒ−ト、３／、 ５Ｚ ７／・・・ノア
ｒ−１，５Ｉ・・・第１０ナンド型フイルタ、５２・・
・第２のナンド型フィルタ。
の一実施例を示す回路図、第２図は第１図のフィルタの
入出力信号を示す波形図、第３図および第５図はそれぞ
れ他の実施例を示す回路図、第４図および第６図は各対
応して第３図および第５図のフィルタの入出力信号を示
す波形図である。 Ｎ、・・入力ノード、Ｎ２・・・出力ノード、Ｉ。 ２．４，６，８．５０・・・イ／パータ、３，５゜７・
・・ナンドｒ−ト、３／、 ５Ｚ ７／・・・ノア
ｒ−１，５Ｉ・・・第１０ナンド型フイルタ、５２・・
・第２のナンド型フィルタ。
Claims (4)
- （１）それぞれ一方の入力端に入力信号が印加されるそ
れぞれ同じ種類の２入力論理ゲートが複数段直列に設け
られ、初段の２入力論理ゲートの他方の入力端には前記
入力信号が偶数段のインバータを介して印加され、ある
いは所定の固定レベルが印加され、最終段の２入力論理
ゲートの出力端は奇数段のインバータを介して出力ノー
ドに接続され、２入力論理ゲートの段間には奇数段のイ
ンバータが挿入されてなることを特徴とする集積回路内
蔵型低域通過フィルタ。 - （２）前記２入力論理ゲートは２入力ナンドゲートであ
ることを特徴とする前記特許請求の範囲第１項記載の集
積回路内蔵型低域通過フィルタ。 - （３）前記２入力論理ゲートは２入力ノアゲートである
ことを特徴とする前記特許請求の範囲第１項記載の集積
回路内蔵型低域通過フィルタ。 - （４）前記出力ノードがセットリセット型フリップフロ
ップ回路のセット入力端に接続される前記特許請求の範
囲第１項記載の第１のフィルタと、前記出力ノードが上
記セットリセット型フリップフロップ回路のリセット入
力端に接続される前記特許請求の範囲第１項記載の第２
のフィルタとを有し、入力ノードの入力信号が第１のフ
ィルタの入力信号として導かれると共にインバータによ
り反転されて第２のフィルタの入力信号として導かれ、
前記セットリセット型フリップフロップ回路のリセット
出力端から出力が得られることを特徴とする集積回路内
蔵型低域通過フィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049974A JPS61208919A (ja) | 1985-03-13 | 1985-03-13 | 集積回路内蔵型低域通過フイルタ |
| US06/838,708 US4716318A (en) | 1985-03-13 | 1986-03-12 | Low pass filter formed in an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60049974A JPS61208919A (ja) | 1985-03-13 | 1985-03-13 | 集積回路内蔵型低域通過フイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208919A true JPS61208919A (ja) | 1986-09-17 |
Family
ID=12845985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049974A Pending JPS61208919A (ja) | 1985-03-13 | 1985-03-13 | 集積回路内蔵型低域通過フイルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4716318A (ja) |
| JP (1) | JPS61208919A (ja) |
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