SU705685A2 - Однотактна лини задержки импульсов - Google Patents
Однотактна лини задержки импульсовInfo
- Publication number
- SU705685A2 SU705685A2 SU772538517A SU2538517A SU705685A2 SU 705685 A2 SU705685 A2 SU 705685A2 SU 772538517 A SU772538517 A SU 772538517A SU 2538517 A SU2538517 A SU 2538517A SU 705685 A2 SU705685 A2 SU 705685A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- delay line
- state
- bit
- trigger
- elements
- Prior art date
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
1
Устройство относитс к области вычислительной техники, может быть использовано дл задержки во времени как одиночных, так и последовательностей импульсов, в устройствах телеметрической и радиолокационной аппаратуры.
Известна однотактна лини задержки импульсов, по авт. св. № 401004, содержаща последовательно соединенные чейки, кажда из которых выполнейа на трех логических элементах И-НЕ/ ИЛИ-НЕ, образующих друг с другом триггерные структуры 1 .
Недостатком известной линии вл етс низка надежность.
Целью насто щего изобретени вл етс повышение надежности одно и двухразр дной линии задержки.
Дл этого в однотактную линию задержки импульсов, содержащую последовательно соединенные разр ды, каждый из которых выполнен на трех логических элементах И-НЕ/ ИЛИ-НЕ, образующих друг с другом триггерные структуры, выход одного из логических элементов И-НЕ/ ИЛИ-НЕ каждого пред ьщущего разр да соединен с входами двух логических элементов И-НЕ/ ИЛИ-НЕ каждого последующего разр да , а выходы третьего логического элемента И-НЕ/ ИЛИ-НЕ,последующих разр дов соединены с входами одноименных логических .элементов И-НЕ/ ИЛИ-НЕ предыдущего разр да, при этом источник тактовых импульсов подключен к входам логических элементов И-НЕ ИЛИ-НЕ, ВЫХОДЫ которых соединены с входом двух логических элементов . И-НЕ/ ИЛИ-НЕ каждого последующего разр да, в оконечный
каскад введен триггер, при этсм его входы соединены с выходами первого и вторюго логических элементов соответственно , а выход нечетного плеча триггера - с входом третьего элемента ..
На фиг. i представлена структурна электрическа схема одноразр дной линии задержки, на фиг. 3 двухразр дной линии задержки, а на .фиг. 3 и фиг. 4 - временные диаграммы работы этих линий задержки.
Каждый разр д линии задержки выполнен на трех логических элементах И-НЕ 1-3, образующих друг с другом триггерную структуру, в которой выход элемента 1 соединен с вхОдсм элемента 2, выход элемента 2 соединен с входами элементов 1, 3, выход элемента 3 соединен с входом длемен та 2. На входы второго и первого ло гических элементов подаетс информа ци /которую требуетс задержатьвЪ времени, кроме того, на вход первог элемента подаетс тактова частота Вьходы первого и второго элементов окбнечного разр ди соединены входами логических элементов 4, 5, образующих R-S триггер, причем выход логического элемента 1 соединен с входом логического элемента 4, выход логического элемента 2 соединен с входом логического элемента 5, ввкод логического элемента 4 соеди йен с входом логического элемента а выход логического элемента 5 с.ое ййнён с входом логического элементЭ 4 и с.входом Л ОГйЧеског6 эИёмей та Токонёчйого разр да, Устройство работэет следуйщим образом, В исходном состо нии все элементу разр да наход тс в устойчивом состо нии: первый элемент - 1 . второй элемент - О ; третий элемент - 1 четвертый элемент п тый элемент - 1 В момент прихода информационнс1го :ймйуйьса первый, четв ертый и п тый элементы остаютс в.старом состо щий , а второй элемент мен ет свое состо ние на , На входах треть го элемента действуют две логически , В промежутке между тактовыМи импульс ами с осто ни е элеме и тов структуры не мен етс , С приходом сйёдувдёго так тов ого импульса первый элемент устанавливаетс в О котЬрый устанавливает четвертый элемент в состо ние элемент под действием двух логичес: Лих ёдинйй устанавливаетс в соскоторый то ние логического в свою очередь устанавливает третий элемент в состо ние . К этому моменту действие тактового импульса заканчиваетс , и первый элемент устанавливаетс в состо ние . Второй элемент под действ.ием логических i с выходов а и с устанавливаетс в состо ние О, Этот О .устанавливает п тый а четэлемент в состо ние вертШ элемент под действием логических 1 . с выходов и -а устанавливаетс в состо ние О Таким образом, схема пришла в исхОд ноё состо ние и готова к приему сле дующёй инфо1 лации. Двухразр дна лини задержки (фиг, 3) работает аналогично, В исходнс положении первЕлй, вто рой и третий элементы разр дов нахо д тс IB состо нии 101, а четвертый й п тый элементы дополнительной триггерной структуры - в состо ние 01. ,, В момент прихода информационного импульса состо ние перврго разр да становитс 110, поддействием тактового импульса состо ние первого разр да мен 1етс на Oil, Под дейстЕ1Ием О на выходе а мен етс состо ние второго элемента второго разр да на Ч, и под действием двух Ч .состо ние третьего элемента второго разр да измен етс на О, к6торый устанавливает третий эл15мент пёрвох-о разр да в . После окончани действ и тактового дачпульса под действием двух лос выходов а и гических IIвторойлогический элемент первого разр да устанавливаетс в сое- то ниё О, таким образом, первый разр д устанавливаетс в состо ние 101 - исходное и готов к приему информации. При поступлении следующего тактового шипульса состо ние первого логического элемента второго разр да мен етс на действием которого четвертый элемент устанавливаетс в состо ние Ч, а п тый элемент под действием двух логических 1 в состо ние О . Под Действием этого О третий логический элемент второго разр да устанавливаетс в состо ние Ч, и после окончани тактового импульса второй разр д устанавливаетс в состо ние 101 и устанавливает дополнительную триггерную структуру в состо ние 01, таким образом,и второй разр д, и дополнительна триггерна структура вернулись в исходное состо ние и готовы к приему информации, Дополнительно введенна в оконечный разр д триггерна структура выполн ет функцию.вспомогательной пам ти, служащей дл запоминани информации оконечного.разр да и последующего вывода третьего- элемента разр да из установившегос {залипшего) нулевого состо ни в исходное единичное за счет обратной св зи на этот элемент и, следовательно , дл восстановлени в исходное состо ние всего оконечного разр да . Следовательно, дополнительна .триггерна структура вл етс схеМбй обратной св зи дл оконечного разр да. Завести обратную св зь с выхода, первого элемента оконечного разр да на Третий элемент без перезаписи информации во вЬпомогательную пам ть недопустимо, так как в этом случаевозникнут критические состо ни (гонки). Таким образом, предложенна однотактна лини задержки с дополнительной триТГерной структурой в оконечном разр де при числе разр дов , меньшем трех, не требует каких-либо ограничений к кратности тактовой и информативной последовательностей импульсов и к синфазнсюти их фронтов. В случае необходимости задержки информационной последовательнрсти. импульсов на один такт,что очень часто встречаетс при проектировании различной цифровой радиоэлектронной аппаратуры, экономи элементов при использовании предложенной линии задержки по сравнению с линией Задержки по авт. св. 401004 равна четырем элементам (один корпус серии Логика) и растет пропорционально количеству линий заде . ки.. -: Простейший расчет показыва;ет, что при использовании в аппаратуре, например, п тидес ти линий задержки при времени непрерывной работы аппа ратуры 3000 часов предложенна лини задержки обеспечивает веро тность
Claims (1)
- ФигЛ безотказной работы 0,97 против 0,9579, Обеспечиваемой прототипом, и это без учета увеличени :надёжности за счет уменьшени потребл емой мощности и других дополнительных :схем. Формула изобретени Однотактна лини задержки импульсов по авт. св. 401004, отличающа с тем, что, с целью повышени надежности одно и цвухразр дной линии задержки, в оконечный разр д введен триггер, при этом входы триггера соединены с выходами первого и второго логический элементов соответственно, а выход нечетного плеча триггера - с входом третьего элемента. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР №401004, кл, Н 03 К 21/16, 25.09.71
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772538517A SU705685A2 (ru) | 1977-10-10 | 1977-10-10 | Однотактна лини задержки импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772538517A SU705685A2 (ru) | 1977-10-10 | 1977-10-10 | Однотактна лини задержки импульсов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU401004 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU705685A2 true SU705685A2 (ru) | 1979-12-25 |
Family
ID=20730846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772538517A SU705685A2 (ru) | 1977-10-10 | 1977-10-10 | Однотактна лини задержки импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU705685A2 (ru) |
-
1977
- 1977-10-10 SU SU772538517A patent/SU705685A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4542301A (en) | Clock pulse generating circuit | |
GB1130055A (en) | Multiple phase gating circuit | |
CN111934655B (zh) | 一种脉冲时钟产生电路、集成电路和相关方法 | |
JP2549229B2 (ja) | デイジタルクロツク信号波形整形回路 | |
SU705685A2 (ru) | Однотактна лини задержки импульсов | |
US4423338A (en) | Single shot multivibrator having reduced recovery time | |
JPS62163411A (ja) | 多相クロック回路 | |
US4565934A (en) | Dynamic clocking system using six clocks to achieve six delays | |
US4034242A (en) | Logic circuits and on-chip four phase FET clock generator made therefrom | |
SU652618A1 (ru) | Ячейка пам ти сдвигового регистра | |
JPS5997222A (ja) | クロツクパルス発生回路 | |
SU999148A1 (ru) | Формирователь одиночных импульсов | |
US3497814A (en) | Circuit for generating two pulses having a controlled time-spaced relationship to each other | |
SU1265983A1 (ru) | Селектор импульсов по частоте следовани | |
CN208272950U (zh) | 一种保持时序逻辑电路时序准确的新型结构 | |
SU1213541A1 (ru) | Делитель частоты с нечетным коэффициентом делени | |
SU1322469A1 (ru) | Синхронный делитель частоты | |
SU1109911A1 (ru) | Делитель частоты следовани импульсов | |
SU1476598A1 (ru) | Генератор последовательностей импульсов | |
SU364964A1 (ru) | Всесоюзная пат?111110-1шяп?! | |
RU2244999C1 (ru) | Устройство для временной синхронизации импульсов | |
SU1219972A1 (ru) | Пороговое устройство | |
SU970662A1 (ru) | Устройство дл выделени одиночного импульса | |
SU1273923A1 (ru) | Генератор импульсов со случайной длительностью | |
SU1145476A1 (ru) | Синхронный делитель частоты следовани импульсов на 5 |