CN111934655B - 一种脉冲时钟产生电路、集成电路和相关方法 - Google Patents

Abstract

本申请提供了一种脉冲时钟产生电路、集成电路和相关方法，上述脉冲时钟产生电路包括：信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。采用上述脉冲时钟产生电路，能够产生准确的脉冲时钟信号。

Description

一种脉冲时钟产生电路、集成电路和相关方法

技术领域

本申请涉及集成电路技术领域，尤其涉及一种脉冲时钟产生电路、集成电路和相关方法。

背景技术

时钟CLK是芯上系统/片上系统(System Of Chip，SOC)系统的必须，SOC内部运算处理需要时钟来驱动。一般典型的时钟是接近50％的占空比的信号，D触发器采用上升沿和下降沿来触发，而锁存器(latch)则使用电平触发。随着SOC系统越来越复杂，芯片的芯片上所集成的功能越来越复杂，对时钟有一些特殊的要求例如脉冲锁存(Pulse latch)，其由典型的锁存器(latch)和脉冲时钟(Pulse Clock)组合而成，可以实现一个Pulse Clock驱动多组latch，使得电路的功耗和面积得到优化。

而脉冲时钟是实现脉冲锁存器的关键。典型的脉冲时钟产生电路请参考图1a所示，当使能信号Enable为高电平时，时钟输入信号Clock经过与门、反相器及延迟Delay后进入与门从而产生Pulse Clock。当Enable为低电平时不会产生脉冲时钟信号。基于图1a产生的信号波形图可以参考图1b所示。但是实际应用中，由于使能信号Enable和时钟输入信号Clock时异步的，异步的信号在产生脉冲时钟时就会存在下述问题：当Enable使能信号在时钟输入信号Clock为高电平的前提下也变为高电平时，才会产生脉冲时钟Pulse Clock，这样会导致第一个脉冲时钟Pulse Clock不是在时钟输入信号Clock的上升沿时产生的，进而导致脉冲时钟Pulse Clock的第一个上升沿和脉冲时钟Pulse Clock的第二个上升沿之间的间隔变小，参考图1c所示的波形图。

因此，如何在时钟输入信号Clock和使能信号Enable不同步的情况下，产生准确的脉冲时钟是值得考虑的技术问题之一。

发明内容

有鉴于此，本申请提供一种脉冲时钟产生电路、集成电路和相关方法，用以在时钟输入信号和使能信号不同步的情况下，产生准确的脉冲时钟。

具体地，本申请是通过如下技术方案实现的：

根据本申请的第一方面，提供一种脉冲时钟产生电路，包括：信号控制电路、脉冲宽度控制电路和脉冲时钟输出电路，其中：

所述信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；

所述脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；

所述脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。

可选地，本申请实施例提供的信号控制电路包括时钟输入电路和信号锁存电路，其中：

所述时钟输入电路，用于分别输入所述使能信号和所述时钟输入信号，并分别输出第一控制信号和第二控制信号；

所述信号锁存电路，分别与所述信号输入电路、所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于在所述第一控制信号、所述第二控制信号和所述脉冲宽度控制信号的驱动下，输出门控信号。

可选地，本申请实施例提供的时钟输入电路包括第一反相器和第二反相器，其中：

所述第一反相器，用于输入所述使能信号，并输出所述第一控制信号；

所述第二反相器，用于输入所述时钟输入信号，并输出所述第二控制信号。

可选地，本申请实施例提供的信号锁存电路包括第一或非门和第二或非门，所述第一或非门为三端输入的或非门，所述第一或非门用于输出所述门控信号，其中：

所述第一或非门的输入端，分别与所述第一反相器的输出端、所述脉冲宽度控制电路的输出端、所述第二或非门的输出端相连；

所述第一或非门的输出端与所述脉冲时钟输出电路的输入端相连；

所述第二或非门的输入端，分别与所述第二反相器的输出端、所述第一或非门的输出端相连。

可选地，本申请实施例提供的脉冲时钟输出电路包括与门。

可选地，本申请实施例提供的脉冲宽度控制电路包括偶数个串联连接的反相器。

根据本申请的第二方面，提供一种集成电路，包括本申请的第一方面所提供的脉冲时钟产生电路。

根据本申请的第三方面，提供一种脉冲时钟电路产生方法，包括：

通过信号控制电路接收所述时钟输入信号和使能信号，以及接收脉冲宽度控制信号输出的脉冲宽度控制信号；并在所述时钟输入信号、所述使能信号和所述脉冲宽度控制信号的控制下，输出门控信号，其中所述脉冲宽度控制信号为所述脉冲宽度控制电路在脉冲时钟输出电路的作用下输出的；

通过脉冲时钟输出电路接收所述门控信号和所述时钟输入信号，并在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号。

根据本申请的第四方面，提供一种信号驱动方法，应用于包括本申请的第一方面所提供的脉冲时钟产生电路的集成电路中，所述方法，包括：

通过所述脉冲时钟产生电路输出脉冲时钟信号；

利用所述脉冲时钟信号驱动所述集成电路中的相关电路工作。

本申请实施例的有益效果：

通过提供上述脉冲时钟产生电路，信号控制电路与脉冲宽度控制电路配合使用，使得在时钟输入信号、使能信号和脉冲宽度控制信号的作用下，信号控制电路能够输出门控信号，并作用于脉冲时钟输出电路，使得脉冲时钟输出电路能够产生跟随时钟输入信号的电平的脉冲时钟信号，也即实现了在时钟输入信号和使能信号不同步的情况下，产生准确的脉冲时钟信号。

附图说明

图1a是现有技术提供的脉冲时钟产生电路的结构示意图；

图1b是现有技术提供的脉冲时钟产生电路理想状态下产生的脉冲时钟信号的波形示意图；

图1c是现有技术提供的脉冲时钟产生电路实际环境下产生的脉冲时钟信号的波形示意图；

图2是本申请实施例提供的脉冲时钟产生电路的结构示意图；

图3是本申请实施例提供的信号控制电路的结构示意图；

图4是本申请实施例提供的另一种脉冲时钟产生电路的结构示意图；

图5是本申请实施例提供的基于图4所示的脉冲时钟产生电路中各部件的波形示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相对应的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

本申请实施例提供一种脉冲时钟产生电路，请参考图2所示，该脉冲时钟产生电路20包括信号控制电路21、脉冲宽度控制电路22和脉冲时钟输出电路23，其中：上述信号控制电路21，分别与脉冲宽度控制电路22和脉冲时钟输出电路23相连，用于输入时钟输入信号Clock和使能信号Enable；以及在时钟输入信号Clock、使能信号Enable和脉冲宽度控制电路22输出的脉冲宽度控制信号delay的控制下，输出门控信号，记为dclk；上述脉冲宽度控制电路22，分别与脉冲时钟输出电路23和信号控制电路21相连，用于在脉冲时钟输出电路23输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号delay，并输入到信号控制电路21中；脉冲时钟输出电路23，用于在门控信号dclk和时钟输入信号Clock的驱动下，输出脉冲时钟信号，记为Pulse Clock。

通过提供上述脉冲时钟产生电路，信号控制电路21与脉冲宽度控制电路22配合使用，使得在时钟输入信号Clock、使能信号Enable和脉冲宽度控制信号delay的作用下，信号控制电路21能够输出门控信号dclk，并作用于脉冲时钟输出电路23，使得脉冲时钟输出电路23能够产生跟随时钟输入信号的电平的脉冲时钟信号Pulse Clock，也即实现了在时钟输入信号和使能信号不同步的情况下，产生准确的脉冲时钟信号。

可选地，本申请实施例提供的信号控制电路21包括时钟输入电路211和信号锁存电路212，请参考图3所示，其中：

时钟输入电路211，用于分别输入使能信号Enable和时钟输入信号Clock，并分别输出第一控制信号enb和第二控制信号clk_n；

信号锁存电路212，分别与信号输入电路212、脉冲宽度控制电路22和脉冲时钟输出电路23相连，用于在第一控制信号enb、第二控制信号clk_n和脉冲宽度控制信号delay的驱动下，输出门控信号dclk。

通过提供上述信号控制电路，可以输出期望的门控信号。

在一些实施例中，本申请提供的时钟输入电路211可以包括第一反相器INV1和第二反相器INV2，请参考图4所示，其中：第一反相器，用于输入使能信号Enable，并输出第一控制信号enb；第二反相器，用于输入时钟输入信号Clock，并输出第二控制信号clk_n。

在此基础上，本申请提供的信号锁存电路212可以包括第一或非门NOR3和第二或非门NOR2，上述第一或非门NOR3为三端输入的或非门，上述第一或非门NOR2用于输出门控信号dclk，也请参考图4所示，其中：第一或非门的输入端，分别与上述第一反相器的输出端、脉冲宽度控制电路的输出端、上述第二或非门的输出端相连；

上述第一或非门的输出端与上述脉冲时钟输出电路23的输入端相连；

上述第二或非门的输入端，分别与上述第二反相器的输出端、上述第一或非门的输出端相连。

具体地，第一或非门只有在三端输入均为“0”时，第一或非门的输出端才能输出高电平“1”，即，只有在第一控制信号enb、第二或非门NOR2的输出端的输出信号set和脉冲宽度控制信号delay均为低电平“0”时，第一或非门的输出端的输出信号，即门控信号dclk才为高电平“1”，其他情况下，dclk均为低电平“0”。同理，上述第二或非门只有在两端输入均为低电平“0”时，第二或非门的输出端才能输出高电平“1”，即，只有在第二控制信号clk_n和第一或非门的输出端的输出信号dclk均为低电平“0”时，第二或非门的输出端的输出信号set才为高电平“1”，其他情况，set均为低电平“0”。

需要说明的是，本申请中信号输入电路和信号锁存电路还可以有其他的结构，旨在保证能够输出期望的门控信号，进而输出期望的脉冲时钟信号。

可选地，本申请实施例提供的脉冲宽度控制电路22可以包括偶数个串联的反相器，也请参考图4所示，用于提供相对应于脉冲时钟信号的脉冲宽度的延时。即，若期望脉冲宽度越长，则可以串联比较多的反相器，若期望脉冲宽度比较短，则可以串联较少的反相器。

当然，在其他实施例中，脉冲宽度控制电路也可以包括串联连接的偶数个反相器，相应地，信号控制电路21和/或脉冲时钟输出电路23的内部结构可能也要适应性的发生改变，旨在保证能够输出期望的脉冲时钟信号。

可选地，本申请实施例提供的脉冲时钟输出电路23包括与门AND，也请参考图4所示，与门的两个输入端分别输入门控信号dclk和时钟输入信号Clock，然后与门的输出端即输出脉冲时钟信号Pulse Clock。

结合图4所示的脉冲时钟产生电路，该脉冲时钟产生电路的工作原理如下：当使能信号Enable为低电平“0”时，则第一控制信号enb为高电平“1”，会使NOR3的输出dclk为低电平“0”，此时无论时钟输入信号为何值，与门输出的脉冲时钟信号Pulse Clock均为低电平“0”；

而当使能信号enable为“1”时，NOR3和NOR2构成了信号锁存电路，由于脉冲时钟信号Pulse Clock依然为低电平“0”，脉冲宽度控制信号delay也为低电平“0”，若此时时钟输入信号Clock为高电平“1”，则第二反相器输出的第二控制信号clk_n为低电平“0”，则由于当前门控信号dclk为低电平，则经过NOR2的输出信号set为高电平“1”，则NOR3在enb(低电平“0”)、delay(低电平“0”)和set(高电平“1”)的作用下，门控信号dclk保持原来状态不变，即依然为低电平“0”；

而当时钟输入信号Clock由高电平“1”变为低电平“0”时，此时第二控制信号clk_n变为高电平“1”会使得NOR2的输出信号set变为低电平“0”，由于当前脉冲宽度控制信号delay和第一控制信号enb此时都为低电平“0”，所以三者输入到NOR3时，NOR3输出的门控信号dclk被置为高电平“1”，此时由于时钟输入信号Clock为低电平“0”，则门控信号和时钟输入信号输入到脉冲时钟输出电路与门时，与门输出的脉冲时钟信号Pulse Clock还为低电平“0”，等到时钟输入信号Clock的上升沿到来时，即时钟输入信号Clock从低电平“0”变为高电平“1”时，此时脉冲时钟信号Pulse Clock变为高电平“1”，此高电平“1”经过脉冲宽度控制电路后输出的脉冲宽度控制信号delay为高电平“1”，经过一段延时后，会使NOR3输出的dclk变为“0”，经过与门后会再次使得脉冲时钟信号Pulse Clock变为低电平“0”，由此即产生了脉冲时钟信号，而脉冲时钟信号的宽度由脉冲宽度控制电路包括的反相器的个数决定。此外，图4所示的脉冲时钟产生电路中各部件的时钟波形可以参考图5所示，易得出，利用本申请提供的脉冲时钟产生电路能够产生准确的脉冲时钟信号，明显不会存在现有技术中存在的当使能信号和时钟输入信号不同步时产生不准确的脉冲时钟信号的问题。

基于同一发明构思，本申请还提供了一种集成电路，包括上述任一实施例提供的脉冲时钟产生电路。

通过将本申请提供的脉冲时钟产生电路应用到集成电路中，不仅不会产生混乱的时序，而且由于脉冲时钟产生电路的电流结构比较简单，可以保证较小的面积实现产生高质量的脉冲时钟，便于大规模集成电路的集成。

可选地，本申请实施例提供的集成电路，可以包括如上任一实施例所述的脉冲时钟产生电路及与脉冲时钟产生电路相连接的脉冲锁存器(未图示)。脉冲时钟产生电路用于将产生的脉冲时钟信号Pulse Clock提供给脉冲锁存器。

本申请实施例的集成电路具有与上述的脉冲时钟产生电路相类似的有益技术效果，故，在此不再赘述。

基于同一发明构思，本申请还提供了一种脉冲时钟产生方法，该方法包括：通过信号控制电路接收上述时钟输入信号和使能信号，以及接收脉冲宽度控制信号输出的脉冲宽度控制信号；并在上述时钟输入信号、上述使能信号和上述脉冲宽度控制信号的控制下，输出门控信号，其中上述脉冲宽度控制信号为上述脉冲宽度控制电路在脉冲时钟输出电路的作用下输出的；通过脉冲时钟输出电路接收上述门控信号和上述时钟输入信号，并在上述门控信号和上述时钟输入信号的驱动下，输出脉冲时钟信号。

在一些实施例中，上述信号控制电路包括时钟输入电路和信号锁存电路；在此基础上，本申请实施例的脉冲时钟产生方法还包括：通过上述时钟输入电路接收上述使能信号和上述时钟输入信号，并分别输出第一控制信号和第二控制信号；通过上述信号锁存电路接收上述第一控制信号、第二控制信号和上述脉冲宽度控制信号；并在上述时钟输入信号、上述使能信号和上述脉冲宽度控制信号的驱动下，输出上述门控信号。

通过实施上述方法，可以产生稳定且准确的脉冲时钟信号。

基于同一发明构思，本申请还提供了一种信号驱动方法，应用于包括本申请上述任一实施例所提供的脉冲时钟产生电路的基础电路中，该信号驱动方法，包括：通过上述脉冲时钟产生电路输出脉冲时钟信号；利用上述脉冲时钟信号驱动上述集成电路中的相关电路工作。

通过实施上述信号驱动方法，由于集成电路中集成了本申请任一实施例描述的脉冲时钟产生电路，由此可以产生比较准确的脉冲时钟信号，这样可以使得集成电路的相关电路(需要输入脉冲时钟信号的电路)正常工作，准确地输出期望信号。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请实施例所提供的脉冲时钟产生电路、集成电路及脉冲时钟产生方法进行了详细的介绍。本文中应用了具体个例对本申请实施例的脉冲时钟产生电路、集成电路及脉冲时钟产生方法进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想，并不用以限制本申请。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的精神和原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也均应落入本申请所附权利要求书的保护范围内。

Claims (6)

1.一种脉冲时钟产生电路，其特征在于，包括：信号控制电路、脉冲宽度控制电路和脉冲时钟输出电路，其中：

所述信号控制电路，分别与所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于输入时钟输入信号和使能信号；以及在所述时钟输入信号、所述使能信号和所述脉冲宽度控制电路输出的脉冲宽度控制信号的控制下，输出门控信号；

所述脉冲宽度控制电路，分别与脉冲时钟输出电路和所述信号控制电路相连，用于在所述脉冲时钟输出电路输出的脉冲时钟信号的控制下，输出脉冲宽度控制信号，并输入到信号控制电路中；

所述脉冲时钟输出电路，用于在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号；

所述信号控制电路包括时钟输入电路和信号锁存电路，其中：

所述时钟输入电路，用于分别输入所述使能信号和所述时钟输入信号，并分别输出第一控制信号和第二控制信号；

所述信号锁存电路，分别与所述时钟输入电路、所述脉冲宽度控制电路和所述脉冲时钟输出电路相连，用于在所述第一控制信号、所述第二控制信号和所述脉冲宽度控制信号的驱动下，输出门控信号；

所述时钟输入电路包括第一反相器和第二反相器，其中：

所述第一反相器，用于输入所述使能信号，并输出所述第一控制信号；

所述第二反相器，用于输入所述时钟输入信号，并输出所述第二控制信号；

所述信号锁存电路包括第一或非门和第二或非门，所述第一或非门为三端输入的或非门，所述第一或非门用于输出所述门控信号，其中：

所述第一或非门的输入端，分别与所述第一反相器的输出端、所述脉冲宽度控制电路的输出端、所述第二或非门的输出端相连；

所述第一或非门的输出端与所述脉冲时钟输出电路的输入端相连；

所述第二或非门的输入端，分别与所述第二反相器的输出端、所述第一或非门的输出端相连。

2.根据权利要求1所述的脉冲时钟产生电路，其特征在于，所述脉冲时钟输出电路包括与门。

3.根据权利要求1所述的脉冲时钟产生电路，其特征在于，所述脉冲宽度控制电路包括偶数个串联连接的反相器。

4.一种集成电路，其特征在于，包括如权利要求1～3任一所述的脉冲时钟产生电路。

5.一种脉冲时钟电路产生方法，其特征在于，包括：

通过信号控制电路接收时钟输入信号和使能信号，以及接收脉冲宽度控制电路输出的脉冲宽度控制信号；并在所述时钟输入信号、所述使能信号和所述脉冲宽度控制信号的控制下，输出门控信号，其中所述脉冲宽度控制信号为所述脉冲宽度控制电路在脉冲时钟输出电路的作用下输出的；

通过脉冲时钟输出电路接收所述门控信号和所述时钟输入信号，并在所述门控信号和所述时钟输入信号的驱动下，输出脉冲时钟信号；

其中，所述信号控制电路包括时钟输入电路和信号锁存电路；以及

通过所述时钟输入电路接收所述使能信号和所述时钟输入信号，并分别输出第一控制信号和第二控制信号；

通过所述信号锁存电路接收所述第一控制信号、第二控制信号和所述脉冲宽度控制信号；并在所述时钟输入信号、所述使能信号和所述脉冲宽度控制信号的驱动下，输出所述门控信号；

所述时钟输入电路包括第一反相器和第二反相器，通过所述时钟输入电路接收所述使能信号和所述时钟输入信号，并分别输出第一控制信号和第二控制信号，包括：在所述第一反相器输入所述使能信号的前提下，输出所述第一控制信号；以及，在所述第二反相器输入所述时钟输入信号的前提下，并输出所述第二控制信号；

所述信号锁存电路包括第一或非门和第二或非门，所述第一或非门为三端输入的或非门，所述第一或非门用于输出所述门控信号；其中：

所述第一或非门的输入端，分别与所述第一反相器的输出端、所述脉冲宽度控制电路的输出端、所述第二或非门的输出端相连；

所述第一或非门的输出端与所述脉冲时钟输出电路的输入端相连；

所述第二或非门的输入端，分别与所述第二反相器的输出端、所述第一或非门的输出端相连。

6.一种信号驱动方法，其特征在于，应用于包括如权利要求1～3任一所述脉冲时钟产生电路的集成电路中，所述方法，包括：

通过所述脉冲时钟产生电路输出脉冲时钟信号；

利用所述脉冲时钟信号驱动所述集成电路中的相关电路工作。

Images