JP2004061339A - 位相検出装置 - Google Patents
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Abstract
【課題】位相比較の精度向上のためにクロックの周波数の増加させる場合、消費電力が比例して増加してしまうため、低消費電力で精度向上を図ることが困難であるという課題を有していた。
【解決手段】基本クロック１を入力とする遅延回１路のＮ分割されたＮ個の途中ノードＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）をＮ個のフリップフロップのクロック入力とし、基本クロック１を入力とする遅延回路１のＮ倍の遅延特性を持った遅延回路２のＮ分割されたＮ個の途中ノードＣＫ２（１）、ＣＫ２（２）、・・・、ＣＫ２（Ｎ）をＮ個のフリップフロップのデータ入力とする。
【選択図】 図１
【解決手段】基本クロック１を入力とする遅延回１路のＮ分割されたＮ個の途中ノードＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）をＮ個のフリップフロップのクロック入力とし、基本クロック１を入力とする遅延回路１のＮ倍の遅延特性を持った遅延回路２のＮ分割されたＮ個の途中ノードＣＫ２（１）、ＣＫ２（２）、・・・、ＣＫ２（Ｎ）をＮ個のフリップフロップのデータ入力とする。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、クロック信号の位相検出を行う位相検出装置に関する。
【０００２】
【従来の技術】
近年、同期式のＳＤＲＡＭやＳＳＲＡＭ等の汎用メモリの周波数が高速化されるに伴い、メモリとのインターフェースを行うＬＳＩでは、データとクロックの間のセットアップやホールドタイムについて十分余裕をとることが必要不可欠となってきた。
【０００３】
また、ＬＳＩ単体においても、高集積化と高速化が進むにつれ、チップ内のクロック位相を電圧変動、温度変動とプロセスの出来映えによるトランジスタ能力の変動に依存しない構成のタイミング制御が課題となっている。
【０００４】
従来、フリップフロップのデータ入力とクロック入力に異なる位相のクロックを入力して、位相を判定する方式が考案されている。
【０００５】
図８は従来の位相信号判定装置の構成を示すブロック図である。
【０００６】
図において、Ｎ個のフリップフロップのクロック入力には周波数ｆ０の第１のクロックＣＫ１が入力されている。また、第１のクロック１のＮ倍（Ｎは２のＫ乗、Ｋは自然数）の周波数Ｎ＊ｆ０をもった第２のクロックＣＫ２をシフトクロックとするＮビットのシフトレジスタ３のデータ入力に第２のクロックをＮ分周したｆ０の周波数のクロックを入力しシフトすることによって得られた、２π＊（１／Ｎ）ずつ位相シフトしたＮビットのクロックデータを、それぞれＮ個のフリップフロップのデータ入力する構成をとっている。この実施例では、Ｎ＝４であり、シフトレジスタからの出力θ１、θ２、θ３、θ４はそれぞれ９０度位相シフトしたクロックであり、フリップフロップ４（４Ａ、４Ｂ、４Ｃ、４Ｄ）のデータ入力に接続されている。
【０００７】
図９は図８の位相信号判定装置の各信号波形を示すタイミングチャートである。
【０００８】
図において、クロック１の立ち上がりエッジで、θ１、θ２、θ３、θ４をラッチするため、フリップフロップ４Ａ，４Ｂ，４Ｃ，４Ｄの出力Ｑ１，Ｑ２，Ｑ３，Ｑ４はそれぞれＨ、Ｈ、Ｌ、Ｌとなり、この場合の、クロックの位相はθ２とθ３の間であることが分かる。
【０００９】
しかしながら、実施例ではＮ＝４の場合で各θ１、θ２、θ３、θ４の位相差が９０度と大きいため、精度が高いとはいえない。精度の向上を図るためには、第２のクロックの周波数を早くし、かつシフトレジスタのビットを増すことが考えられる。例えば、Ｎ＝８の場合、ｆ２＝８ｘｆ０で精度は４５度。Ｎ＝１６の場合、ｆ２＝１６ｘｆ０で精度は２２．５度である。
【００１０】
しかしながら、一般的に消費電流は、ｆ＊Ｃ＊Ｖで表現されることから明らかなように、クロックの周波数の増加に伴い消費電力は比例して増加してしまうことになる。
【００１１】
【発明が解決しようとする課題】
上記従来技術においては、基準となる２つのクロックが必要であること、さらに位相比較の精度向上のためにクロックの周波数の増加させる場合、消費電力が比例して増加してしまうため、低消費電力で精度向上を図ることが困難であるという課題を有していた。
【００１２】
そこで、本発明は上記課題を解決可能な位相検出装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明の位相検出装置は、基本クロック１を入力とする遅延回１路のＮ分割されたＮ個の途中ノードＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）をＮ個のフリップフロップのクロック入力とし、基本クロック１を入力とする遅延回路１のＮ倍の遅延特性を持った遅延回路２のＮ分割されたＮ個の途中ノードＣＫ２（１）、ＣＫ２（２）、・・・、ＣＫ２（Ｎ）をＮ個のフリップフロップのデータ入力とすることを特徴とする。これにより、周波数の異なる第２のクロックを用いることなく、位相検出を実現することができる。
【００１４】
また、遅延回路の遅延時間を制御することにより、クロック周波数を増加させることなく比較精度の向上を実現することができる。
【００１５】
【発明の実施の形態】
図１は本発明の第１の実施形態における位相検出装置の構成を示すブロック図である。
【００１６】
図において、ＣＫ０は基準クロックであり、第１遅延回路１および第２遅延回路２は同じ統制を持つ遅延素子３で構成されている。ＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）は遅延回路１のＮ分割された途中ノード、ＣＫ２（１），ＣＫ２（２），・・・、ＣＫ２（Ｎ）は遅延回路２のＮ分割された途中ノードである。Ｆ（１）、Ｆ（２）、Ｆ（３）、・・Ｆ（Ｋ）、・・Ｆ（Ｎ−１）、ＦＮはフリップフロップで、Ｑ（１）、Ｑ（２）、Ｑ（３）、・・Ｑ（Ｋ）、・・Ｑ（Ｎ−１）、Ｑ（Ｎ）フリップフロップの出力である。
【００１７】
図２は図１の位相検出装置の各信号波形を示すタイミングチャートである。
【００１８】
図において、基準クロックＣＫ０からＣＫ１（Ｋ）とＣＫ２（Ｋ）までの遅延時間ｔｄ１（Ｋ）とｔｄ２（Ｋ）は
ｔｄ２（Ｋ）＝Ｍ＊ｔｄ１（Ｋ）
の関係を満足するようにＭの値を設定すると、
ｔｄ２（Ｋ）．ｔｄ１（Ｋ）＝（Ｍ．１）＊ｔｄ１（Ｋ）＝ｔｃ／２
の関係が成立する。すなわち、
ｔｄ１（Ｋ）＝ｔｃ／（２＊（Ｍ．１））
となる。
【００１９】
Ｍ＝２のとき、ｔｄ１（Ｋ）＝ｔｃ／２
Ｍ＝３のとき、ｔｄ１（Ｋ）＝ｔｃ／４
Ｍ＝４のとき、ｔｄ１（Ｋ）＝ｔｃ／６
Ｍ＝５のとき、ｔｄ１（Ｋ）＝ｔｃ／８
となり、Ｋ＝２，３，４，５と第１遅延回路１と第２遅延回路２の遅延時間の比Ｍを変えることで、１８０度、９０度、６０度、４５度の位相を持った信号を検出することが可能である。
【００２０】
図３は本発明の第２の実施形態における位相検出装置の構成を示すブロック図である。本実施の形態は第１の実施形態の位相検出装置に位相判定回路４を組み合わせて構成されている。
【００２１】
図において、位相判定回路４はＡ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）のＮ−１個の２入力ＡＮＤ回路とＶ（１）、Ｖ（２）、・・・、Ｖ（Ｎ−１）のＮ−１個のインバータ回路で構成されている。
【００２２】
フリップフロップＦ（１）、Ｆ（２）、・・・、Ｆ（Ｎ−１）の正出力Ｑ（１）、Ｑ（２）、・・・、Ｑ（Ｎ−１）は、ＡＮＤ回路Ａ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）の一方の入力に接続され、Ｆ（２）、Ｆ（３）、・・・、Ｆ（Ｎ）の正出力は、インバータＶ（１）、Ｖ（２）、・・・、Ｖ（Ｎ−１）を介して、ＡＮＤ回路Ａ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）のもう一方の入力に接続されている。ＡＡ（１）、ＡＡ（２）、・・・、ＡＡ（Ｎ−１）はＡＮＤ回路Ａ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）の出力である。
【００２３】
図４は本発明の第２の実施形態における位相検出装置の各信号波形を示すタイミングチャートである。
【００２４】
図において、フリップフロップの出力Ｑ（１）、Ｑ（２）、・・・、Ｑ（Ｋ）がＨｉｇｈであり、フリップフロップの出力Ｑ（Ｋ＋１）、・・・、Ｑ（Ｎ−１）、Ｑ（Ｎ）がＬｏｗの場合、ＡＮＤ回路の出力Ａ（Ｋ）のみがＨとなる。第１遅延回路１と第２遅延回路２の遅延比Ｎが２の場合、基本クロック信号ＣＫ０から４５度位相変換されたクロック波形が第１遅延回路１の途中入力ＣＫ１（Ｋ）から得られる。
【００２５】
位相の精度は、
ｔｄ（Ｋ）＊（Ｍ．１）／Ｍ ＜ｔｄ（Ｋ）＜ｔｄ（Ｋ）＊（Ｍ＋１）／Ｍ
で表され、これは、遅延素子３の遅延時間にほぼ等しい。
【００２６】
Ｍ＝１６、ｔｃ＝１０ｎｓ（１００ＭＨｚ）の場合、
ＣＫ１（１６）は２．５ｎｓを中心として、２．３４４ｎｓから２．６５６ｎｓの間にあり、このバラツキはサイクル時間の１．５％である。
【００２７】
なお、上記インバータＶ（１）、Ｖ（２）、・・・、Ｖ（Ｎ−１）の代わりに、フリップフロップＦ（２）、Ｆ（３）、・・・、Ｆ（Ｎ）の負出力を直接ＡＮＤ回路に入力しても良い。
【００２８】
図５は本発明の第３の実施形態における位相検出装置の構成を示すブロック図である。
【００２９】
本実施の形態は、第１の遅延回路１の途中出力ＣＫ１（１）、ＣＫ（２）、・・・、ＣＫ１（Ｎ）を入力とするクロックドバッファのクロック入力に位相検出器のＡＮＤ回路の出力ＡＡ（１）、ＡＡ（２）、・・・、ＡＡ（Ｎ）を接続したものである。この構成により、図４の波形のＡＡ（Ｋ）がクロック入力されているＣＫ１（Ｋ）を外部に取り出すことができる。図５の構成では第１遅延回路１と第２遅延回路２の遅延時間比であるＭ＝２であるから、前述の
ｔｄ１（Ｋ）＝ｔｃ／（２＊（Ｍ．１））
の関係のＭ＝２のときより、
ｔｄ１（Ｋ）＝ｔｃ／２
であり、ＣＫ０入力から１８０度位相のずれた信号がＳ（Ｋ）から取り出すことができる。本実施の形態では、Ｍ＝３とすれば９０度、Ｍ＝４とすれば６０度位相変換されたクロックを取り出すことができる。
【００３０】
図６は本発明の第４の実施形態における位相検出装置の構成を示すブロック図である。
【００３１】
本実施の形態は、位相遅延回路のＫ番目の正出力をＫ＋１番目のフリップフロップのリセット入力に入れた形で構成されている。この構成では、例えば、Ｋ＝１６で安定していた回路においては、基準クロックの周波数を４倍にするとフリップフロップの出力は、４段目で位相検出される。しかも、１２段目でも位相検出のフラッグが立つことを回避する事ができる。
【００３２】
この構成により、周波数の変動や電圧や温度変動が大きい環境でも回路変更やトリミング等の合わせ込むことなく位相遅延を実現することができる。
【００３３】
図７は本発明の第５の実施形態における位相検出装置の構成を示すブロック図である。本実施の形態は、前実施の形態における回路のＮ番目のフリップフロップ出力をクロック入力とする第Ｎ番目のクロックドバッファを追加した構成である。
【００３４】
本実施の形態における位相検出装置においては、基本遅延素子３の遅延時間ｔｄ０の２倍の時間の逆数
ｆｍａｘ＝１／（２＊ｔｄ０）
まで高速な周波数に対応可能である。
【００３５】
一方、低周波数側は第１遅延回路１と第２遅延回路２の遅延素子３の接続数を増すことによって対応できるが、回路規模が大きくなる。同一回路のＬＳＩをクロックのスケーリングによって消費電力削減や性能変更を行う場合や解析評価時の超低速動作時では位相の変化より遅延時間の絶対値が重要となる場合がある。
【００３６】
例えば、消費電力削減のためにサイクルタイムが１０ｎｓで動作するＬＳＩの動作周波数を１／１０にしてサイクルタイムを１００ｎｓに変化した場合を考える。この場合、サイクルタイム１０ｎｓの９０度の位相遅延時間２．５ｎｓを１０倍の遅延時間は２５ｎｓにする必要はない。ＬＳＩの回路自体は２．５ｎｓのタイミング余裕があれば動作するからである。このような場合は、周波数を１／１０になることを考慮して遅延素子の段数を予め１０倍用意しておく必要はなく、本発明のような回路構成とすることでＮ番目のフラッグが必ずＯＮになり、動作に十分なクロックの遅延時間を確保することができる。
【００３７】
【発明の効果】
本発明は、基本クロック１を入力とする遅延回１路のＮ分割されたＮ個の途中ノードＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）をＮ個のフリップフロップのクロック入力とし、基本クロック１を入力とする遅延回路１のＮ倍の遅延特性を持った遅延回路２のＮ分割されたＮ個の途中ノードＣＫ２（１）、ＣＫ２（２）、・・・、ＣＫ２（Ｎ）をＮ個のフリップフロップのデータ入力とすることを特徴とする。これにより、周波数の異なる第２のクロックを用いることなく、位相検出を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における位相検出装置の構成を示すブロック図
【図２】図１の位相検出装置の各信号波形を示すタイミングチャート
【図３】本発明の第２の実施形態における位相検出装置の構成を示すブロック図
【図４】本発明の第２の実施形態における位相検出装置の各信号波形を示すタイミングチャート
【図５】本発明の第３の実施形態における位相検出装置の構成を示すブロック図
【図６】本発明の第４の実施形態における位相検出装置の構成を示すブロック図
【図７】本発明の第５の実施形態における位相検出装置の構成を示すブロック図
【図８】従来の位相信号判定装置の構成を示すブロック図
【図９】従来の位相信号判定装置の各信号波形を示すタイミングチャート
【符号の説明】
１ 第１遅延回路
２ 第２遅延回路
３ 遅延素子
４ 位相判定回路
【発明が属する技術分野】
本発明は、クロック信号の位相検出を行う位相検出装置に関する。
【０００２】
【従来の技術】
近年、同期式のＳＤＲＡＭやＳＳＲＡＭ等の汎用メモリの周波数が高速化されるに伴い、メモリとのインターフェースを行うＬＳＩでは、データとクロックの間のセットアップやホールドタイムについて十分余裕をとることが必要不可欠となってきた。
【０００３】
また、ＬＳＩ単体においても、高集積化と高速化が進むにつれ、チップ内のクロック位相を電圧変動、温度変動とプロセスの出来映えによるトランジスタ能力の変動に依存しない構成のタイミング制御が課題となっている。
【０００４】
従来、フリップフロップのデータ入力とクロック入力に異なる位相のクロックを入力して、位相を判定する方式が考案されている。
【０００５】
図８は従来の位相信号判定装置の構成を示すブロック図である。
【０００６】
図において、Ｎ個のフリップフロップのクロック入力には周波数ｆ０の第１のクロックＣＫ１が入力されている。また、第１のクロック１のＮ倍（Ｎは２のＫ乗、Ｋは自然数）の周波数Ｎ＊ｆ０をもった第２のクロックＣＫ２をシフトクロックとするＮビットのシフトレジスタ３のデータ入力に第２のクロックをＮ分周したｆ０の周波数のクロックを入力しシフトすることによって得られた、２π＊（１／Ｎ）ずつ位相シフトしたＮビットのクロックデータを、それぞれＮ個のフリップフロップのデータ入力する構成をとっている。この実施例では、Ｎ＝４であり、シフトレジスタからの出力θ１、θ２、θ３、θ４はそれぞれ９０度位相シフトしたクロックであり、フリップフロップ４（４Ａ、４Ｂ、４Ｃ、４Ｄ）のデータ入力に接続されている。
【０００７】
図９は図８の位相信号判定装置の各信号波形を示すタイミングチャートである。
【０００８】
図において、クロック１の立ち上がりエッジで、θ１、θ２、θ３、θ４をラッチするため、フリップフロップ４Ａ，４Ｂ，４Ｃ，４Ｄの出力Ｑ１，Ｑ２，Ｑ３，Ｑ４はそれぞれＨ、Ｈ、Ｌ、Ｌとなり、この場合の、クロックの位相はθ２とθ３の間であることが分かる。
【０００９】
しかしながら、実施例ではＮ＝４の場合で各θ１、θ２、θ３、θ４の位相差が９０度と大きいため、精度が高いとはいえない。精度の向上を図るためには、第２のクロックの周波数を早くし、かつシフトレジスタのビットを増すことが考えられる。例えば、Ｎ＝８の場合、ｆ２＝８ｘｆ０で精度は４５度。Ｎ＝１６の場合、ｆ２＝１６ｘｆ０で精度は２２．５度である。
【００１０】
しかしながら、一般的に消費電流は、ｆ＊Ｃ＊Ｖで表現されることから明らかなように、クロックの周波数の増加に伴い消費電力は比例して増加してしまうことになる。
【００１１】
【発明が解決しようとする課題】
上記従来技術においては、基準となる２つのクロックが必要であること、さらに位相比較の精度向上のためにクロックの周波数の増加させる場合、消費電力が比例して増加してしまうため、低消費電力で精度向上を図ることが困難であるという課題を有していた。
【００１２】
そこで、本発明は上記課題を解決可能な位相検出装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明の位相検出装置は、基本クロック１を入力とする遅延回１路のＮ分割されたＮ個の途中ノードＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）をＮ個のフリップフロップのクロック入力とし、基本クロック１を入力とする遅延回路１のＮ倍の遅延特性を持った遅延回路２のＮ分割されたＮ個の途中ノードＣＫ２（１）、ＣＫ２（２）、・・・、ＣＫ２（Ｎ）をＮ個のフリップフロップのデータ入力とすることを特徴とする。これにより、周波数の異なる第２のクロックを用いることなく、位相検出を実現することができる。
【００１４】
また、遅延回路の遅延時間を制御することにより、クロック周波数を増加させることなく比較精度の向上を実現することができる。
【００１５】
【発明の実施の形態】
図１は本発明の第１の実施形態における位相検出装置の構成を示すブロック図である。
【００１６】
図において、ＣＫ０は基準クロックであり、第１遅延回路１および第２遅延回路２は同じ統制を持つ遅延素子３で構成されている。ＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）は遅延回路１のＮ分割された途中ノード、ＣＫ２（１），ＣＫ２（２），・・・、ＣＫ２（Ｎ）は遅延回路２のＮ分割された途中ノードである。Ｆ（１）、Ｆ（２）、Ｆ（３）、・・Ｆ（Ｋ）、・・Ｆ（Ｎ−１）、ＦＮはフリップフロップで、Ｑ（１）、Ｑ（２）、Ｑ（３）、・・Ｑ（Ｋ）、・・Ｑ（Ｎ−１）、Ｑ（Ｎ）フリップフロップの出力である。
【００１７】
図２は図１の位相検出装置の各信号波形を示すタイミングチャートである。
【００１８】
図において、基準クロックＣＫ０からＣＫ１（Ｋ）とＣＫ２（Ｋ）までの遅延時間ｔｄ１（Ｋ）とｔｄ２（Ｋ）は
ｔｄ２（Ｋ）＝Ｍ＊ｔｄ１（Ｋ）
の関係を満足するようにＭの値を設定すると、
ｔｄ２（Ｋ）．ｔｄ１（Ｋ）＝（Ｍ．１）＊ｔｄ１（Ｋ）＝ｔｃ／２
の関係が成立する。すなわち、
ｔｄ１（Ｋ）＝ｔｃ／（２＊（Ｍ．１））
となる。
【００１９】
Ｍ＝２のとき、ｔｄ１（Ｋ）＝ｔｃ／２
Ｍ＝３のとき、ｔｄ１（Ｋ）＝ｔｃ／４
Ｍ＝４のとき、ｔｄ１（Ｋ）＝ｔｃ／６
Ｍ＝５のとき、ｔｄ１（Ｋ）＝ｔｃ／８
となり、Ｋ＝２，３，４，５と第１遅延回路１と第２遅延回路２の遅延時間の比Ｍを変えることで、１８０度、９０度、６０度、４５度の位相を持った信号を検出することが可能である。
【００２０】
図３は本発明の第２の実施形態における位相検出装置の構成を示すブロック図である。本実施の形態は第１の実施形態の位相検出装置に位相判定回路４を組み合わせて構成されている。
【００２１】
図において、位相判定回路４はＡ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）のＮ−１個の２入力ＡＮＤ回路とＶ（１）、Ｖ（２）、・・・、Ｖ（Ｎ−１）のＮ−１個のインバータ回路で構成されている。
【００２２】
フリップフロップＦ（１）、Ｆ（２）、・・・、Ｆ（Ｎ−１）の正出力Ｑ（１）、Ｑ（２）、・・・、Ｑ（Ｎ−１）は、ＡＮＤ回路Ａ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）の一方の入力に接続され、Ｆ（２）、Ｆ（３）、・・・、Ｆ（Ｎ）の正出力は、インバータＶ（１）、Ｖ（２）、・・・、Ｖ（Ｎ−１）を介して、ＡＮＤ回路Ａ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）のもう一方の入力に接続されている。ＡＡ（１）、ＡＡ（２）、・・・、ＡＡ（Ｎ−１）はＡＮＤ回路Ａ（１）、Ａ（２）、・・・、Ａ（Ｎ−１）の出力である。
【００２３】
図４は本発明の第２の実施形態における位相検出装置の各信号波形を示すタイミングチャートである。
【００２４】
図において、フリップフロップの出力Ｑ（１）、Ｑ（２）、・・・、Ｑ（Ｋ）がＨｉｇｈであり、フリップフロップの出力Ｑ（Ｋ＋１）、・・・、Ｑ（Ｎ−１）、Ｑ（Ｎ）がＬｏｗの場合、ＡＮＤ回路の出力Ａ（Ｋ）のみがＨとなる。第１遅延回路１と第２遅延回路２の遅延比Ｎが２の場合、基本クロック信号ＣＫ０から４５度位相変換されたクロック波形が第１遅延回路１の途中入力ＣＫ１（Ｋ）から得られる。
【００２５】
位相の精度は、
ｔｄ（Ｋ）＊（Ｍ．１）／Ｍ ＜ｔｄ（Ｋ）＜ｔｄ（Ｋ）＊（Ｍ＋１）／Ｍ
で表され、これは、遅延素子３の遅延時間にほぼ等しい。
【００２６】
Ｍ＝１６、ｔｃ＝１０ｎｓ（１００ＭＨｚ）の場合、
ＣＫ１（１６）は２．５ｎｓを中心として、２．３４４ｎｓから２．６５６ｎｓの間にあり、このバラツキはサイクル時間の１．５％である。
【００２７】
なお、上記インバータＶ（１）、Ｖ（２）、・・・、Ｖ（Ｎ−１）の代わりに、フリップフロップＦ（２）、Ｆ（３）、・・・、Ｆ（Ｎ）の負出力を直接ＡＮＤ回路に入力しても良い。
【００２８】
図５は本発明の第３の実施形態における位相検出装置の構成を示すブロック図である。
【００２９】
本実施の形態は、第１の遅延回路１の途中出力ＣＫ１（１）、ＣＫ（２）、・・・、ＣＫ１（Ｎ）を入力とするクロックドバッファのクロック入力に位相検出器のＡＮＤ回路の出力ＡＡ（１）、ＡＡ（２）、・・・、ＡＡ（Ｎ）を接続したものである。この構成により、図４の波形のＡＡ（Ｋ）がクロック入力されているＣＫ１（Ｋ）を外部に取り出すことができる。図５の構成では第１遅延回路１と第２遅延回路２の遅延時間比であるＭ＝２であるから、前述の
ｔｄ１（Ｋ）＝ｔｃ／（２＊（Ｍ．１））
の関係のＭ＝２のときより、
ｔｄ１（Ｋ）＝ｔｃ／２
であり、ＣＫ０入力から１８０度位相のずれた信号がＳ（Ｋ）から取り出すことができる。本実施の形態では、Ｍ＝３とすれば９０度、Ｍ＝４とすれば６０度位相変換されたクロックを取り出すことができる。
【００３０】
図６は本発明の第４の実施形態における位相検出装置の構成を示すブロック図である。
【００３１】
本実施の形態は、位相遅延回路のＫ番目の正出力をＫ＋１番目のフリップフロップのリセット入力に入れた形で構成されている。この構成では、例えば、Ｋ＝１６で安定していた回路においては、基準クロックの周波数を４倍にするとフリップフロップの出力は、４段目で位相検出される。しかも、１２段目でも位相検出のフラッグが立つことを回避する事ができる。
【００３２】
この構成により、周波数の変動や電圧や温度変動が大きい環境でも回路変更やトリミング等の合わせ込むことなく位相遅延を実現することができる。
【００３３】
図７は本発明の第５の実施形態における位相検出装置の構成を示すブロック図である。本実施の形態は、前実施の形態における回路のＮ番目のフリップフロップ出力をクロック入力とする第Ｎ番目のクロックドバッファを追加した構成である。
【００３４】
本実施の形態における位相検出装置においては、基本遅延素子３の遅延時間ｔｄ０の２倍の時間の逆数
ｆｍａｘ＝１／（２＊ｔｄ０）
まで高速な周波数に対応可能である。
【００３５】
一方、低周波数側は第１遅延回路１と第２遅延回路２の遅延素子３の接続数を増すことによって対応できるが、回路規模が大きくなる。同一回路のＬＳＩをクロックのスケーリングによって消費電力削減や性能変更を行う場合や解析評価時の超低速動作時では位相の変化より遅延時間の絶対値が重要となる場合がある。
【００３６】
例えば、消費電力削減のためにサイクルタイムが１０ｎｓで動作するＬＳＩの動作周波数を１／１０にしてサイクルタイムを１００ｎｓに変化した場合を考える。この場合、サイクルタイム１０ｎｓの９０度の位相遅延時間２．５ｎｓを１０倍の遅延時間は２５ｎｓにする必要はない。ＬＳＩの回路自体は２．５ｎｓのタイミング余裕があれば動作するからである。このような場合は、周波数を１／１０になることを考慮して遅延素子の段数を予め１０倍用意しておく必要はなく、本発明のような回路構成とすることでＮ番目のフラッグが必ずＯＮになり、動作に十分なクロックの遅延時間を確保することができる。
【００３７】
【発明の効果】
本発明は、基本クロック１を入力とする遅延回１路のＮ分割されたＮ個の途中ノードＣＫ１（１），ＣＫ１（２），・・・、ＣＫ１（Ｎ）をＮ個のフリップフロップのクロック入力とし、基本クロック１を入力とする遅延回路１のＮ倍の遅延特性を持った遅延回路２のＮ分割されたＮ個の途中ノードＣＫ２（１）、ＣＫ２（２）、・・・、ＣＫ２（Ｎ）をＮ個のフリップフロップのデータ入力とすることを特徴とする。これにより、周波数の異なる第２のクロックを用いることなく、位相検出を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における位相検出装置の構成を示すブロック図
【図２】図１の位相検出装置の各信号波形を示すタイミングチャート
【図３】本発明の第２の実施形態における位相検出装置の構成を示すブロック図
【図４】本発明の第２の実施形態における位相検出装置の各信号波形を示すタイミングチャート
【図５】本発明の第３の実施形態における位相検出装置の構成を示すブロック図
【図６】本発明の第４の実施形態における位相検出装置の構成を示すブロック図
【図７】本発明の第５の実施形態における位相検出装置の構成を示すブロック図
【図８】従来の位相信号判定装置の構成を示すブロック図
【図９】従来の位相信号判定装置の各信号波形を示すタイミングチャート
【符号の説明】
１ 第１遅延回路
２ 第２遅延回路
３ 遅延素子
４ 位相判定回路
Claims (5)
- クロック信号を入力とする第１遅延素子がＮ個（Ｎは自然数）直列接続された第１遅延回路と、前記第１遅延素子の定数倍の遅延を持ち、前記クロック信号を入力とする第２遅延素子を基本単位としてＮ個直列接続された第２遅延回路を備え、前記第１遅延回路のＫ番目（ＫはＮ−１以下の自然数）の第１遅延素子出力は、前記クロック信号の入力エッジでデータ入力の０又は１を保持して出力するＮ個のフリップフロップのＫ番目（ＫはＮ−１以下の自然数）のフリップフロップのクロック入力に接続され、かつ前記第２遅延回路のＫ番目の第２遅延素子出力は、Ｋ番目のフリップフロップのデータ入力に接続されることを特徴とする位相検出装置。
- Ｋ番目のフリップフロップで保持されたデータ入力の正出力を第１入力として、Ｋ＋１番目のフリップフロップで保持されたデータ入力の負出力を第２入力として、２つの入力の論理積をとるＮ−１個のＡＮＤ回路をさらに備えた請求項１記載の位相検出装置。
- 第１遅延回路の（Ｎ−１）個の各第１遅延素子の出力を入力信号とし、（Ｎ−１）個のＡＮＤ回路の出力をクロック入力信号とするクロックドバッファをさらに備えた請求項２記載の位相検出装置。
- フリップフロップのＫ番目の負出力が０の場合、Ｋ＋１番目のＡＮＤの第１入力を０に固定する機能を有する請求項２記載の位相検出装置。
- Ｎ番目のフリップフロップの正出力を第１の入力とし、第２の入力を０に固定した第Ｎ番目のＡＮＤ回路をさらに備えた請求項４記載の位相検出装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2002
- 2002-07-30 JP JP2002221012A patent/JP2004061339A/ja active Pending
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