KR101349587B1 - 단일 클럭 경로를 사용하는 1분주이상의 클럭 분주 회로 - Google Patents

단일 클럭 경로를 사용하는 1분주이상의 클럭 분주 회로 Download PDF

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Abstract

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로에서 입력된 클록을 분주하여, 임의의 분주비의 클록을 발생시키는 클록 분주 회로에 관한 것이다.
상기 본 발명에 따른 반도체 집적회로에서 입력클록을 소정의 분주비로 분주하여 출력클록을 발생시키는 클록 분주 회로는, 상기 입력클록의 펄스를 상기 분주비에 따라 정해지는 값까지 카운트하여 상기 카운트가 끝나는 시점을 알리는 제1 신호를 발생하는 카운터와, 상기 제1 신호가 발생한 시점에서 이전 출력클럭의 반전클럭을 선택하고, 상기 제1 신호가 발생하지 않은 동안에는 상기 이전 출력클럭을 선택하여, 제2 신호로서 출력하는 제1 선택기와, 상기 입력클럭과 상기 입력클럭을 분주한 클럭 중 하나를 선택하기 위한 디바이드 이네이블(DIV_EN) 신호에 따라 상기 제2 신호와 상기 반전클럭 중 하나를 선택하여, 제3 신호로서 출력하는 제2 선택기와, 상기 DIV_EN 신호에 따라 상기 이전 출력클럭을 선택적으로 출력하는 앤드(AND) 게이트와, 상기 AND 게이트의 출력 신호를 적어도 최소펄스폭만큼 지연시켜 제4 신호로서 출력하는 지연기와, 상기 입력클럭과 상기 제4 신호를 배타적 논리합(XOR) 연산하여 제5 신호를 출력하는 XOR 게이트와, 상기 제5 신호를 클록으로 하고 상기 제3 신호를 입력으로 하여 상기 출력클록을 발생하는 지연(D) 플리플롭을 포함한다.
상기 설명한 바와 같이, 본 발명에 따른 단일 경로를 사용한 클럭 분주 회로는 타임밍 클로저 단계에서 수행되는 상대 딜레이를 맞추는 반복작업을 최소화 시킬 수 있다. 또한 본 발명에 따른 단일 경로를 사용한 클럭 분주 회로는 입력클럭의 주파수를 증대시키지 않아도 되므로 종래와 2분주비 이상의 클럭을 지원하는 클럭 분주 회로와 동일한 전력소모를 갖는다.
Figure R1020070057239
분주 회로, 단일 클럭경로, 1분주비.

Description

단일 클럭 경로를 사용하는 1분주이상의 클럭 분주 회로{1-TO-N CLOCK DIVIDING CIRCUIT USING SINGLE CLOCK PATH}
도 1은 종래 제1 클럭경로 및 제2 클럭경로를 이용하는 클럭 분주 회로를 나타낸 도면,
도 2는 종래 클럭 분주 회로의 제2 클럭경로에서 출력되는 출력클럭(CLKOUT)을 나타낸 도면,
도 3은 본 발명의 실시 예에 따른 단일 클럭경로를 사용하는 클럭 분주 회로를 나타낸 도면,
도 4는 본 발명의 실시 예에 따른 단일 클럭경로에서 1분주비의 클럭을 출력하는 경우, 클럭 분주 회로에 포함된 로직들의 출력들을 나타낸 도면,
도 5는 본 발명의 실시 예에 따른 단일 클럭경로에서 2분주비 이상의 클럭을 출력하는 경우, 클럭 분주 회로에 포함된 로직들의 출력들을 나타낸 도면.
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로에서 입력된 클록을 분주하여, 임의의 분주비의 클록을 발생시키는 클록 분주 회로에 관한 것이다.
반도체 집적회로에서 각 소자는 클록을 기준으로 제어되며, 상기 클록에 의해 동작 속도가 결정된다. 이때 반도체 집적회로에 공급되는 클록를 발생시키기 위한 진동원으로서는 안정성이나 정확함을 위한 수정발진자가 이용되고 있다. 반도체 집적회로의 공정에서 클럭 분주 회로는 PLL(Phase Lock Loop) 또는 칩 내부의 클럭 생성 회로의 칩 디자인 단계 중 로직 게이트로 합성한 이후인 레이아웃 및 타이밍 클로져(Timing Closure) 단계에서 반도체 칩 상에 구현된다.
이하, 도 1을 참고하여 종래 입력 클록(CLKIN)의 주파수를 분주하여, 임의의 분주비의 클록을 발생시키는 클록 분주 회로를 설명하기로 한다.
도 1은 종래 제1 클럭경로 및 제2 클럭경로를 이용하는 클럭 분주 회로를 나타낸 도면이다.
먼저, 아래 <수학식 1>과 같은 출력클럭(CLKOUT)을 생성하기 위한 종래 클럭 분주 회로는, 입력클럭(CLKIN)과 같은 1분주비의 클럭을 지원하기 위해 입력클럭(CLKIN)을 바이패스(Bypass)하는 제1 클럭경로(110)와, 2분주비 이상의 클럭을 지원하기 위해 분주로직들을 통과하는 제2 클럭경로(112)를 이용하여 출력클럭(CLKOUT)을 생성한다.
출력클럭(CLKOUT) = 입력클럭(CLKIN)/N
상기 <수학식 1>에서 N은 1부터 시작하는 정수이다.
도 1에서 상기 제1 클럭경로(110)와 제2 클럭경로(112)를 이용하여 출력클 럭(CLKOUT)을 생성하는 종래 클럭 분주 회로는, 입력클록(CLKIN)의 주파수의 분주를 카운트하는 카운터(101)와, 출력클럭(CLKOUT)을 입력받아 반전시키는 반전 게이트(NOT GATE)(103)와, 카운터(101)에서 출력되는 신호에 따라 출력클럭(CLKOUT)과 반전 게이트(103)에서 출력된 반전 클럭 중 하나의 클럭을 선택하는 제1 선택기(105)와, 입력클럭(CLKIN)이 입력되는 경우 제1선택기(105)에서 출력된 클럭을 출력하는 지연(Delay, 이하 'D') 플리플롭(Flip-Flop)(107)과, 제1 클럭경로(110)와 제2 클럭경로(112)를 교대하기 위한 디바이드 이네이블(Divide Enable, 이하 'DIV_EN' 신호에 따라 제1 클럭경로(110)를 통한 입력클럭(CLKIN)과 제2 클럭경로(112)를 통한 D 플리플롭(107)에서 출력된 클럭 중 하나의 클럭을 선택하는 제2 선택기(109)를 포함한다.
도 2는 종래 클럭 분주 회로의 제2 클럭경로에서 출력되는 출력클럭(CLKOUT)을 나타낸 도면이다.
종래 클럭 분주 회로에서 2분주비 이상의 클럭을 지원하기 위해 로직들을 통과하는 제2 클럭경로(112)를 이용한다.
먼저, 카운터(101)은 입력클록(CLKIN)에 동기하여 소정 정해진 값(N)까지 카운트하여 카운트가 끝나는 시점을 알리는 (가) 신호를 발생, 즉 '하이(1)'로 천이한다. 제1 선택기(105)는 (가) 신호가 발생하는 시점에서 이전 출력클럭(CLKOUT)의 반전 클럭을 선택하고, (가) 신호가 발생하지 않는 동안에는 이전 출력클럭(CLKOUT)을 선택하여 D 플리플롭(107)에 전달한다. 그리고 제2 선택기(109)는 DIV_EN이 제2 클럭경로(112)를 위한 '1' 신호인 경우, 상기 D 플리플롭(107)에 전 달된 클럭을 선택하여 출력클럭(CLKOUT)으로서 출력한다. 한편, 제2 선택기(109)는 DIV_EN이 제1 클럭경로(110)를 위한 '0' 신호인 경우, 입력클럭(CLKIN)을 선택하여 출력클럭(CLKOUT)으로 출력한다.
종래 클럭 분주 회로에서 반도체 회로의 정상적인 기능을 위해서는 반도체 회로의 공정시 제1 클럭경로(110)와 제2 클럭경로(112)의 상대 딜레이(Delay)를 정확히 맞추어주어야 하는데, 이를 위해 타이밍 클로져 단계에서 상대 딜레이를 맞추기 위한 동작을 반복적으로 수행하여야 한다. 특히 모바일 기기에 장착되는 칩에서는 파워소모를 줄이기 위해 클럭 분주 회로를 다단으로 연결하는 경우가 많은데, 이와 같이 다단 연결된 클럭 분주 회로에서는 상대 딜레이를 맞추어야 하는 경로들의 수가 제곱승으로 늘어나게 되어, 결과적으로 타이밍 클로져를 위한 반복 작업의 횟수가 더욱 증가된다.
또한 반도체 소자 개발에 사용되는 반도체 공정이 미세화됨에 따라 반도체 공정 중에 온-칩 변이(On-Chip Variation, 이하 'OCV') 현상이 발생되는데, 이 현상은 전체 칩의 타이밍 클로져를 달성하기 어렵게 만든다. 클럭 분주 회로에서 제1 클럭경로와, 제2 클럭경로와, 클럭 분주 회로를 다단으로 연결했을 때 발생하는 제곱승의 경로들을 적게 하여 타이밍 클로져 단계에서 상대 딜레이를 정확히 맞추기 위한 동작의 횟수를 감소시키고, OCV 현상을 최소화시킬 수 있다.
한편, 종래 클럭 분주 회로와 같이 상대 딜레이를 맞추기 위한 반복적인 동작을 수행하지 않기 위해, 클럭 분주 회로에서 입력 클럭을 바이패스하는 제1 클럭경로를 사용하지 않는 경우, 아래 <수학식 2>와 같이 소스클럭, 즉 입력클럭을 두 배로 빠르게 하여 원하는 출력클럭(CLKOUT)을 생성하도록 하여야 한다.
출력클럭(CLKOUT) = 2 * 입력클럭(CLKIN)/n
상기 <수학식 2>에서 n은 1부터 시작하는 정수 중 짝수이다.
상기한 바와 같이 클럭 분주 회로에서 입력클럭의 주파수를 두 배로 빠르게 하는 경우, 클럭 주파수의 상승에 따른 전력소모가 증가한다. 일반적으로 클럭경로에서 소모되는 전력이 전체 칩의 전력소모에 차지하는 비중은 40%~60% 정도로 알려져 있다. 클럭경로에서의 전력소모는 산술적으로 [Power = 상수 x Frequency x Voltage^2]이므로, 클럭경로에서 입력클럭(CLKIN)의 주파수를 두 배로 빠르게 하면 전력소모가 두 배만큼 증가된다. 따라서 두 배의 클럭을 사용하는 입력클럭부터 클럭 분주 회로까지의 클럭경로가 전체 클럭경로에 비해 상대적으로 짧다 하더라도 상기 전력소모에 영향을 받는다. 따라서 모바일 기기와 같이 전력 소모 절감이 큰 비중을 차지하는 기기에서는 입력클럭의 주파수를 증가시키는 방법을 사용하는 것이 바람직하지 못하다.
이에 따라, 입력클럭(CLKIN)을 바이패스하는 제1 클럭경로를 사용하지 않으면서, 입력클럭의 주파수를 증가하지 않는 클럭 분주 회로가 요구된다.
본 발명은 단일 클럭경로를 사용하여 입력클럭의 주파수를 증가시키지 않고 1분주 이상의 클럭을 출력하는 클럭 분주 회로를 제공한다.
상기 본 발명에 따른 반도체 집적회로에서 입력클록을 소정의 분주비로 분주하여 출력클록을 발생시키는 클록 분주 회로는, 상기 입력클록의 펄스를 상기 분주비에 따라 정해지는 값까지 카운트하여 상기 카운트가 끝나는 시점을 알리는 제1 신호를 발생하는 카운터와, 상기 제1 신호가 발생한 시점에서 이전 출력클럭의 반전클럭을 선택하고, 상기 제1 신호가 발생하지 않은 동안에는 상기 이전 출력클럭을 선택하여, 제2 신호로서 출력하는 제1 선택기와, 상기 입력클럭과 상기 입력클럭을 분주한 클럭 중 하나를 선택하기 위한 디바이드 이네이블(DIV_EN) 신호에 따라 상기 제2 신호와 상기 반전클럭 중 하나를 선택하여, 제3 신호로서 출력하는 제2 선택기와, 상기 DIV_EN 신호에 따라 상기 이전 출력클럭을 선택적으로 출력하는 앤드(AND) 게이트와, 상기 AND 게이트의 출력 신호를 적어도 최소펄스폭만큼 지연시켜 제4 신호로서 출력하는 지연기와, 상기 입력클럭과 상기 제4 신호를 배타적 논리합(XOR) 연산하여 제5 신호를 출력하는 XOR 게이트와, 상기 제5 신호를 클록으로 하고 상기 제3 신호를 입력으로 하여 상기 출력클록을 발생하는 지연(D) 플리플롭을 포함한다.
또한 상기 본 발명에 따른 반도체 집적회로에서 입력클록을 소정의 분주비로 분주하여 출력클록을 발생시키는 클록 분주 회로는, 상기 입력클록을 발생하고자 하는 경우 상기 입력클록의 2배의 주파수를 가지는 제1 신호를 생성하고, 상기 입력클럭을 분주한 클럭을 발생하고자 하는 경우 상기 입력클록과 동일한 주파수와 위상을 가지는 제2 신호를 생성하는 제1 로직과, 상기 분주한 클럭을 생성하는 제2 로직과, 상기 입력클록을 발생하고자 하는 경우 상기 제1 로직으로부터의 상기 제1 신호 및 이전 출력클록의 반전클록에 따라, 상기 입력클록을 발생하며, 상기 분주한 클럭을 발생하고자 하는 경우 상기 제2 신호에 따라 상기 제2 로직으로부터 전달된 상기 분주한 클록을 출력하는 제3 로직을 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 따라 단일 클럭경로를 사용하여 1분주비 이상의 클럭을 출력하는 클럭 분주 회로에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 단일 클럭경로를 사용하는 클럭 분주 회로를 나타낸 도면이다.
도 3에서 단일 클럭경로를 사용하는 클럭 분주 회로는 카운터(301)와, 제1 반전 게이트(303)와, 제1 선택기(305)와, AND 게이트(307)와, 클럭초퍼(Clock Chopper)(350)와, 제2 반전 게이트(313)와 제2 선택기(315)와, D 플리플롭(317)를 포함한다.
상기 카운터(301)는 입력클록(CLKIN)의 펄스를 원하는 분주비에 따라 정해지는 값까지 카운트하고 카운트가 끝나는 시점을 알리는 (가) 신호를 출력한다.
그리고 제1 반전 게이트(303) 및 제2 반전 게이트(313)는 출력클럭(CLKOUT)을 입력받아 반전시켜 제1 선택기(305)의 입력단자 '1' 및 제2 선택기(315)의 입력단자 '0'으로 각각 제공한다.
상기 제1 선택기(305)는 카운터(301)에서 출력된 (가) 신호에 따라 출력클럭(CLKOUT)과 출력클럭(CLKOUT)의 반전 클럭 중 하나를 선택한다. 즉, 제1 선택 기(305)는 카운터(301)에서 카운트가 끝나는 시점을 알리는 (가) 신호가 발생한 시점에서 출력클럭(CLKOUT)의 반전 클럭을 선택하고, 상기 (가) 신호가 발생하지 않는 동안에는 출력클럭(CLKOUT)을 선택한다. 이때 제1 선택기(305)에서 상기 출력클럭(CLKOUT)은 '0'에 연결되고, 반전클럭은 '1'에 연결된다.
도 3에서 앤드(이하 'AND') 게이트(307)는 DIV_EN 신호의 반전 신호 및 출력클럭(CLKOUT)을 입력받아, DIV_EN 신호의 반전 신호에 따라 출력클럭(CLKOUT)을 지연기(309)에 전달할지를 결정한다.
그리고 클럭초퍼(350)는 출력클럭(CLKOUT)의 2배수 클럭을 생성한다. 상기 클럭초퍼(350)은 지연기(309)와, 배타적 논리합(Exclusive OR, 이하 'XOR') 게이트(311)를 포함한다. 상기 지연기(309)는 출력클럭(CLKOUT)을 전달받은 경우, 전달받은 출력클럭(CLKOUT)을 적어도 최소펄스폭(Minimum Pulse Width)만큼 지연시켜 (나) 신호를 출력한다. 그리고 XOR 게이트(311)는 상기 (나) 신호와 입력클럭(CLKIN)을 XOR 연산하여 (다) 신호를 출력한다. 이때 상기 XOR 게이트(311)는 상기 (나) 신호를 입력받지 못한 경우, 입력클럭(CLKIN)을 (다) 신호로 출력한다.
상기 제2 선택기(315)는 DIV_EN 신호에 따라 제1 선택기(305)에서 선택된 (라) 신호와 제2 반전기(313)로부터 제공된 출력클럭(CLKOUT)의 반전 클럭 중 적어도 하나를 선택한다. 이때 제2 선택기(315)에서 상기 (라) 신호는 '1'에 연결되고, 상기 출력클럭(CLKOUT)의 반전 클럭은 '0'에 연결된다.
상기 D 플리플롭(317)은 XOR 게이트(350)로부터 (다) 신호가 '0'에서 '1'로 변화될 때, 제2 선택기(315)로부터 입력되는 신호를 출력클럭(CLKOUT)으로서 출력 한다.
이하, 도 3 및 도 4를 참고하여 DIV_EN 신호가 1분주비의 클럭을 출력하기 위한 '0' 신호인 경우와, 도 3 및 도 5를 참고하여 2분주비 이상의 클럭을 출력하기 위한 '1' 신호인 경우에 따라 클럭 분주 회로의 동작을 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 단일 클럭경로에서 1분주비의 클럭을 출력하는 경우, 클럭 분주 회로에 포함된 분주로직들의 출력 신호들을 나타낸 도면이다.
도 4를 참조하면, DIV_EN 신호가 '0'인 경우, AND 게이트(307)에는 '1'이 입력되므로, AND 게이트(307)는 항상 출력클럭(CLKOUT)을, 2배수 클럭을 생성하는 클럭초퍼(350)에 전달한다. 상기 클럭초퍼(350)에 포함되는 지연기(309)는 AND 게이트(307)로부터 전달된 출력클럭(CLKOUT)을 적어도 최소펄스폭만큼 지연시켜, 도 4의 (나) 신호를 출력한다. 이때 지연기(309)는 도 4의 (다) 신호에서 '1'에 해당하는 구간을 만들기 위한 것으로서, 미리 정해지는 최소펄스폭보다 크고 입력클럭(CLKIN)의 반(1/2) 주기보다 작은 지연 값을 갖는다. 여기서 최소펄스폭은 D 플리플롭(317)이 펄스로 인식할 수 있는 최소펄스폭을 의미한다.
상기 XOR 게이트(311)는 지연기(309)로부터 지연된 도 4의 (나) 신호와 입력클럭(CLKIN)을 XOR 연산하여, 입력클럭(CLKIN)의 두 배에 해당하는 주파수를 가진 도 4의 (다) 신호를 D 플립플롭(317)의 클럭 단자로 출력한다. 제2 선택기(315)는 DIV_EN 신호='0'에 따라, 제1 선택기(305)에서 선택된 (라) 신호와 제2 반전기(313)로부터 제공된 출력클럭(CLKOUT)의 반전 클럭 중, 출력클럭(CLKOUT)의 반전 클럭을 선택하여 D 플립플롭(317)의 입력 단자로 출력한다.
D 플리플롭(317)은 XOR 게이트(350)로부터 도 4의 (다) 신호가 '0'에서 '1'로 변화될 때, 제2 선택기(315)로부터 입력되는 출력클럭(CLKOUT)의 반전 클럭을 출력클럭(CLKOUT)으로서 출력한다. 즉, D 플리플롭(317)에서는 (다) 신호에 대해 2분주된 출력클럭(CLKOUT)을 출력하며, 상기 출력클럭(CLKOUT)은 입력클럭(CLKIN)과 동일한 주파수 및 위상을 가지게 된다.
도 5는 본 발명의 실시 예에 따른 단일 클럭경로에서 2분주비 이상의 클럭을 출력하는 경우, 클럭 분주 회로에 포함된 분주로직들의 출력 신호들을 나타낸 도면이다.
도 5를 참조하면, DIV_EN 신호가 '1'인 경우, AND 게이트(307)에는 '0'이 입력되므로, AND 게이트(307)는 출력클럭(CLKOUT)을 지연기(309)에 전달하지 않는다. 이에 따라 XOR 게이트(311)는 입력클럭(CLKIN)과 동일한 도 5의 (다) 신호를 D 플립플롭(317)의 클럭 단자로 출력한다. 제2 선택기(315)는 DIV_EN 신호='1'에 따라, 제1 선택기(305)에서 선택된 (라) 신호와 제2 반전기(313)로부터 제공된 출력클럭(CLKOUT)의 반전 클럭 중, 제1 선택기(305)에서 출력된 (라) 신호를 선택하여 D 플립플롭(317)의 입력 단자로 출력한다.
상기 D 플리플롭(317)은 XOR 게이트(350)로부터 도 5의 (다) 신호가 '0'에서 '1'로 변화될 때, 제2 선택기(315)에서 선택된 신호를 출력클럭(CLKOUT)으로서 출력한다. 즉, D 플리플롭(317)에서는 소정 분주비에 의해 분주된 출력클럭(CLKOUT)을 출력한다.
따라서 본 발명의 실시 예에 따른 클럭 분주 회로는 입력클럭(CLKIN)을 입력받아, 소정 분주비의 출력클록을 생성할 수 있다. 또한 본 발명의 실시 예에 따른 클럭 분주 회로는 1분주비의 클럭과 2분주비 이상의 클럭이 단일 클럭경로을 통해 출력되므로, 타이밍 클로져 단계에서 상대 딜레이를 맞추기 위한 반복작업을 최소화 할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상기 설명한 바와 같이, 본 발명에 따른 단일 경로를 사용한 클럭 분주 회로는 타이밍 클로져 단계에서 수행되는 상대 딜레이를 맞추는 반복작업을 최소화 시킬 수 있다. 통상 칩을 구현하기 위해 소요하는 시간 중 대략 20~30%가 클록패스의 상대딜레이를 맞추는 작업에 소요되고, 이 중 50% 이상의 시간이 상기 설명한 바와 같이 서로 다른 클록패스의 상대딜레이를 맞추기 위해 소모된다. 따라서 본 발명은 단일작업의 경우, 50%정도의 작업시간을 줄이는데 기여할 수 있다. 그리고 클록패스의 상대딜레이가 정확히 맞추어 지지 않으면 70~80%의 시간동안 수행하여야 하는 작업들의 난이도가 현격히 늘어나 작업의 마무리하기 위한 추가적인 시간이 가변적으로 필요하다는 사실을 감안한다면, 본 발명은 50% 이상의 작업시간을 줄일 수 있 다.
또한 본 발명에 따른 단일 경로를 사용한 클럭 분주 회로는 입력클럭의 주파수를 증대시키지 않아도 되므로 종래와 2분주비 이상의 클럭을 지원하는 클럭 분주 회로와 동일한 전력소모를 갖는다.

Claims (7)

  1. 반도체 집적회로에서 입력클록을 소정의 분주비로 분주하여 출력클록을 발생시키는 클록 분주 회로에 있어서,
    상기 입력클록의 펄스를 상기 분주비에 따라 정해지는 값까지 카운트하여 상기 카운트가 끝나는 시점을 알리는 제1 신호를 발생하는 카운터와,
    상기 제1 신호가 발생한 시점에서 이전 출력클럭의 반전클럭을 선택하고, 상기 제1 신호가 발생하지 않은 동안에는 상기 이전 출력클럭을 선택하여, 제2 신호로서 출력하는 제1 선택기와,
    상기 입력클럭과 상기 입력클럭을 분주한 클럭 중 하나를 선택하기 위한 디바이드 이네이블(DIV_EN) 신호에 따라 상기 제2 신호와 상기 반전클럭 중 하나를 선택하여, 제3 신호로서 출력하는 제2 선택기와,
    상기 DIV_EN 신호에 따라 상기 이전 출력클럭을 선택적으로 출력하는 앤드(AND) 게이트와,
    상기 AND 게이트의 출력 신호를 적어도 최소펄스폭만큼 지연시켜 제4 신호로서 출력하는 지연기와,
    상기 입력클럭과 상기 제4 신호를 배타적 논리합(XOR) 연산하여 제5 신호를 출력하는 XOR 게이트와,
    상기 제5 신호를 클록으로 하고 상기 제3 신호를 입력으로 하여 상기 출력클록을 발생하는 지연(D) 플리플롭을 포함하는 클럭 분주 회로.
  2. 제 1 항에 있어서,
    상기 최소펄스폭은, 상기 D 플리플롭에서 펄스로 인식할 수 있는 최소의 펄스폭인 클럭 분주 회로.
  3. 반도체 집적회로에서 입력클록을 소정의 분주비로 분주하여 출력클록을 발생시키는 클록 분주 회로에 있어서,
    상기 입력클록을 발생하고자 하는 경우 상기 입력클록의 2배의 주파수를 가지는 제1 신호를 생성하고, 상기 입력클럭을 분주한 클럭을 발생하고자 하는 경우 상기 입력클록과 동일한 주파수와 위상을 가지는 제2 신호를 생성하는 제1 로직과,
    상기 분주한 클럭을 생성하는 제2 로직과,
    상기 입력클록을 발생하고자 하는 경우 상기 제1 로직으로부터의 상기 제1 신호 및 이전 출력클록의 반전클록에 따라, 상기 입력클록을 발생하며, 상기 분주한 클럭을 발생하고자 하는 경우 상기 제2 신호에 따라 상기 제2 로직으로부터 전달된 상기 분주한 클록을 출력하는 제3 로직을 포함하는 클럭 분주 회로.
  4. 제 3 항에 있어서,
    상기 제1 로직은,
    상기 입력클럭과 상기 분주한 클럭을 선택하기 위한 디바이드 이네이블(DIV_EN) 신호에 따라 상기 이전 출력클럭을 선택적으로 출력하는 앤드(AND) 게이트와,
    상기 AND 게이트의 출력 신호를 적어도 최소펄스폭만큼 지연시켜 제3 신호를 출력하는 지연기와,
    상기 입력클럭과 상기 제3 신호를 배타적 논리합(XOR) 연산하여 제4 신호를 출력하는 XOR 게이트를 포함하는 클럭 분주 회로.
  5. 제 4 항에 있어서,
    상기 제2 로직은,
    상기 입력클록의 펄스를 상기 분주비에 따라 정해지는 값까지 카운트하여 상기 카운트가 끝나는 시점을 알리는 제5 신호를 발생하는 카운터와,
    상기 제5 신호가 발생한 시점에서 이전 출력클럭의 반전클럭을 선택하고, 상기 제5 신호가 발생하지 않은 동안에는 상기 이전 출력클럭을 선택하여, 상기 분주한 클럭을 생성하는 제1 선택기를 포함하는 클럭 분주 회로.
  6. 제 5 항에 있어서,
    상기 제3 로직은,
    상기 디바이드 이네이블(DIV_EN) 신호에 따라 상기 제1 선택기의 출력신호와 상기 반전클럭 중 하나를 선택하여, 제6 신호를 출력하는 제2 선택기와,
    상기 제4 신호를 클록으로 하고 상기 제6 신호를 입력으로 하여 상기 출력클록을 발생하는 지연(D) 플리플롭을 포함하는 클럭 분주 회로.
  7. 제 6 항에 있어서,
    상기 최소펄스폭은, 상기 D 플리플롭에서 펄스로 인식할 수 있는 최소의 펄스폭인 클럭 분주 회로.
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