KR20170014118A - 펄스 폭 확장기 및 이를 포함하는 메모리 시스템 - Google Patents

펄스 폭 확장기 및 이를 포함하는 메모리 시스템 Download PDF

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KR20170014118A
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선일 파머
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삼성전자주식회사
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Abstract

펄스 폭 확장기는 지연부, 연산부 및 래치부를 포함한다. 지연부는 입력 신호를 지연 시간만큼 지연시켜 제1 신호를 생성한다. 연산부는 입력 신호에 포함되는 제1 펄스의 폭이 지연 시간 미만인 경우, 제1 신호 및 제2 신호에 기초하여 제1 펄스를 시간적으로 확장한 제2 펄스를 포함하는 제2 신호를 생성한다. 래치부는 제2 신호를 저장하고, 저장된 제2 신호를 출력 신호로서 출력한다.

Description

펄스 폭 확장기 및 이를 포함하는 메모리 시스템{PULSE WIDTH WIDENER AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 펄스 폭 확장기에 관한 것으로서, 더욱 상세하게는 신호에 포함되는 펄스의 폭이 일정 시간 미만일 때 상기 펄스의 폭을 확장하는 펄스 폭 확장기에 관한 것이다.
최근 회로의 클럭 신호의 주파수가 증가함에 따라 상기 클럭 신호에 따라 채널(Channel)을 통해 전송되는 데이터 신호의 신호 특성이 악화되는 문제점이 있다. 다시 말하면, 채널을 통해 수신된 데이터 신호의 신호 특성은 아이 다이어그램(Eye diagram)으로 표현되며, 클럭 신호의 주파수가 증가하면서, 수신된 데이터 신호의 아이 다이어그램에 포함되는 눈(Eye)의 크기가 줄어들고 송신단에서 데이터 신호를 통해 전달하고자 하는 데이터를 수신단에서 올바르게 복원하지 못하고 에러가 발생하는 경우가 늘어나고 있다.
수신단에서 수신 데이터 신호의 신호 특성을 개선할 수 있는 방안이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 수신 신호에 포함되는 펄스의 폭이 일정 시간 미만일 때 상기 펄스의 폭을 확장하여 수신 신호의 신호 특성을 개선하는 펄스 폭 확장기(Pulse width widener)를 제공하는데 있다.
본 발명의 일 목적은 프로세서로부터 채널을 통해 수신되는 신호에 포함되는 펄스의 폭이 일정 시간 미만일 때 상기 펄스의 폭을 확장하여 수신 신호의 신호 특성을 개선하는 펄스 폭 확장기(Pulse width widener)를 구비하는 메모리 장치를 포함하는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 펄스 폭 확장기(Pulse width widener)는 지연부, 연산부 및 래치부(Latch unit)를 포함한다. 상기 지연부는 입력 신호를 지연 시간만큼 지연시켜 제1 신호를 생성한다. 상기 연산부는 상기 입력 신호에 포함되는 제1 펄스(Pulse)의 폭이 상기 지연 시간 미만인 경우, 상기 제1 신호 및 제2 신호에 기초하여 상기 제1 펄스를 시간적으로 확장한 제2 펄스를 포함하는 상기 제2 신호를 생성한다. 상기 래치부는 상기 제2 신호를 저장하고, 상기 저장된 제2 신호를 출력 신호로서 출력한다.
일 실시예에 있어서, 상기 제2 펄스의 폭은 상기 지연 시간일 수 있다.
일 실시예에 있어서, 상기 입력 신호에 포함되는 제3 펄스의 폭이 상기 지연 시간 이상인 경우, 상기 연산부는 상기 제3 펄스를 포함하는 상기 제2 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 지연 시간은 고정될 수 있다.
일 실시예에 있어서, 상기 지연 시간은 사용자에 의해 재설정될 수 있다.
일 실시예에 있어서, 상기 제1 펄스는 상기 입력 신호가 활성화 레벨에서 비활성화 레벨로 천이하는 제1 시점부터 상기 제1 시점에서 상기 제1 펄스의 폭 후에 상기 입력 신호가 비활성화 레벨에서 활성화 레벨로 다시 천이하는 제2 시점까지의 상기 입력 신호의 일부 구간일 수 있다.
일 실시예에 있어서, 상기 제1 펄스는 상기 입력 신호가 비활성화 레벨에서 활성화 레벨로 천이하는 제1 시점부터 상기 제1 시점에서 상기 제1 펄스의 폭 후에 상기 입력 신호가 활성화 레벨에서 비활성화 레벨로 다시 천이하는 제2 시점까지의 상기 입력 신호의 일부 구간일 수 있다.
일 실시예에 있어서, 상기 연산부는 NMOS 트랜지스터 및 배타적 부정 논리합 게이트(Exclusive NOR gate)를 포함할 수 있다. 상기 배타적 부정 논리합 게이트의 제1 입력단에 상기 제1 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 제2 입력단에 상기 제2 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 출력단에서 인에이블 신호가 출력될 수 있다. 상기 NMOS 트랜지스터의 소스에 상기 입력 신호가 인가되고, 상기 NMOS 트랜지스터의 게이트에 상기 인에이블 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인에서 상기 제2 신호가 출력될 수 있다.
일 실시예에 있어서, 상기 연산부는 NMOS 트랜지스터, PMOS 트랜지스터, 배타적 부정 논리합 게이트 및 인버터를 포함할 수 있다. 상기 배타적 부정 논리합 게이트의 제1 입력단에 상기 제1 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 제2 입력단에 상기 제2 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 출력단에서 인에이블 신호가 출력될 수 있다. 상기 인버터의 입력단에 상기 인에이블 신호가 인가되고, 상기 인버터의 출력단에서 반전 인에이블 신호가 출력될 수 있다. 상기 입력 신호는 제1 노드에 인가될 수 있다. 상기 NMOS 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트에 상기 인에이블 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인은 제2 노드에 연결될 수 있다. 상기 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 상기 반전 인에이블 신호가 인가되고, 상기 PMOS 트랜지스터의 드레인은 상기 제2 노드에 연결될 수 있다. 상기 제2 신호는 상기 제2 노드에서 출력될 수 있다.
일 실시예에 있어서, 상기 연산부는 PMOS 트랜지스터 및 배타적 논리합 게이트(Exclusive OR gate)를 포함할 수 있다. 상기 배타적 논리합 게이트의 제1 입력단에 상기 제1 신호가 인가되고, 상기 배타적 논리합 게이트의 제2 입력단에 상기 제2 신호가 인가되고, 상기 배타적 논리합 게이트의 출력단에서 인에이블 신호가 출력될 수 있다. 상기 PMOS 트랜지스터의 소스에 상기 입력 신호가 인가되고, 상기 PMOS 트랜지스터의 게이트에 상기 인에이블 신호가 인가되고, 상기 PMOS 트랜지스터의 드레인에서 상기 제2 신호가 출력될 수 있다.
일 실시예에 있어서, 상기 연산부는 NMOS 트랜지스터, PMOS 트랜지스터, 배타적 논리합 게이트 및 인버터를 포함할 수 있다. 상기 배타적 논리합 게이트의 제1 입력단에 상기 제1 신호가 인가되고, 상기 배타적 논리합 게이트의 제2 입력단에 상기 제2 신호가 인가되고, 상기 배타적 논리합 게이트의 출력단에서 인에이블 신호가 출력될 수 있다. 상기 인버터의 입력단에 상기 인에이블 신호가 인가되고, 상기 인버터의 출력단에서 반전 인에이블 신호가 출력될 수 있다. 상기 입력 신호는 제1 노드에 인가될 수 있다. 상기 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 상기 인에이블 신호가 인가되고, 상기 PMOS 트랜지스터의 드레인은 제2 노드에 연결될 수 있다. 상기 NMOS 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트에 상기 반전 인에이블 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결될 수 있다. 상기 제2 신호는 상기 제2 노드에서 출력될 수 있다.
일 실시예에 있어서, 상기 래치 회로는 제1 인버터, 제2 인버터 및 제3 인버터를 포함할 수 있다. 제1 노드에 상기 제2 신호가 인가될 수 있다. 상기 제1 인버터의 입력단은 상기 제1 노드에 연결되고, 상기 제1 인버터의 출력단은 제2 노드에 연결될 수 있다. 상기 제2 인버터의 입력단은 상기 제2 노드에 연결되고, 상기 제2 인버터의 출력단은 상기 제1 노드에 연결될 수 있다. 상기 제3 인버터의 입력단은 상기 제2 노드에 연결되고, 상기 제3 인버터의 출력단에서 상기 출력 신호가 출력될 수 있다.
일 실시예에 있어서, 상기 래치 회로는 인버터, 제1 부정 논리합 게이트 및 제2 부정 논리합 게이트를 포함할 수 있다. 상기 제2 신호가 제1 노드에 인가될 수 있다. 상기 인버터의 입력단은 상기 제1 노드에 연결되고, 상기 인버터의 출력단은 제2 노드에 연결될 수 있다. 상기 제1 부정 논리합 게이트의 제1 입력단은 상기 제2 노드에 연결되고, 상기 제1 부정 논리합 게이트의 제2 입력단은 제3 노드에 연결되고, 상기 제1 부정 논리합 게이트의 출력단은 제4 노드에 연결될 수 있다. 상기 제2 부정 논리합 게이트의 제1 입력단은 상기 제4 노드와 연결되고, 상기 제2 부정 논리합 게이트의 제2 입력단은 상기 제1 노드와 연결되고, 상기 제2 부정 논리합 게이트의 출력단은 상기 제3 노드와 연결될 수 있다. 상기 출력 신호는 상기 제4 노드에서 출력될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 시스템은 프로세서, 채널(Channel) 및 메모리 장치를 포함한다. 상기 프로세서는 복수의 신호들을 생성한다. 상기 채널은 상기 복수의 신호들을 전달하여 복수의 전송 신호로서 출력하는 신호선들을 포함한다. 상기 메모리 장치는 버퍼들 및 메모리 모듈을 포함한다. 상기 버퍼들은 상기 복수의 전송 신호들을 기준 전압 신호에 기초하여 복원하여 복수의 복원 신호들을 각각 생성한다. 상기 메모리 모듈은 상기 복원 신호들에 기초하여 동작한다. 상기 제1 버퍼는 비교기 및 펄스 폭 확장기(Pulse width widener)를 포함한다. 상기 비교기는 상기 제1 전송 신호와 상기 기준 전압 신호를 비교하여 비교 출력 신호를 생성한다. 상기 펄스 폭 확장기는 상기 비교 출력 신호에 포함되는 지연 시간보다 넓은 폭을 가지는 펄스를 확장한 펄스를 포함하는 상기 제1 복원 신호를 생성한다.
일 실시예에 있어서, 상기 펄스 폭 확장기는 지연부, 연산부 및 래치부를 포함할 수 있다. 상기 지연부는 상기 비교 출력 신호를 상기 지연 시간만큼 지연시켜 제1 신호를 생성할 수 있다. 상기 연산부는 상기 비교 출력 신호에 포함되는 제1 펄스(Pulse)의 폭이 상기 지연 시간 미만인 경우, 상기 제1 신호 및 제2 신호에 기초하여 상기 제1 펄스를 시간적으로 확장한 제2 펄스를 포함하는 상기 제2 신호를 생성할 수 있다. 상기 래치부는 상기 제2 신호를 저장하고, 상기 저장된 제2 신호를 상기 제1 복원 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 제2 펄스의 폭은 상기 지연 시간일 수 있다.
일 실시예에 있어서, 상기 비교 출력 신호에 포함되는 제3 펄스의 폭이 상기 지연 시간 이상인 경우, 상기 연산부는 상기 제3 펄스를 포함하는 상기 제2 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 지연 시간은 고정될 수 있다.
일 실시예에 있어서, 상기 지연 시간은 사용자에 의해 재설정될 수 있다.
본 발명의 실시예들에 따른 펄스 폭 확장기 및 이를 포함하는 메모리 시스템은 프로세서에서 송신하는 신호가 채널을 통과하면서 신호 특성이 악화되어 수신단이 수신 신호와 기준 전압 신호를 비교하여 생성한 비교 출력 신호로서 상기 송신 신호에 포함된 펄스를 올바르게 복원하지 못한 경우, 상기 비교 출력 신호에 포함되는 올바르게 복원되지 못하여 좁은 폭을 가지는 펄스를 미리 정해준 지연 시간만큼의 폭을 가지도록 확장하여 생성한 펄스를 출력 신호에 포함시킴으로써 수신단의 복원 에러를 저감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 펄스 폭 확장기를 나타내는 블록도이다.
도 2 내지 5는 도 1의 펄스 폭 확장기에 포함되는 연산부의 실시예들을 나타내는 회로도들이다.
도 6 및 7은 도 1의 펄스 폭 확장기에 포함되는 래치부의 실시예들을 나타내는 회로도들이다.
도 8 내지 10은 도 2의 연산부의 신호의 동작을 나타내는 타이밍도들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12는 도 11의 메모리 시스템에 포함되는 제1 버퍼를 나타내는 블록도이다.
도 13 내지 15는 도 11의 메모리 시스템의 신호 특성을 측정하는 방법을 나타내는 도면들이다.
도 16은 도 11의 메모리 시스템의 아이 다이어그램(Eye diagram)을 나타내는 도면이다.
도 17은 도 12의 제1 버퍼에 포함되는 펄스 폭 확장기의 입/출력 신호의 듀티(Duty) 특성을 나타내는 그래프이다.
도 18 및 19는 도 12의 제1 버퍼의 동작을 나타내는 타이밍도들이다.
도 20은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 펄스 폭 확장기를 나타내는 블록도이다.
도 1을 참조하면, 펄스 폭 확장기(100)는 지연부(DU; 110), 연산부(PC; 120) 및 래치부(LATCH; 130)를 포함한다.
지연부(110)는 입력 신호(SIGIN)를 지연 시간(DELAY)만큼 지연시켜 제1 신호(SIG1)를 생성한다. 연산부(120)는 입력 신호(SIGIN)에 포함되는 제1 펄스의 폭이 지연 시간(DELAY) 미만인 경우, 제1 신호(SIG1) 및 제2 신호(SIG2)에 기초하여 상기 제1 펄스를 시간적으로 확장한 제2 펄스를 포함하는 제2 신호(SIG2)를 생성한다. 연산부(120)의 실시예들에 대하여 도 2 내지 5를 참조하여 후술한다. 제1 펄스의 폭이 지연 시간(DELAY) 미만인 경우에 대하여 연산부(120)가 제2 신호(SIG2)를 생성하는 과정은 도 8 및 9를 참조하여 후술한다.
래치부(130)는 제2 신호(SIG2)를 저장하고, 저장된 제2 신호(SIG2)를 출력 신호(SIGOUT)로서 출력한다. 래치부(130)의 실시예들에 대하여 도 6 및 7을 참조하여 후술한다.
일 실시예에 있어서, 상기 제2 펄스의 폭은 지연 시간(DELAY)일 수 있다.
일 실시예에 있어서, 입력 신호(SIGIN)에 포함되는 제3 펄스의 폭이 지연 시간(DELAY) 이상인 경우, 연산부(120)는 상기 제3 펄스를 포함하는 제2 신호(SIG2)를 생성할 수 있다. 다시 말하면, 연산부는 상기 제3 펄스를 확장하지 않고, 상기 제3 펄스를 그대로 제2 신호(SIG2)로서 출력할 수 있다. 제1 펄스의 폭이 지연 시간(DELAY) 이상인 경우에 대하여 연산부(120)가 제2 신호(SIG2)를 생성하는 과정은 도 10을 참조하여 후술한다.
일 실시예에 있어서, 지연 시간(DELAY)은 고정될 수 있다. 다른 실시예에 있어서, 지연 시간(DELAY)은 사용자에 의해 펄스 폭 확장기(100)의 동작 전에 재설정될 수 있다. 또 다른 실시예에 있어서, 지연 시간(DELAY)은 사용자에 의해 펄스 폭 확장기(100)가 동작 중에 재설정될 수 있다.
도 2 내지 5는 도 1의 펄스 폭 확장기에 포함되는 연산부의 실시예들을 나타내는 회로도들이다. 도 2 내지 5는 연산부(120)의 일부 실시예들을 도시한 것이며, 연산부(120)는 도 2 내지 5의 연산부들(120A, 120B, 120C 및 120D) 외 다른 구조로서 구현될 수 있다.
도 2를 참조하면, 연산부(120A)는 NMOS 트랜지스터(TR1A) 및 배타적 부정 논리합 게이트(Exclusive NOR gate; 121A)를 포함할 수 있다.
배타적 부정 논리합 게이트(121A)의 제1 입력단에 제1 신호(SIG1)가 인가되고, 배타적 부정 논리합 게이트(121A)의 제2 입력단에 제2 신호(SIG2)가 인가되고, 배타적 부정 논리합 게이트(121A)의 출력단에서 인에이블 신호(ESIGA)가 출력될 수 있다. NMOS 트랜지스터(TR1A)의 소스에 입력 신호(SIGIN)가 인가되고, NMOS 트랜지스터(TR1A)의 게이트에 인에이블 신호(ESIGA)가 인가되고, NMOS 트랜지스터(TR1A)의 드레인에서 제2 신호(SIG2)가 출력될 수 있다. 연산부(120A)의 신호 동작은 도 8 내지 10을 참조하여 후술한다.
도 3을 참조하면, 연산부(120B)는 NMOS 트랜지스터(TR1B), PMOS 트랜지스터(TR2B), 배타적 부정 논리합 게이트(121B) 및 인버터(122B)를 포함할 수 있다. NMOS 트랜지스터(TR1B) 및 PMOS 트랜지스터(TR2B)는 일반적인 패스 트랜지스터를 나타낸다.
배타적 부정 논리합 게이트(121B)의 제1 입력단에 제1 신호(SIG1)가 인가되고, 배타적 부정 논리합 게이트(121B)의 제2 입력단에 제2 신호(SIG2)가 인가되고, 배타적 부정 논리합 게이트(121B)의 출력단에서 인에이블 신호(ESIGB)가 출력될 수 있다. 인버터(122B)의 입력단에 인에이블 신호(ESIGB)가 인가되고, 인버터(122B)의 출력단에서 반전 인에이블 신호(/ESIGB)가 출력될 수 있다. 입력 신호(SIGIN)는 제1 노드(N1)에 인가될 수 있다. NMOS 트랜지스터(TR1B)의 소스는 제1 노드(N1)에 연결되고, NMOS 트랜지스터(TR1B)의 게이트에 인에이블 신호(ESIGB)가 인가되고, NMOS 트랜지스터(TR1B)의 드레인은 제2 노드(N2)에 연결될 수 있다. PMOS 트랜지스터(TR2B)의 소스는 제1 노드(N1)에 연결되고, PMOS 트랜지스터(TR2B)의 게이트에 반전 인에이블 신호(/ESIGB)가 인가되고, PMOS 트랜지스터(TR2B)의 드레인은 제2 노드(N2)에 연결될 수 있다. 제2 신호(SIG2)는 제2 노드(N2)에서 출력될 수 있다. 연산부(120B)의 신호 동작은 도 8 내지 10을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 4를 참조하면, 연산부(120C)는 PMOS 트랜지스터(TR1C) 및 배타적 논리합 게이트(121C)를 포함할 수 있다.
배타적 논리합 게이트(121C)의 제1 입력단에 제1 신호(SIG1)가 인가되고, 배타적 논리합 게이트(121C)의 제2 입력단에 제2 신호(SIG2)가 인가되고, 배타적 논리합 게이트(121C)의 출력단에서 인에이블 신호(ESIGC)가 출력될 수 있다. PMOS 트랜지스터(TR1C)의 소스에 입력 신호(SIGIN)가 인가되고, PMOS 트랜지스터(TR1C)의 게이트에 인에이블 신호(ESIGC)가 인가되고, PMOS 트랜지스터(TR1C)의 드레인에서 제2 신호(SIG2)가 출력될 수 있다. 연산부(120C)의 신호 동작은 도 8 내지 10을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 5를 참조하면, 연산부(120D)는 NMOS 트랜지스터(TR1D), PMOS 트랜지스터(TR2D), 배타적 논리합 게이트(121D) 및 인버터(122D)를 포함할 수 있다. NMOS 트랜지스터(TR1D) 및 PMOS 트랜지스터(TR2D)는 일반적인 패스 트랜지스터를 나타낸다.
배타적 논리합 게이트(121D)의 제1 입력단에 제1 신호(SIG1)가 인가되고, 배타적 논리합 게이트(121D)의 제2 입력단에 제2 신호(SIG2)가 인가되고, 배타적 논리합 게이트(121D)의 출력단에서 인에이블 신호(ESIGD)가 출력될 수 있다. 인버터(122D)의 입력단에 인에이블 신호(ESIGD)가 인가되고, 인버터(122D)의 출력단에서 반전 인에이블 신호(/ESIGD)가 출력될 수 있다. 입력 신호(SIGIN)는 제3 노드(N3)에 인가될 수 있다. PMOS 트랜지스터의 소스(TR1D)는 제3 노드(N3)에 연결되고, PMOS 트랜지스터(TR1D)의 게이트에 인에이블 신호(ESIGD)가 인가되고, PMOS 트랜지스터(TR1D)의 드레인은 제4 노드(N4)에 연결될 수 있다. NMOS 트랜지스터(TR2D)의 소스는 제3 노드(N3)에 연결되고, NMOS 트랜지스터(TR2D)의 게이트에 반전 인에이블 신호(/ESIGD)가 인가되고, NMOS 트랜지스터(TR2D)의 드레인은 제4 노드(N4)에 연결될 수 있다. 제2 신호(SIG2)는 제4 노드(N4)에서 출력될 수 있다. 연산부(120D)의 신호 동작은 도 8 내지 10을 참조하여 이해할 수 있으므로 설명을 생략한다.
도 6 및 7은 도 1의 펄스 폭 확장기에 포함되는 래치부의 실시예들을 나타내는 회로도들이다. 도 6 및 7은 래치부(130)의 일부 실시예들을 도시한 것이며, 래치부(130)는 도 6 및 7의 래치부들(130A 및 130B) 외 다른 구조로서 구현될 수 있다.
도 6을 참조하면, 래치 회로(130A)는 제1 인버터(131A), 제2 인버터(132A) 및 제3 인버터(133A)를 포함할 수 있다.
제5 노드(N5)에 제2 신호(SIG2)가 인가될 수 있다. 제1 인버터(131A)의 입력단은 제5 노드(N5)에 연결되고, 제1 인버터(131A)의 출력단은 제6 노드(N6)에 연결될 수 있다. 제2 인버터(132A)의 입력단은 제6 노드(N6)에 연결되고, 제2 인버터(132A)의 출력단은 제5 노드(N5)에 연결될 수 있다. 제3 인버터(133A)의 입력단은 제6 노드(N6)에 연결되고, 제3 인버터(133A)의 출력단에서 출력 신호(SIGOUT)가 출력될 수 있다.
래치 회로(130A)는 제2 신호(SIG2)를 저장하며, 출력 신호(SIGOUT)로서 제2 신호(SIG2)를 출력한다.
도 7을 참조하면, 래치 회로(130B)는 인버터(131B), 제1 부정 논리합 게이트(132B) 및 제2 부정 논리합 게이트(133B)를 포함할 수 있다.
제2 신호(SIG2)가 제7 노드(N7)에 인가될 수 있다. 인버터(131B)의 입력단은 제7 노드(N7)에 연결되고, 인버터(131B)의 출력단은 제8 노드(N8)에 연결될 수 있다. 제1 부정 논리합 게이트(132B)의 제1 입력단은 제8 노드(N8)에 연결되고, 제1 부정 논리합 게이트(132B)의 제2 입력단은 제9 노드(N9)에 연결되고, 제1 부정 논리합 게이트(132B)의 출력단은 제10 노드(N10)에 연결될 수 있다. 제2 부정 논리합 게이트(132B)의 제1 입력단은 제10 노드(N10)와 연결되고, 제2 부정 논리합 게이트(132B)의 제2 입력단은 제7 노드(N7)와 연결되고, 제2 부정 논리합 게이트(132B)의 출력단은 제9 노드(N9)와 연결될 수 있다. 출력 신호(SIGOUT)는 제10 노드(N10)에서 출력될 수 있다.
래치 회로(130B)는 제2 신호(SIG2)를 저장하며, 출력 신호(SIGOUT)로서 제2 신호(SIG2)를 출력한다.
도 8 내지 10은 도 2의 연산부의 신호의 동작을 나타내는 타이밍도들이다.
도 8을 참조하면, 입력 신호(SIGIN)는 제1 펄스(211~215)를 포함할 수 있다. 제1 펄스(211~215)는 입력 신호(SIGIN)가 비활성화 레벨에서 활성화 레벨로 천이하는 제1 시점(211)부터, 제1 시점(211)에서 제1 펄스(211~215)의 폭(D1A) 후에 입력 신호(SIGIN)가 활성화 레벨에서 비활성화 레벨로 다시 천이하는 제5 시점(215)까지의 입력 신호(SIGIN)의 구간을 지칭한다.
도 8은 제1 펄스(211~215)의 폭(D1A)이 지연부(110)의 지연 시간(DELAY)보다 작은 경우를 도시한다.
제1 시점(211)에서 인에이블 신호(ESIGA)는 활성화되어 있기 때문에 NMOS 트랜지스터(TR1A)는 턴-온되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 비활성화되어 있다.
제1 시점(211)에서 제2 시점(212)까지, 입력 신호(SIGIN)가 활성화되고, NMOS 트랜지스터(TR1A)가 턴-온되어 있기 때문에 제2 신호(SIG2)도 활성화된다.
제2 시점(212)에서 제3 시점(213)까지, 지연부(110)는 비활성화된 제1 신호(SIG1)를 출력하고, 배타적 부정 논리합 게이트(121A)는 비활성화된 제1 신호(SIG1) 및 활성화된 제2 신호(SIG2)에 기초하여 인에이블 신호(ESIGA)를 비활성화하고, NMOS 트랜지스터(TR1A)는 턴-오프된다.
제4 시점(214)에서 제5 시점(215)까지 입력 신호(SIGIN)가 비활성화되고, 래치부(130)가 제2 신호(SIG2)를 활성화 상태로 유지시키고, 지연부(110)는 비활성화된 제1 신호(SIG1)를 출력하고, 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 비활성화 상태로 유지시키고, NMOS 트랜지스터(TR1A)는 턴-오프 상태로 유지된다.
제6 시점(216)에서 제7 시점(217)까지, 제1 신호(SIG1)는 활성화된다. 제7 시점(217)에서 제1 신호(SIG1) 및 제2 신호(SIG2)가 모두 활성화되어 있기 때문에, 제7 시점(217)에서 제8 시점(218)까지, 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 활성화하고, NMOS 트랜지스터(TR1A)는 턴-온 되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 비활성화된다.
제8 시점(218)에서, 제1 신호(SIG1)는 활성화되어 있고 제2 신호(SIG2)는 비활성화되어 있기 때문에, 제8 시점(218)에서 제9 시점(219)까지 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 비활성화하고, NMOS 트랜지스터(TR1A)는 턴-오프되고, 래치부(130)는 제2 신호(SIG2)를 비활성화 상태로 유지시킨다.
제9 시점(219)에서 제10 시점(220)까지, 제1 신호(SIG1)이 비활성화된다.
제10 시점(220)에서 제1 신호(SIG1) 및 제2 신호(SIG2)가 비활성화되어 있기 때문에, 제10 시점(220)에서 제11 시점(221)까지 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 활성화하고, NMOS 트랜지스터(TR1A)는 턴-온된다.
결과적으로, 연산부(120A)의 출력 신호인 제2 신호(SIG2)는 제1 펄스(211~215)를 확장한 제2 펄스(211~218)를 가지게 된다. 제2 펄스(211~218)의 폭은 지연 시간(DELAY)과 동일하거나 유사할 수 있다.
도 9를 참조하면, 제1 펄스(311~315)는 입력 신호(SIGIN)가 활성화 레벨에서 비활성화 레벨로 천이하는 제1 시점(311)부터, 제1 시점(311)에서 제1 펄스(311~315)의 폭(D1B) 후에 입력 신호(SIGIN)가 비활성화 레벨에서 활성화 레벨로 다시 천이하는 제5 시점(315)까지의 입력 신호(SIGIN)의 구간을 지칭한다.
도 9는 제1 펄스(311~315)의 폭(D1B)이 지연부(110)의 지연 시간(DELAY)보다 작은 경우를 도시한다.
제1 시점(311)에서 인에이블 신호(ESIGA)는 활성화되어 있기 때문에 NMOS 트랜지스터(TR1A)는 턴-온되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 활성화되어 있다.
제1 시점(311)에서 제2 시점(312)까지, 입력 신호(SIGIN)가 비활성화되고, NMOS 트랜지스터(TR1A)가 턴-온되어 있기 때문에 제2 신호(SIG2)도 비활성화된다.
제2 시점(312)에서 제3 시점(313)까지, 지연부(110)는 활성화된 제1 신호(SIG1)를 출력하고, 배타적 부정 논리합 게이트(121A)는 활성화된 제1 신호(SIG1) 및 비활성화된 제2 신호(SIG2)에 기초하여 인에이블 신호(ESIGA)를 비활성화하고, NMOS 트랜지스터(TR1A)는 턴-오프된다.
제4 시점(314)에서 제5 시점(315)까지 입력 신호(SIGIN)가 활성화되고, 래치부(130)가 제2 신호(SIG2)를 비활성화 상태로 유지시키고, 지연부(110)는 활성화된 제1 신호(SIG1)를 출력하고, 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 비활성화 상태로 유지시키고, NMOS 트랜지스터(TR1A)는 턴-오프 상태로 유지된다.
제6 시점(316)에서 제7 시점(317)까지, 제1 신호(SIG1)는 비활성화된다. 제7 시점(317)에서 제1 신호(SIG1) 및 제2 신호(SIG2)가 모두 비활성화되어 있기 때문에, 제7 시점(317)에서 제8 시점(318)까지, 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 활성화하고, NMOS 트랜지스터(TR1A)는 턴-온 되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 활성화된다.
제8 시점(318)에서, 제1 신호(SIG1)는 비활성화되어 있고 제2 신호(SIG2)는 활성화되어 있기 때문에, 제8 시점(318)에서 제9 시점(319)까지 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 비활성화하고, NMOS 트랜지스터(TR1A)는 턴-오프되고, 래치부(130)는 제2 신호(SIG2)를 활성화 상태로 유지시킨다.
제9 시점(319)에서 제10 시점(320)까지, 제1 신호(SIG1)가 활성화된다.
제10 시점(320)에서 제1 신호(SIG1) 및 제2 신호(SIG2)가 활성화되어 있기 때문에, 제10 시점(320)에서 제11 시점(321)까지 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 활성화하고, NMOS 트랜지스터(TR1A)는 턴-온된다.
결과적으로, 연산부(120A)의 출력 신호인 제2 신호(SIG2)는 제1 펄스(311~315)를 확장한 제2 펄스(311~318)를 가지게 된다. 제2 펄스(311~318)의 폭은 지연 시간(DELAY)과 동일하거나 유사할 수 있다.
도 10은 제1 펄스(411~418)의 폭(D1C)이 지연부(110)의 지연 시간(DELAY)보다 큰 경우를 도시한다.
제1 시점(411)에서 인에이블 신호(ESIGA)는 활성화되어 있기 때문에 NMOS 트랜지스터(TR1A)는 턴-온되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 비활성화되어 있다.
제1 시점(411)에서 제2 시점(412)까지, 입력 신호(SIGIN)가 활성화되고, NMOS 트랜지스터(TR1A)가 턴-온되어 있기 때문에 제2 신호(SIG2)도 활성화된다. 제2 시점(412)에서 제1 신호(SIG1)는 비활성화되어 있고 제2 신호(SIG2)가 활성화되어 있기 때문에, 제2 시점(412)에서 제3 시점(413)까지, 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 비활성화하고, NMOS 트랜지스터(TR1A)는 턴-오프된다.
제4 시점(414)에서 제5 시점(415)까지, 제1 신호(SIG1)가 활성화된다. 제5 시점(415)에서 제1 신호(SIG1) 및 제2 신호(SIG2)는 모두 활성화되어 있기 때문에, 제5 시점(415)에서 제6 시점(416)까지 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 활성화하고, NMOS 트랜지스터(TR1A)는 턴-온되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 활성화 상태를 유지한다.
제7 시점(417)에서 제8 시점(418)까지, 입력 신호(SIGIN)가 비활성화되고, NMOS 트랜지스터(TR1A)가 턴-온되어 있기 때문에 제2 신호(SIG2)도 비활성화된다. 제8 시점(418)에서 제1 신호(SIG1)는 활성화되어 있고 제2 신호(SIG2)가 비활성화되어 있기 때문에, 제8 시점(418)에서 제9 시점(419)까지 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 비활성화하고, NMOS 트랜지스터(TR1A)는 턴-오프되고, 래치부(130)는 제2 신호(SIG2)를 비활성화 상태로 유지시킨다.
제10 시점(420)에서 제11 시점(421)까지, 제1 신호(SIG1)가 비활성화된다. 제11 시점(421)에서 제1 신호(SIG1) 및 제2 신호(SIG2)는 모두 비활성화되어 있기 때문에, 제11 시점(421)에서 제12 시점(422)까지, 배타적 부정 논리합 게이트(121A)는 인에이블 신호(ESIGA)를 활성화하고, NMOS 트랜지스터(TR1A)는 턴-온되고, 제2 신호(SIG2)는 입력 신호(SIGIN)와 동일하게 비활성화 상태를 유지한다.
결과적으로, 연산부(120A)의 출력 신호인 제2 신호(SIG2)는 제1 펄스(411~418)와 동일한 폭을 가지는 제2 펄스(411~418)를 가지게 된다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(500)은 프로세서(PROCESSOR; 510), 채널(520) 및 메모리 장치(530)를 포함한다. 채널(520)은 신호선들(521, 522 및 523)을 포함한다. 메모리 장치(530)는 버퍼들(540, 550 및 560) 및 메모리 모듈(MEMORY MODULE; 570)을 포함한다.
프로세서(510)는 복수의 신호들(CLK, SIG1 내지 SIGN)을 생성한다. 클럭 신호선(521)은 클럭 신호(CLK)를 전달하여 전송 클럭 신호(CLKT)로서 출력한다. 제1 신호선(522)은 제1 신호(SIG1)를 전달하여 제1 전송 신호(SIGT1)로서 출력한다. 제N 신호선(523)은 제N 신호(SIGN)를 전달하여 제N 전송 신호(SIGTN)로서 출력한다. 클럭 버퍼(540)는 전송 클럭 신호(CLKT)를 기준 전압 신호(VREF)에 기초하여 복원하여 복원 클럭 신호(CLKR)를 생성한다. 제1 버퍼(550)는 제1 전송 신호(SIGT1)를 기준 전압 신호(VREF)에 기초하여 복원하여 제1 복원 신호(SIGR1)를 생성한다. 제N 버퍼(560)는 제N 전송 신호(SIGTN)를 기준 전압 신호(VREF)에 기초하여 복원하여 제N 복원 신호(SIGRN)를 생성한다. 메모리 모듈(570)은 복원 신호들(CLKR, SIGR1 및 SIGRN)에 기초하여 동작한다.
도 12는 도 11의 메모리 시스템에 포함되는 제1 버퍼를 나타내는 블록도이다.
도 12를 참조하면, 제1 버퍼(COMP; 550)는 비교기(551) 및 펄스 폭 확장기(PW; 552)를 포함한다.
비교기(551)는 제1 전송 신호(SIGT1)와 기준 전압 신호(VREF)를 비교하여 비교 출력 신호(DIFOUT)를 생성한다. 펄스 폭 확장기(552)는 비교 출력 신호(DIFOUT)에 포함되는 지연 시간보다 넓은 폭을 가지는 펄스를 확장한 펄스를 포함하는 제1 복원 신호(SIGR1)를 생성한다.
펄스 폭 확장기(552)는 지연부, 연산부 및 래치부를 포함할 수 있다. 상기 지연부는 비교 출력 신호(DIFOUT)를 상기 지연 시간만큼 지연시켜 제1 신호를 생성할 수 있다. 상기 연산부는 비교 출력 신호(DIFOUT)에 포함되는 제1 펄스(Pulse)의 폭이 상기 지연 시간 미만인 경우, 상기 제1 신호 및 제2 신호에 기초하여 상기 제1 펄스를 시간적으로 확장한 제2 펄스를 포함하는 상기 제2 신호를 생성할 수 있다. 상기 래치부는 상기 제2 신호를 저장하고, 상기 저장된 제2 신호를 상기 제1 복원 신호로서 출력할 수 있다.
일 실시예에 있어서, 비교 출력 신호(DIFOUT)에 포함되는 제3 펄스의 폭이 상기 지연 시간 이상인 경우, 상기 연산부는 상기 제3 펄스를 포함하는 상기 제2 신호를 생성할 수 있다.
펄스 폭 확장기(552)는 도 1의 펄스 폭 확장기(100)와 동일 또는 유사한 구조를 가질 수 있다. 펄스 폭 확장기(552)는 도 1 내지 10을 참조하여 이해할 수 있으므로 자세한 설명을 생략한다.
도 13 내지 15는 도 11의 메모리 시스템의 신호 특성을 측정하는 방법을 나타내는 도면들이다.
도 13은 기준 전압 신호(VREF)에 신호 진폭(TxV)의 평균값 이상인 4(V)를 인가했을 때 신호 특성을 측정하는 과정을 나타내는 도면이다.
프로세서(510)는 클럭 신호(CLK)를 유닛 지연 시간(D)만큼 지연시켜 지연 클럭 신호들(CLKD 내지 CLK9D)을 생성한다. 클럭 신호(CLK)와 제9 지연 클럭 신호(CLK9D)는 위상이 180도 차이 나는 경우를 가정한다.
첫 번째로, 프로세서(510)는 클럭 신호(CLK)를 클럭 신호선(521)을 통해 메모리 장치(530)에 전달하였을 때, 제1 버퍼(540)가 유효한 데이터를 복원하는 지를 확인한다. 두 번째로, 프로세서(510)는 제1 지연 클럭 신호(CLKD)를 클럭 신호선(521)을 통해 메모리 장치(530)에 전달하였을 때, 제1 버퍼(540)가 유효한 데이터를 복원하는 지를 확인한다. 상기 과정을 모든 지연 클럭 신호들(CLKD 내지 CLKD9D)에 대하여 수행한다.
도 13의 경우, 제2 내지 제7 지연 클럭 신호들(CLK2D 내지 CLK7D)의 경우에 제1 버퍼(540)가 유효한 데이터를 복원한다.
도 14는 기준 전압 신호(VREF)에 신호 진폭(TxV)의 평균값인 2.5(V)를 인가했을 때 신호 특성을 측정하는 과정을 나타내는 도면이다. 이 경우, 클럭 신호(CLK) 및 제1 내지 제9 지연 클럭 신호들(CLKD 내지 CLK9D)의 모든 경우에 제1 버퍼(540)가 유효한 데이터를 복원한다.
도 15는 기준 전압 신호(VREF)에 신호 진폭(TxV)의 평균값 이하인 1(V)를 인가했을 때 신호 특성을 측정하는 과정을 나타내는 도면이다. 이 경우, 제2 내지 제7 지연 클럭 신호들(CLK2D 내지 CLK7D)의 경우에 제1 버퍼(540)가 유효한 데이터를 복원한다.
도 16은 도 11의 메모리 시스템의 아이 다이어그램(Eye diagram)을 나타내는 도면이다.
도 16은 기준 전압 신호(VREF)를 0(V)에서 5(V)까지 변화시키면서, 도 13 내지 15의 과정을 반복하여 얻은 아이 다이어그램을 나타낸다.
도 17은 도 12의 제1 버퍼에 포함되는 펄스 폭 확장기의 입/출력 신호의 듀티(Duty) 특성을 나타내는 그래프이다.
도 17은 펄스 폭 확장기(552)의 지연 시간(DELAY)이 주기의 30% (0.3T)로 정해진 경우를 도시한다.
제1 구간(REGION A)에서는, 비교 출력 신호(DIFOUT)의 듀티(Duty)가 30%보다 낮은 경우, 달리 말하면 제1 전송 신호(SIGT1)의 상승 펄스의 폭이 지연 시간(DELAY)보다 작아지는 경우, 펄스 폭 확장기(552)는 펄스의 폭을 강제적으로 지연 시간(DELAY)으로 고정시킨다. 이 경우는 도 8을 참조하여 이해할 수 있다.
제3 구간(REIGON C)에서는, 비교 출력 신호(DIFOUT)의 듀티가 70%보다 높은 경우, 달리 말하면 제1 전송 신호(SIGT1)의 하강 펄스의 폭이 지연 시간(DELAY)보다 작아지는 경우, 펄스 폭 확장기(552)는 펄스의 폭을 강제적으로 지연 시간(DELAY)으로 고정시킨다. 이 경우는 도 9를 참조하여 이해할 수 있다.
제2 구간(REGION)에서는, 비교 출력 신호(DIFOUT)의 듀티가 30%보다 높고 70%보다 낮은 경우, 제1 전송 신호(SIGT1)의 펄스의 폭이 변경되지 않는다. 이 경우는 도 10을 참조하여 이해할 수 있다.
도 18 및 19는 도 12의 제1 버퍼의 동작을 나타내는 타이밍도들이다.
도 18을 참조하면, 비교 출력 신호(DIFOUT)의 제1 펄스(711~712)가 지연 시간(DELAY; 711~713)보다 작은 경우, 펄스 폭 확장기(552)는 비교 출력 신호(DIFOUT)의 제1 펄스(711~712)를 확장하여 제1 복원 신호(SIGR1)의 제2 펄스(711~713)를 생성한다. 이 경우는 도 8을 참조하여 이해할 수 있다.
비교 출력 신호(DIFOUT)에 포함되는 제1 펄스(711~712)를 제외한 나머지 펄스들은 지연 시간(DELAY)보다 폭이 크므로 확장되지 않는다. 이 경우는 도 10을 참조하여 이해할 수 있다.
도 19를 참조하면, 비교 출력 신호(DIFOUT)의 제1 펄스(811~812)가 지연 시간(DELAY; 811~813)보다 작은 경우, 펄스 폭 확장기(552)는 비교 출력 신호(DIFOUT)의 제1 펄스(811~812)를 확장하여 제1 복원 신호(SIGR1)의 제2 펄스(811~813)를 생성한다. 이 경우는 도 9를 참조하여 이해할 수 있다.
비교 출력 신호(DIFOUT)에 포함되는 제1 펄스(811~812)를 제외한 나머지 펄스들은 지연 시간(DELAY)보다 폭이 크므로 확장되지 않는다. 이 경우는 도 10을 참조하여 이해할 수 있다.
도 20은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 20을 참조하면, 솔리드 스테이트 드라이브 시스템(900)은 호스트(910) 및 솔리드 스테이트 드라이브(920)를 포함한다.
솔리드 스테이트 드라이브(920)는 복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n) 및 SSD 컨트롤러(922)를 포함한다.
복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n)은 솔리드 스테이트 드라이브(920)의 저장 매체로서 사용된다.
복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n) 각각은 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
SSD 컨트롤러(922)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n)과 각각 연결된다. 일 실시예에 있어서, SSD 컨트롤러(922)는 도 11의 프로세서(510)에 대응될 수 있고, 복수의 채널들(CH1, CH2, ..., CHn)은 도 11의 채널(520)에 대응될 수 있고, 복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n) 각각은 도 11의 메모리 장치(530)에 대응될 수 있다. 다시 말해, 복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n) 각각은 수신 신호의 신호 특성을 개선하기 위해 도 1의 펄스 폭 확장기(100)를 포함할 수 있다.
SSD 컨트롤러(922)는 신호 커넥터(924)를 통해 호스트(910)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(922)는 호스트(910)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(923-1, 923-2, ..., 923-n)로부터 데이터를 읽어낸다. 일 실시예에 있어서, 호스트(910)는 도 11의 프로세서(510)에 대응될 수 있고, 신호(SGL)는 도 11의 채널(520)을 통해 전달될 수 있고, 솔리드 스테이트 드라이브(920)는 도 11의 메모리 장치(530)에 대응될 수 있다. 다시 말해, 솔리드 스테이트 드라이브(920)에 포함되는 신호 커넥터(924)는 수신 신호의 신호 특성을 개선하기 위해 도 1의 펄스 폭 확장기(100)를 포함할 수 있다.
솔리드 스테이트 드라이브(920)는 보조 전원 장치(926)를 더 포함할 수 있다. 보조 전원 장치(926)는 전원 커넥터(925)를 통해 호스트(910)로부터 전원(PWR)을 입력 받아 SSD 컨트롤러(922)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(926)는 솔리드 스테이트 드라이브(920) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(920) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(926)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(920)에 보조 전원을 제공할 수도 있다.
도 21은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(1000)은 어플리케이션 프로세서(1010), 통신(Connectivity)부(1020), 사용자 인터페이스(1030), 비휘발성 메모리 장치(NVM)(1040), 휘발성 메모리 장치(VM)(1050) 및 파워 서플라이(1060)를 포함한다.
실시예에 따라, 모바일 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1010)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1020)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1020)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1020)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
비휘발성 메모리 장치(1040)는 모바일 시스템(1000)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
비휘발성 메모리 장치(1040)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
휘발성 메모리 장치(1050)는 어플리케이션 프로세서(1010)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(1030)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(1060)는 모바일 시스템(1000)의 동작 전압을 공급할 수 있다.
일 실시예에 있어서, 어플리케이션 프로세서(1010)는 도 11의 프로세서(510)에 대응될 수 있고, 버스(1070)는 도 11의 채널(520)에 대응될 수 있고, 통신(Connectivity)부(1020), 사용자 인터페이스(1030), 비휘발성 메모리 장치(NVM)(1040), 휘발성 메모리 장치(VM)(1050) 및 파워 서플라이(1060)는 도 11의 메모리 장치(530)에 대응될 수 있다. 다시 말해, 통신(Connectivity)부(1020), 사용자 인터페이스(1030), 비휘발성 메모리 장치(NVM)(1040), 휘발성 메모리 장치(VM)(1050) 및 파워 서플라이(1060)는 각각 수신 신호의 신호 특성을 개선하기 위해 도 1의 펄스 폭 확장기(100)를 포함할 수 있다.
또한, 실시예에 따라, 모바일 시스템(1000)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1000) 또는 모바일 시스템(1000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 22는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(IOH)(1120), 입출력 컨트롤러 허브(ICH)(1130), 적어도 하나의 메모리 모듈(1140), 네트워크 장치(1160) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(940) 사이의 메모리 인터페이스(REF)는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(1120) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(1120)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(1141)을 포함할 수 있다.
일 실시예에 있어서, 프로세서(1110)는 도 11의 프로세서(510)에 대응될 수 있고, 메모리 인터페이스(REF)는 도 11의 채널(520)에 대응될 수 있고, 메모리 모듈(1140)은 도 11의 메모리 장치(530)에 대응될 수 있다.
다른 실시예에 있어서, 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 메모리 모듈(1140), 네트워크 장치(1160) 및 그래픽 카드(1150)는 각각 수신 신호의 신호 특성을 개선하기 위해 도 1의 펄스 폭 확장기(100)를 포함할 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1110)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 22에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1120)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(1150)는 입출력 허브(1120) 외부에 위치할 수도 있고 입출력 허브(1120)의 내부에 위치할 수도 있다. 입출력 허브(1120)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1130)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
네트워크 장치(1160)는 프로세서(1110), 그래픽 카드(1150)의 정보를, 입출력 허브(1120)와의 주변 구성요소 인터페이스-익스프레스(PCIe)를 통해 혹은 입출력 컨트롤러 허브(1130)의 범용 직렬 버스(USB) 포트, 직렬 ATA(SATA) 포트, 범용 입출력(GPIO), 로우 핀 카운트(LPC) 버스, 직렬 주변 인터페이스(SPI), PCI, PCIe를 통해 입력 받아, 컴퓨팅 시스템(1100) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 클럭 신호에 기초하여 데이터를 수신하는 데이터 수신기, 이를 이용하는 메모리 시스템에 적용될 수 있다. 따라서, 본 발명은 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입력 신호를 지연 시간만큼 지연시켜 제1 신호를 생성하는 지연부;
    상기 입력 신호에 포함되는 제1 펄스(Pulse)의 폭이 상기 지연 시간 미만인 경우, 상기 제1 신호 및 제2 신호에 기초하여 상기 제1 펄스를 시간적으로 확장한 제2 펄스를 포함하는 상기 제2 신호를 생성하는 연산부; 및
    상기 제2 신호를 저장하고, 상기 저장된 제2 신호를 출력 신호로서 출력하는 래치부(Latch unit)를 포함하는 펄스 폭 확장기(Pulse width widener).
  2. 제1 항에 있어서,
    상기 제2 펄스의 폭은 상기 지연 시간인 펄스 폭 확장기.
  3. 제1 항에 있어서,
    상기 입력 신호에 포함되는 제3 펄스의 폭이 상기 지연 시간 이상인 경우, 상기 연산부는 상기 제3 펄스를 포함하는 상기 제2 신호를 생성하는 펄스 폭 확장기.
  4. 제1 항에 있어서,
    상기 제1 펄스는 상기 입력 신호가 활성화 레벨에서 비활성화 레벨로 천이하는 제1 시점부터, 상기 제1 시점에서 상기 제1 펄스의 폭 후에 상기 입력 신호가 비활성화 레벨에서 활성화 레벨로 다시 천이하는 제2 시점까지의 상기 입력 신호의 일부 구간인 펄스 폭 확장기.
  5. 제1 항에 있어서,
    상기 제1 펄스는 상기 입력 신호가 비활성화 레벨에서 활성화 레벨로 천이하는 제1 시점부터, 상기 제1 시점에서 상기 제1 펄스의 폭 후에 상기 입력 신호가 활성화 레벨에서 비활성화 레벨로 다시 천이하는 제2 시점까지의 상기 입력 신호의 일부 구간인 펄스 폭 확장기.
  6. 제1 항에 있어서,
    상기 연산부는 NMOS 트랜지스터 및 배타적 부정 논리합 게이트(Exclusive NOR gate)를 포함하고,
    상기 배타적 부정 논리합 게이트의 제1 입력단에 상기 제1 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 제2 입력단에 상기 제2 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 출력단에서 인에이블 신호가 출력되고,
    상기 NMOS 트랜지스터의 소스에 상기 입력 신호가 인가되고, 상기 NMOS 트랜지스터의 게이트에 상기 인에이블 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인에서 상기 제2 신호가 출력되는 펄스 폭 확장기.
  7. 제1 항에 있어서,
    상기 연산부는 NMOS 트랜지스터, PMOS 트랜지스터, 배타적 부정 논리합 게이트 및 인버터를 포함하고,
    상기 배타적 부정 논리합 게이트의 제1 입력단에 상기 제1 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 제2 입력단에 상기 제2 신호가 인가되고, 상기 배타적 부정 논리합 게이트의 출력단에서 인에이블 신호가 출력되고,
    상기 인버터의 입력단에 상기 인에이블 신호가 인가되고, 상기 인버터의 출력단에서 반전 인에이블 신호가 출력되고,
    상기 입력 신호는 제1 노드에 인가되고,
    상기 NMOS 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트에 상기 인에이블 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인은 제2 노드에 연결되고,
    상기 PMOS 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 상기 반전 인에이블 신호가 인가되고, 상기 PMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고,
    상기 제2 신호는 상기 제2 노드에서 출력되는 펄스 폭 확장기.
  8. 제1 항에 있어서,
    상기 래치 회로는 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고,
    제1 노드에 상기 제2 신호가 인가되고,
    상기 제1 인버터의 입력단은 상기 제1 노드에 연결되고, 상기 제1 인버터의 출력단은 제2 노드에 연결되고,
    상기 제2 인버터의 입력단은 상기 제2 노드에 연결되고, 상기 제2 인버터의 출력단은 상기 제1 노드에 연결되고,
    상기 제3 인버터의 입력단은 상기 제2 노드에 연결되고, 상기 제3 인버터의 출력단에서 상기 출력 신호가 출력되는 펄스 폭 확장기.
  9. 제1 항에 있어서,
    상기 래치 회로는 인버터, 제1 부정 논리합 게이트 및 제2 부정 논리합 게이트를 포함하고,
    상기 제2 신호가 제1 노드에 인가되고,
    상기 인버터의 입력단은 상기 제1 노드에 연결되고, 상기 인버터의 출력단은 제2 노드에 연결되고,
    상기 제1 부정 논리합 게이트의 제1 입력단은 상기 제2 노드에 연결되고, 상기 제1 부정 논리합 게이트의 제2 입력단은 제3 노드에 연결되고, 상기 제1 부정 논리합 게이트의 출력단은 제4 노드에 연결되고,
    상기 제2 부정 논리합 게이트의 제1 입력단은 상기 제4 노드와 연결되고, 상기 제2 부정 논리합 게이트의 제2 입력단은 상기 제1 노드와 연결되고, 상기 제2 부정 논리합 게이트의 출력단은 상기 제3 노드와 연결되고,
    상기 출력 신호는 상기 제4 노드에서 출력되는 펄스 폭 확장기.
  10. 복수의 신호들을 생성하는 프로세서;
    상기 복수의 신호들을 전달하여 복수의 전송 신호로서 출력하는 신호선들을 포함하는 채널(Channel); 및
    상기 복수의 전송 신호들을 기준 전압 신호에 기초하여 복원하여 복수의 복원 신호들을 각각 생성하는 버퍼들 및 상기 복원 신호들에 기초하여 동작하는 메모리 모듈을 구비하는 메모리 장치를 포함하고,
    상기 제1 버퍼는,
    상기 제1 전송 신호와 상기 기준 전압 신호를 비교하여 비교 출력 신호를 생성하는 비교기; 및
    상기 비교 출력 신호에 포함되는 지연 시간보다 넓은 폭을 가지는 펄스를 확장한 펄스를 포함하는 상기 제1 복원 신호를 생성하는 펄스 폭 확장기(Pulse width widener)를 포함하는 메모리 시스템.
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