KR101062853B1 - 반도체 장치의 데이터 샘플링 회로 - Google Patents

반도체 장치의 데이터 샘플링 회로 Download PDF

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Abstract

반도체 장치의 데이터 샘플링 회로에 관한 것으로서, 데이터 신호를 입력받아 클록 신호를 기준으로 샘플링하기 위한 제1입력부와, 상기 데이터 신호를 예정된 시간만큼 지연시킨 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제2입력부와, 상기 제1입력부 및 제2입력부의 출력신호를 결합하여 샘플링 데이터 신호를 출력하기 위한 출력부를 구비하는 반도체 장치의 데이터 샘플링 회로를 제공한다.
데이터 샘플링, 펄스폭 확장, 지연입력

Description

반도체 장치의 데이터 샘플링 회로{DATA SAMPLING CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 데이터 샘플링 회로에 관한 것이다.
일반적으로 디지털 신호를 샘플링하는 동작은 기준이 되는 클록을 사용하여 디지털 신호의 논리레벨을 검출한다는 것을 의미한다.
즉, 디지털 신호를 샘플링하는 동작은 기준이 되는 클록의 에지에서 입력되는 디지털 신호의 논리레벨이 로직'하이'(High)인지 아니면 로직'로우'(Low)인지를 판단하는 동작이라고 볼 수 있다.
이렇게, 디지털 신호를 샘플링하는 동작에는 셋 업 시간(set up time)과 홀드 시간(hold time)이라는 시간 제약 조건이 존재한다. 이때, 셋 업 시간(set up time)이라 함은 기준이 되는 클록의 에지에서 디지털 신호를 샘플링하기 전 미리 디지털 신호가 샘플링되는 논리레벨을 유지한 채 준비되어 있어야 하는 최소한의 시간을 의미하고, 홀드 시간(hold time)이라 함은 기준이 되는 클록의 에지에서 디지털 신호를 샘플링한 후 디지털 신호가 샘플링되는 논리레벨을 유지한 채 기다려야 하는 최소한의 시간을 의미한다.
도 1은 일반적인 디지털 신호의 샘플링 동작을 설명하기 위해 도시한 그래프이다.
도 1을 참조하면, 디지털 신호의 샘플링 동작을 설명하기 위해 (A), (B) 두 개의 그래프가 도시되어 있는 것을 알 수 있다.
(A)와 (B) 두 그래프에서 입력되는 디지털 신호(DIGITAL SIGNAL)는 예정된 시간동안 동일한 논리레벨 - 로직'하이'(High)인지 로직'로우'(Low)인지 알 수 없는 상태임 - 을 유지하는 것을 알 수 있다.
다만, (A) 그래프에서는 디지털 신호(DIGITAL SIGNAL)가 상대적으로 긴 시간동안 동일한 논리레벨을 유지하고, (B) 그래프에서는 디지털 신호(DIGITAL SIGNAL)가 상대적으로 짧은 시간동안 동일한 논리레벨을 유지하는 것을 알 수 있다.
그 중 (A) 그래프를 먼저 살펴보면, 기준이 되는 클록(REFERENCE CLOCK)의 에지 - 도면에서는 상승 에지(rising edge)이지만, 하강 에지(falling)인 경우도 상관없음 - 에서 디지털 신호(DIGITAL SIGNAL)의 논리레벨을 샘플링하는 동작을 수행하게 되며, 샘플링 동작의 셋 업 시간은 기준이 되는 클록(REFERENCE CLOCK)의 앞쪽에 설정된 만큼 위치하고, 샘플링 동작의 홀드 시간은 기준이 되는 클록(REFERENCE CLOCK)의 뒤쪽에 설정된 만큼 위치하는 것을 알 수 있다.
동시에, 디지털 신호(DIGITAL SIGNAL)가 상대적으로 긴 시간동안 동일한 논리레벨을 유지하기 때문에, 디지털 신호(DIGITAL SIGNAL)가 동일한 논리레벨을 유지하는 구간 내에서 기준이 되는 클록(REFERENCE CLOCK)의 에지 앞쪽으로 셋 업 시간 이외에 추가로 마진(margin) 시간이 존재하고, 기준이 되는 클록(REFERENCE CLOCK)의 에지 뒤쪽으로 홀드 시간 이외에 추가로 마진(margin)이 존재하는 것을 알 수 있다.
따라서, (A) 그래프에 도시된 디지털 신호(DIGITAL SIGNAL)를 사용하여 샘플링 동작을 수행할 때에는, 셋 업 시간 및 홀드 시간 이외에 충분한 마진 시간이 존재하기 때문에, PVT(Process, Voltage, Temperature)변동이 발생하여 도시된 것과 다르게 기준이 되는 클록(REFERENCE CLOCK)이 디지털 신호(DIGITAL SIGNAL)의 정 가운데에 위치하지 않는 상황이 발생하여도 아무런 문제없이 디지털 신호(DIGITAL SIGNAL)의 정확한 논리레벨 값을 샘플링하는 것이 가능하다.
반면 (B) 그래프를 살펴보면, (A) 그래프와 마찬가지로 기준이 되는 클록(REFERENCE CLOCK)의 에지 - 도면에서는 상승 에지(rising edge)이지만, 하강 에지(falling)인 경우도 상관없음 - 에서 디지털 신호(DIGITAL SIGNAL)의 논리레벨을 샘플링하는 동작을 수행하게 되며, 샘플링 동작의 셋 업 시간은 기준이 되는 클록(REFERENCE CLOCK)의 앞쪽에 설정된 만큼 위치하고, 샘플링 동작의 홀드 시간은 기준이 되는 클록(REFERENCE CLOCK)의 뒤쪽에 설정된 만큼 위치하는 것을 알 수 있다.
하지만, 디지털 신호(DIGITAL SIGNAL)가 상대적으로 짧은 시간동안만 동일한 논리레벨을 유지하기 때문에, (A) 그래프에 도시된 디지털 신호(DIGITAL SIGNAL)와 다르게 디지털 신호(DIGITAL SIGNAL)가 동일한 논리레벨을 유지하는 구간 내에서 기준이 되는 클록(REFERENCE CLOCK)의 에지 앞쪽으로 정확히 셋 업 시간만 존재하고, 기준이 되는 클록(REFERENCE CLOCK)의 에지 뒤쪽으로 정확히 홀드 시간만 존재하는 것을 알 수 있다.
따라서, (B) 그래프에 도시된 디지털 신호(DIGITAL SIGNAL)를 사용하여 샘플링 동작을 수행할 때에는, 정확히 셋 업 시간 및 홀드 시간만 존재하기 때문에, PVT(Process, Voltage, Temperature)변동이 발생하여 도시된 것과 다르게 기준이 되는 클록(REFERENCE CLOCK)이 디지털 신호(DIGITAL SIGNAL)의 정 가운데에 위치하지 않는 상황이 발생하게 되면, 디지털 신호(DIGITAL SIGNAL)의 정확한 논리레벨 값을 샘플링하지 못하는 문제가 발생할 수 있다.
전술한 (A) 그래프와 (B) 그래프의 차이가 발생하는 이유는, 입력되는 디지털 신호(DIGITAL SIGNAL)의 주파수가 서로 다르게 때문이다. 즉, (A) 그래프에는 상대적으로 낮은 주파수(low frequency)의 디지털 신호(DIGITAL SIGNAL)가 입력되는 것이 도시되어 있는 것이고, (B) 그래프에는 상대적으로 높은 주파수(high frequency)의 디지털 신호(DIGITAL SIGNAL)가 입력되는 것이 도시되어 있는 것이다.
그런데, 앞으로 개발되는 반도체 장치의 경우, 그 동작속가 점점 더 증가하는 것이 추세이다. 즉, 앞으로 개발되는 반도체 장치에서 (A) 그래프에 도시된 것과 같은 디지털 신호(DIGITAL SIGNAL)가 사용되지 못하고, 점점 (B) 그래프에 도시 된 것과 같은 디지털 신호(DIGITAL SIGNAL)가 사용될 것이다. 그로 인해, 샘플링 동작을 통해 디지털 신호(DIGITAL SIGNAL)의 논리레벨을 검출하기는 더욱 어려워 지는 문제가 발생할 것이며, 이는, 앞으로 개발되는 반도체 장치에서 안정적인 동작을 보장할 수 없는 문제가 발생한다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 입력되는 디지털 신호의 펄스폭(pulse width)을 확장(extension)시킨 후 샘플링 동작이 수행되도록 할 수 있는 반도체 장치의 샘플링 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 신호를 입력받아 클록 신호를 기준으로 샘플링하기 위한 제1입력부; 상기 데이터 신호를 예정된 시간만큼 지연시킨 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제2입력부; 상기 제1입력부 및 제2입력부의 출력신호를 결합하여 샘플링 데이터 신호를 출력하기 위한 출력부를 구비하는 반도체 장치의 데이터 샘플링 회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 데이터 신호를 입력받아 클록 신호의 제1 에지를 기준으로 래칭(latching)하기 위한 래치부; 상기 래치부를 통해 래칭(latching)되는 데이터 신호를 예정된 시간만큼 지연시키기 위한 지연부; 상기 클록 신호의 제2 에지를 기준으로 상기 래치부를 통해 래칭(latching)되는 데이터 신호를 샘플링하기 위한 제1샘플링부; 상기 클록 신호의 제2 에지를 기준으로 상기 지연부에서 출력되는 데이터 신호를 샘플링하 기 위한 제2샘플링부; 및 상기 제1샘플링부 및 제2샘플링부의 출력신호를 결합하여 샘플링 데이터 신호를 출력하기 위한 출력부를 구비하는 반도체 장치의 데이터 샘플링 회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 정 데이터 신호를 입력받아 클록 신호를 기준으로 샘플링하기 위한 제1입력부; 부 데이터 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제2입력부; 상기 정 데이터 신호의 위상을 반전하여 예정된 시간만큼 지연한 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제3입력부; 상기 부 데이터 신호의 위상을 반전하여 예정된 시간만큼 지연한 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제4입력부; 상기 제1입력부 및 제4입력부의 출력신호를 결합한 신호 및 상기 제2입력부 및 제3입력부의 출력신호를 결합한 신호에 응답하여 샘플링 데이터 신호를 출력하기 위한 출력부를 구비하는 반도체 장치의 데이터 샘플링 회로를 제공한다.
전술한 본 발명은 입력되는 디지털 신호의 펄스폭(pulse width)을 확장(extension)시킨 후 샘플링 동작이 수행되도록 함으로써, 홀드 시간의 마진을 증가시키는 효과가 있다. 즉, 상대적으로 높은 주파수를 갖는 디지털 신호가 입력되는 경우에도 안정적으로 샘플링 동작이 수행될 수 있도록 하는 효과가 있다.
이로 인해, 샘플링 동작을 통해 디지털 신호의 논리레벨을 검출한 결과의 정 확도를 향상시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 반도체 장치에서 입력되는 디지털 신호의 펄스폭을 확장하는 일반적인 방법을 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 디지털 신호(DIGITAL SIGNAL)의 펄스폭을 확장하기 위해 입력되는 디지털 신호(DIGITAL SIGNAL)의 홀드 시간(hold time)의 길이를 확장하는 것을 알 수 있다.
즉, 디지털 신호(DIGITAL SIGNAL)가 입력되는 시점을 미리 알 수 있는 방법이 없기 때문에 디지털 신호(DIGITAL SIGNAL)의 셋 업 시간(set up time)의 길이를 확장하는 것은 불가능하며, 때문에, 디지털 신호(DIGITAL SIGNAL)의 홀드 시간(hold time)을 확장하는 것을 알 수 있다. 물론, 셋 업 시간(set up time)의 길이는 확장하지 못하고 홀드 시간(hold time)만을 확장하고 있지만, 실제 디지털 신호(DIGITAL SIGNAL)의 논리레벨을 검출하는 과정에 있어서 홀드 시간 마진이 충분 하다면 셋 업 시간 마진이 좀 불충분하더라도 높은 정확도를 유지하는 것이 가능하다.
이때, 홀드 시간(hold time)을 확장하는 회로를 좀 더 구체적으로 살펴보면, 디지털 신호(DIGITAL SIGNAL)를 입력받아 예정된 시간(td)만큼 지연시켜 출력하기 위한 다수의 인버터(INV1, INV2)와, 디지털 신호(DIGITAL SIGNAL)와 다수의 인버터(INV1, INV2)의 출력신호를 입력받아 논리합 연산을 수행하여 확장된 홀드 시간을 갖는 디지털 신호(DIGITAL SIGNAL EXTENSION)로서 출력하기 위한 오아게이트(OR)를 구비하는 것을 알 수 있다.
그 동작을 살펴보면, 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 로직'하이'(High) 상태에서 로직'로우'(Low)로 천이하는 에지(edge)를 예정된 시간(td)만큼 지연시킴으로써 디지털 신호(DIGITAL SIGNAL)의 홀드 시간(hold time)을 확장할 수 있다. 그런데, 상기와 같은 구성에서는 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 에지(edge)에서는 홀드 시간(hold time)을 확장하지 못하는 것을 알 수 있다.
이와 같은 이유는, 디지털 신호(DIGITAL SIGNAL)와 다수의 인버터(INV1, INV2)의 출력신호를 논리합 연산하여 확장된 홀드 시간을 갖는 디지털 신호(DIGITAL SIGNAL EXTENSION)로서 출력하기 때문이다.
따라서, 반대로 디지털 신호(DIGITAL SIGNAL)와 다수의 인버터(INV1, INV2)의 출력신호를 부정논리합 연산하여 확장된 홀드 시간을 갖는 디지털 신호(DIGITAL SIGNAL EXTENSION)로서 출력한다면, 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 로 직'로우'(Low)에서 로직'하이'(High)로 천이하는 에지(edge)를 예정된 시간(td)만큼 지연시킴으로써 디지털 신호(DIGITAL SIGNAL)의 홀드 시간(hold time)을 확장할 수 있지만, 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 에지(edge)에서는 홀드 시간(hold time)을 확장하지 못하게된다.
즉, 도 2에 도시된 것과 같은 펄스 확장 회로는 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 로직'하이'(High)와 로직'로우'(Low) 중 어느 하나의 논리레벨을 갖는 경우에만 펄스폭을 확장하는 것이 가능하다.
때문에, 도 2에 도시된 것과 같은 펄스 확장 회로는 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 결정되어 입력되는 경우, 즉, 제어신호(control signal)같은 신호의 펄스폭을 확장할 때에만 사용될 수 있으며, 그 논리레벨이 어떻게 되어 입력될지 알 수 없는 경우, 즉, 데이터 신호(data signal)같은 신호에는 사용하는 것이 불가능하다.
이와 같은 문제점을 해결하기 위해, 본 발명에서는 입력되는 디지털 신호(DIGITAL SIGNAL)의 논리레벨이 어떤 값인지 알 수 없는 경우, 즉, 데이터 신호(data signal)인 경우에도 아무런 문제없이 펄스폭을 확작할 수 있는 펄스폭 확장회로를 다음과 같이 제안한다.
도 3은 본 발명의 실시예에 따라 반도체 장치에서 입력되는 데이터 신호를 샘플링하기 위한 회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 데이터 샘플링 회로는, 데이터 신호(DATA SIGNAL)를 입력받아 클록 신호(REFERENCE CLOCK)를 기준으로 샘플링(sampling)하기 위한 제1입력부(300)와, 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DIGITAL SIGNAL)를 입력받아 클록 신호(REFERENCE CLOCK)를 기준으로 샘플링(sampling)하기 위한 제2입력부(320), 및 제1입력부(300)의 출력신호(SAMPLING SIGNAL 1) 및 제2입력부(320)의 출력신호(SAMPLING SIGNAL 2)를 결합하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)를 출력하기 위한 출력부(340)를 구비한다. 또한, 데이터 신호(DATA SIGNAL)를 입력받아 예정된 시간만큼 지연시켜 출력(DELAY DIGITAL SIGNAL)하기 위한 지연부(310)을 더 구비한다.
여기서, 제1입력부(300)는, 클록 신호(REFERENCE CLOCK)의 제1 에지 - 설계자의 선택에 의해 상승 에지(rising edge)가 될 수도 있고, 하강 에지(falling edge)가 될 수도 있음 - 에서 검출되는 데이터 신호(DATA SIGNAL)의 논리레벨에 응답하여 출력신호(SAMPLING DATA SIGNAL 1)의 논리레벨을 변동하고, 클록 신호(REFERENCE CLOCK)의 제2 에지 - 제1 에지와 상반되는 에지를 의미함. 즉, 제1 에지가 상승 에지(rising edge)일 경우 하강 에지(falling edge)를 의미하고, 제1 에지가 하강 에지(falling edge)일 경우 상승 에지(rising edge)를 의미함 - 에서 검출되는 데이터 신호(DATA SIGNAL)의 논리레벨과 상관없이 출력신호(SAMPLING DATA SIGNAL 1)의 논리레벨을 변동하지 않는다.
예컨대, 클록 신호(REFERENCE CLOCK)의 제1 에지에서 데이터 신호(DATA SIGNAL)의 논리레벨이 로직'하이'(High)인 경우 출력신호(SAMPLING DATA SIGNAL 1) 의 논리레벨도 로직'하이'(High)가 되고, 데이터 신호(DATA SIGNAL)의 논리레벨이 로직'로우'(Low)인 경우 출력신호(SAMPLING DATA SIGNAL 1)의 논리레벨도 로직'로우'(Low)가 된다.
반대로, 클록 신호(REFERENCE CLOCK)의 제2 에지에서는, 데이터 신호(DATA SIGNAL)의 논리레벨이 로직'하이'(High)이든 로직'로우'(Low)이든 상관없이 이전 출력신호(SAMPLING DATA SIGNAL 1)의 논리레벨이 로직'하이'(High)였다면 그대로 로직'하이'(High)레벨을 갖는 상태가 되고, 이전 출력신호(SAMPLING DATA SIGNAL 1)의 논리레벨이 로직'로우'(Low)였다면 그대로 로직'로우'(Low)레벨을 갖는 상태가 된다.
그리고, 제2입력부(320)는, 클록 신호(REFERENCE CLOCK)의 제1 에지 - 설계자의 선택에 의해 상승 에지(rising edge)가 될 수도 있고, 하강 에지(falling edge)가 될 수도 있음 - 에서 검출되는 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 논리레벨에 응답하여 출력신호(SAMPLING DATA SIGNAL 2)의 논리레벨을 변동하고, 클록 신호(REFERENCE CLOCK)의 제2 에지 - 제1 에지와 상반되는 에지를 의미함. 즉, 제1 에지가 상승 에지(rising edge)일 경우 하강 에지(falling edge)를 의미하고, 제1 에지가 하강 에지(falling edge)일 경우 상승 에지(rising edge)를 의미함 - 에서 검출되는 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 논리레벨과 상관없이 출력신호(SAMPLING DATA SIGNAL 2)의 논리레벨을 변동하지 않는다.
예컨대, 클록 신호(REFERENCE CLOCK)의 제1 에지에서 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 논리레벨이 로직'하이'(High)인 경우 출력신호(SAMPLING DATA SIGNAL 2)의 논리레벨도 로직'하이'(High)가 되고, 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 논리레벨이 로직'로우'(Low)인 경우 출력신호(SAMPLING DATA SIGNAL 2)의 논리레벨도 로직'로우'(Low)가 된다.
반대로, 클록 신호(REFERENCE CLOCK)의 제2 에지에서는, 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 논리레벨이 로직'하이'(High)이든 로직'로우'(Low)이든 상관없이 이전 출력신호(SAMPLING DATA SIGNAL 2)의 논리레벨이 로직'하이'(High)였다면 그대로 로직'하이'(High)레벨을 갖는 상태가 되고, 이전 출력신호(SAMPLING DATA SIGNAL 2)의 논리레벨이 로직'로우'(Low)였다면 그대로 로직'로우'(Low)레벨을 갖는 상태가 된다.
그리고, 출력부(340)는, 제1입력부(300)의 출력신호(SAMPLING SIGNAL 1) 및 제2입력부(320)의 출력신호(SAMPLING SIGNAL 2)를 결합하기 위한 신호결합부(342), 및 신호결합부(342)의 출력신호(COMB SAMPLING SIGNAL)를 래칭(latching)하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)로서 출력하기 위한 신호래치부(344)를 구비한다.
여기서, 신호결합부(342)는, 제1입력부(300)의 출력단(OUT_ND1)과 제2입력부(320)의 출력단(OUT_ND2)을 결합노드(COMB_ND)에 쇼트(short)시킨다.
그리고, 신호래치부(344)는, 예정된 논리결정레벨을 기준으로 결합노드(COMB_ND)의 전압레벨에 응답하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 결정한다.
이때, 도 1에 도시된 것과 같이 입력되는 일반적인 데이터 신호(DATA SIGNAL)는 윈도우 - 데이터 신호가 동일한 논리레벨을 유지하는 구간을 의미함 - 한 가운데에 클록 신호(REFERENCE CLOCK)의 에지 - 도면에서는 상승 에지(rising edge)였지만, 하강 에지(falling edge)인 경우에도 상관없음 - 가 위치하도록 설정되어 입력됨으로써, PVT(Process, Voltage, Temperature) 변동이 발생하는 경우에도 비교적 정확하게 데이터 신호(DATA SIGNAL)의 논리레벨 값을 판별할 수 있도록 한다.
즉, 데이터 신호(DATA SIGNAL)의 윈도우에서 셋 업 시간(set up time)과 홀드 시간(hold time)이 비슷한 크기를 가질 수 있는 부분에 클록 신호(REFERENCE CLOCK)의 에지가 위치할 수 있도록 함으로써, PVT(Process, Voltage, Temperature) 변동이 발생하여 클록 신호(REFERENCE CLOCK)의 에지 위치가 데이터 신호(DATA SIGNAL)의 셋 업 시간(set up time)쪽이나 홀드 시간(hold time) 쪽으로 약간씩 흔들리는 경우에도 비교적 정확하게 데이터 신호(DATA SIGNAL)의 논리레벨 값을 판별할 수 있도록 한다.
따라서, 제1 입력부(300)에서는, 입력되는 데이터 신호(DATA SIGNAL)의 윈도우 한 가운데에 클록 신호(REFERENCE CLOCK)의 제1 에지가 위치하여 데이터 신호(DATA SIGNAL)의 논리레벨 값을 판별할 수 있도록 한다. 즉, 데이터 신호(DATA SIGNAL)의 윈도우에서 셋 업 시간(set up time)과 홀드 시간(hold time)이 비슷한 크기를 가질 수 있는 부분에 클록 신호(REFERENCE CLOCK)의 제1 에지가 위치하여 데이터 신호(DATA SIGNAL)의 논리레벨을 판별하게 된다.
하지만, 제2입력부(320)는, 제1입력부(300)와 달리 입력되는 신호가 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)인 반면, 기준이 되는 클록 신호는 제1입력부(300)에서 사용했던 클록 신호(REFERENCE CLOCK)가 그대로 사용되기 때문에, 입력되는 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 윈도우 한 가운데에서 앞쪽으로 예정된 시간만큼 치우친 부분에 클록 신호(REFERENCE CLOCK)의 제1 에지가 위치하여 데이터 신호(DATA SIGNAL)의 논리레벨 값을 판별하게 된다.
즉, 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 윈도우에서 셋 업 시간(set up time)보다 홀드 시간(hold time)이 더 큰 크기를 가질 수 있는 부분에 클록 신호(REFERENCE CLOCK)의 제1 에지가 위치하여 데이터 신호(DATA SIGNAL)의 논리레벨을 판별하게 된다. 때문에, 제2입력부(320)에서 데이터 신호(DATA SIGNAL)의 논리레벨을 판별하는 위치를 제1 입력부(300)로 입력되는 데이터 신호(DATA SIGNAL)의 윈도우를 기준으로 보면, 윈도우의 길이보다 더 짧은 셋 업 시간(set up time) 크기를 갖지만 윈도우의 길이보다 더 긴 홀드 시간(hold time) 크기를 갖는 새로운 윈도우가 완성되는 것처럼 보이게 된다.
따라서, 출력부(340)에 구비된 신호 결합부(342)에서 제1입력부(300)의 출력단(OUT_ND1)과 제2입력부(320)의 출력단(OUT_ND2)을 결합노드(COMB_ND)에 쇼트(short)시키게 되면, 제1 입력부(300)에서 데이터 신호(DATA SIGNAL)의 논리레벨을 판별한 결과와 제2 입력부(320)에서 데이터 신호(DATA SIGNAL)의 논리레벨을 판 별한 결과를 결합한 결과의 논리레벨이 결합노드(COMB_ND)에 실리게 되며, 이는, 제1입력부(300)을 통해 데이터 신호(DATA SIGNAL)의 윈도우에서 셋 업 시간(set up time)과 홀드 시간(hold time)이 같은 위치를 가질 수 있는 한 가운데 위치에 클록 신호(REFERENCE CLOCK)의 제1 에지가 위치하여 데이터 신호(DATA SIGNAL)의 논리레벨을 판별함과 동시에 제2 입력부(320)를 통해 데이터 신호(DATA SIGNAL)의 윈도우에서 셋 업 시간(set up time)과 홀드 시간(hold time)이 같은 위치를 가질 수 있는 한 가운데 위치에서 앞쪽으로 예정된 시간만큼 치우친 부분에 클록 신호(REFERENCE CLOCK)의 제1 에지가 위치하여 데이터 신호(DATA SIGNAL)의 논리레벨을 판별하게 되는 것과 같은 효과가 난다.
즉, 제1 입력부(300)로 입력되는 데이터 신호(DATA SIGNAL)의 윈도우 시작시점부터 제2 입력부(320)로 입력되는 데이터 신호(DATA SIGNAL)를 예정된 시간만큼 지연시킨 신호(DELAY DATA SIGNAL)의 윈도우 끝 시점까지가 출력부(340)에 구비된 신호 결합부(342)에서 보여지는 데이터 신호(DATA SIGNAL)의 전체 윈도우 길이가 된다.
전술한 본 발명의 실시예에 따른 데이터 샘플링 회로의 동작은 도 6에 도시된 그래프를 참조하면 좀 더 쉽게 이해할 수 있다.
도 4는 도시된 본 발명의 실시예에 따라 반도체 장치에서 입력되는 싱글-엔디드(single-ended) 방식의 데이터 신호를 샘플링하기 위한 회로를 상세히 도시한 회로도이다.
참고로, 도 4에 도시된 데이터 샘플링 회로의 상세회로는, 도 3에 도시된 데이터 샘플링 회로의 블록 다이어그램의 실제 적용예를 설명하기 위해 도시된 것으로 적용방법에 따라 회로가 약간씩 변경될 수 있다.
도 4를 참조하면, 본발명의 실시예에 따른 싱글-엔디드 방식의 데이터 신호를 샘플링하기 위한 회로는, 데이터 신호(DATA SIGNAL)를 입력받아 클록 신호(REFERENCE CLOCK)의 제1 에지 - 설계자의 선택에 의해 상승 에지(rising edge)가 될 수도 있고, 하강 에지(falling edge)가 될 수도 있음 - 를 기준으로 래칭(latching)하기 위한 래치부(430)와, 래치부(430)를 통해 래칭(latching)되는 데이터 신호를 예정된 시간만큼 지연시키기 위한 지연부(410)와, 클록 신호(REFERENCE CLOCK)의 제2 에지 - 제1 에지와 상반되는 에지를 의미함. 즉, 제1 에지가 상승 에지(rising edge)일 경우 하강 에지(falling edge)를 의미하고, 제1 에지가 하강 에지(falling edge)일 경우 상승 에지(rising edge)를 의미함 - 를 기준으로 래치부(430)를 통해 래칭(latching)되는 데이터 신호를 샘플링하여 출력(SAMPLING SIGNAL_1)하기 위한 제1샘플링부(400)와, 클록 신호(REFERENCE CLOCK)의 제2 에지를 기준으로 지연부(410)에서 출력되는 데이터 신호를 샘플링하여 출력(SAMPLING SIGNAL_2)하기 위한 제2샘플링부(420), 및 제1샘플링부(400) 및 제2샘플링부(420)의 출력신호를 결합하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)를 출력하기 위한 출력부(440)를 구비한다.
여기서, 래치부(430)는, 클록 신호(REFERENCE CLOCK)의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 입력되는 데이터 신호(DATA SIGNAL)의 논 리레벨에 응답하여 래칭(latching)되는 데이터 신호의 논리레벨을 변동하고, 클록 신호(REFERENCE CLOCK)의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 입력되는 데이터 신호(DATA SIGNAL)의 논리레벨과 상관없이 래칭(latching)되는 데이터 신호의 논리레벨을 고정한다.
예컨대, 래치부(430)는, 클록 신호(REFERENCE CLOCK)의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 입력되는 데이터 신호(DATA SIGNAL)의 논리레벨이 로직'하이'(High)인 경우 출력신호(SAMPLING DATA SIGNAL)의 논리레벨도 로직'하이'(High)가 되고, 데이터 신호(DATA SIGNAL)의 논리레벨이 로직'로우'(Low)인 경우 출력신호(SAMPLING DATA SIGNAL)의 논리레벨도 로직'로우'(Low)가 된다.
반대로, 래치부(430)는, 클록 신호(REFERENCE CLOCK)의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 입력되는 데이터 신호(DATA SIGNAL)의 논리레벨이 로직'하이'(High)이든 로직'로우'(Low)이든 상관없이 이전 출력신호(SAMPLING DATA SIGNAL)의 논리레벨이 로직'하이'(High)였다면 그대로 로직'하이'(High)레벨을 갖는 상태가 되고, 이전 출력신호(SAMPLING DATA SIGNAL)의 논리레벨이 로직'로우'(Low)였다면 그대로 로직'로우'(Low)레벨을 갖는 상태가 된다.
그리고, 제1샘플링부(400)는, 클록 신호(REFERENCE CLOCK)의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 구간에서 래치부(430)를 통해 래칭(latching)되어 있는 데이터 신호의 논리레벨에 응답하여 출력신호(SAMPLING SIGNAL_1)의 논리레벨을 변동하고, 클록 신호(REFERENCE CLOCK)의 제2 에지가 발생 한 시점부터 제1 에지가 발생하는 시점까지 구간에서 래치부(430)를 통해 래칭(latching)되어 있는 데이터 신호의 논리레벨과 상관없이 출력신호(SAMPLING SIGNAL_1)의 논리레벨을 변동하지 않는다.
예컨대, 제1샘플링부(400)는, 클록 신호(REFERENCE CLOCK)의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 입력되는 래치부(430)를 통해 래칭(latching)되어 있는 데이터 신호의 논리레벨이 로직'하이'(High)인 경우 출력신호(SAMPLING SIGNAL_1)의 논리레벨도 로직'하이'(High)가 되고, 래치부(430)를 통해 래칭(latching)되어 있는 데이터 신호의 논리레벨이 로직'로우'(Low)인 경우 출력신호(SAMPLING SIGNAL_1)의 논리레벨도 로직'로우'(Low)가 된다.
반대로, 제1샘플링부(400)는, 클록 신호(REFERENCE CLOCK)의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 입력되는 래치부(430)를 통해 래칭(latching)되어 있는 데이터 신호의 논리레벨이 로직'하이'(High)이든 로직'로우'(Low)이든 상관없이 이전 출력신호(SAMPLING SIGNAL_1)의 논리레벨이 로직'하이'(High)였다면 그대로 로직'하이'(High)레벨을 갖는 상태가 되고, 이전 출력신호(SAMPLING SIGNAL_1)의 논리레벨이 로직'로우'(Low)였다면 그대로 로직'로우'(Low)레벨을 갖는 상태가 된다.
그리고, 제2샘플링부(420)는, 클록 신호(REFERENCE CLOCK)의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 구간에서 지연부(410)에서 출력되는 데이터 신호의 논리레벨에 응답하여 출력신호(SAMPLING SIGNAL_2)의 논리레벨을 변동하고, 클록 신호(REFERENCE CLOCK)의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 구간에서 지연부(410)에서 출력되는 데이터 신호의 논리레벨과 상관없이 출력신호(SAMPLING SIGNAL_2)의 논리레벨을 변동하지 않는다.
예컨대, 제2샘플링부(420)는, 클록 신호(REFERENCE CLOCK)의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 입력되는 지연부(410)에서 출력되는 데이터 신호의 논리레벨이 로직'하이'(High)인 경우 출력신호(SAMPLING SIGNAL_2)의 논리레벨도 로직'하이'(High)가 되고, 지연부(410)에서 출력되는 데이터 신호의 논리레벨이 로직'로우'(Low)인 경우 출력신호(SAMPLING SIGNAL_2)의 논리레벨도 로직'로우'(Low)가 된다.
반대로, 제2샘플링부(420)는, 클록 신호(REFERENCE CLOCK)의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 입력되는 지연부(410)에서 출력되는 데이터 신호의 논리레벨이 로직'하이'(High)이든 로직'로우'(Low)이든 상관없이 이전 출력신호(SAMPLING SIGNAL_2)의 논리레벨이 로직'하이'(High)였다면 그대로 로직'하이'(High)레벨을 갖는 상태가 되고, 이전 출력신호(SAMPLING SIGNAL_2)의 논리레벨이 로직'로우'(Low)였다면 그대로 로직'로우'(Low)레벨을 갖는 상태가 된다.
그리고, 출력부(440)는, 제1샘플링부(400)의 출력신호(SAMPLING SIGNAL_1) 및 제2샘플링부(420)의 출력신호(SAMPLING SIGNAL_2)를 결합하기 위한 신호결합부(442), 및 신호결합부(442)의 출력신호를 래칭(latching)하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)로서 출력하기 위한 신호래치부(444)를 구비한다.
여기서, 신호결합부(442)는, 제1샘플링부(400)의 출력단과 제2샘플링부(420)의 출력단을 결합노드(COMB_ND)에 쇼트(short)시킨다.
또한, 신호래치부(444)는, 예정된 논리결정레벨을 기준으로 결합노드(COMB_ND)의 전압레벨에 응답하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 결정한다.
도 5는 도시된 본 발명의 실시예에 따라 반도체 장치에서 입력되는 디퍼런셜(differential) 방식의 데이터 신호를 샘플링하기 위한 회로를 상세히 도시한 회로도이다.
참고로, 도 5에 도시된 데이터 샘플링 회로의 상세회로는, 도 3에 도시된 데이터 샘플링 회로의 블록 다이어그램의 실제 적용예를 설명하기 위해 도시된 것으로 적용방법에 따라 회로가 약간씩 변경될 수 있다.
도 5를 참조하면, 본 발명의 실시예에 따라 디퍼런셜 방식의 데이터 신호(DATA SIGNAL, DATA SIGNAL#)를 샘플링하기 위한 회로는, 정 데이터 신호(DATA SIGNAL)를 입력받아 클록 신호(REFERENCE CLOCK)를 기준으로 샘플링하여 출력(IN_SIG_1)하기 위한 제1입력부(510)와, 부 데이터 신호(DATA SIGNAL#)를 입력받아 클록 신호(REFERENCE CLOCK)를 기준으로 샘플링하여 출력(IN_SIG_2)하기 위한 제2입력부(520)와, 정 데이터 신호(DATA SIGNAL)의 위상을 반전하여 예정된 시간만큼 지연한 신호를 입력받아 클록 신호(REFERENCE CLOCK)를 기준으로 샘플링하여 출력(IN_SIG_3)하기 위한 제3입력부(530)와, 부 데이터 신호(DATA SIGNAL#)의 위상을 반전하여 예정된 시간만큼 지연한 신호를 입력받아 클록 신호(REFERENCE CLOCK)를 기준으로 샘플링하여 출력(IN_SIG_4)하기 위한 제4입력부(540), 및 제1입력부(510) 및 제4입력부(540)의 출력신호를 결합한 신호 및 제2입력부(520) 및 제3입력부(530)의 출력신호를 결합한 신호에 응답하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)를 출력하기 위한 출력부(560)를 구비한다.
여기서, 제1입력부(510)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 정 데이터 신호(DATA SIGNAL)의 논리레벨에 응답하여 출력신호(IN_SIG_1)의 전압레벨을 변동한다.
예컨대, 제1입력부(510)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'하이'(High)레벨을 갖는 정 데이터 신호(DATA SIGNAL)에 응답하여 출력신호(IN_SIG_1)의 전압레벨을 감소시키고, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'로우'(Low)레벨을 갖는 정 데이터 신호(DATA SIGNAL)에 응답하여 출력신호(IN_SIG_1)의 전압레벨을 증가시킨다.
반대로, 제1입력부(510)는, 클록 신호(REFERENCE CLOCK)가 로직'로우'(Low)로 비활성화되는 구간에서는 정 데이터 신호(DATA SIGNAL)가 로직'하이'(High)레벨을 갖던 로직'로우'(Low)레벨을 갖던 상관없이 출력신호(IN_SIG_1)의 전압레벨을 변동하지 않는다.
그리고, 제2입력부(520)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 부 데이터 신호(DATA SIGNAL#)의 논리레벨에 응답하여 출력신호(IN_SIG_2)의 전압레벨을 변동한다.
예컨대, 제2입력부(520)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High) 로 활성화되는 구간에서 로직'하이'(High)레벨을 갖는 부 데이터 신호(DATA SIGNAL#)에 응답하여 출력신호(IN_SIG_2)의 전압레벨을 감소시키고, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'로우'(Low)레벨을 갖는 부 데이터 신호(DATA SIGNAL#)에 응답하여 출력신호(IN_SIG_2)의 전압레벨을 증가시킨다.
반대로, 제2입력부(520)는, 클록 신호(REFERENCE CLOCK)가 로직'로우'(Low)로 비활성화되는 구간에서는 부 데이터 신호(DATA SIGNAL#)가 로직'하이'(High)레벨을 갖던 로직'로우'(Low)레벨을 갖던 상관없이 출력신호(IN_SIG_2)의 전압레벨을 변동하지 않는다.
그리고, 제3입력부(530)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 정 데이터 신호(DATA SIGNAL)의 위상을 반전하여 예정된 시간만큼 지연한 신호의 논리레벨에 응답하여 출력신호(IN_SIG_3)의 전압레벨을 변동한다.
예컨대, 제3입력부(530)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'하이'(High)레벨을 갖는 정 데이터 신호(DATA SIGNAL)의 위상을 반전하여 예정된 시간만큼 지연한 신호에 응답하여 출력신호(IN_SIG_3)의 전압레벨을 감소시키고, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'로우'(Low)레벨을 갖는 정 데이터 신호(DATA SIGNAL)의 위상을 반전하여 예정된 시간만큼 지연한 신호에 응답하여 출력신호(IN_SIG_3)의 전압레벨을 증가시킨다.
반대로, 제3입력부(530)는, 클록 신호(REFERENCE CLOCK)가 로직'로우'(Low)로 비활성화되는 구간에서는 정 데이터 신호(DATA SIGNAL)의 위상을 반전하여 예정된 시간만큼 지연한 신호가 로직'하이'(High)레벨을 갖던 로직'로우'(Low)레벨을 갖던 상관없이 출력신호(IN_SIG_3)의 전압레벨을 변동하지 않는다.
참고로, 정 데이터 신호(DATA SIGNAL)의 위상을 반전하여 예정된 시간만큼 지연한 신호는, 정 데이터 신호(DATA SIGNAL)가 인버터(INV1)를 통과하면서 생성될 수 있다.
그리고, 제4입력부(540)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 부 데이터 신호(DATA SIGNAL#)의 위상을 반전하여 예정된 시간만큼 지연한 신호의 논리레벨에 응답하여 출력신호(IN_SIG_4)의 전압레벨을 변동한다.
예컨대, 제4입력부(540)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'하이'(High)레벨을 갖는 부 데이터 신호(DATA SIGNAL#)의 위상을 반전하여 예정된 시간만큼 지연한 신호에 응답하여 출력신호(IN_SIG_4)의 전압레벨을 감소시키고, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 로직'로우'(Low)레벨을 갖는 부 데이터 신호(DATA SIGNAL#)의 위상을 반전하여 예정된 시간만큼 지연한 신호에 응답하여 출력신호(IN_SIG_4)의 전압레벨을 증가시킨다.
반대로, 제4입력부(540)는, 클록 신호(REFERENCE CLOCK)가 로직'로우'(Low)로 비활성화되는 구간에서는 부 데이터 신호(DATA SIGNAL#)의 위상을 반전하여 예 정된 시간만큼 지연한 신호가 로직'하이'(High)레벨을 갖던 로직'로우'(Low)레벨을 갖던 상관없이 출력신호(IN_SIG_2)의 전압레벨을 변동하지 않는다.
참고로, 부 데이터 신호(DATA SIGNAL#)의 위상을 반전하여 예정된 시간만큼 지연한 신호는, 부 데이터 신호(DATA SIGNAL#)가 인버터(INV2)를 통과하면서 생성될 수 있다.
그리고, 출력부(560)는, 제1입력부(510)의 출력신호(IN_SIG_1) 및 제4입력부(540)의 출력신호(IN_SIG_4)를 결합하여 제1결합신호(COMB_SIG_1)를 출력하기 위한 제1신호결합부(562)와, 제2입력부의 출력신호(IN_SIG_2) 및 제3입력부의 출력신호(IN_SIG_3)를 결합하야 제2결합신호(COMB_SIG_2)를 출력하기 위한 제2신호결합부(564), 및 클록 신호(REFERENCE CLOCK)에 응답하여 제1신호결합부(562)에서 출력되는 제1결합신호(COMB_SIG_1)와 제2신호결합부(564)에서 출력되는 제2결합신호(COMB_SIG_2) 사이의 전압레벨 차이를 감지증폭하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 결정하기 위한 감지증폭부(566)를 구비한다. 또한, 출력부(560)는, 감지증폭부(566)의 출력단에 접속되어 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 래칭(latching)하기 위한 신호래치부(568)를 더 구비한다.
여기서, 제1신호결합부(562)는, 제1입력부(510)의 출력단과 제4입력부(540)의 출력단을 제1결합노드(COMB_ND_1)에 쇼트(short)시킨다.
마찬가지로, 제2신호결합부(564)는, 제2입력부(520)의 출력단과 제3입력부(530)의 출력단을 제2결합노드(COMB_ND_2)에 쇼트(short)시킨다.
그리고, 감지증폭부(566)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 제1결합노드(COMB_ND_1)와 제2결합노드(COMB_ND_2)의 전압레벨 차이에 응답하여 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 변동시키고, 클록 신호(REFERENCE CLOCK)가 로직'로우'(Low)로 비활성화되는 구간에서 제1결합노드(COMB_ND_1) 및 제2결합노드(COMB_ND_2)를 예정된 전압레벨로 고정시킴으로써 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 변동시키지 않는다.
예컨대, 감지증폭부(566)는, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 제1결합노드(COMB_ND_1)보다 제2결합노드(COMB_ND_2)가 더 높은 전압레벨을 갖는 경우 샘플링 데이터 신호의 논리레벨을 로직'하이'(High)로 변동시키고, 클록 신호(REFERENCE CLOCK)가 로직'하이'(High)로 활성화되는 구간에서 제1결합노드(COMB_ND_1)가 제2결합노드(COMB_ND_2)보다 더 높은 전압레벨을 갖는 경우 샘플링 데이터 신호(SAMPLING DATA SIGNAL)의 논리레벨을 로직'로우'(Low)로 변동시킨다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 디지털 신호와 디지털 신호를 예정된 시간만큼 지연된 신호를 결합함으로써, 디지털 신호의 펄스폭(pulse width)을 확장(extension)시킨 후 샘플링 동작이 수행되도록 함으로써, 홀드 시간의 마진을 증가시킬 수 있다. 즉, 상대적으로 높은 주파수를 갖는 디지털 신호가 입력되는 경우에도 안정적으로 샘플링 동작이 수행될 수 있도록 한다.
이로 인해, 샘플링 동작을 통해 디지털 신호의 논리레벨을 검출한 결과의 정확도를 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 디지털 신호의 샘플링 동작을 설명하기 위해 도시한 그래프.
도 2는 반도체 장치에서 입력되는 디지털 신호의 펄스폭을 확장하는 일반적인 방법을 설명하기 위해 도시한 도면.
도 3은 본 발명의 실시예에 따라 반도체 장치에서 입력되는 데이터 신호를 샘플링하기 위한 회로를 도시한 블록 다이어그램.
도 4는 도시된 본 발명의 실시예에 따라 반도체 장치에서 입력되는 싱글-엔디드(single-ended) 방식의 데이터 신호를 샘플링하기 위한 회로를 상세히 도시한 회로도.
도 5는 도시된 본 발명의 실시예에 따라 반도체 장치에서 입력되는 디퍼런셜(differential) 방식의 데이터 신호를 샘플링하기 위한 회로를 상세히 도시한 회로도.
도 6은 본 발명의 실시예에 따른 데이터 샘플링 회로의 동작을 설명하기 위해 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명
300 : 제1 입력부 320 : 제2입력부
310 : 지연부 340 : 출력부
400 : 제1샘플링부 420 : 제2샘플링부
430 : 래치부 410 : 지연부
440 : 출력부 510 : 제1입력부
520 : 제2입력부 530 : 제3입력부
540 : 제4입력부 560 : 출력부

Claims (19)

  1. 데이터 신호를 입력받아 클록 신호를 기준으로 샘플링하기 위한 제1입력부;
    상기 데이터 신호를 예정된 시간만큼 지연시킨 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제2입력부;
    상기 제1입력부 및 제2입력부의 출력신호를 결합하여 샘플링 데이터 신호를 출력하기 위한 출력부
    를 구비하는 반도체 장치의 데이터 샘플링 회로.
  2. 제1항에 있어서,
    상기 제1입력부는,
    상기 클록 신호의 제1 에지에서 검출되는 상기 데이터 신호의 논리레벨에 응답하여 출력신호의 논리레벨을 변동하고,
    상기 클록 신호의 제2 에지에서 검출되는 상기 데이터 신호의 논리레벨과 상관없이 출력신호의 논리레벨을 변동하지 않는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  3. 제2항에 있어서,
    상기 제2입력부는,
    상기 클록 신호의 제1 에지에서 상기 데이터 신호를 예정된 시간만큼 지연시킨 신호의 논리레벨을 검출하고 검출된 논리레벨에 응답하여 출력신호의 논리레벨을 변동하고,
    상기 클록 신호의 제2 에지에서는 상기 데이터 신호를 예정된 시간만큼 지연시킨 신호의 논리레벨과 상관없이 출력신호의 논리레벨을 변동하지 않는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  4. 제1항에 있어서,
    상기 출력부는,
    상기 제1입력부 및 제2입력부의 출력신호를 결합노드로 동시에 입력받고, 이를 래칭(latching)하여 상기 샘플링 데이터 신호로서 출력하는 것을 특징으로 하는 반도체 장치의 데이터 셈플링 회로.
  5. 제4항에 있어서,
    상기 출력부는,
    상기 제1입력부 및 제2입력부의 출력신호를 상기 결합노드에 쇼트(short)시키기 위한 신호결합부; 및
    상기 결합노드에 실린 신호의 논리레벨을 래칭(latching)하여 상기 샘플링 데이터 신호로서 출력하기 위한 신호래치부를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  6. 데이터 신호를 입력받아 클록 신호의 제1 에지를 기준으로 래칭(latching)하기 위한 래치부;
    상기 래치부를 통해 래칭(latching)되는 데이터 신호를 예정된 시간만큼 지연시키기 위한 지연부;
    상기 클록 신호의 제2 에지를 기준으로 상기 래치부를 통해 래칭(latching)되는 데이터 신호를 샘플링하기 위한 제1샘플링부;
    상기 클록 신호의 제2 에지를 기준으로 상기 지연부에서 출력되는 데이터 신호를 샘플링하기 위한 제2샘플링부; 및
    상기 제1샘플링부 및 제2샘플링부의 출력신호를 결합하여 샘플링 데이터 신호를 출력하기 위한 출력부
    를 구비하는 반도체 장치의 데이터 샘플링 회로.
  7. 제6항에 있어서,
    상기 래치부는,
    상기 클록 신호의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 입력되는 상기 데이터 신호의 논리레벨에 응답하여 래칭(latching)되는 데이터 신호의 논리레벨을 변동하고,
    상기 클록 신호의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 입력되는 상기 데이터 신호의 논리레벨과 상관없이 래칭(latching)되는 데이터 신호의 논리레벨을 고정하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  8. 제7항에 있어서,
    상기 제1샘플링부는,
    상기 클록 신호의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 구간에서 상기 래치부를 통해 래칭(latching)되어 있는 데이터 신호를 상기 출력부로 전송하고,
    상기 클록 신호의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 구간에서 상기 래치부를 통해 래칭(latching)되어 있는 데이터 신호를 상기 출력부로 전송하지 않는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  9. 제8항에 있어서,
    상기 제2샘플링부는,
    상기 클록 신호의 제1 에지가 발생한 시점부터 제2 에지가 발생하는 시점까지 구간에서 상기 지연부에서 출력되는 데이터 신호를 상기 출력부로 전송하고,
    상기 클록 신호의 제2 에지가 발생한 시점부터 제1 에지가 발생하는 시점까지 구간에서 상기 지연부에서 출력되는 데이터 신호를 상기 출력부로 전송하지 않는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  10. 제6항에 있어서,
    상기 출력부는,
    상기 제1샘플링부 및 제2샘플링부의 출력신호를 결합노드로 동시에 입력받고, 이를 래칭(latching)하여 상기 샘플링 데이터 신호로서 출력하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  11. 제10항에 있어서,
    상기 출력부는,
    상기 제1샘플링부 및 제2샘플링부의 출력신호를 상기 결합노드에 쇼트(short) 시키기 위한 신호결합부; 및
    상기 결합노드에 실린 신호의 논리레벨을 래칭(latching)하여 상기 샘플링 데이터 신호로서 출력하기 위한 신호래치부를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  12. 정 데이터 신호를 입력받아 클록 신호를 기준으로 샘플링하기 위한 제1입력부;
    부 데이터 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제2입력부;
    상기 정 데이터 신호의 위상을 반전하여 예정된 시간만큼 지연한 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제3입력부;
    상기 부 데이터 신호의 위상을 반전하여 예정된 시간만큼 지연한 신호를 입력받아 상기 클록 신호를 기준으로 샘플링하기 위한 제4입력부;
    상기 제1입력부 및 제4입력부의 출력신호를 결합한 신호 및 상기 제2입력부 및 제3입력부의 출력신호를 결합한 신호에 응답하여 샘플링 데이터 신호를 출력하기 위한 출력부
    를 구비하는 반도체 장치의 데이터 샘플링 회로.
  13. 제12항에 있어서,
    상기 제1입력부는,
    상기 클록 신호의 활성화구간에서 상기 정 데이터 신호의 논리레벨에 응답하여 출력신호의 전압레벨을 변동하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  14. 제13항에 있어서,
    상기 제2입력부는,
    상기 클록 신호의 활성화구간에서 상기 부 데이터 신호의 논리레벨에 응답하여 출력신호의 전압레벨을 변동하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  15. 제14항에 있어서,
    상기 제3입력부는,
    상기 클록 신호의 활성화구간에서 상기 정 데이터 신호의 위상을 반전하여 예정된 시간만큼 지연한 신호의 논리레벨에 응답하여 출력신호의 전압레벨을 변동하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  16. 제15항에 있어서,
    상기 제4입력부는,
    상기 클록 신호의 활성화구간에서 상기 부 데이터 신호의 위상을 반전하여 예정된 시간만큼 지연한 신호의 논리레벨에 응답하여 출력신호의 전압레벨을 변동하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  17. 제16항에 있어서,
    상기 출력부는,
    상기 제1입력부 및 제4입력부의 출력신호를 결합하기 위한 제1신호결합부;
    상기 제2입력부 및 제3입력부의 출력신호를 결합하기 위한 제2신호결합부;
    상기 클록 신호에 응답하여 상기 제1신호결합부의 출력신호와 상기 제2신호결합부의 출력신호 사이의 전압레벨 차이를 감지증폭하여 상기 샘플링 데이터 신호의 논리레벨을 결정하기 위한 감지증폭부를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  18. 제17항에 있어서,
    상기 출력부는,
    상기 감지증폭부의 출력단에 접속되어 상기 샘플링 데이터 신호의 논리레벨을 래칭(latching)하기 위한 신호래치부를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
  19. 제17항에 있어서,
    상기 감지증폭부는,
    상기 클록 신호의 활성화구간에서 상기 제1신호결합부의 출력신호와 상기 제2신호결합부의 출력신호 사이의 전압레벨 차이에 응답하여 상기 샘플링 데이터 신호의 논리레벨을 변동시키고,
    상기 클록 신호의 비활성화구간에서 상기 제1신호결합부의 출력신호 및 상기 제2신호결합부의 출력신호를 예정된 전압레벨로 고정시킴으로써 상기 샘플링 데이터 신호의 논리레벨을 변동시키지 않는 것을 특징으로 하는 반도체 장치의 데이터 샘플링 회로.
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