JP4021693B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して入力信号を受信する受信回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、システムを構成する半導体集積回路は、クロック信号に同期して動作する。通常、この種のシステムでは、システム設計を容易にするため、一つのクロック信号が、システムクロックとして用いられる。そして、システム中の半導体集積回路は、複数ビットの入力信号をクロック信号に同期して受信する。
半導体集積回路への入力信号の供給タイミングは、クロック信号に対するセットアップ時間およびホールド時間で規定される。セットアップ時間は、クロック信号の取り込みエッジより前に必要な信号の確定時間であり、ホールド時間は、クロック信号の取り込みエッジより後に必要な信号の保持時間である。
【０００３】
【発明が解決しようとする課題】
ところで、半導体集積回路内では、複数ビットからなるデータ信号、アドレス信号等（以下、バス信号と称す）の伝達タイミングが相互にずれないように、配線長が揃えられることが多い。また、半導体集積回路を搭載するシステムにおいても、システムバス線の配線長を揃えるなどして、バス信号のタイミングが相互にずれることが防止されている。
しかしながら、半導体集積回路の内部回路の動作タイミングは、温度変化および電源電圧の変化により変わる。このため、信号線の配線長を揃えているにもかかわらず、温度変化および電源電圧の変化により、半導体集積回路内を伝達されるバス信号のタイミングは、相互にずれてしまう。
【０００４】
バス信号を含む入力信号のセットアップ時間およびホールド時間は、上述した温度変化および電源電圧の変化による信号のタイミングの変動を考慮して決めなくてはならない。この種のタイミングの変動は、クロック周期に依存しないため、クロック信号の周波数が高くなるほど相対的に大きくなる。したがって、セットアップ時間およびホールド時間は、クロック信号の周波数が高いほど、相対的に長くなる。このため、クロック信号の周波数の高いシステムでは、クロック信号の周波数は、セットアップ時間およびホールド時間に制約されてしまう場合がある。換言すれば、バス信号の伝送レートが、セットアップ時間およびホールド時間に制約されて高くできない場合がある。
【０００５】
本発明の目的は、クロック信号に同期して複数ビットの信号を受信する半導体集積回路において、信号を確実に受信することにある。
本発明の別の目的は、半導体集積回路により構成されるシステムの伝送レートを高くすることにある。
【０００６】
【課題を解決するための手段】
本発明の半導体集積回路では、第１受信回路は、可変遅延回路、判定回路および遅延調整回路を有している。可変遅延回路は、第１入力信号を遅延調整信号に応じて遅延させ、第１遅延信号として出力する。判定回路は、第１遅延信号とクロック信号との位相差に応じて、可変遅延回路の遅延時間を増加させるための増加信号または可変遅延回路の遅延時間を減少させるための減少信号を出力する。遅延調整回路は、可変遅延回路を調整する遅延調整信号を、増加信号または減少信号に応じて生成する。
【０００７】
例えば、半導体集積回路の温度が上昇し、集積回路内での第１入力信号の位相がクロック信号に対して遅い側にずれた場合、判定回路は、減少信号を出力する。遅延調整回路は、可変遅延回路の遅延時間を短くするための遅延調整信号を生成する。したがって、温度変化、電圧変化等により第１入力信号とクロック信号のタイミングがずれた場合にも、第１受信回路は、第１入力信号をクロック信号に同期して確実に受信できる。
【０００８】
第１入力信号の受信タイミングを第１受信回路内で自動で調整できるため、クロック信号に対する第１入力信号の確定期間（セットアップ時間およびホールド時間）を最小限にできる。この結果、クロック信号の周波数が、確定時間に制約されることを防止でき、第１入力信号の伝送レートを向上できる。
また、一般に、入力信号は、クロック信号ほど頻繁にレベルが変化しない。このため、第１入力信号を受ける可変遅延回路の内部動作の頻度は、クロック信号を受ける可変遅延回路の動作頻度より低くなる。この結果、可変遅延回路の消費電力を小さくできる。
【０００９】
本発明の半導体集積回路では、判定回路は、遅延回路、レベル検出回路および遅延時間制御回路を有している。遅延回路は、第１遅延信号（または第１入力信号）を所定時間遅延させた基準遅延信号、基準遅延信号より位相の早い前遅延信号、および基準遅延信号より位相の遅い後遅延信号を生成する。レベル検出回路は、クロック信号（または遅延クロック信号）に同期して、基準遅延信号と前遅延信号の論理レベルの一致、不一致、および基準遅延信号と後遅延信号の論理レベルの一致、不一致を検出する。このため、第１入力信号のタイミングがクロック信号に対してずれた場合、前遅延信号または後遅延信号と、基準遅延信号の論理レベルが不一致になる。
【００１０】
遅延時間制御回路は、基準遅延信号と前遅延信号の論理レベルが不一致のときに、増加信号を出力し、基準遅延信号と後遅延信号の論理レベルが不一致のときに、減少信号を出力する。そして、第１入力信号の遅延時間が調整され、第１受信回路が、誤ったレベルの第１入力信号を受信することが防止される。
このように、クロック信号に同期して、タイミングの異なる３つの信号（前遅延信号、基準遅延信号、後遅延信号）を比較することで、第１入力信号のタイミングのずれを容易に検出し、正しいタイミングに戻すことができる。
【００１１】
本発明の半導体集積回路では、遅延時間制御回路は、禁止回路を有している。禁止回路は、基準遅延信号と前遅延信号の論理レベル、および基準遅延信号と後遅延信号の論理レベルがともに不一致のときに、増加信号および減少信号の出力を禁止する。第１入力信号のクロック信号に対する確定期間（タイミング仕様）が短い場合、第１入力信号のタイミングが正しいときにも、前遅延信号または後遅延信号のレベルと基準遅延信号のレベルが不一致になる可能性がある。このような場合に、第１入力信号のタイミングが誤って調整されることを防止できる。
【００１２】
本発明の半導体集積回路では、判定回路は、遅延回路、レベル検出回路および遅延時間制御回路を有している。遅延回路は、第１遅延信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い複数の前遅延信号、および該基準遅延信号より位相の遅い複数の後遅延信号を生成する。レベル検出回路は、クロック信号に同期して、基準遅延信号と前遅延信号の論理レベルの一致、不一致をそれぞれ検出するとともに、基準遅延信号と後遅延信号の論理レベルの一致、不一致をそれぞれ検出する。
【００１３】
遅延時間制御回路は、基準遅延信号の論理レベルと前遅延信号のいずれかの論理レベルとが不一致のときに増加信号を出力し、基準遅延信号の論理レベルと後遅延信号のいずれかの論理レベルとが不一致のときに減少信号を出力する。そして、第１入力信号の遅延時間が調整され、第１受信回路が、誤ったレベルの第１入力信号を受信することが防止される。
【００１４】
クロック信号に同期して、タイミングの異なる複数の信号（複数の前遅延信号、基準遅延信号、複数の後遅延信号）を比較することで、第１入力信号のタイミングのずれが小さい場合にも容易に検出できる。あるいは、第１入力信号のタイミングのずれを検出できる範囲を大きくできる。
本発明の半導体集積回路では、第１受信回路は、遅延調整回路が生成する遅延調整信号を、複数クロックサイクル毎に可変遅延回路に出力するマスク回路を有している。可変遅延回路の遅延時間の調整頻度が下がるため、クロック信号のジッタ等の影響を受けることが防止される。
【００１５】
本発明の半導体集積回路では、第２受信回路は、可変遅延回路および第２ラッチ回路を有している。可変遅延回路は、第２入力信号を第１受信回路の遅延調整回路が生成する遅延調整信号に応じて遅延させ、第２遅延入力信号として出力する。第２ラッチ回路は、第２遅延入力信号を、クロック信号に同期してラッチし、ラッチした信号を内部回路に出力する。すなわち、第２受信回路は、第１受信回路の判定回路および遅延調整回路を利用し、第２入力信号をクロック信号に同期して受信する。このため、第２受信回路の回路規模を小さくでき、半導体集積回路のチップサイズを小さくできる。
【００１６】
本発明の半導体集積回路では、第１受信回路は、可変遅延回路、判定回路および遅延調整回路を有している。可変遅延回路は、クロック信号を遅延調整信号に応じて遅延させ、遅延クロック信号として出力する。判定回路は、遅延クロック信号と第１入力信号との位相差に応じて、可変遅延回路の遅延時間を増加させるための増加信号または可変遅延回路の遅延時間を減少させるための減少信号を出力する。遅延調整回路は、可変遅延回路を調整する遅延調整信号を、増加信号または減少信号に応じて生成する。
【００１７】
例えば、半導体集積回路の温度が上昇し、集積回路内でのクロック信号の位相が第１入力信号に対して遅い側にずれた場合、判定回路は、減少信号を出力する。遅延調整回路は、可変遅延回路の遅延時間を短くするための遅延調整信号を生成する。したがって、温度変化、電圧変化等により第１入力信号とクロック信号のタイミングがずれた場合にも、第１受信回路は、第１入力信号をクロック信号に同期して確実に受信できる。
【００１８】
第１入力信号の受信タイミングを第１受信回路内で自動で調整できるため、クロック信号に対する第１入力信号の確定期間（セットアップ時間およびホールド時間）を最小限にできる。この結果、クロック信号の周波数が、確定時間に制約されることを防止でき、第１入力信号の伝送レートを向上できる。
本発明の半導体集積回路では、第２受信回路は、第２ラッチ回路を有している。第２ラッチ回路は、第２入力信号を第１受信回路の可変遅延回路が生成する遅延クロック信号に同期してラッチし、ラッチした信号を内部回路に出力する。すなわち、第２受信回路は、第１受信回路の判定回路、遅延調整回路および可変遅延回路を利用し、第２入力信号をクロック信号に同期して受信する。このため、第２受信回路の回路規模を小さくでき、半導体集積回路のチップサイズを小さくできる。
【００１９】
本発明の半導体集積回路では、受信回路は、第１可変遅延回路、第２可変遅延回路、判定回路、第１遅延調整回路および第２遅延調整回路を有している。
第１可変遅延回路は、入力信号を第１遅延調整信号に応じて遅延させる。第２可変遅延回路は、第１可変遅延回路により遅延された入力信号を、第２遅延調整信号に応じて遅延させ第１遅延信号として出力する。すなわち、第１および第２可変遅延回路は、直列に接続されている。
【００２０】
判定回路は、第１遅延信号とクロック信号との位相差に応じて、第１可変遅延回路の遅延時間を増加させるため第１増加信号または第１可変遅延回路の遅延時間を減少させるため第１減少信号を出力する。また、判定回路は、第１遅延信号とクロック信号との位相差に応じて、第２可変遅延回路の遅延時間を増加させるため第２増加信号または第２可変遅延回路の遅延時間を減少させるため第２減少信号を出力する。
【００２１】
例えば、判定回路は、入力信号のタイミングがクロック信号に対して少しずれたとき、第１増加信号および第２増加信号のいずれか、または第１減少信号および第２減少信号のいずれかを出力する。判定回路は、入力信号のタイミングがクロック信号に対して大きくずれたとき、第１および第２増加信号、または第１および第２減少信号を出力する。
【００２２】
第１遅延調整回路は、第１可変遅延回路を調整する第１遅延調整信号を、第１増加信号または第１減少信号に応じて生成する。第２遅延調整回路は、第２可変遅延回路を調整する第２遅延調整信号を、第２増加信号または第２減少信号に応じて生成する。
このように、入力信号のずれ量に応じて第１および第２可変遅延回路の少なくともいずれかの遅延時間を調整することで、入力信号のタイミングを、ずれ量の大小にかかわりなく、短期間で補正することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。
DRAMは、外部端子を介して供給されるクロック信号CLK、アドレス信号AD0-ADn（第１入力信号）およびデータ信号DQ0-DQn（第１入力信号）を受信する入力バッファ１０およびアドレス信号AD0-ADnおよびデータ信号DQ0-DQnにそれぞれ対応する受信回路１２（第１受信回路）を有している。特に図示していないが、DRAMは、ロウアドレスストローブ信号、コラムアドレスストローブ信号、ライトイネーブル信号等のコマンド信号を受信する外部端子も有している。受信回路１２は、これ等コマンド信号に対しても形成されている。
【００２４】
入力バッファ１０は、例えばカレントミラー回路を有しており、外部端子を介して供給される信号の電圧レベルをCMOSレベルに変換し、内部クロック信号ICLK、内部アドレス信号IAD0-IADnおよび内部データ信号IDQ0-IDQnとして出力する。
受信回路１２は、可変遅延回路１４、判定回路１６および遅延調整回路１８を有している。受信回路１２は、全て同じ回路であるため、以下の説明では、アドレス信号AD0に対応する受信回路１２について説明する。
【００２５】
受信回路１２の可変遅延回路１４は、遅延調整信号Q0-Q7に応じて内部アドレス信号IAD0の位相を調整し、遅延アドレス信号DAD0（第１遅延信号）として出力する。
判定回路１６は、内部クロック信号ICLKの位相と遅延アドレス信号DAD0の位相とを比較し、可変遅延回路１４の遅延時間を減少させるか増加させるかを判定し、判定結果に応じて減少信号SDDZまたは増加信号SDIZを出力する。また、判定回路１６は、内部アドレス信号IAD0を内部クロック信号ICLKに同期してラッチし、ラッチアドレス信号LAD0として内部回路に出力する。
【００２６】
遅延調整回路１８は、減少信号SDDZまたは増加信号SDIZに応じて遅延調整信号Q0-Q7の論理レベルを変更する。
図２は、図１に示した可変遅延回路１４の詳細を示している。
可変遅延回路１４は、縦続接続され、遅延調整信号Q0-Q7に応じてそれぞれ動作する８個の遅延回路１４ａを有している。初段の遅延回路１４ａは、内部アドレス信号IAD0を受け、最終段の遅延回路１４ａは、遅延アドレス信号DAD0を出力する。
【００２７】
各遅延回路１４ａは、縦続接続された第１遅延段１５ａおよび第２遅延段１５ｂと、第１遅延段１５ａの出力または第２遅延段１５ｂの出力を次段に接続するセレクタ１５ｃとを有している。第１および第２遅延段１５ａ、１５ｂは、２つのインバータを直列に接続してそれぞれ形成されている。セレクタ１５ｃは、遅延調整信号Q（Q0-Q7のいずれか）およびその反転信号を受ける一対のCMOS伝達ゲートを有している。
【００２８】
遅延回路１４ａは、低レベルの遅延調整信号Qを受けたときに、第１遅延段１５ａの出力を次段に接続し、高レベルの遅延調整信号Qを受けたときに、第２遅延段１５ｂの出力を次段に接続する。すなわち、可変遅延回路１４の遅延時間は、低レベルの遅延調整信号Qの数が多いほど短く、高レベルの遅延調整信号Qの数が多いほど長くなる。
【００２９】
図３は、図１に示した判定回路１６の詳細を示している。
判定回路１６は、遅延段１６ａ、１６ｂ、ラッチ回路１６ｃ、１６ｄ、１６ｅ、排他的論理和回路１６ｆ、１６ｇ、比較回路１６ｈ、ラッチ回路１６ｉ、１６ｊ、１６ｋ、およびNORゲート１６ｍ、１６ｎを有している。
遅延段１６ａ、１６ｂは、それぞれ２つのインバータを直列に接続して構成されている。遅延段１６ａ、１６ｂの遅延時間は同じ値に設定されている。遅延段１６ａは、ノードND1に伝達される遅延アドレス信号DAD0を遅延させ、基準遅延信号としてノードND2に出力する。遅延段１６ｂは、基準遅延信号を遅延させ、後遅延信号としてノードND3に出力する。ノードND1に伝達される遅延アドレス信号DAD0は、前遅延信号としてラッチ回路１６ｃに出力される。すなわち、遅延段１６ａ、１６ｂは、遅延アドレス信号DAD0を所定時間遅延させた基準遅延信号、基準遅延信号より位相の早い前遅延信号（遅延アドレス信号DAD0）、基準遅延信号より位相の遅い後遅延信号を生成する遅延回路として動作する。
【００３０】
ラッチ回路１６ｃは、直列に接続された２つのCMOS伝達ゲートと、CMOS伝達ゲートの接続ノードを、出力側のCMOS伝達ゲートを介して帰還させる直列に接続された２つのインバータを有している。入力側のCMOS伝達ゲートは、内部クロック信号ICLKが低レベルのときにオンし、出力側のCMOS伝達ゲートは、内部クロック信号ICLKが高レベルのときにオンする。ラッチ回路１６ｃは、ラッチした信号を相補の信号として出力する。
【００３１】
ラッチ回路１６ｃは、内部クロック信号ICLKが低レベルの期間、ノードND1のレベルをノードND4に出力する。ラッチ回路１６ｃは、内部クロック信号ICLKの立ち上がりエッジに同期してノードND1のレベルをラッチし、ノードND4に出力する。
ラッチ回路１６ｄ、１６ｅは、ラッチ回路１６ｃと同じ回路である。ラッチ回路１６ｄは、内部クロック信号ICLKの立ち上がりエッジに同期してノードND2のレベルをラッチし、ノードND5に出力する。ラッチ回路１６ｅは、内部クロック信号ICLKの立ち上がりエッジに同期してノードND3のレベルをラッチし、ノードND6に出力する。
【００３２】
排他的論理和回路１６ｆ、１６ｇは、２つのCMOS伝達ゲートにより構成されている。排他的論理和回路１６ｆは、ノードND4の論理レベルと、ノードND5の論理レベルとが同じときノードND7に低レベルを出力し、両者が異なるときノードND7に高レベルを出力する。排他的論理和回路１６ｇは、ノードND6の論理レベルと、ノードND5の論理レベルとが同じときノードND8に低レベルを出力し、両者が異なるときノードND8に高レベルを出力する。
【００３３】
ラッチ回路１６ｃ、１６ｄ、１６ｅおよび排他的論理和回路１６ｆ、１６ｇは、内部クロック信号ICLKに同期して、ノードND2の基準遅延信号とノードND1の前遅延信号（遅延アドレス信号DAD0）の論理レベルの一致、不一致、およびノードND2の基準遅延信号とノードND3の後遅延信号の論理レベルの一致、不一致を検出するレベル検出回路として動作する。
【００３４】
比較回路１６ｈは、ノードND7の反転レベルとノードND8のレベルを受けるNANDゲートと、ノードND8の反転レベルとノードND7のレベルを受けるNANDゲートとを有している。比較回路１６ｈは、ノードND7、ND8のレベルが同じとき、ノードND9、ND10に高レベルを出力し、ノードND7、ND8のレベルが互いに相違するとき、ノードND7、ND8のレベルをノードND9、ND10にそれぞれ伝達する。
【００３５】
ラッチ回路１６ｉ、１６ｊ、１６ｋは、ラッチ回路１６ｃと同じ回路である。ラッチ回路１６ｉは、内部クロック信号ICLKの立ち下がりエッジに同期してノードND9のレベルをラッチし、ノードND11に出力する。ラッチ回路１６ｊは、内部クロック信号ICLKの立ち下がりエッジに同期してノードND10のレベルをラッチし、ノードND12に出力する。
【００３６】
ラッチ回路１６ｋ（第１ラッチ回路）は、内部クロック信号ICLKの立ち下がりエッジに同期してノードND5の基準遅延信号の論理レベルをラッチし、ラッチした信号をラッチアドレス信号LAD0として出力する。
NORゲート１６ｍは、内部クロック信号ICLKの低レベル時にノードND11の反転レベルを減少信号SDDZとして出力する。NORゲート１６ｎは、内部クロック信号ICLKの低レベル時にノードND12の反転レベルを増加信号SDIZとして出力する。
【００３７】
比較回路１６ｈ、ラッチ回路１６ｉ、１６ｊ、１６ｋおよびNORゲート１６ｍ、１６ｎは、後述するように、ノードND2の基準遅延信号とノードND1の前遅延信号の論理レベルが不一致のときに、増加信号SDIZを出力し、ノードND2の基準遅延信号とノードND3の後遅延信号の論理レベルが不一致のときに、減少信号SDDZを出力する遅延時間制御回路として動作する。また、比較回路１６ｈは、基準遅延信号と前遅延信号の論理レベルおよび基準遅延信号と後遅延信号の論理レベルがともに不一致のときに、増加信号SDIZおよび減少信号SDDZの出力を禁止する禁止回路としても動作する。
【００３８】
図４および図５は、図１に示した遅延調整回路１８の詳細を示している。遅延調整回路１８は、減少信号SDDZまたは増加信号SDIZを受けて調整信号ADJA、ADJB、ADJC、ADJDを生成する生成部１８ａ（図４）と、生成部１８ａからの調整信号ADJA-ADJDを受けて、遅延調整信号Q0-Q7を出力する出力部１８ｂとを有している。
【００３９】
生成部１８ａは、減少信号SDDZ（高レベルのパルス）を受ける毎に、調整信号ADJA、ADJB（高レベルのパルス）を交互に生成する。また、生成部１８ａは、増加信号SDIZ（高レベルのパルス）を受ける毎に、調整信号ADJC、ADJD（高レベルのパルス）を交互に生成する。リセット信号RESETを受けた後の初期状態において、生成部１８ａは、減少信号SDDZを受けたとき、調整信号ADJBを生成し、増加信号SDIZを受けたとき、調整信号ADJCを生成する。
【００４０】
図５に示した出力部１８ｂは、リセット信号RESETを受けた後の初期状態において、高レベルの遅延調整信号Q0-Q3（図中の"H"）を出力し、低レベルの遅延調整信号Q4-Q7（図中の"L"）を出力する。この状態において、出力部１８ｂは、調整信号ADJBを受けたとき、遅延調整信号Q3を低レベルに変化する。また、この状態において、出力部１８ｂは、調整信号ADJCを受けたとき、遅延調整信号Q4を高レベルに変化する。
【００４１】
その後、出力部１８ｂは、調整信号ADJAまたはADJBを受ける毎に遅延調整信号Q0-Q7のうち所定の一つを高レベルから低レベルに変化する。また、出力部１８ｂは、調整信号ADJCまたはADJDを受ける毎に遅延調整信号Q0-Q7のうち所定の一つを低レベルから高レベルに変化する。
次に、上述した受信回路１２の動作を説明する。ここでは、説明を簡単にするため、アドレス信号AD0の受信動作についてのみ説明する。他のアドレス信号AD1-ADnおよびデータ信号DQ0-DQnの受信動作も同様に行われる。但し、これ等受信回路１２の受信動作は互いに独立して行われる。
【００４２】
図６は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが大きい場合の動作を示している。すなわち、この例では、温度上昇または電源電圧の変動の影響により、クロック信号CLKと内部クロック信号ICLKとの位相差ｔ1より、アドレス信号AD0と遅延アドレス信号DAD0との位相差ｔ２は大きい。
【００４３】
まず、１番目のクロックサイクルにおいて、クロック信号CLKの立ち上がりエッジに同期して、DRAMにアドレス信号AD0が供給される（図６（ａ））。図２に示した可変遅延回路１４は、入力バッファ１０を介して受信したアドレス信号AD0を所定時間遅らせた遅延アドレス信号DAD0をノードND1に前遅延信号として出力する（図６（ｂ））。図３に示した判定回路１６の遅延段１６ａ、１６ｂは、遅延アドレス信号DAD0をそれぞれ所定時間遅らせた信号を、基準遅延信号および後遅延信号としてノードND2、ND3にそれぞれ出力する（図６（ｃ））。
【００４４】
このとき、遅延アドレス信号DAD0の内部クロック信号ICLKに対する遅延量が大きいため、ラッチ回路１６ｃ、１６ｄは、正しいアドレス信号AD0をラッチできるが、ラッチ回路１６ｅは、誤ったアドレス信号AD0（低レベル）をラッチする。すなわち、ノードND6は、低レベルに保持される（図６（ｄ））。
排他的論理和回路１６ｆは、ノードND4、ND5のレベルの一致を検出し、ノードND7に低レベルを出力する。排他的論理和回路１６ｇは、ノードND5、ND6のレベルの不一致を検出し、ノードND8に高レベルを出力する（図６（ｅ））。
【００４５】
比較回路１６ｈは、ノードND7の低レベルおよびノードND8の高レベルを受けて、ノードND9に低レベルを出力し、ノードND10に高レベルを出力する（図６（ｆ））。
ラッチ回路１６ｉは、内部クロック信号ICLKの立ち下がりエッジに同期して、ノードND9の低レベルをラッチし、ノードND11に出力する。ラッチ回路１６ｊは、内部クロック信号ICLKの立ち下がりエッジに同期して、ノードND10の高レベルをラッチし、ノードND12に出力する（図６（ｇ））。
【００４６】
ラッチ回路１６ｋは、内部クロック信号ICLKが高レベルの期間、ノードND5の高レベルをラッチアドレス信号LAD0として出力する。ラッチ回路１６ｋは、内部クロック信号ICLKの立ち下がりエッジに同期して、ノードND5の高レベルをラッチする（図６（ｈ））。
ラッチアドレス信号LAD0は、ノードND1、ND2、ND3に順次伝達される前遅延信号、基準遅延信号および後遅延信号のうち、中央の基準遅延信号により生成される。このため、アドレス信号AD0の位相がクロック信号ICLKの位相に対して遅い場合にも、確実にラッチできる。
【００４７】
NORゲート１６ｍは、内部クロック信号ICLKが低レベルの期間、ノードND11の低レベルを反転して高レベルの減少信号SDDZを出力する（図６（ｉ））。
図４に示した遅延調整回路１８の生成部１８ａは、高レベルの減少信号SDDZに応答して調整信号ADJBを出力する（図６（ｊ））。図５に示した遅延調整回路１８の出力部１８ｂは、調整信号ADJBに応答して遅延調整信号Q3を低レベルに変化する（図６（ｋ））。
【００４８】
遅延調整信号Q3の低レベルへの変化により、図２に示した可変遅延回路１４の遅延時間は、第２遅延段１５ｂの遅延時間だけ短くなる。すなわち、遅延アドレス信号DAD0は、第２遅延段１５ｂの遅延時間だけ早く出力される（図６（ｍ））。
これにより、２番目のクロックサイクルにおいて、ノードND3に伝達される遅延アドレス信号DAD0は、ラッチ回路１６ｅにより正しくラッチされる。すなわち、DRAM内部で発生したクロック信号CLKとアドレス信号AD0とのずれは補正される。
【００４９】
なお、図６では、クロック信号CLKとアドレス信号AD0の位相が、DRAM内部でずれる例について示したが、クロック信号CLKとアドレス信号AD0の位相が、DRAMに供給される時点でずれている場合にも、判定回路１６は、上述と同様に動作する。このため、クロック信号CLKとアドレス信号AD0のずれを補正できる。
２番目のクロックサイクルにおいて、ラッチ回路１６ｃ、１６ｄ、１６ｅは、正しいアドレス信号AD0をラッチする。このため、ノードND1（前遅延信号）、ノードND2（基準遅延信号）およびノードND3（後基準信号）は、全て高レベルに変化する。ノードND1、ND2およびノードND2、ND3のレベルがともに一致するため、ノードND7、ND8は、低レベルに保持される（図６（ｎ））。
【００５０】
したがって、増加信号SDIZおよび減少信号SDDZは、高レベルに変化せず（図６（ｏ））、可変遅延回路１４の遅延時間は変化しない。
図７は、DRAM内部において、クロック信号CLKの遅れ量より、アドレス信号AD0の遅れ量が小さい場合の動作を示している。すなわち、この例では、温度上昇等の影響により、クロック信号CLKと内部クロック信号ICLKとの位相差ｔ1より、アドレス信号AD0と遅延アドレス信号DAD0との位相差ｔ２は小さくなっている。図６と同じ動作については、詳細な説明は省略する。
【００５１】
この例では、内部クロック信号ICLKの遅延アドレス信号DAD0に対する遅延量が大きい。このため、ラッチ回路１６ｃは、誤ったアドレス信号AD0（低レベル）をラッチし、ノードND4に出力する（図７（ａ））。
排他的論理和回路１６ｆは、ノードND4、ND5のレベルの不一致を検出し、ノードND7に高レベルを出力する。排他的論理和回路１６ｇは、ノードND5、ND6のレベルの一致を検出し、ノードND8に低レベルを出力する（図７（ｂ））。
【００５２】
比較回路１６ｈは、ノードND7の高レベルおよびノードND8の低レベルを受けて、ノードND9に高レベルを出力し、ノードND10に低レベルを出力する（図７（ｃ））。
ラッチ回路１６ｉは、内部クロック信号ICLKの立ち下がりエッジに同期して、ノードND9の高レベルをラッチし、ノードND11に出力する。ラッチ回路１６ｊは、内部クロック信号ICLKの立ち下がりエッジに同期して、ノードND10の低レベルをラッチし、ノードND12に出力する（図７（ｄ））。
【００５３】
ラッチ回路１６ｋは、内部クロック信号ICLKの高レベル期間、ノードND5の高レベルをラッチアドレス信号LAD0として出力する。ラッチ回路１６ｋは、内部クロック信号ICLKの立ち下がりエッジに同期して、ノードND5の高レベルをラッチする（図７（ｅ））。
ラッチアドレス信号LAD0は、ノードND1、ND2、ND3に順次伝達される前遅延信号、基準遅延信号および後遅延信号のうち、中央の基準遅延信号により生成される。このため、アドレス信号AD0の位相がクロック信号ICLKの位相に対して早い場合にも、確実にラッチできる。
【００５４】
NORゲート１６ｎは、内部クロック信号ICLKが低レベルの期間、ノードND12の低レベルを反転して高レベルの増加信号SDIZを出力する（図７（ｆ））。
図４に示した遅延調整回路１８の生成部１８ａは、高レベルの増加信号SDIZに応答して調整信号ADJCを出力する（図７（ｇ））。図５に示した遅延調整回路１８の出力部１８ｂは、調整信号ADJCに応答して遅延調整信号Q4を高レベルに変化する（図７（ｈ））。
【００５５】
遅延調整信号Q4の高レベルへの変化により、図２に示した可変遅延回路１４の遅延時間は、第２遅延段１５ｂの遅延時間だけ長くなる。すなわち、遅延アドレス信号DAD0は、第２遅延段１５ｂの遅延時間だけ遅く出力される（図７（ｉ））。
これにより、２番目のクロックサイクルにおいて、ノード ND1に伝達される遅延アドレス信号DAD0は、ラッチ回路１６ｃにより正しくラッチされる。すなわち、DRAM内部で発生したクロック信号CLKとアドレス信号AD0とのずれは補正される。
【００５６】
なお、図７においても、クロック信号CLKとアドレス信号AD0の位相が、DRAMに供給される時点でずれている場合にも、判定回路１６は、上述と同様に動作する。このため、クロック信号CLKとアドレス信号AD0のずれを補正できる。
２番目のクロックサイクルにおいて、ラッチ回路１６ｃ、１６ｄ、１６ｅは、正しいアドレス信号AD0をラッチする。このため、図６と同様に、増加信号SDIZおよび減少信号SDDZは、高レベルに変化せず（図７（ｊ））、可変遅延回路１４の遅延時間は変化しない。
【００５７】
図８は、アドレス信号AD0のクロック信号CLKに対するセットアップ時間およびホールド時間の規格が短い場合の動作を示している。アドレス信号AD0の確定期間が短いため、ノードND1、ND2、ND3におけるアドレス信号AD0（高レベル）の確定期間は、互いに重複しない（図８（ａ））。
排他的論理和回路１６ｆは、ノードND4、ND5のレベルの不一致に応じて、ノードND7に高レベルを出力する。排他的論理和回路１６ｇは、ノードND5、ND6のレベルの不一致に応じて、ノードND8に高レベルを出力する（図８（ｂ））。
【００５８】
判定回路１６の比較回路１６ｈは、ノードND7、ND8の高レベルを受けて、ノードND9、ND10に高レベルを出力する（図８（ｃ））。すなわち、排他的論理和回路１６ｆ、１６ｇが、ともにアドレス信号AD0の不一致を検出したとき、比較回路１６ｈは、この不一致情報をマスクし、内部クロック信号ICLKによりラッチするノードND1、ND2、ND3のレベルが全て一致している場合と同じ動作をする。
【００５９】
この結果、ノードND11、ND12には高レベルが出力され、減少信号SDDZおよび増加信号SDIZのいずれも出力されない（図８（ｄ））。この結果、可変遅延回路１４の遅延時間は変更されず、２番目のクロックサイクルにおいても、内部クロック信号ICLKと遅延アドレス信号DAD0の位相差は、変化しない（図８（ｅ））。
【００６０】
以上、本実施形態では、各受信回路１２の判定回路１６により、アドレス信号AD0-ADn、データ信号DQ0-DQn等の入力信号のクロック信号CLKに対するずれを検出し、これ等入力信号の位相を調整した。このため、温度変化、電圧変化等により入力信号とクロック信号CLKのタイミングがずれた場合にも、受信回路１２は、入力信号をクロック信号CLKに同期して確実に受信できる。
【００６１】
入力信号の受信タイミングを受信回路１２内で自動で調整できるため、クロック信号CLKに対する入力信号の確定期間（セットアップ時間およびホールド時間）を最小限にできる。この結果、クロック信号CLKの周波数の上限が、確定時間に制約されることを防止でき、入力信号の伝送レートを向上できる。
また、入力信号は、クロック信号CLKほど頻繁にレベルが変化しない。このため、入力信号を受ける可変遅延回路１４の内部動作の頻度は、クロック信号CLKを受ける他の可変遅延回路の動作頻度より低くなる。この結果、可変遅延回路１４の消費電力を小さくできる。
【００６２】
判定回路１６に、アドレス信号AD0（入力信号）を順次遅らせる遅延段１６ａ、１６ｂと、遅延したアドレス信号AD0（前遅延信号、基準遅延信号、後遅延信号）をクロック信号CLKに同期してラッチするラッチ回路１６ｃ、１６ｄ、１６ｅと、ラッチ回路１６ｃ、１６ｄ、１６ｅの出力レベルを比較する排他的論理和回路１６ｆ、１６ｇとを形成した。クロック信号CLKに同期して、タイミングの異なる３つの前遅延信号、基準遅延信号、後遅延信号を比較することで、入力信号のタイミングのずれを容易に検出し、正しいタイミングに戻すことができる。
【００６３】
判定回路１６に、基準遅延信号と前遅延信号の論理レベル、および基準遅延信号と後遅延信号の論理レベルがともに不一致のときに、増加信号SDIZおよび減少信号SDDZの出力を禁止する比較回路１６ｈ（禁止回路）を形成した。このため、図８に示したように、アドレス信号AD0（入力信号）のクロック信号CLKに対する確定期間（タイミング仕様）が短い場合にも、入力信号のタイミングが誤って調整されることを防止できる。
【００６４】
図９は、本発明の半導体集積回路の第２の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の判定回路１６の代わりに判定回路２０が形成されている。その他の構成は、第１の実施形態（図１）と同じである。すなわち、DRAMは、入力バッファ１０と、可変遅延回路１４、遅延調整回路１８および判定回路２０を有する受信回路を有している。図９は、アドレス信号AD0の受信回路の判定回路２０を示しているが、他のアドレス信号AD1-ADnおよびデータ信号DQ0-DQnを受信する受信回路の判定回路２０も同じ回路である。
【００６５】
判定回路２０は、第１の実施形態の判定回路１６に、遅延段１６ｏ、１６ｐ、ラッチ回路１６ｑ、１６ｒ、排他的論理和回路１６ｓ、１６ｔおよび比較回路１６ｕを付加して形成されている。
遅延段１６ｏ、１６ａ、１６ｂ、１６ｐは、ノードND1、ND2、ND3を介して縦続接続されている。遅延段１６ｏ、１６ａ、１６ｂ、１６ｐの遅延時間は、同じ値に設定されている。遅延段１６ｏの入力ノードND1Aに伝達される遅延アドレス信号DAD0は、前遅延信号としてラッチ回路１６ｑに出力される。そして、遅延段１６ｏ、１６ａ、１６ｂ、１６ｐにより、遅延アドレス信号DAD0を所定時間遅延させた基準遅延信号（ノードND2）、基準遅延信号より位相の早い複数の前遅延信号（ノードND1A、ND1）、および基準遅延信号より位相の遅い複数の後遅延信号（ノードND3、ND3A）を生成する遅延回路が形成されている。
【００６６】
ラッチ回路１６ｑ、１６ｒ、ラッチ回路１６ｃと同じ回路である。ラッチ回路１６ｑは、内部クロック信号ICLKの立ち上がりエッジに同期してノードND1Aのレベルをラッチし、ノードND4Aに出力する。ラッチ回路１６ｒは、内部クロック信号ICLKの立ち上がりエッジに同期してノードND3Aのレベルをラッチし、ノードND6Aに出力する。
【００６７】
排他的論理和回路１６ｓ、１６ｔは、排他的論理和回路１６ｆと同じ回路である。排他的論理和回路１６ｓは、ノードND4Aの論理レベルと、ノードND5の論理レベルとが同じときノードND7Bに低レベルを出力し、両者が異なるときノードND7Bに高レベルを出力する。排他的論理和回路１６ｔは、ノードND6Aの論理レベルと、ノードND5の論理レベルとが同じときノードND8Bに低レベルを出力し、両者が異なるときノードND8Bに高レベルを出力する。排他的論理和回路１６ｆ、１６ｇは、演算結果をノードND7A、ND8Aにそれぞれ出力する。
【００６８】
ラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒおよび排他的論理和回路１６ｓ、１６ｆ、１６ｇ、１６ｔは、内部クロック信号ICLKに同期して、ノードND2の基準遅延信号と各ノードND1A、ND1の前遅延信号の論理レベルの一致、不一致を検出するとともに、ノードND2の基準遅延信号と各ノードND3、ND3Aの後遅延信号の論理レベルの一致、不一致を検出するレベル検出回路として動作する。
【００６９】
比較回路１６ｈは、ノードND7B、ND8Bのレベルが同じとき、ノードND9B、ND10Bに高レベルを出力し、ノードND7B、ND8Bのレベルが互いに相違するとき、ノードND7B、ND8BのレベルをノードND9B、ND10Bにそれぞれ伝達する。
比較回路１６ｕは、ノードND7A、ND8Aが高レベルのとき、ノードND9A、ND10Aに高レベルを出力し、ノードND7A、ND8Aのレベルが互いに相違するとき、ノードND7A、ND8AのレベルをノードND9A、ND10Aに伝達する。また、比較回路１６ｕは、ノードND7A、ND8Aが低レベルのとき、比較回路１６ｈの出力ノードND9B、ND10BのレベルをノードND9A、ND10Aに伝達する。
【００７０】
比較回路１６ｈ、１６ｕ、ラッチ回路１６ｉ、１６ｊ、１６ｋおよびNORゲート１６ｍ、１６ｎは、ノードND2の基準遅延信号とノードND1Aの前遅延信号の論理レベルが不一致のとき、またはノードND2の基準遅延信号とノードND1の前遅延信号の論理レベルが不一致のときに増加信号SDIZを出力し、ノードND2の基準遅延信号とノードND3の後遅延信号の論理レベルが不一致のとき、またはノードND2の基準遅延信号とノードND3Aの後遅延信号の論理レベルが不一致のときに減少信号SDDZを出力する遅延時間制御回路として動作する。また、比較回路１６h、１６ｕは、基準遅延信号と前遅延信号の論理レベルおよび基準遅延信号と後遅延信号の論理レベルがともに不一致のときに、増加信号SDIZおよび減少信号SDDZの出力を禁止する禁止回路としても動作する。
【００７１】
次に、第２の実施形態における受信回路の動作を説明する。ここでは、説明を簡単にするため、アドレス信号AD0の受信動作についてのみ説明する。他のアドレス信号AD1-ADnおよびデータ信号DQ0-DQnの受信動作も同様に行われる。
図１０は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが大きい場合の動作を示している。第１の実施形態と同じ動作については、詳細な説明を省略する。
【００７２】
図９に示した遅延段１６ｏ、１６ａ、１６ｂ、１６ｐは、遅延アドレス信号DAD0を順次遅延させた信号をノードND1、ND2、ND3、ND3Aに出力する。遅延アドレス信号DAD0は、前遅延信号としてノードND1Aに出力される（図１０（ａ））。
ラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒは、内部クロック信号ICLKの立ち上がりエッジに同期して、ノードND1A、ND1、ND2、ND3、ND3Aのレベルをラッチする。このとき、遅延アドレス信号DAD0の内部クロック信号ICLKに対する遅延量が大きいため、ラッチ回路１６ｅ、１６ｒは、誤ったアドレス信号AD0（低レベル）をラッチする（図１０（ｂ））。
【００７３】
排他的論理和回路１６ｇ、１６ｔは、ノードND5、ND6のレベルおよびノードND5、ND6Aのレベルの不一致をそれぞれ検出し、ノードND8A、ND8Bに高レベルを出力する（図１０（ｃ））。
比較回路１６ｕは、ノードND7Aの低レベルおよびノードND8Aの高レベルを受けて、ノードND9Aに低レベルを出力し、ノードND10Aに高レベルを出力する（図１０（ｄ））。このため、内部クロック信号ICLKが低レベルの期間、高レベルの減少信号SDDZが出力される（図１０（ｅ））。
【００７４】
減少信号SDDZの出力により、可変遅延回路１４（図１）の遅延時間が短くされ、遅延アドレス信号DAD0のクロック信号に対する位相は早められる。これにより、２番目のクロックサイクルにおいて、ノードND3に伝達される遅延アドレス信号DAD0は、ラッチ回路１６ｅにより正しくラッチされる（図１０（ｆ））。
しかし、この時点で、ラッチ回路１６ｒは、ノードND3Aに伝達される遅延アドレス信号DAD0を正しくラッチできない（図１０（ｇ））。このため、排他的論理和回路１６ｔは、ノードND5、ND6Aのレベルの不一致を検出し、ノードND8Bに高レベルを出力する（図１０（ｈ））。
【００７５】
比較回路１６ｈは、ノードND7Bの低レベルおよびノードND8Bの高レベルを受けて、ノードND9Bに低レベルを出力し、ノードND10Bに高レベルを出力する（図１０（ｉ））。
比較回路１６ｕは、ノードND7A、ND8Aの低レベルを受けて、ノードND9Bの低レベルおよびノードND10Bの高レベルをノードND9A、ND10Aにそれぞれ伝達する（図１０（ｊ））。
【００７６】
このため、内部クロック信号ICLKが低レベルの期間、高レベルの減少信号SDDZが再び出力される（図１０（ｋ））。減少信号SDDZの出力により、可変遅延回路１４（図１）の遅延時間がさらに短くされ、遅延アドレス信号DAD0のクロック信号に対する位相は早められる。これにより、３番目のクロックサイクル（図示せず）において、ノードND3Aに伝達される遅延アドレス信号DAD0は、ラッチ回路１６ｒにより正しくラッチされる。すなわち、DRAM内部で発生したクロック信号CLKとアドレス信号AD0とのずれは補正される。
【００７７】
図１１は、DRAM内部において、クロック信号CLKの遅れ量より、アドレス信号AD0の遅れ量が小さい場合の動作を示している。第１の実施形態および図１０と同じ動作については、詳細な説明を省略する。
図９に示したラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒは、内部クロック信号ICLKの立ち上がりエッジに同期して、ノードND1A、ND1、ND2、ND3、ND3Aのレベルをラッチする。このとき、遅延アドレス信号DAD0の内部クロック信号ICLKに対する遅延量が小さいため、ラッチ回路１６ｑ、１６ｃは、誤ったアドレス信号AD0（低レベル）をラッチする（図１１（ａ））。
【００７８】
排他的論理和回路１６ｓ、１６ｆは、ノードND5、ND4AのレベルおよびノードND5、ND4のレベルの不一致をそれぞれ検出し、ノードND7B、ND7Aに高レベルを出力する（図１１（ｂ））。
比較回路１６ｕは、ノードND7Aの高レベルおよびノードND8Aの低レベルを受けて、ノードND9Aに高レベルを出力し、ノードND10Aに低レベルを出力する（図１１（ｃ））。このため、内部クロック信号ICLKが低レベルの期間、高レベルの増加信号SDIZが出力される（図１１（ｄ））。
【００７９】
増加信号SDIZの出力により、可変遅延回路１４（図１）の遅延時間が長くされ、遅延アドレス信号DAD0のクロック信号に対する位相は遅められる。これにより、２番目のクロックサイクルにおいて、ノードND1に伝達される遅延アドレス信号DAD0は、ラッチ回路１６ｃにより正しくラッチされる（図１１（ｅ））。
しかし、この時点で、ラッチ回路１６ｑは、ノードND1Aに伝達される遅延アドレス信号DAD0を正しくラッチできない（図１１（ｆ））。このため、排他的論理和回路１６ｓは、ノードND5、ND4Aのレベルの不一致を検出し、ノードND7Bに高レベルを出力する（図１１（ｇ））。
【００８０】
比較回路１６ｈは、ノードND7Bの高レベルおよびノードND8Bの低レベルを受けて、ノードND9Bに高レベルを出力し、ノードND10Bに低レベルを出力する（図１１（ｈ））。
比較回路１６ｕは、ノードND7A、ND8Aの低レベルを受けて、ノードND9Bの高レベルおよびノードND10Bの低レベルをノードND9A、ND10Aにそれぞれ伝達する（図１１（ｉ））。
【００８１】
このため、内部クロック信号ICLKが低レベルの期間、高レベルの増加信号SDIZが再び出力される（図１１（ｊ））。増加信号SDIZの出力により、可変遅延回路１４（図１）の遅延時間がさらに長くされ、遅延アドレス信号DAD0のクロック信号に対する位相は遅められる。これにより、３番目のクロックサイクル（図示せず）において、ノードND1Aに伝達される遅延アドレス信号DAD0は、ラッチ回路１６ｑにより正しくラッチされる。すなわち、DRAM内部で発生したクロック信号CLKとアドレス信号AD0とのずれは補正される。
【００８２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、判定回路２０に、アドレス信号AD0（入力信号）を順次遅らせる遅延段１６ｏ、１６ａ、１６ｂ、１６ｐと、遅延したアドレス信号AD0（２つの前遅延信号、基準遅延信号、２つの後遅延信号）をクロック信号CLKに同期してラッチするラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒと、ラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒの出力レベルを比較する排他的論理和回路１６ｓ、１６ｆ、１６ｇ、１６ｔとを形成した。クロック信号CLKに同期して、タイミングの異なる５つの前遅延信号、基準遅延信号、後遅延信号を比較することで、入力信号のタイミングのずれが小さい場合にも容易に検出できる。あるいは、入力信号のタイミングのずれを検出できる範囲を大きくできる。
【００８３】
図１２は、本発明の半導体集積回路の第３の実施形態の要部を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第２の実施形態の判定回路２０の代わりに判定回路２２が形成されている。その他の構成は、第１および第２の実施形態と同じである。すなわち、DRAMは、入力バッファ１０と、可変遅延回路１４、遅延調整回路１８および判定回路２２を有する受信回路を有している。図１２は、アドレス信号AD0の受信回路の判定回路２２を示しているが、他のアドレス信号AD1-ADnおよびデータ信号DQ0-DQnを受信する受信回路の判定回路２２も同じ回路である。
【００８４】
判定回路２２は、第２の実施形態の判定回路２０（図９）の比較回路１６ｈ、１６ｕの代わりに比較回路１６ｖ、１６ｗを有している。比較回路１６ｖ、１６ｗは、比較回路１６ｈ、１６ｕと同じ動作をする。判定回路２２のその他の構成は、判定回路２０と同じである。
比較回路１６ｖは、ノードND7B、ND8Bのレベルを受けるNORゲート１７ａと、NORゲート１７ａの出力により制御され、電源線VDD（高レベル）またはノードND7BをノードND9Bに接続するスイッチ回路１７ｂと、NORゲート１７ａの出力により制御され、電源線VDD（高レベル）またはノードND8BをノードND10Bに接続するスイッチ回路１７ｃとを有している。スイッチ回路１７ｂ、１７ｃは、２つのCMOS伝達ゲートを直列に接続して構成されている。
【００８５】
比較回路１６ｗは、比較回路１６ｖと同じ回路である。比較回路１６ｗのスイッチ回路１７ｂは、NORゲート１７ａの出力により制御され、ノードND9BまたはノードND7AをノードND9Aに接続する。比較回路１６ｗのスイッチ回路１７ｃは、NORゲート１７ａの出力により制御され、ノードND10BまたはノードND8AをノードND10Aに接続する。
【００８６】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、比較回路１６ｖ、１６ｗをCMOS伝達ゲートからなるスイッチ回路１７ａ、１７ｂで構成したので、回路を構成する素子数を第２の実施形態の比較回路１６ｈ、１６ｕより減らすことができる。このため、比較回路１６ｖ、１６ｗのレイアウトサイズを小さくできる。
【００８７】
図１３は、本発明の半導体集積回路の第４の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の受信回路１２の代わりに受信回路２４（第１受信回路）が形成されている。その他の構成は、第１の実施形態と同じである。すなわち、DRAMは、入力バッファ１０と、アドレス信号AD0-ADnおよびデータ信号DQ0-DQnを受信する受信回路２４とを有している。
【００８８】
受信回路２４は、第１の実施形態の受信回路１２に、カウンタ２６およびゲート回路２８を付加して構成されている。カウンタ２６は、内部クロック信号ICLKの立ち上がりエッジに同期してカウント動作し、例えば８クロックサイクル毎に１クロックサイクル期間だけ高レベルのイネーブル信号ENを出力する。
ゲート回路２８は、CMOS伝達ゲート等からなるスイッチとラッチとを有している。ゲート回路２８は、イネーブル信号ENの高レベルの期間だけスイッチをオンし、遅延調整回路１８からの遅延調整信号Q0-Q7をラッチに伝達する。ラッチに保持された遅延調整信号Q0-Q7は、可変遅延回路１４に出力される。すなわち、この実地形態では、可変遅延回路１４は、８クロックサイクルに１回遅延時間を調整する。すなわち、カウンタ２６およびゲート回路２８は、遅延調整信号Q0-Q7を８クロックサイクル毎に可変遅延回路１４に出力するマスク回路として動作する。
【００８９】
なお、カウンタ２６のカウント値をDRAMの外部から設定可能にすることで、DRAMを搭載するシステムに応じた最適な頻度で、可変遅延回路１４の調整間隔を設定できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、８クロックサイクル毎に可変遅延回路１４の遅延時間を調整した。このため、クロック信号CLKのジッタ等の影響を受けることを防止できる。
【００９０】
図１４は、本発明の半導体集積回路の第５の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、本発明が適用されるDRAMは、８ビットのデータ信号DQ0-DQnを受信する８個のデータ端子を有している。そして、データ信号DQ0、DQ4に対応して受信回路１２がそれぞれ形成され、データ信号DQ1-DQ3、DQ5-DQ7（第２入力信号）に対応して受信回路３０（第２受信回路）がそれぞれ形成されている。受信回路１２は、第１の実施形態と同じ回路である。
【００９１】
受信回路３０は、可変遅延回路１４と、ラッチ回路３２（第２ラッチ回路）とを有している。データ信号DQ1-DQ3に対応する受信回路３０の可変遅延回路１４は、データ信号DQ0に対応する受信回路１２の遅延調整回路１８から出力される遅延調整信号Q0-Q7を受けている。データ信号DQ5-DQ7に対応する受信回路３０の可変遅延回路１４は、データ信号DQ4に対応する受信回路１２の遅延調整回路１８から出力される遅延調整信号Q0-Q7を受けている。
【００９２】
ラッチ回路３２は、可変遅延回路１４から出力される遅延データ信号（例えばDDQ1）を、内部クロック信号ICLKの立ち上がりエッジに同期してラッチし、ラッチデータ信号（例えばLDQ1）として出力する。ラッチ回路３２は、内部クロック信号ICLKの次の立ち上がりエッジまで、可変遅延回路１４から出力される遅延データ信号をラッチデータ信号として出力する。
【００９３】
図１５は、図１４に示したラッチ回路３２の詳細を示している。図では、データ信号DQ1に対応するラッチ回路３２について説明する。
ラッチ回路３２は、遅延段３２ａおよびラッチ回路３２ｂ、３２ｃを有している。遅延段３２ａは、遅延データ信号DDQ1を遅延させ、ラッチ回路３２ｂに出力する。ラッチ回路３２ｂは、内部クロック信号ICLKの低レベルの期間、遅延段３２ａの出力レベルをラッチ回路３２ｃに伝達し、内部クロック信号ICLKが高レベルの期間、遅延段３２ａの出力レベルをラッチする。
【００９４】
ラッチ回路３２ｃは、内部クロック信号ICLKの高レベルの期間、ラッチ回路３２ｂの出力レベルをラッチデータ信号LDQ1として出力し、内部クロック信号ICLKが低レベルの期間、ラッチ回路３２ｂの出力レベルをラッチする。
図１６は、第５の実施形態のDRAMのチップレイアウトの概要を示している。
本実施形態のDRAMは、データ信号DQ0-DQ3を記憶するメモリセルアレイALY1と、データ信号DQ4-DQ7を記憶するメモリセルアレイALY2を有している。データ信号DQ0-DQ3を受信する外部端子は、メモリセルアレイALY1に沿って形成されている。データ信号DQ4-DQ7を受信する外部端子は、メモリセルアレイALY2に沿って形成されている。クロック信号CLKを受ける外部端子は、データ信号DQ0-DQ7を受信する外部端子列の中央に形成されている。
【００９５】
データ信号DQ0-DQ3を外部端子からメモリセルアレイALY1に伝達する配線経路は、互いに近接している。同様に、データ信号DQ4-DQ7を外部端子からメモリセルアレイALY2に伝達する配線経路は、互いに近接している。配線経路が近接するデータ信号の伝搬遅延時間は、ほぼ等しくなる。このため、配線経路が近接するデータ信号毎に判定回路１６および遅延調整回路１８を共有しても、可変遅延回路１４の遅延時間は正しく調整される。判定回路１６および遅延調整回路１８を共有化することで、受信回路３０のレイアウトサイズは小さくなる。
【００９６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、配線経路が近接するデータ信号毎に、判定回路１６を共有した。このため、受信回路３０のレイアウトサイズを小さくでき、DRAMのチップサイズを小さくできる。
図１７は、本発明の半導体集積回路の第６の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９７】
この実施形態では、DRAMは、外部端子を介して供給されるクロック信号CLK、アドレス信号AD0-ADn（第１入力信号）およびデータ信号DQ0-DQn（第１入力信号）を受信する入力バッファ１０およびアドレス信号AD0-ADnおよびデータ信号DQ0-DQnにそれぞれ対応する受信回路３４（第１受信回路）を有している。
受信回路３４は、可変遅延回路１４、判定回路１６および遅延調整回路１８を有している。受信回路３４は、全て同じ回路であるため、以下では、アドレス信号AD0に対応する受信回路３４について説明する。
【００９８】
受信回路３４の可変遅延回路１４は、遅延調整信号Q0-Q7に応じて内部クロック信号ICLKの位相を調整し、遅延クロック信号DCLKとして出力する。
判定回路１６は、遅延クロック信号DCLKの位相と内部アドレス信号IAD0の位相とを比較し、可変遅延回路１４の遅延時間を減少させるか増加させるかを判定し、判定結果に応じて減少信号SDDZまたは増加信号SDIZを出力する。また、判定回路１６は、内部アドレス信号IAD0を遅延クロック信号DCLKに同期してラッチし、ラッチアドレス信号LAD0として内部回路に出力する。
【００９９】
遅延調整回路１８は、減少信号SDDZまたは増加信号SDIZに応じて遅延調整信号Q0-Q7の論理レベルを変更する。
図１８は、図１７に示したアドレス信号AD0に対応する判定回路１６の詳細を示している。
判定回路１６は、第１の実施形態と同一の回路であり、入力する信号および出力する信号が第１の実施形態と相違している。すなわち、本実施形態の判定回路１６のノードND1には、内部アドレス信号IAD0が供給される。また、判定回路１６には、遅延クロック信号DCLKが入力される。NORゲート１６ｍ、１６ｎは、第１の実施形態と反対に、増加信号SDIZおよび減少信号SDDZをそれぞれ出力する。
【０１００】
図１９は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが大きい場合の受信回路３４の動作を示している。この実施形態では、増加信号SDIZが出力されたとき、図１７に示した可変遅延回路１４の遅延時間が長くなり、遅延クロック信号DCLKの位相が遅らされる。すなわち、アドレス信号ADの遅れが大きい場合、減少信号SDDZではなく増加信号SDIZが出力され、遅延クロック信号DCLKの位相が調整される。その他の動作は、第１の実施形態と同じである。
【０１０１】
なお、DRAM内部において、クロック信号CLKの遅れより、アドレス信号ADの遅れが小さい場合、第１の実施形態（図７）とは逆に減少信号SDDZが出力され、遅延クロック信号DCLKの位相が早められる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【０１０２】
図２０は、本発明の半導体集積回路の第７の実施形態を示している。第１、第５、第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、本発明が適用されるDRAMは、第５の実施形態（図１６）と同じチップレイアウトを有しており、８ビットのデータ信号DQ0-DQnを受信する８個のデータ端子を有している。そして、データ信号DQ0、DQ4（第１入力信号）に対応して受信回路３４（第１受信回路）がそれぞれ形成され、データ信号DQ1-DQ3、DQ5-DQ7（第２入力信号）に対応して受信回路３６（第２受信回路）がそれぞれ形成されている。受信回路３４は、第６の実施形態と同じ回路である。
【０１０３】
受信回路３６は、第５の実施形態と同じラッチ回路３２（第２ラッチ回路）を有している。データ信号DQ1-DQ3に対応する受信回路３６のラッチ回路３２は、データ信号DQ0に対応する受信回路３４の可変遅延回路１４から出力される遅延クロック信号DCLKを受けている。データ信号DQ5-DQ7に対応する受信回路３６のラッチ回路３２は、データ信号DQ4に対応する受信回路３４の可変遅延回路１４から出力される遅延クロック信号DCLKを受けている。
【０１０４】
この実施形態では、第５の実施形態と同様に、データ信号DQ0-DQ3を外部端子からメモリセルアレイに伝達する配線経路は、互いに近接しデータ信号DQ4-DQ7を外部端子からメモリセルアレイに伝達する配線経路は、互いに近接している。配線経路が近接するデータ信号毎に可変遅延回路１４、判定回路１６および遅延調整回路１８を共有することで、受信回路３６のレイアウトサイズは、第５の実施形態の受信回路３０よりさらに小さくなる。
【０１０５】
この実施形態においても、上述した第１、第５、第６の実施形態と同様の効果を得ることができる。
図２１は、本発明の半導体集積回路の第８の実施形態の要部を示している。第１、第２、第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０６】
この実施形態では、第６の実施形態の判定回路１６の代わりに判定回路２０が形成されている。その他の構成は、第６の実施形態（図１７）と同じである。図２１は、アドレス信号AD0の受信回路の判定回路２０を示しているが、他のアドレス信号AD1-ADnおよびデータ信号DQ0-DQnを受信する受信回路の判定回路２０も同じ回路である。
【０１０７】
判定回路２０は、第２の実施形態と同一の回路であり、入力する信号および出力する信号が第２の実施形態と相違している。すなわち、本実施形態の判定回路２０のノードND1Aには、内部アドレス信号IAD0が供給される。また、判定回路２０には、遅延クロック信号DCLKが入力される。NORゲート１６ｍ、１６ｎは、第１の実施形態と反対に、増加信号SDIZおよび減少信号SDDZをそれぞれ出力する。
【０１０８】
この実施形態においても、上述した第１、第２、第６の実施形態と同様の効果を得ることができる。
図２２は、本発明の半導体集積回路の第９の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０９】
この実施形態では、第１の実施形態の受信回路１２の代わりに受信回路３８が形成されている。その他の構成は、第１の実施形態と同じである。すなわち、DRAMは、入力バッファ１０と、アドレス信号AD0-ADnおよびデータ信号DQ0-DQnを受信する受信回路３８とを有している。以下では、アドレス信号AD0に対応する受信回路３８について説明する。
【０１１０】
受信回路３８は、縦続接続された２つの可変遅延回路１４（第１および第２可変遅延回路）と、判定回路４０と、可変遅延回路１４にそれぞれ対応する２つの遅延調整回路１８（第１および第２遅延調整回路）とを有している。
内部アドレス信号IAD0は、２つの可変遅延回路１４により遅延時間を調整され、遅延アドレス信号DAD0として判定回路４０に供給される。判定回路４０は、内部クロック信号ICLKおよび遅延アドレス信号DAD0の位相差に応じて、第１増加信号SDI1Zおよび第２増加信号SDI2Zの少なくともいずれか、または第１減少信号SDD1Zおよび第２減少信号SDD2Zの少なくともいずれかを出力する。
【０１１１】
内部アドレス信号IAD0を受ける可変遅延回路１４に対応する遅延調整回路１８（第１遅延調整回路）は、第１増加信号SDI1Zまたは第１減少信号SDD1Zに応じて、第１遅延調整信号Q10-Q17のレベルを変更する。遅延アドレス信号DAD0を出力する可変遅延回路１４に対応する遅延調整回路１８（第２遅延調整回路）は、第２増加信号SDI2Zまたは第２減少信号SDD2Zに応じて、第２遅延調整信号Q20-Q27のレベルを変更する。２つの可変遅延回路１４の遅延時間は、第１遅延調整信号Q10-Q17および第２遅延調整信号Q20-Q27のレベルに応じてそれぞれ変更される。
【０１１２】
図２３は、図２２に示した判定回路４０の詳細を示している。
判定回路４０は、第２の実施形態と同じ遅延段１６ｏ、１６ａ、１６ｂ、１６ｐ、ラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒ、排他的論理和回路１６ｓ、１６ｆ、１６ｇ、１６ｔおよびラッチ回路１６ｋを有している。また、判定回路４０は、排他的論理和回路１６ｓ、１６ｔの出力を受ける比較回路１６１ｈと、排他的論理和回路１６ｆ、１６ｇの出力を受ける比較回路１６２ｈと、ラッチ回路１６１ｉ、１６２ｉ、１６３ｉ、１６４ｉおよびNORゲート１６１ｍ、１６２ｍ、１６３ｍ、１６４ｍを有している。
【０１１３】
ラッチ回路１６１ｉは、比較回路１６１ｈの出力ノードND9AのレベルをNORゲート１６１ｍに伝達する。ラッチ回路１６２ｉは、比較回路１６１ｈの出力ノードND10AのレベルをNORゲート１６２ｍに伝達する。ラッチ回路１６３ｉは、比較回路１６２ｈの出力ノードND9CのレベルをNORゲート１６３ｍに伝達する。ラッチ回路１６４ｉは、比較回路１６２ｈの出力ノードND10CのレベルをNORゲート１６４ｍに伝達する。
【０１１４】
NORゲート１６１ｍ、１６２ｍ、１６３ｍ、１６４ｍは、内部クロック信号ICLKの低レベル期間に、それぞれノードND9A、ND10A、ND9C、ND10Cのレベルに応じて、減少信号SDD1Z、SDD2Z、増加信号SDI1Z、SDI2Zを出力する。
図２４は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが大きい場合の動作を示している。第２の実施形態と同じ動作は、詳細な説明を省略する。
【０１１５】
この例では、図２３に示したラッチ回路１６ｅ、１６ｒは、誤ったアドレス信号AD0（低レベル）をラッチする（図２４（ａ））。排他的論理和回路１６ｇ、１６ｔは、それぞれノードND8A、ND8Bに高レベルを出力する（図２４（ｂ））。
比較回路１６１ｈは、ノードND7Bの低レベルおよびノードND8Bの高レベルを受けて、ノードND9Aに低レベルを出力し、ノードND10Aに高レベルを出力する（図２４（ｃ））。比較回路１６２ｈは、ノードND7Aの低レベルおよびノードND8Aの高レベルを受けて、ノードND9Cに低レベルを出力し、ノードND10Cに高レベルを出力する（図２４（ｄ））。このため、高レベルの減少信号SDD1Z、SDD2Zが出力される（図２４（ｅ））。
【０１１６】
減少信号SDD1Z、SDD2Zの出力により、２つの可変遅延回路１４の遅延時間がともに短くされ、遅延アドレス信号DAD0のクロック信号に対する位相は早められる。これにより、２番目のクロックサイクルにおいて、遅延アドレス信号DAD0は、ラッチ回路１６ｅ、１６ｒにより正しくラッチされる（図２４（ｆ））。したがって、２番目のクロックサイクルでは、減少信号SDD1Z、SDD2Zは出力されない。すなわち、第２の実施形態（図１０）で２クロックサイクル必要だったラッチタイミングの調整を１クロックサイクルでできる。
【０１１７】
図２５は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが大きい場合の別の動作を示している。第２の実施形態と同じ動作は、詳細な説明を省略する。
この例では、図２３に示したラッチ回路１６ｒのみが、誤ったアドレス信号AD0（低レベル）をラッチする（図２５（ａ））。排他的論理和回路１６ｔは、ノードND8Bに高レベルを出力する（図２５（ｂ））。
【０１１８】
比較回路１６１ｈは、ノードND7Bの低レベルおよびノードND8Bの高レベルを受けて、ノードND9Aに低レベルを出力し、ノードND10Aに高レベルを出力する（図２５（ｃ））。このため、高レベルの減少信号SDD1Zが出力される（図２５（ｄ））。
減少信号SDD1Zの出力により、可変遅延回路１４の遅延時間が短くされ、遅延アドレス信号DAD0のクロック信号に対する位相は早められる。これにより、２番目のクロックサイクルにおいて、遅延アドレス信号DAD0は、ラッチ回路１６ｒにより正しくラッチされる（図２５（ｅ））。
【０１１９】
図２６は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが小さい場合の動作を示している。第２の実施形態と同じ動作は、詳細な説明を省略する。
この例では、図２３に示したラッチ回路１６ｑ、１６ｃは、誤ったアドレス信号AD0（低レベル）をラッチする（図２６（ａ））。排他的論理和回路１６ｓ、１６ｆは、それぞれノードND7B、ND7Aに高レベルを出力する（図２６（ｂ））。
【０１２０】
比較回路１６１ｈは、ノードND7Bの高レベルおよびノードND8Bの低レベルを受けて、ノードND9Aに高レベルを出力し、ノードND10Aに低レベルを出力する（図２６（ｃ））。比較回路１６２ｈは、ノードND7Aの高レベルおよびノードND8Aの低レベルを受けて、ノードND9Cに高レベルを出力し、ノードND10Cに低レベルを出力する（図２６（ｄ））。このため、高レベルの増加信号SDI1Z、SDI2Zが出力される（図２６（ｅ））。
【０１２１】
増加信号SDI1Z、SDI2Zの出力により、２つの可変遅延回路１４の遅延時間がともに長くされ、遅延アドレス信号DAD0のクロック信号に対する位相は遅らさせる。これにより、２番目のクロックサイクルにおいて、遅延アドレス信号DAD0は、ラッチ回路１６ｑ、１６ｃにより正しくラッチされる（図２６（ｆ））。したがって、２番目のクロックサイクルでは、増加信号SDI1Z、SDI2Zは出力されない。すなわち、第２の実施形態（図１１）で２クロックサイクル必要だったラッチタイミングの調整を１クロックサイクルでできる。
【０１２２】
図２７は、DRAM内部において、クロック信号CLKの遅れより、アドレス信号AD0の遅れが小さい場合の別の動作を示している。第２の実施形態と同じ動作は、詳細な説明を省略する。
この例では、図２３に示したラッチ回路１６ｑのみが、誤ったアドレス信号AD0（低レベル）をラッチする（図２７（ａ））。排他的論理和回路１６ｓは、ノードND7Bに高レベルを出力する（図２７（ｂ））。
【０１２３】
比較回路１６１ｈは、ノードND7Bの高レベルおよびノードND8Bの低レベルを受けて、ノードND9Aに高レベルを出力し、ノードND10Aに低レベルを出力する（図２７（ｃ））。このため、高レベルの増加信号SDI1Zが出力される（図２７（ｄ））。
増加信号SDI1Zの出力により、可変遅延回路１４の遅延時間が長くされ、遅延アドレス信号DAD0のクロック信号に対する位相は遅らさせる。これにより、２番目のクロックサイクルにおいて、遅延アドレス信号DAD0は、ラッチ回路１６ｑにより正しくラッチされる（図２７（ｆ））。したがって、２番目のクロックサイクルでは、増加信号SDI1Zは出力されない。
【０１２４】
この実施形態においても、上述した第１、第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロック信号CLKとアドレス信号AD0の位相ずれが大きいときに、判定回路４０から２つの減少信号SDD1Z、SDD2Zまたは２つの増加信号SDI1Z、SDI2Zを出力し、２つの可変遅延回路１４を同時に調整した。このため、クロック信号CLKとアドレス信号AD0の位相ずれを短い期間でなくすことができる。
【０１２５】
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM、不揮発性メモリ、あるいはマイクロコンピュータ等のロジックLSIに適用してもよい。第５および第７の実施形態は、複数ビットのデータ信号または複数ビットのアドレス信号を受信する受信回路を有する半導体集積回路に適用すると、顕著な効果を得ることができる。
【０１２６】
上述した第２、第３、第８の実施形態では、縦続接続された４個の遅延段１６ｏ、１６ａ、１６ｂ、１６ｐを判定回路に形成し、入力信号を順次遅延させ、５つのラッチ回路１６ｑ、１６ｃ、１６ｄ、１６ｅ、１６ｒで遅延させた入力信号をラッチした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、遅延段の数およびラッチ回路の数をさらに増やすことで、可変遅延回路１４の遅延時間を細かく調整できる。この際、例えば、第２の実施形態（図９）において、判定回路２０の比較回路１６ｕは、ラッチ回路の数に応じて積み重ねられる。
【０１２７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 第１入力信号をクロック信号に同期して受信する第１受信回路を備え、
前記第１受信回路は、
前記第１入力信号を遅延調整信号に応じて遅延させ、第１遅延信号として出力する可変遅延回路と、
前記第１遅延信号と前記クロック信号との位相差に応じて、前記可変遅延回路の遅延時間を増加させるための増加信号または前記可変遅延回路の遅延時間を減少させるための減少信号を出力する判定回路と、
前記可変遅延回路を調整する前記遅延調整信号を、前記増加信号または前記減少信号に応じて生成する遅延調整回路とを備えていることを特徴とする半導体集積回路。
【０１２８】
（付記２） 付記１記載の半導体集積回路において、
前記判定回路は、
前記第１遅延信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い前遅延信号、および該基準遅延信号より位相の遅い後遅延信号を生成する遅延回路と、
前記クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致、および前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致を検出するレベル検出回路と、
前記基準遅延信号と前記前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と前記後遅延信号の論理レベルが不一致のときに、前記減少信号を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
【０１２９】
（付記３） 付記２記載の半導体集積回路において、
前記遅延回路は、前記第１遅延信号を受けて前記基準遅延信号および前記後遅延信号を順次生成する縦続接続された遅延段を有し、前記遅延段のうち初段で受ける前記第１遅延信号を前記前遅延信号として出力し、
前記遅延段の遅延時間は、同じ値に設定されていることを特徴とする半導体集積回路。
【０１３０】
（付記４） 付記２記載の半導体集積回路において、
前記判定回路は、前記クロック信号に同期して前記基準遅延信号をラッチし、ラッチした信号を内部回路に出力する第１ラッチ回路を備えていることを特徴とする半導体集積回路。
（付記５） 付記２記載の半導体集積回路において、
前記遅延時間制御回路は、前記基準遅延信号と前記前遅延信号の論理レベル、および前記基準遅延信号と前記後遅延信号の論理レベルがともに不一致のときに、前記増加信号および前記減少信号の出力を禁止する禁止回路を備えていることを特徴とする半導体集積回路。
【０１３１】
（付記６） 付記１記載の半導体集積回路において、
前記判定回路は、
前記第１遅延信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い複数の前遅延信号、および該基準遅延信号より位相の遅い複数の後遅延信号を生成する遅延回路と、
前記クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致をそれぞれ検出するとともに、前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致をそれぞれ検出するレベル検出回路と、
前記基準遅延信号の論理レベルと前記前遅延信号のいずれかの論理レベルとが不一致のときに前記増加信号を出力し、前記基準遅延信号の論理レベルと前記後遅延信号のいずれかの論理レベルとが不一致のときに前記減少信号を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
【０１３２】
（付記７） 付記１記載の半導体集積回路において、
前記第１受信回路は、前記遅延調整回路が生成する前記遅延調整信号を、複数クロックサイクル毎に前記可変遅延回路に出力するマスク回路を備えていることを特徴とする半導体集積回路。
（付記８） 付記１記載の半導体集積回路において、
第２入力信号を前記クロック信号に同期して受信する第２受信回路を備え、
前記第２受信回路は、
前記第２入力信号を前記第１受信回路の前記遅延調整回路が生成する前記遅延調整信号に応じて遅延させ、第２遅延入力信号として出力する可変遅延回路と、
前記第２遅延入力信号を、前記クロック信号に同期してラッチし、ラッチした信号を内部回路に出力する第２ラッチ回路とを備えていることを特徴とする半導体集積回路。
【０１３３】
（付記９） 第１入力信号をクロック信号に同期して受信する第１受信回路を備え、
前記第１受信回路は、
前記クロック信号を遅延調整信号に応じて遅延させ、遅延クロック信号として出力する可変遅延回路と、
前記遅延クロック信号と前記第１入力信号との位相差に応じて、前記可変遅延回路の遅延時間を増加させるための増加信号または前記可変遅延回路の遅延時間を減少させるための減少信号を出力する判定回路と、
前記可変遅延回路を調整する前記遅延調整信号を、前記増加信号または前記減少信号に応じて生成する遅延調整回路とを備えていることを特徴とする半導体集積回路。
【０１３４】
（付記１０） 付記９記載の半導体集積回路において、
前記判定回路は、
前記第１入力信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い前遅延信号、および該基準遅延信号より位相の遅い後遅延信号を生成する遅延回路と、
前記遅延クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致、および前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致を検出するレベル検出回路と、
前記基準遅延信号と前記前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と前記後遅延信号の論理レベルが不一致のときに、前記減少信号を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
【０１３５】
（付記１１） 付記１０記載の半導体集積回路において、
前記遅延回路は、前記第１入力信号を受けて前記基準遅延信号および前記後遅延信号を順次生成する縦続接続された遅延段を有し、前記遅延段のうち初段で受ける前記第１入力信号を前記前遅延信号として出力し、
前記遅延段の遅延時間は、同じ値に設定されていることを特徴とする半導体集積回路。
【０１３６】
（付記１２） 付記１０記載の半導体集積回路において、
前記判定回路は、前記遅延クロック信号に同期して前記基準遅延信号をラッチし、ラッチした信号を内部回路に出力する第１ラッチ回路を備えていることを特徴とする半導体集積回路。
（付記１３） 付記１０記載の半導体集積回路において、
前記遅延時間制御回路は、前記基準遅延信号と前記前遅延信号の論理レベル、および前記基準遅延信号と前記後遅延信号の論理レベルがともに不一致のときに、前記増加信号および前記減少信号の出力を禁止する禁止回路を備えていることを特徴とする半導体集積回路。
【０１３７】
（付記１４） 付記９記載の半導体集積回路において、
前記判定回路は、
前記第１入力信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い複数の前遅延信号、および該基準遅延信号より位相の遅い複数の後遅延信号を生成する遅延回路と、
前記遅延クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致をそれぞれ検出するとともに、前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致をそれぞれ検出するレベル検出回路と、
前記基準遅延信号の論理レベルと前記前遅延信号のいずれかの論理レベルとが不一致のときに前記増加信号を出力し、前記基準遅延信号の論理レベルと前記後遅延信号のいずれかの論理レベルとが不一致のときに前記減少信号を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
【０１３８】
（付記１５） 付記９記載の半導体集積回路において、
第２入力信号を前記クロック信号に同期して受信する第２受信回路を備え、
前記第２受信回路は、
前記第２入力信号を前記第１受信回路の前記可変遅延回路が生成する前記遅延クロック信号に同期してラッチし、ラッチした信号を内部回路に出力する第２ラッチ回路を備えていることを特徴とする半導体集積回路。
【０１３９】
（付記１６） 入力信号をクロック信号に同期して受信する受信回路を備え、
前記受信回路は、
前記入力信号を第１遅延調整信号に応じて遅延させる第１可変遅延回路と、
前記第１可変遅延回路により遅延された前記入力信号を、第２遅延調整信号に応じて遅延させ第１遅延信号として出力する第２可変遅延回路と、
前記第１遅延信号と前記クロック信号との位相差に応じて、前記第１可変遅延回路の遅延時間を増加させるため第１増加信号または前記第１可変遅延回路の遅延時間を減少させるため第１減少信号を出力するとともに、前記第２可変遅延回路の遅延時間を増加させるため第２増加信号または前記第２可変遅延回路の遅延時間を減少させるため第２減少信号を出力する判定回路と、
前記第１可変遅延回路を調整する前記第１遅延調整信号を、前記第１増加信号または前記第１減少信号に応じて生成する第１遅延調整回路と、
前記第２可変遅延回路を調整する前記第２遅延調整信号を、前記第２増加信号または前記第２減少信号に応じて生成する第２遅延調整回路とを備えていることを特徴とする半導体集積回路。
【０１４０】
付記３および付記１１の半導体集積回路では、遅延回路は、第１遅延信号（または第１入力信号）を受けて基準遅延信号および後遅延信号を順次生成する縦続接続された遅延段を有している。遅延回路は、遅延段のうち初段で受ける第１遅延信号（または第１入力信号）を前遅延信号として出力する。遅延段の遅延時間は、同じ値に設定されている。すなわち、基準遅延信号と前遅延信号との位相差、および基準遅延信号と後遅延信号との位相差は、同じになる。このため、判定回路おいて、前遅延信号に関係する回路を、後遅延信号に関係する回路と同じ構成にすることが可能になる。この結果、回路設計およびタイミング設計を容易にできる。
【０１４１】
付記４および付記１２の半導体集積回路では、判定回路は、クロック信号（または遅延クロック信号）に同期して基準遅延信号をラッチし、ラッチした信号を内部回路に出力する第１ラッチ回路を有している。第１入力信号のタイミングがずれた場合にも、前遅延信号または後遅延信号のレベルと基準遅延信号のレベルの不一致が検出された時点で、第１入力信号のタイミングのずれは補正される。したがって、基準遅延信号の論理レベルが、誤ることはない。このため、第１受信回路は、第１入力信号を確実に受信できる。
【０１４２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１４３】
【発明の効果】
本発明の半導体集積回路では、温度変化、電圧変化等により第１入力信号とクロック信号のタイミングがずれた場合にも、第１受信回路は、第１入力信号をクロック信号に同期して確実に受信できる。クロック信号の周波数が、確定時間に制約されることを防止でき、第１入力信号の伝送レートを向上できる。可変遅延回路の消費電力を小さくできる。
本発明の半導体集積回路では、第１入力信号のタイミングのずれを容易に検出し、正しいタイミングに戻すことができる。
【０１４４】
本発明の半導体集積回路では、第１入力信号のタイミングが誤って調整されることを防止できる。
本発明の半導体集積回路では、第１受信回路が、誤ったレベルの第１入力信号を受信することが防止される。第１入力信号のタイミングのずれが小さい場合にも容易に検出できる。あるいは、第１入力信号のタイミングのずれを検出できる範囲を大きくできる。
【０１４５】
本発明の半導体集積回路では、クロック信号のジッタ等の影響を受けることを防止できる。
本発明の半導体集積回路では、第２受信回路の回路規模を小さくでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路では、温度変化、電圧変化等により第１入力信号とクロック信号のタイミングがずれた場合にも、第１受信回路は、第１入力信号をクロック信号に同期して確実に受信できる。クロック信号の周波数が、確定時間に制約されることを防止でき、第１入力信号の伝送レートを向上できる。
【０１４６】
本発明の半導体集積回路では、第２受信回路の回路規模を小さくでき、半導体集積回路のチップサイズを小さくできる。
本発明の半導体集積回路では、入力信号のタイミングを、ずれ量の大小にかかわりなく、短期間で補正することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の可変遅延回路の詳細を示す回路図である。
【図３】図１の判定回路の詳細を示す回路図である。
【図４】図１の遅延調整回路の詳細を示す回路図である。
【図５】図１の遅延調整回路の詳細を示す回路図である。
【図６】第１の実施形態の受信回路の動作を示すタイミング図である。
【図７】第１の実施形態の受信回路の別の動作を示すタイミング図である。
【図８】第１の実施形態の受信回路の別の動作を示すタイミング図である。
【図９】本発明の第２の実施形態の要部を示す回路図である。
【図１０】第２の実施形態の受信回路の動作を示すタイミング図である。
【図１１】第２の実施形態の受信回路の別の動作を示すタイミング図である。
【図１２】本発明の第３の実施形態の要部を示す回路図である。
【図１３】本発明の第４の実施形態を示すブロック図である。
【図１４】本発明の第５の実施形態を示すブロック図である。
【図１５】図１４のラッチ回路の詳細を示す回路図である。
【図１６】第５の実施形態のDRAMのチップレイアウトの概要を示すブロック図である。
【図１７】本発明の第６の実施形態を示すブロック図である。
【図１８】図１７の判定回路の詳細を示す回路図である。
【図１９】第６の実施形態の受信回路の動作を示すタイミング図である。
【図２０】本発明の第７の実施形態を示すブロック図である。
【図２１】本発明の第８の実施形態の要部を示す回路図である。
【図２２】本発明の第９の実施形態を示すブロック図である。
【図２３】図２２の判定回路の詳細を示す回路図である。
【図２４】第９の実施形態の受信回路の動作を示すタイミング図である。
【図２５】第９の実施形態の受信回路の別の動作を示すタイミング図である。
【図２６】第９の実施形態の受信回路の別の動作を示すタイミング図である。
【図２７】第９の実施形態の受信回路の別の動作を示すタイミング図である。
【符号の説明】
１０ 入力バッファ
１２ 受信回路
１４ 可変遅延回路
１６ 判定回路
１６ａ、１６ｂ 遅延段
１６ｃ、１６ｄ、１６ｅ ラッチ回路
１６ｆ、１６ｇ 排他的論理和回路
１６ｈ 比較回路
１６ｉ、１６ｊ、１６ｋ ラッチ回路
１６ｍ、１６ｎ NORゲート
１６ｏ、１６ｐ 遅延段
１６ｑ、１６ｒ ラッチ回路
１６ｓ、１６ｔ 排他的論理和回路
１６ｕ、１６ｖ、１６ｗ 比較回路
１８ 遅延調整回路
１８ａ 生成部
１８ｂ 出力部
２０、２２ 判定回路
２４ 受信回路
２６ カウンタ
２８ ゲート回路
３０ 受信回路
３２ ラッチ回路
３４、３６、３８ 受信回路
４０ 判定回路
AD0-ADn アドレス信号
ADJA、ADJB、ADJC、ADJD 調整信号
ALY1、ALY2 メモリセルアレイ
CLK クロック信号
DQ0-DQn データ信号
DAD0 遅延アドレス信号
IAD0-IADn 内部アドレス信号
ICLK 内部クロック信号
IDQ0-IDQn 内部データ信号
LAD0 ラッチアドレス信号
Q0-Q7 遅延調整信号
SDDZ 増加信号
SDIZ 減少信号

Claims (10)

1. 第１入力信号をクロック信号に同期して受信する第１受信回路を備え、
   前記第１受信回路は、
   前記第１入力信号を遅延調整信号に応じて遅延させ、第１遅延信号として出力する可変遅延回路と、
   前記第１遅延信号と前記クロック信号との位相差に応じて、前記可変遅延回路の遅延時間を増加させるための増加信号または前記可変遅延回路の遅延時間を減少させるための減少信号を出力する判定回路と、
   前記可変遅延回路を調整する前記遅延調整信号を、前記増加信号または前記減少信号に応じて生成する遅延調整回路とを備え、
   前記判定回路は、前記第１遅延信号を所定時間遅延させた基準遅延信号と該基準遅延信号より位相の早い前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と該基準遅延信号より位相の遅い後遅延信号の論理レベルが不一致のときに前記減少信号を出力し、前記基準遅延信号と前記前遅延信号の論理レベル、および前記基準遅延信号と前記後遅延信号の論理レベルがともに不一致のときに、前記増加信号および前記減少信号の出力を禁止することを特徴とする半導体集積回路。
2. 第１入力信号をクロック信号に同期して受信する第１受信回路を備え、
   前記第１受信回路は、
   前記第１入力信号を遅延調整信号に応じて遅延させ、第１遅延信号として出力する可変遅延回路と、
   前記第１遅延信号と前記クロック信号との位相差に応じて、前記可変遅延回路の遅延時間を増加させるための増加信号または前記可変遅延回路の遅延時間を減少させるための減少信号を出力する判定回路と、
   前記可変遅延回路を調整する前記遅延調整信号を、前記増加信号または前記減少信号に応じて生成する遅延調整回路とを備え、
   前記第１受信回路は、前記遅延調整回路が生成する前記遅延調整信号を、複数クロックサイクル毎に前記可変遅延回路に出力するマスク回路を備えていることを特徴とする半導体集積回路。
3. 第１入力信号をクロック信号に同期して受信する第１受信回路と、第２入力信号を前記クロック信号に同期して受信する第２受信回路とを備え、
   前記第１受信回路は、
   前記第１入力信号を遅延調整信号に応じて遅延させ、第１遅延信号として出力する可変遅延回路と、
   前記第１遅延信号と前記クロック信号との位相差に応じて、前記可変遅延回路の遅延時間を増加させるための増加信号または前記可変遅延回路の遅延時間を減少させるための減少信号を出力する判定回路と、
   前記可変遅延回路を調整する前記遅延調整信号を、前記増加信号または前記減少信号に応じて生成する遅延調整回路とを備え、
   前記第２受信回路は、
   前記第２入力信号を前記第１受信回路の前記遅延調整回路が生成する前記遅延調整信号に応じて遅延させ、第２遅延入力信号として出力する可変遅延回路と、
   前記第２遅延入力信号を、前記クロック信号に同期してラッチし、ラッチした信号を内部回路に出力する第２ラッチ回路とを備えていることを特徴とする半導体集積回路。
4. 請求項２または請求項３記載の半導体集積回路において、
   前記判定回路は、前記第１遅延信号を所定時間遅延させた基準遅延信号と該基準遅延信号より位相の早い前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と該基準遅延信号より位相の遅い後遅延信号の論理レベルが不一致のときに前記減少信号を出力することを特徴とする半導体集積回路。
5. 請求項１または請求項４記載の半導体集積回路において、
   前記判定回路は、
   前記基準遅延信号、前記前遅延信号、および前記後遅延信号を生成する遅延回路と、
   前記クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致、および前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致を検出するレベル検出回路と、
   前記基準遅延信号と前記前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と前記後遅延信号の論理レベルが不一致のときに、前記減少信号を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
6. 請求項１ないし請求項３のいずれか１項記載の半導体集積回路において、
   前記判定回路は、
   前記第１遅延信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い複数の前遅延信号、および該基準遅延信号より位相の遅い複数の後遅延信号を生成する遅延回路と、
   前記クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致をそれぞれ検出するとともに、前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致をそれぞれ検出するレベル検出回路と、
   前記基準遅延信号の論理レベルと前記前遅延信号のいずれかの論理レベルとが不一致のときに前記増加信号を出力し、前記基準遅延信号の論理レベルと前記後遅延信号のいずれかの論理レベルとが不一致のときに前記減少信号を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
7. 第１入力信号をクロック信号に同期して受信する第１受信回路と、第２入力信号を前記クロック信号に同期して受信する第２受信回路とを備え、
   前記第１受信回路は、
   前記クロック信号を遅延調整信号に応じて遅延させ、遅延クロック信号として出力する可変遅延回路と、
   前記遅延クロック信号と前記第１入力信号との位相差に応じて、前記可変遅延回路の遅延時間を増加させるための増加信号または前記可変遅延回路の遅延時間を減少させるための減少信号を出力する判定回路と、
   前記可変遅延回路を調整する前記遅延調整信号を、前記増加信号または前記減少信号に応じて生成する遅延調整回路とを備え、
   前記第２受信回路は、
   前記第２入力信号を前記第１受信回路の前記可変遅延回路が生成する前記遅延クロック信号に同期してラッチし、ラッチした信号を内部回路に出力する第２ラッチ回路を備えていることを特徴とする半導体集積回路。
8. 請求項７記載の半導体集積回路において、
   前記判定回路は、前記第１入力信号を所定時間遅延させた基準遅延信号と該基準遅延信号より位相の早い前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と該基準遅延信号より位相の遅い後遅延信号の論理レベルが不一致のときに前記減少信号を出力することを特徴とする半導体集積回路。
9. 請求項８記載の半導体集積回路において、
   前記判定回路は、
   前記第１入力信号を所定時間遅延させた基準遅延信号、該基準遅延信号より位相の早い前遅延信号、および該基準遅延信号より位相の遅い後遅延信号を生成する遅延回路と、
   前記遅延クロック信号に同期して、前記基準遅延信号と前記前遅延信号の論理レベルの一致、不一致、および前記基準遅延信号と前記後遅延信号の論理レベルの一致、不一致を検出するレベル検出回路と、
   前記基準遅延信号と前記前遅延信号の論理レベルが不一致のときに、前記増加信号を出力し、前記基準遅延信号と前記後遅延信号の論理レベルが不一致のときに、前記減少信号 を出力する遅延時間制御回路とを備えていることを特徴とする半導体集積回路。
10. 入力信号をクロック信号に同期して受信する受信回路を備え、
    前記受信回路は、
    前記入力信号を第１遅延調整信号に応じて遅延させる第１可変遅延回路と、
    前記第１可変遅延回路により遅延された前記入力信号を、第２遅延調整信号に応じて遅延させ第１遅延信号として出力する第２可変遅延回路と、
    前記第１遅延信号と前記クロック信号との位相差に応じて、前記第１可変遅延回路の遅延時間を増加させるため第１増加信号または前記第１可変遅延回路の遅延時間を減少させるため第１減少信号を出力するとともに、前記第２可変遅延回路の遅延時間を増加させるため第２増加信号または前記第２可変遅延回路の遅延時間を減少させるため第２減少信号を出力する判定回路と、
    前記第１可変遅延回路を調整する前記第１遅延調整信号を、前記第１増加信号または前記第１減少信号に応じて生成する第１遅延調整回路と、
    前記第２可変遅延回路を調整する前記第２遅延調整信号を、前記第２増加信号または前記第２減少信号に応じて生成する第２遅延調整回路とを備えていることを特徴とする半導体集積回路。

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