KR100586841B1 - 가변 딜레이 제어 방법 및 회로 - Google Patents

가변 딜레이 제어 방법 및 회로 Download PDF

Info

Publication number
KR100586841B1
KR100586841B1 KR1020030091187A KR20030091187A KR100586841B1 KR 100586841 B1 KR100586841 B1 KR 100586841B1 KR 1020030091187 A KR1020030091187 A KR 1020030091187A KR 20030091187 A KR20030091187 A KR 20030091187A KR 100586841 B1 KR100586841 B1 KR 100586841B1
Authority
KR
South Korea
Prior art keywords
delay
signal
delay control
command
internal
Prior art date
Application number
KR1020030091187A
Other languages
English (en)
Other versions
KR20050059557A (ko
Inventor
이상보
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030091187A priority Critical patent/KR100586841B1/ko
Priority to US11/008,462 priority patent/US7292486B2/en
Priority to CN200410103798A priority patent/CN100592423C/zh
Publication of KR20050059557A publication Critical patent/KR20050059557A/ko
Application granted granted Critical
Publication of KR100586841B1 publication Critical patent/KR100586841B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Abstract

메모리 장치의 고주파 동작에서 연속적인 커맨드의 입력에 따른 파워 노이즈를 최소화하기 위한 딜레이를 제어하는 방법 및 회로가 도시된다. 입력되는 내부 커맨드를 처리하기 위해 클럭에 동기하여 시리얼로 시프트시키고, 시프트 과정에서 발생하는 출력을 딜레이 제어 신호로 이용한다. 발생된 2개 이상의 딜레이 제어 신호를 이용하여 레이턴시 신호를 출력한다. 이를 위해 레이턴시 제어부의 지연된 커맨드를 처리하는 딜레이 제어부 및 레이턴시 신호를 출력하는 가변 딜레이부를 추가한다. 상기 레이턴시 제어부는 다수의 스프트 경로를 가지며, 내부 커맨드에 따른 2 개 이상의 딜레이 제어 신호를 생성한다. 또한, 가변 딜레이부는 상기 2 개 이상의 딜레이 제어 신호에 따라 파워 노이즈를 최소화하기 위한 최적의 지연 동작을 구현한다.

Description

가변 딜레이 제어 방법 및 회로{Method for controlling Variable Delay and Circuit for the same}
도 1은 종래 기술에 따른 레이턴시 제어 회로를 도시한 블록도이다.
도 2는 종래 기술에 따른 레이턴시 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예에 따른 가변 딜레이 제어 회로를 도시한 블록도이다.
도 4는 본 발명의 실시예에 따른 딜레이 제어부를 도시한 회로도이다.
도 5는 본 발명의 실시예에 따른 가변 딜레이부를 도시한 회로도이다.
도 6은 본 발명의 실시예에 따른 가변 딜레이 제어 회로의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 커맨드 디코더 110 : 레이턴시 신호 발생기
120, 240 : 스위칭 수단 130, 250 : 출력 버퍼
210 : 레이턴시 제어부 220 : 딜레이 제어부
230 : 가변 딜레이부 300 : 제1 시프트 경로
310 : 제2 시프트 경로 320 : 제3 시프트 경로
본 발명은 반도체 메모리 장치에 관한 것으로 더욱 상세하게는 신호의 지연 동작을 제어하기 위한 방법 및 회로에 관한 것이다.
반도체 메모리 장치의 동작 주파수가 증가함에 따라 내부 신호를 외부 클럭에 동기하여 감지 또는 샘플링하고 래치하는데 요구되는 타이밍 마진은 점점 감소하고 있다. 또한, 반도체 장치의 연속적인 동작에 따라 필요한 전력을 공급하기 위한 회로가 신호를 처리하는 회로의 동작 속도를 지원하지 못하여 발생하는 파워 노이즈의 문제는 신호의 딜레이 변동을 발생시키는 일 요인이 되고 있다. 동작 주파수의 증가는 이러한 파워 노이즈를 증가시키며, 파워 노이즈의 증가는 신호의 딜레이 변동폭을 증가시켜 메모리 장치의 고주파에서의 동작을 제약하는 요인이 된다.
특히, 칼럼 어드레스가 입력되고 이에 상승하는 소정의 데이터가 출력될 때까지의 시간인 CAS(Column Address Strobe) Latency를 제어하기 위한 회로에서 신호의 딜레이 변동폭의 변화는 데이터의 출력 타이밍의 오동작을 유발하는 원인이 된다.
도 1은 종래 기술에 따른 레이턴시 제어 회로를 도시한 블록도이다.
도 1을 참조하면, 레이턴시 제어 회로는 커맨드 디코더(100), 레이턴시 신호 발생기(110), 스위칭 수단(120) 및 출력 버퍼(130)를 가진다.
상기 커맨드 디코더(100)는 입력되는 내부 커맨드 CMD를 해석하여 외부 클럭 ECLK에 동기된 내부 활성화 커맨드 PACT, 내부 읽기 커맨드 PREAD 또는 내부 쓰기 커맨드 PWRITE를 출력한다.
상기 레이턴시 신호 발생기(110)는 상기 PACT, PREAD 또는 PWRITE을 입력하여 MRS(Mode Register Set)등에 의해 설정된 레이턴시 정보에 따라 소정의 주기 만큼 지연된 레이턴시 신호를 출력한다.
상기 스위칭 수단(120)은 DLL(Delay Locked Loop)의 출력인 내부 클럭 ICLK1에 동기된 신호 PTRST를 출력한다. 상기 PTRST는 출력 버퍼(130)를 활성화하기 위한 신호로 사용된다.
상기 출력 버퍼(130)는 활성화 신호 PTRST에 따라 활성화되고 내부 클럭 ICLK2를 이용하여 출력 래치의 출력인 DO 신호를 출력 데이터인 DOUT로 출력한다.
도 2는 종래 기술에 따른 레이턴시 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 클럭 1의 상승 에지에서 감지된 내부 커맨드 READ1 신호는 커맨드 디코더(100)에 의해 PREAD 신호로 변환된다. 또한 클럭 4의 상승 에지에서 감지된 내부 커맨드 READ2 신호는 상기 커맨드 디코더에 의해 PREAD 신호로 변환된다.
상기 활성화된 PREAD 신호는 레이턴시 신호 발생기(110)에서 소정의 클럭만큼 지연되어 레이턴시 신호로 출력된다.
상기 내부 커맨드 READ1 신호에 기인한 PREAD의 상승구간에서는 최초의 지연동작이 일어나므로 파워 노이즈는 비교적 미미하다. 그러나 상기 내부 커맨드 READ2 신호에 기인한 PREAD의 상승구간에서는 외부 클럭 ECLK의 주파수 증가에 따라 VDD 라인 및 VSS 라인들이 레이턴시의 상승을 지원하지 못하는 파워 노이즈 현상이 발생한다. 따라서 정상적인 동작에서는 레이턴시 신호가 외부 클럭 ECLK의 클럭 8에서 상승 에지를 가져야 하나, 파워 노이즈에 의해 딜레이되어 클럭 9에서 상승 에지를 가지게 된다.
파워 노이즈에 따라 딜레이가 발생된 레이턴시 신호는 스위칭 수단(120)으로 입력되고, 스위칭 수단에서는 내부 클럭 ICLK1에 동기하여 출력 버퍼 활성화 신호인 PTRST를 생성한다.
최초의 내부 커맨드 READ1에 기인한 PTRST 신호는 클럭 6의 상승 에지에서 활성화되나, 상기 내부 커맨드 READ2에 기인한 PTRST 신호는 파워 노이즈에 의해 클럭 10의 상승 에지에서 활성화된다. 출력 버퍼(130)에서는 PTRST 신호에 따라 활성화되므로, 정상적인 경우 내부 커맨드 READ2에 기인한 데이터는 클럭 9의 상승 에지에서 출력 데이터 DOUT의 출력이 개시되어야 하나, 파워 노이즈에 따라 클럭 10의 상승 에지에서 출력 데이터 DOUT의 출력이 개시된다.
상기 도 2에서는 데이터 입출력시, 4비트 프리페치가 수행되는 DDR2 동작을 일례로 설명하였지만, 고주파 동작이 수행되는 모든 메모리 장치에서 파워 노이즈에 기인한 출력 데이터의 딜레이 현상은 반도체 메모리 장치의 동작을 제한하는 요소가 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 입력되는 내부 커맨드를 시프트하여 파워 노이즈에 상응하는 신호의 딜레이를 제어하는 가변 딜레이 제어 방법을 제공한다.
본 발명의 제2 목적은 입력되는 내부 커맨드를 시프트하여 파워 노이즈에 상응하는 신호의 딜레이를 하기위한 가변 딜레이 제어 회로를 제공한다.
상기 제1 목적을 달성하기 위한 본 발명은, 내부 커맨드를 입력하는 단계; 상기 내부 커맨드를 처리하여 2개 이상의 딜레이 제어 신호들을 생성하는 단계; 및 상기 2 개 이상의 딜레이 제어 신호를 이용하여 딜레이 신호를 출력하는 단계를 포함하는 가변 딜레이 제어 방법을 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 내부 커맨드를 처리하여 지연된 커맨드를 출력하기 위한 레이턴시 제어부; 상기 내부 커맨드를 처리하여 2개 이상의 딜레이 제어 신호들을 생성하기 위한 딜레이 제어부; 및 상기 2 개 이상의 딜레이 제어 신호를 이용하여 딜레이 신호를 출력하기 위한 가변 딜레이부를 포함하는 가변 딜레이 제어 회로를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예
도 3은 본 발명의 실시예에 따른 가변 딜레이 제어 회로를 도시한 블록도이다.
도 3을 참조하면, 가변 딜레이 제어 회로는 커맨드 디코더(200), 레이턴시 제어부(210), 딜레이 제어부(220), 가변 딜레이부(230), 스위칭 수단(240) 및 출력 버퍼(250)로 구성된다.
상기 커맨드 디코더(200)는 입력되는 커맨드 CMD를 디코딩하여 내부 커맨드를 생성한다. 내부 커맨드는 외부 클럭 ECLK에 동기되어 출력되며, 커맨드 버퍼를 거친 CMOS 레벨의 /RAS, /CAS, /WE, /CS를 해석하여 PREAD, PWRITE, PACT등의 형태로 출력된다.
상기 레이턴시 제어부(210)는 커맨드 디코더(200)의 출력인 내부 커맨드를 소정의 클럭만큼 지연시켜서 지연된 내부 커맨드를 생성한다.
상기 딜레이 제어부(220)는 입력되는 내부 커맨드를 외부 클럭 ECLK에 동기하여 시프트시킨다. 내부 커맨드 PREAD를 시프트시키기 위해 상기 딜레이 제어부(220)는 제1 시프트 경로를 가지며, 내부 커맨드 PWRITE를 시프트시키기 위해 상기 딜레이 제어부(220)는 제2 시프트 경로를 가지며, 내부 커맨드 PACT를 시프트시키기 위해 상기 딜레이 제어부(220)는 제3 시프트 경로를 가진다. 각각의 시프트 경로는 다수의 플립-플롭으로 구성된다. 각각의 플립-플롭의 출력은 가변 딜레이부(230)의 동작을 제어한다.
상기 가변 딜레이부(230)는 상기 레이턴시 제어부(210)의 출력인 지연된 내부 커맨드를 딜레이 제어부(220)의 제어 신호에 따라 지연시키고, 딜레이 신호를 출력한다. 상기 딜레이 신호는 레이턴시 신호임이 바람직하다. 상기 가변 딜레이부(230)는 직렬로 구성된 다수의 인버터 및 상기 인버터의 출력단에 연결된 딜레이부로 구성된다. 상기 딜레이부는 3개의 트랜지스터쌍 및 각각의 트랜지스터와 VDD 또는 VSS단 사이에 접속된 커패시터를 포함한다.
상기 스위칭 수단(240)은 상기 레이턴시 신호를 DLL(Delay Locked Loop)의 출력인 내부 클럭 ICLK1에 동기시켜서 출력 버퍼(250)의 활성화 신호인 PTRST를 출력한다.
상기 출력 버퍼(250)는 활성화 신호 PTRST가 활성화된 구간내에서 출력 래치의 출력인 DO를 감지하여 내부 클럭 ICLK2에 동기된 데이터 출력 DOUT를 출력한다.
도 4는 본 발명의 실시예에 따른 딜레이 제어부를 도시한 회로도이다.
도 4를 참조하면, 상기 딜레이 제어부(220)는 제1 시프트 경로(300), 제2 시프트 경로(310) 및 제3 시프트 경로(320)를 포함한다.
상기 제1 시프트 경로(300)는 내부 커맨드 PREAD를 외부 클럭 ECLK에 따라 시프트시키기 위해 직렬로 구성된 n개의 플립-플롭을 가진다. 플립-플롭 F/FR1은 외부 클럭 ECLK의 상승 에지에서 PREAD 신호를 감지하고 이를 R1 라인으로 출력한다. 또한 R1B 라인에는 상기 R1 라인상의 신호의 반전된 신호가 출력된다. 플립-플롭 F/FR2는 외부 클럭 ECLK의 상승 에지에서 PREAD 신호를 감지하고 이를 R2 라인 및 R2B 라인으로 출력한다. 다만, 상기 플립-플롭 F/FR2는 상기 플립-플롭 F/FR1에 서의 외부 클럭 ECLK을 이용한 감지 동작에 비해 한 클럭 뒤에서 상기 R1 라인상의 데이터를 감지한다. 직렬로 구성된 n개의 플립-플롭들중 n번째 플립-플롭 F/FRn은 상기 플립-플롭들 F/FR1 및 F/FR2와 동일한 동작을 수행한다. 다만 외부 클럭 ECLK의 상승 에지에서 데이터의 감지는 상기 플립-플롭 F/FR1에서의 외부 클럭 ECLK을 이용한 감지 동작에 비해 n번째의 외부 클럭 ECLK에서 일어난다.
상기 제2 시프트 경로(310)는 내부 커맨드 PWRITE를 외부 클럭 ECLK에 따라 시프트시키기 위해 직렬로 구성된 n개의 플립-플롭을 가진다. 플립-플롭 F/FW1은 외부 클럭 ECLK의 상승 에지에서 PWRITE 신호를 감지하고 이를 W1 라인으로 출력한다. 또한 W1B 라인에는 상기 W1 라인상의 신호의 반전된 신호가 출력된다. 플립-플롭 F/FW2는 외부 클럭 ECLK의 상승 에지에서 PWRITE 신호를 감지하고 이를 W2 라인 및 W2B 라인으로 출력한다. 다만, 상기 플립-플롭 F/FW2는 상기 플립-플롭 F/FW1에서의 외부 클럭 ECLK을 이용한 감지 동작에 비해 한 클럭 뒤에서 상기 W1 라인상의 데이터를 감지한다. 직렬로 구성된 n개의 플립-플롭들중 n번째 플립-플롭 F/FWn은 상기 플립-플롭들 F/FW1 및 F/FW2와 동일한 동작을 수행한다. 다만 외부 클럭 ECLK의 상승 에지에서 데이터의 감지는 상기 플립-플롭 F/FW1에서의 외부 클럭 ECLK을 이용한 감지 동작에 비해 n번째의 외부 클럭 ECLK에서 일어난다.
상기 제3 시프트 경로(320)는 내부 커맨드 PACT를 외부 클럭 ECLK에 따라 시프트시키기 위해 직렬로 구성된 n개의 플립-플롭을 가진다. 플립-플롭 F/FA1은 외부 클럭 ECLK의 상승 에지에서 PACT 신호를 감지하고 이를 A1 라인으로 출력한다. 또한 A1B 라인에는 상기 A1 라인상의 신호의 반전된 신호가 출력된다. 플립-플롭 F/FA2는 외부 클럭 ECLK의 상승 에지에서 PACT 신호를 감지하고 이를 A2 라인 및 A2B 라인으로 출력한다. 다만, 상기 플립-플롭 F/FA2는 상기 플립-플롭 F/FA1에서의 외부 클럭 ECLK을 이용한 감지 동작에 비해 한 클럭 뒤에서 상기 A1 라인상의 데이터를 감지한다. 직렬로 구성된 n개의 플립-플롭들중 n번째 플립-플롭 F/FAn은 상기 플립-플롭들 F/FA1 및 F/FA2와 동일한 동작을 수행한다. 다만 외부 클럭 ECLK의 상승 에지에서 데이터의 감지는 상기 플립-플롭 F/FA1에서의 외부 클럭 ECLK을 이용한 감지 동작에 비해 n번째의 외부 클럭 ECLK에서 일어난다.
도 5는 본 발명의 실시예에 따른 가변 딜레이부를 도시한 회로도이다.
도 5를 참조하면, 상기 가변 딜레이부(230)는 다수의 인버터들 및 다수의 딜레이부들로 구성된다.
상기 가변 딜레이부(230)의 인버터 I1에는 상기 레이턴시 제어부(210)의 출력인 지연된 커맨드가 입력되고, 제1 딜레이부(410)의 딜레이 동작에 의해 지연된 신호가 출력된다.
상기 제1 딜레이부(410)는 상기 딜레이 제어부(220)의 출력 라인들인 R1, R1B, W1, W1B, A1 및 A1B 라인상의 제어 신호에 따라 인버터 I1의 출력 신호의 지연 동작을 제어한다. 상기 제1 딜레이부(410)는 3개의 쌍으로 이루어진 트랜지스터들 및 상기 트랜지스터와 VDD 또는 VSS 사이에 연결된 커패시터로 구성된다.
제1-1 트랜지스터쌍(412)은 PMOS 트랜지스터 QR1P 및 NMOS 트랜지스터 QR1N으로 구성된다. 상기 트랜지스터 QR1P의 게이트에는 딜레이 제어부(220)의 출력 라인인 R1이 연결되며, 상기 트랜지스터 QR1P의 드레인은 인버터 I1의 출력단에 연결 되고, 상기 트랜지스터 QR1P의 소스는 커패시터 CR1의 일측단에 연결되며, 상기 커패시터 CR1의 타측단은 VDD에 연결된다. 상기 트랜지스터 QR1N의 게이트에는 상기 딜레이 제어부(220)의 출력 라인인 R1B가 연결되며, 상기 트랜지스터 QR1N의 드레인은 인버터 I1의 출력단에 연결되고, 상기 트랜지스터 QR1N의 소스는 커패시터 CR1B의 일측단에 연결되며, 상기 커패시터 CR1B의 타측단은 VSS에 연결된다.
제1-2 트랜지스터쌍(414)은 PMOS 트랜지스터 QW1P 및 NMOS 트랜지스터 QW1N으로 구성된다. 상기 트랜지스터 QW1P의 게이트에는 딜레이 제어부(220)의 출력 라인인 W1이 연결되며, 상기 트랜지스터 QW1P의 드레인은 인버터 I1의 출력단에 연결되고, 상기 트랜지스터 QW1P의 소스는 커패시터 CW1의 일측단에 연결되며, 상기 커패시터 CW1의 타측단은 VDD에 연결된다. 상기 트랜지스터 QW1N의 게이트에는 상기 딜레이 제어부(220)의 출력 라인인 W1B가 연결되며, 상기 트랜지스터 QW1N의 드레인은 인버터 I1의 출력단에 연결되고, 상기 트랜지스터 QW1N의 소스는 커패시터 CW1B의 일측단에 연결되며, 상기 커패시터 CW1B의 타측단은 VSS에 연결된다.
제1-3 트랜지스터쌍(416)은 PMOS 트랜지스터 QA1P 및 NMOS 트랜지스터 QA1N으로 구성된다. 상기 트랜지스터 QA1P의 게이트에는 딜레이 제어부(220)의 출력 라인인 A1이 연결되며, 상기 트랜지스터 QA1P의 드레인은 인버터 I1의 출력단에 연결되고, 상기 트랜지스터 QA1P의 소스는 커패시터 CA1의 일측단에 연결되며, 상기 커패시터 CA1의 타측단은 VDD에 연결된다. 상기 트랜지스터 QA1N의 게이트에는 상기 딜레이 제어부(220)의 출력 라인인 A1B가 연결되며, 상기 트랜지스터 QA1N의 드레인은 인버터 I1의 출력단에 연결되고, 상기 트랜지스터 QA1N의 소스는 커패시터 CA1B의 일측단에 연결되며, 상기 커패시터 CA1B의 타측단은 VSS에 연결된다.
커맨드의 입력이 없는 경우, 내부 커맨드는 활성화되지 않으므로, R1, W1 및 A1 라인들상의 신호는 모두 저레벨이되고, R1B, W1B 및 A1B 라인들상의 신호는 모두 고레벨이 된다. 따라서, 상기 제1 딜레이부의 모든 트랜지스터들은 턴온되고 인버터 I1의 출력은 최대한 지연된다.
PREAD 커맨드가 활성화되면, 외부 클럭 ECLK의 첫 번째 클럭에서, R1 라인상의 신호는 고레벨이 되고, R1B 라인상의 신호는 저레벨이 된다. 따라서, 제1-1 트랜지스터쌍(412)의 트랜지스터들은 턴오프되고, 인버터 I1의 출력은 상기 인버터 I1의 출력단에 연결된 커패시터들 CW1, CW1B, CA1 및 CA1B에 의해 소정의 시간만큼 지연된다.
PWRITE 커맨드가 활성화되면, W1 라인상의 신호가 고레벨이 되며, W1B 라인상의 신호가 저레벨이 되어, 상기 제1-2 트랜지스터쌍(414)의 트랜지스터들은 턴오프된다.
또한, PACT 커맨드가 활성화되면, A1 라인상의 신호는 고레벨이 되며, A1B 라인상의 신호는 저레벨이 되어, 상기 제1-3 트랜지스터쌍(416)의 트랜지스터들은 턴오프된다.
상기 인버터 I1의 출력 신호는 제1 딜레이부(410)에 의해 지연되고, 인버터 I2로 입력된다. 상기 인버터 I2의 출력단에는 제2 딜레이부(420)가 연결된다. 상기 제2 딜레이부(420)는 3개의 트랜지스터쌍 및 각각의 트랜지스터와 VDD 또는 VSS 사이에 연결된 커패시터를 구비한다.
상기 제2 딜레이부(420)의 제2-1 트랜지스터쌍(422)은 R2 라인상의 제어 신호에 따라 동작하는 트랜지스터 QR2P 및 R2B 라인상의 제어 신호에 따라 동작하는 트랜지스터 QR2N으로 구성된다. 상기 트랜지스터 QR2P의 드레인은 상기 인버터 I2의 출력단에 연결되며, 트랜지스터 QR2P의 소스는 커패시터 CR2의 일측단과 연결된다. 상기 커패시터 CR2의 타측단은 VDD에 연결된다. 상기 트래지스터 QR2N의 드레인은 상기 인버터 I2의 출력단에 연결되며, 트랜지스터 QR2N의 소스는 커패시터 CR2B의 일측단과 연결된다. 또한, 상기 커패시터 CR2B의 타측단은 VSS에 연결된다.
제2-2 트랜지스터쌍(424)은 W2 라인상의 제어 신호에 따라 동작하는 트랜지스터 QW2P 및 W2B 라인상의 제어 신호에 따라 동작하는 트랜지스터 QW2N으로 구성된다. 상기 트랜지스터 QW2P의 드레인은 상기 인버터 I2의 출력단에 연결되며, 트랜지스터 QW2P의 소스는 커패시터 CW2의 일측단과 연결된다. 상기 커패시터 CW2의 타측단은 VDD에 연결된다. 상기 트래지스터 QW2N의 드레인은 상기 인버터 I2의 출력단에 연결되며, 트랜지스터 QW2N의 소스는 커패시터 CW2B의 일측단과 연결된다. 또한, 상기 커패시터 CW2B의 타측단은 VSS에 연결된다.
제2-3 트랜지스터쌍(426)은 A2 라인상의 제어 신호에 따라 동작하는 트랜지스터 QA2P 및 A2B 라인상의 제어 신호에 따라 동작하는 트랜지스터 QA2N으로 구성된다. 상기 트랜지스터 QA2P의 드레인은 상기 인버터 I2의 출력단에 연결되며, 트랜지스터 QA2P의 소스는 커패시터 CA2의 일측단과 연결된다. 상기 커패시터 CA2의 타측단은 VDD에 연결된다. 상기 트래지스터 QA2N의 드레인은 상기 인버터 I2의 출력단에 연결되며, 트랜지스터 QA2N의 소스는 커패시터 CA2B의 일측단과 연결된다. 또한, 상기 커패시터 CA2B의 타측단은 VSS에 연결된다.
상기 제2 딜레이부(420)는 외부 클럭 ECLK의 두 번째 클럭에서 딜레이 제어부(220)로부터 출력되는 딜레이 제어 신호에 따라 인버터 I2의 출력신호의 지연을 제어한다.
인버터 In으로 입력된 신호는 반전되고, 상기 인버터 In의 출력단에 연결된 제n 딜레이부(430)에 의해 지연된다. 상기 제n 딜레이부(430)는 3개의 트랜지스터쌍 및 각각의 트랜지스터와 VDD 또는 VSS 사이에 연결된 커패시터를 구비한다.
상기 제n 딜레이부(430)의 제n-1 트랜지스터쌍(432)은 Rn 라인상의 제어 신호에 따라 동작하는 트랜지스터 QRnP 및 RnB 라인상의 제어 신호에 따라 동작하는 트랜지스터 QRnN으로 구성된다. 상기 트랜지스터 QRnP의 드레인은 상기 인버터 In의 출력단에 연결되며, 트랜지스터 QRnP의 소스는 커패시터 CRn의 일측단과 연결된다. 상기 커패시터 CRn의 타측단은 VDD에 연결된다. 상기 트래지스터 QRnN의 드레인은 상기 인버터 In의 출력단에 연결되며, 트랜지스터 QRnN의 소스는 커패시터 CRnB의 일측단과 연결된다. 또한, 상기 커패시터 CRnB의 타측단은 VSS에 연결된다.
제n-2 트랜지스터쌍(434)은 Wn 라인상의 제어 신호에 따라 동작하는 트랜지스터 QWnP 및 WnB 라인상의 제어 신호에 따라 동작하는 트랜지스터 QWnN으로 구성된다. 상기 트랜지스터 QWnP의 드레인은 상기 인버터 In의 출력단에 연결되며, 트랜지스터 QWnP의 소스는 커패시터 CWn의 일측단과 연결된다. 상기 커패시터 CWn의 타측단은 VDD에 연결된다. 상기 트래지스터 QWnN의 드레인은 상기 인버터 In의 출력단에 연결되며, 트랜지스터 QWnN의 소스는 커패시터 CWnB의 일측단과 연결된다. 또한, 상기 커패시터 CWnB의 타측단은 VSS에 연결된다.
제n-3 트랜지스터쌍(436)은 An 라인상의 제어 신호에 따라 동작하는 트랜지스터 QAnP 및 AnB 라인상의 제어 신호에 따라 동작하는 트랜지스터 QAnN으로 구성된다. 상기 트랜지스터 QAnP의 드레인은 상기 인버터 In의 출력단에 연결되며, 트랜지스터 QAnP의 소스는 커패시터 CAn의 일측단과 연결된다. 상기 커패시터 CAn의 타측단은 VDD에 연결된다. 상기 트래지스터 QAnN의 드레인은 상기 인버터 In의 출력단에 연결되며, 트랜지스터 QAnN의 소스는 커패시터 CAnB의 일측단과 연결된다. 또한, 상기 커패시터 CAnB의 타측단은 VSS에 연결된다.
상기 제n 딜레이부(430)는 외부 클럭 ECLK의 n 번째 클럭에서 딜레이 제어부(220)로부터 출력되는 딜레이 제어 신호에 따라 인버터 In의 출력신호의 지연을 제어한다.
바람직하게는 상기 인버터 In의 출력단에 인버터 In+1을 구비하여 레이턴시 신호가 입력되는 스위칭 수단(240)의 입력 임피던스의 영향을 최소화한다.
또한, 상기 가변 딜레이부의 딜레이를 조절하기 위하여 커패시터의 커패시턴스를 조절할수 있다. 그 조절의 예로 외부 클럭 ECLK의 동작 주파수 또는 메모리 장치의 동작 모드에 따른 조절이 가능하다.
즉, PACT 신호에 따른 활성화 동작시의 커패시턴스, PREAD 신호에 따른 읽기 동작시의 커패시턴스 및 PWRITE 신호에 따른 쓰기 동작시의 커패시턴스는 상호 다르게 설정될 수 있으며, 동작 주파수에 따른 파워 노이즈의 발생을 최소화하기 위해 적절한 커패시턴스가 설정될 수 있다.
삭제
도 6은 본 발명의 실시예에 따른 가변 딜레이 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 외부 클럭 ECLK의 클럭 0의 상승 에지에서 감지된 활성화 커맨드 ACT에 의해 내부 활성화 커맨드 PACT가 발생한다. 내부 활성화 커맨드 PACT는 클럭 1의 상승 에지에서 감지되고, 상기 도 4의 딜레이 제어부(220)의 제3 시프트 경로로 입력된다. 클럭 1의 상승 에지에서 감지된 상기 내부 활성화 커맨드 PACT는 제3 시프트 경로상의 플립-플롭 F/FA1의 출력 라인인 A1으로 출력되며, 또다른 출력 단자 A1B로 반전되어 출력된다.
상기 플립-플롭 F/FA1의 출력 라인 A1의 신호는 플립-플롭 F/FA2로 시프트된다. 즉 클럭 2의 상승 에지에서 출력 라인 A1의 신호는 감지되어 출력 라인 A2로 출력되며 또다른 출력 단자 A2B로 반전되어 출력된다.
상술한 과정에 따라 클럭 3의 상승 에지에서 플립-플롭 F/FA3의 출력 라인 A3 및 A3B로 딜레이 제어 신호가 출력되며, 클럭 4의 상승 에지에서 플립-플롭 F/FA4의 출력 라인 A4 및 A4B로 딜레이 제어 신호가 출력되며, 클럭 5의 상승 에지에서 플립-플롭 F/FA5의 출력 라인 A5 및 A5B로 딜레이 제어 신호가 출력되고, 클럭 6의 상승 에지에서 플립-플롭 F/FA6의 출력 라인 A6 및 A6B로 딜레이 제어 신호가 출력된다.
한편, 외부 클럭 ECLK의 클럭 4의 상승 에지에서 감지된 읽기 커맨드 READ1에 의해 내부 활성화 커맨드 PREAD1이 발생한다. 내부 읽기 커맨드 PREAD1은 클럭 5의 상승 에지에서 감지되고, 상기 도 4의 딜레이 제어부(220)의 제1 시프트 경로 로 입력된다. 클럭 5의 상승 에지에서 감지된 상기 내부 읽기 커맨드 PREAD1은 제1 시프트 경로상의 플립-플롭 F/FR1의 출력 라인인 R1으로 출력되며, 또다른 출력 단자 R1B로 반전되어 출력된다. 상기 플립-플롭 F/FR1의 출력 라인 R1의 신호는 플립-플롭 F/FR2로 시프트된다. 즉 클럭 6의 상승 에지에서 출력 라인 R1의 신호는 감지되어 출력 라인 R2로 출력되며 또다른 출력 단자 R2B로 반전되어 출력된다.
상술한 과정에 따라 클럭 7의 상승 에지에서 플립-플롭 F/FR3의 출력 라인 R3 및 R3B로 딜레이 제어 신호가 출력되며, 클럭 8의 상승 에지에서 플립-플롭 F/FR4의 출력 라인 R4 및 R4B로 딜레이 제어 신호가 출력되며, 클럭 9의 상승 에지에서 플립-플롭 F/FR5의 출력 라인 R5 및 R5B로 딜레이 제어 신호가 출력되고, 클럭 10의 상승 에지에서 플립-플롭 F/FR6의 출력 라인 R6 및 R6B로 딜레이 제어 신호가 출력된다.
또한, 외부 클럭 ECLK의 클럭 7의 상승 에지에서 감지된 읽기 커맨드 READ2에 의해 내부 활성화 커맨드 PREAD2가 발생한다. 내부 읽기 커맨드 PREAD2는 클럭 8의 상승 에지에서 감지되고, 상기 도 4의 딜레이 제어부(220)의 제1 시프트 경로로 입력된다. 클럭 8의 상승 에지에서 감지된 상기 내부 읽기 커맨드 PREAD2는 제1 시프트 경로상의 플립-플롭 F/FR1의 출력 라인인 R1으로 출력되며, 또다른 출력 단자 R1B로 반전되어 출력된다. 상기 플립-플롭 F/FR1의 출력 라인 R1의 신호는 플립-플롭 F/FR2로 시프트된다. 즉 클럭 9의 상승 에지에서 출력 라인 R1의 신호는 감지되어 출력 라인 R2로 출력되며 또다른 출력 단자 R2B로 반전되어 출력된다.
상술한 과정에 따라 클럭 10의 상승 에지에서 플립-플롭 F/FR3의 출력 라인 R3 및 R3B로 딜레이 제어 신호가 출력되며, 클럭 11의 상승 에지에서 플립-플롭 F/FR4의 출력 라인 R4 및 R4B로 딜레이 제어 신호가 출력되며, 클럭 12의 상승 에지에서 플립-플롭 F/FR5의 출력 라인 R5 및 R5B로 딜레이 제어 신호가 출력되고, 클럭 13의 상승 에지에서 플립-플롭 F/FR6의 출력 라인 R6 및 R6B로 딜레이 제어 신호가 출력된다.
외부 클럭 ECLK에 동기된 딜레이 제어 신호들은 가변 딜레이부(230)의 트랜지스터들의 온-오프 동작을 제어한다.
외부 클럭 ECLK의 클럭 6에서 레이턴시 신호는 발생한다. 상기 레이턴시 신호는 A6 라인 및 R2 라인의 제어 신호에 따라 딜레이 동작이 제어된 것이다. 따라서, 2개의 제어 신호에 따라 딜레이 동작은 제어되어 파워 노이즈에 따른 영향은 최소화 될 수 있다.
또한, 연속적으로 발생하는 레이턴시 신호는 R1 라인 및 R4 라인의 제어 신호에 따라 딜레이 동작이 제어된다. 상술한 바와 같이 CAS 레이턴시는 메모리 장치의 종류에 따라 다르게 설정될 수 있으며, 동작 주파수 또는 동작 모드에 따라 2 이상의 제어 신호를 적절히 사용하여 신호의 딜레이를 조절할 수 있다.
상기와 같은 본 발명에 따르면, 연속적인 커맨드의 입력 및 고주파 동작에 기인한 파워 노이즈의 영향을 최소화하여 반도체 메모리 장치의 동작 불량을 최소화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 내부 커맨드를 입력하는 단계;
    상기 내부 커맨드를 처리하여 2개 이상의 딜레이 제어 신호를 생성하는 단계; 및
    상기 딜레이 제어 신호를 이용하여 딜레이 신호를 출력하는 단계를 포함하는 가변 딜레이 제어 방법.
  2. 제1항에 있어서, 상기 딜레이 신호는 레이턴시 신호인 것을 특징으로 하는 가변 딜레이 제어 방법.
  3. 제2항에 있어서, 상기 레이턴시 신호를 출력하는 단계는 상기 내부 커맨드를 지연시키기 위한 다수의 지연 단계들로 이루어진 것을 특징으로 하는 가변 딜레이 제어 방법.
  4. 제3항에 있어서, 상기 다수의 지연 단계들은 딜레이 제어 신호들에 의해 제어되는 것을 특징으로 하는 가변 딜레이 제어 방법.
  5. 제4항에 있어서, 상기 지연 단계들은 입력되는 상기 내부 커맨드를 상기 딜레이 제어 신호들에 의해 지연시키는 것을 특징으로 하는 가변 딜레이 제어 방법.
  6. 제1항에 있어서, 상기 내부 커맨드의 입력은 2이상의 커맨드가 연속하여 입력되는 것을 특징으로 하는 가변 딜레이 제어 방법.
  7. 제1항에 있어서, 상기 내부 커맨드의 처리는 다수의 시프트 단계에 의해 이루어지는 것을 특징으로 하는 가변 딜레이 제어 방법.
  8. 제7항에 있어서, 상기 딜레이 제어 신호는 각각의 시프트 단계에서 생성되는 것을 특징으로 하는 가변 딜레이 제어 방법.
  9. 내부 커맨드를 처리하여 지연된 커맨드를 출력하기 위한 레이턴시 제어부;
    상기 내부 커맨드를 처리하여 2개 이상의 딜레이 제어 신호를 생성하기 위한 딜레이 제어부; 및
    상기 딜레이 제어 신호를 이용하여 딜레이 신호를 출력하기 위한 가변 딜레이부를 포함하는 가변 딜레이 제어 회로.
  10. 제9항에 있어서, 상기 딜레이 신호는 레이턴시 신호인 것을 특징으로 하는 가변 딜레이 제어 회로.
  11. 제9항에 있어서, 상기 딜레이 제어부는,
    내부 활성화 커맨드를 시프트시키기 위한 제1 시프트 경로;
    내부 쓰기 커맨드를 시프트시키기 위한 제2 시프트 경로;
    내부 읽기 커맨드를 시프트시키기 위한 제3 시프트 경로를 포함하는 것을 특징으로 하는 가변 딜레이 제어 회로.
  12. 제11항에 있어서, 상기 시프트 경로는 직렬로 배치된 n개의 플립-플롭으로 구성되는 것을 특징으로 하는 가변 딜레이 제어 회로.
  13. 제12항에 있어서, 상기 딜레이 제어 신호들은 각각의 플립-플롭으로부터 생성되는 것을 특징으로 하는 가변 딜레이 제어 회로.
  14. 제9항에 있어서, 상기 가변 딜레이부는,
    직렬로 구성된 n개의 인버터들; 및
    상기 인버터들의 출력단에 각각 연결된 n개의 딜레이부를 포함하는 것을 특징으로 하는 가변 딜레이 제어 회로.
  15. 제14항에 있어서, 상기 딜레이부는,
    상기 인버터의 출력단에 공통으로 연결된 3개의 트랜지스터쌍; 및
    상기 트랜지스터의 소스단 과 VDD 또는 VSS 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 가변 딜레이 제어 회로.
  16. 제15항에 있어서, 상기 3개의 트랜지스터쌍은,
    내부 쓰기 커맨드에 기인한 딜레이 제어 신호에 따라 제어되는 제1 트랜지스터쌍;
    내부 읽기 커맨드에 기인한 딜레이 제어 신호에 따라 제어되는 제2 트랜지스터쌍; 및
    내부 활성화 커맨드에 기인한 딜레이 제어 신호에 따라 제어되는 제3 트랜지스터쌍을 구비하는 것을 특징으로 하는 가변 딜레이 제어 회로.
KR1020030091187A 2003-12-15 2003-12-15 가변 딜레이 제어 방법 및 회로 KR100586841B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030091187A KR100586841B1 (ko) 2003-12-15 2003-12-15 가변 딜레이 제어 방법 및 회로
US11/008,462 US7292486B2 (en) 2003-12-15 2004-12-09 Methods and circuits for latency control in accessing memory devices
CN200410103798A CN100592423C (zh) 2003-12-15 2004-12-15 访问存储装置时延滞控制的方法和电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030091187A KR100586841B1 (ko) 2003-12-15 2003-12-15 가변 딜레이 제어 방법 및 회로

Publications (2)

Publication Number Publication Date
KR20050059557A KR20050059557A (ko) 2005-06-21
KR100586841B1 true KR100586841B1 (ko) 2006-06-07

Family

ID=34651450

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030091187A KR100586841B1 (ko) 2003-12-15 2003-12-15 가변 딜레이 제어 방법 및 회로

Country Status (3)

Country Link
US (1) US7292486B2 (ko)
KR (1) KR100586841B1 (ko)
CN (1) CN100592423C (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272054B2 (en) * 2005-07-08 2007-09-18 Micron Technology, Inc. Time domain bridging circuitry for use in determining output enable timing
KR100728472B1 (ko) * 2005-12-29 2007-06-13 매그나칩 반도체 유한회사 반도체 장치의 출력드라이버
JP5074698B2 (ja) * 2006-03-14 2012-11-14 キヤノン株式会社 液体組成物および顔料微粒子の製造方法並びにインクジェット記録用インク組成物
KR100746229B1 (ko) * 2006-07-07 2007-08-03 삼성전자주식회사 반도체 메모리 장치
US20080129361A1 (en) * 2006-12-05 2008-06-05 Rajesh Mamidwar Method and system for programmable delays on transport outputs
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR20090045672A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 지연고정회로, 반도체 메모리 장치 및 그 동작방법
KR20090074969A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 레이턴시를 제어하는 반도체 메모리 장치
KR101045087B1 (ko) * 2009-09-04 2011-06-29 주식회사 하이닉스반도체 레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법
US8467263B2 (en) * 2010-06-25 2013-06-18 Intel Corporation Memory write operation methods and circuits
GB2488516A (en) * 2011-02-15 2012-09-05 Advanced Risc Mach Ltd Using priority dependent delays to ensure that the average delay between accesses to a memory remains below a threshold
KR101804521B1 (ko) * 2011-08-16 2017-12-07 에스케이하이닉스 주식회사 집적회로 칩, 이를 포함하는 시스템 및 동작방법, 메모리 및 메모리 시스템
KR101929942B1 (ko) 2012-03-09 2018-12-17 삼성전자 주식회사 클락-지연 도미노 로직 회로
KR101998750B1 (ko) 2012-07-16 2019-10-01 에스케이하이닉스 주식회사 반도체 장치
US9058898B1 (en) * 2014-04-21 2015-06-16 Global Unichip Corp. Apparatus for reducing read latency by adjusting clock and read control signals timings to a memory device
KR102573131B1 (ko) * 2016-07-04 2023-09-01 에스케이하이닉스 주식회사 고속 데이터 전송을 위한 메모리 장치
US20180129937A1 (en) * 2016-11-04 2018-05-10 Salesforce.Com, Inc. Quasi-recurrent neural network
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
US10892002B2 (en) 2018-10-24 2021-01-12 Micron Technology, Inc. Selectively controlling clock transmission to a data (DQ) system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4687951A (en) * 1984-10-29 1987-08-18 Texas Instruments Incorporated Fuse link for varying chip operating parameters
JP3309782B2 (ja) * 1997-06-10 2002-07-29 日本電気株式会社 半導体集積回路
US5978284A (en) 1997-08-22 1999-11-02 Micron Technology, Inc. Synchronous memory with programmable read latency
JP3938617B2 (ja) 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
JP2000285687A (ja) 1999-03-26 2000-10-13 Nec Corp 半導体記憶装置及びその内部回路を活性化する信号のタイミング発生方法
JP4531892B2 (ja) 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
JP4191355B2 (ja) * 2000-02-10 2008-12-03 株式会社ルネサステクノロジ 半導体集積回路装置
JP4021693B2 (ja) * 2002-03-26 2007-12-12 富士通株式会社 半導体集積回路
US7035150B2 (en) * 2002-10-31 2006-04-25 Infineon Technologies Ag Memory device with column select being variably delayed
US7012459B2 (en) 2003-04-02 2006-03-14 Sun Microsystems, Inc. Method and apparatus for regulating heat in an asynchronous system

Also Published As

Publication number Publication date
CN1674153A (zh) 2005-09-28
KR20050059557A (ko) 2005-06-21
CN100592423C (zh) 2010-02-24
US7292486B2 (en) 2007-11-06
US20050128828A1 (en) 2005-06-16

Similar Documents

Publication Publication Date Title
KR100586841B1 (ko) 가변 딜레이 제어 방법 및 회로
US6317381B1 (en) Method and system for adaptively adjusting control signal timing in a memory device
US7554878B2 (en) Synchronous memory device
KR100422572B1 (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
JP3922765B2 (ja) 半導体装置システム及び半導体装置
US8509005B2 (en) Data strobe signal generating device and a semiconductor memory apparatus using the same
KR100559737B1 (ko) 반도체 장치, 반도체 메모리 장치 및 반도체 장치의 데이터스트로브 제어 방법
GB2368166A (en) Semiconductor memory device for providing address access time and data access time at high speed
US6288971B1 (en) Apparatus for generating data strobe signal applicable to double data rate SDRAM
KR100483641B1 (ko) 반도체 집적 회로 및 메모리 시스템
KR100351889B1 (ko) 카스(cas)레이턴시(latency) 제어 회로
KR20050041584A (ko) 데이터 출력제어회로
US8050119B2 (en) Data output timing in response to read command based on whether delay locked loop is enabled/disabled in a semiconductor device
US20030085748A1 (en) Clock generator to control a pules width according to input voltage level in semiconductor memory device
US7791963B2 (en) Semiconductor memory device and operation method thereof
JP2007164697A (ja) 半導体集積回路およびメモリシステム並びにクロック信号設定方法
US7482849B2 (en) Clock signal synchronizing device, and clock signal synchronizing method
US7349290B2 (en) Semiconductor memory device
JP2006277892A (ja) 半導体記憶装置
KR100537206B1 (ko) 더블 데이터 레이트 싱크로너스 디램
KR100340071B1 (ko) 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
KR20030078134A (ko) 동기식 반도체 메모리 소자
JP4536736B2 (ja) 半導体装置システム及び半導体装置
KR100195219B1 (ko) 반도체 메모리 장치의 칼럼 디코더
KR20010004108A (ko) 반도체메모리소자의 데이터스트로브신호 구동 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee