KR100195219B1 - 반도체 메모리 장치의 칼럼 디코더 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 칼럼 디코더에 관해 게시한다. 본 발명은, 저주파수 동작시 칼럼 디코더의 칼럼 선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선이 인에이블되고, 상기 내부 클럭이 디세이블된 후 다시 인에이블됨에 따라 상기 칼럼선택선이 디세이블되게 하는 고주파수 펄스 발생 수단 및 저주파수에서만 동작하고 저주파수에서 내부 클럭이 인에이블 됨에 따라 상기 칼럼선택선을 인에이블시키고, 상기 내부 클럭이 인에이블되고 일정시간이 경과한 후 상기 내부 클럭이 지연되어 발생된 다른 내부 클럭이 인에이블됨에 따라 상기 칼럼 선택선을 디세이블 시키는 저주파수 펄스 발생 수단을 구비함으로써, 전력 소모를 감소시킬 수 있다.

Description

반도체 메모리 장치의 칼럼 디코더
제1도는 일반적인 동기식 디램의 칼럼선택선 인에이블(enable) 펄스 발생 회로도.
제2도는 종래의 동기식 디램의 칼럼선택선 디세이블(Disable) 펄스 발생 회로도.
제3도는 일반적인 동기식 디램(Syncronous DRAM)의 칼럼선택선(Column Select Line) 드라이버의 회로도.
제4도는 상기 제3도의 신호들의 타이밍도.
제5도는 일반적인 동기식 디램의 비트라인 센스증폭기 및 데이터라인 센스증폭기의 회로도.
제6도는 본 발명에 따른 동기식 디램의 칼럼선택선(Column Selection Line; CSL) 디세이블 펄스 발생 회로도.
제7도는 본 발명에 따른 동기식 디램의 데이터라인 센스증폭기의 인에이블 펄스 및 디세이블 펄스 발생 회로도.
제8도는 상기 제7도의 펄스 신호들에 의해 데이터라인 센스증폭기의 동작 신호를 발생하는 회로도.
제9도는 상기 제6도와 제7도의 PLF 신호 발생 회로도.
제10도는 상기 제7도의 신호들의 타이밍도.
본 발명은 반도체 메모리 장치의 칼럼 디코더에 관한 것으로서, 특히 동기식 디램(Syncronous DRAM; 이하, SDRAM이라 약함) 반도체 장치의 칼럼 디코더에 관한 것이다.
동기식 디램은 반도체 메모리 장치의 외부에서 인가되는 클럭에 동기된 내부 클럭에 의해 데이터의 기입(Write) 및 독출(read)이 수행되는 디램(DRAM) 반도체 장치로서 메모리 셀(cell)을 억세스(access)하는 방식은 일반적인 DRAM과 동일한다.
제1도는 일반적인 동기식 디램의 칼럼선택선(Column Selection Line; CSL) 인에이블(enable) 펄스 발생 회로도이다. 구체적으로, 외부 클럭에 동기되어 생성된 내부 클럭인 ICLK과 칼럼 어드레스인 YBS, AY0~AY8의 조합에 의해 칼럼선택선을 인에이블 시키는 YA가 출력 펄스로서 출력된다.
제2도는 종래의 동기식 디램의 칼럼선택선 디세이블(Disable) 펄스 발생 회로도이다. 구체적으로, 칼럼 어드레스인 YBS, AY0~AY2 신호들이 디코더(21)로 입력되고 상기 디코더(21)의 출력 신호는 ICLK에 의해 제어되어 칼럼선택선 디세이블 펄스인 YP를 출력한다.
제3도는 일반적인 SDRAM의 칼럼선택선 드라이버 회로도이다. 제1도의 출력 펄스인 YA와 제2도의 출력 펄스인 YP가 입력되어 칼럼선택선 제어 신호인 Y가 출력되는 회로이다. 동도에서 YA가 논리 하이(high) 레벨인 경우, Y는 논리 하이 레벨이 되어 칼럼선택선을 인에이블시킨다. YA와 YP가 논리 로우(low) 레벨인 경우, Y는 논리 로우 레벨이 되어 칼럼선택선은 디세이블된다.
상기 제1도 내지 제3의 신호들의 타이밍도가 제4도이다. 제4도의 (A)는 고주파수 동작시 신호들의 타이밍도이고 (B)는 저주파수 동작시 신호들의 타이밍도이다. 그래서 (B)의 한 사이클의 주기가 (A)보다 훨씬 길게 나타나있다. (A)와 (B)에서 ICLK의 첫 사이클들(A1, B1)이 논리 하이 레벨이 됨에 따라 YA가 인에이블되고 YA에 의하여 Y가 인에이블되어 칼럼선택선을 인에이블시킨다. ICLK의 두 번째 사이클이 논리 하이 레벨로 되면 YP가 인에이블되고 YP에 의하여 Y가 디세이블된다.
제5도는 일반적인 동기식 디램의 비트라인 센스증폭기 및 데이터라인 센스증폭기의 회로도이다. 동도에서 칼럼선택선인 CSL이 인에이블되면 비트라인 센스증폭기(51)에 의해 감지 및 증폭된 데이터는 데이터라인쌍(DL,DLB)을 통해서 데이터라인 센스증폭기(53)로 전달된다. 그러면 데이터라인 센스증폭기(53)는 상기 데이터를 감지 및 증폭하여 데이터라인 센스증폭기(53)의 출력단에 연결된 입출력 라인으로 출력시킨다. 상기 데이터라인 센스증폭기(53)로는 전류 센스증폭기를 사용한다.
상기 CSL이 인에이블된 상태에서는 데이터라인 센스증폭기(53)로부터 DL과 DLB를 통해서 비트라인 센스증폭기(51)로 전류가 계속 흐른다. CSL이 인에이블되어있는 시간은 ICLK의 인에이블되어 있는 시간과 동일하다. 따라서 고주파수 동작시는 ICLK이 인에이블 시간이 짧으므로 CSL이 인에이블되어 있는 시간도 짧지만 저주파수에서는 ICLK이 인에이블되어 있는 시간이 길기 때문에 CSL 인에이블 시간도 길어서 DL과 DLB를 통해서 흐르는 전류의 양이 많아지고, 그로 인한 전력 소모가 크다. 특히 반도체 칩의 데스트 속도를 증가시키기 위하여 액티베이션 블록(activation block)과 동작하는 데이터라인 센스증폭기를 증가시키는 병렬비트테스트(parallel bit test; 이하, PBT로 약함)시 동작 주파수가 낮은 반면 동작하는 데이터라인 센스증폭기의 개수가 증가하게 되므로 PBT시의 전류가 크게 증가한다.
상술한 바와 같이 종래의 칼럼디코더에 의하면 저주파수에서 동작할 때 또는 PBT시 내부 클럭의 인에이블 시간이 길고 따라서 칼럼선택선 인에이블 시간도 길어져서 데이터라인 센스증폭기로부터 비트라인 센스증폭기로 흐르는 전류의 양이 많게 되어 이로 인한 전력 소모가 크다.
따라서 본 발명의 목적은 저주파수에서 동작시 또는 PBT시 데이터라인 센스증폭기가 비트라인 센스증폭기로부터 전송된 데이터를 감지하는 시간동안만 칼럼선택선이 인에이블되게 하는 칼럼 디코더를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
저주파수 동작시 칼럼 디코더의 칼럼선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선이 인에이블되고, 상기 내부 클럭이 디세이블된 후 다시 인에이블됨에 따라 상기 칼럼선택선이 디세이블되게 하는 고주파수 펄스 발생 수단 및 저주파수에서만 동작하고 저주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선을 인에이블 시키고, 상기 내부 클럭이 인에이블 되고 일정시간이 경과한 후 상기 내부 클럭이 지연되어 발생된 다른 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선을 디세이블 시키는 저주파수 펄스 발생 수단을 구비하는 반도체 메모리 장치의 칼럼 디코더를 제공한다.
바람직하기는 상기 저주파수와 고주파수는 메모리 셀의 데이터 독출 신호가 입력되어 유효 데이터가 출력되기까지의 클럭수인 CAS 레이턴시에 의해 결정되고, 상기 데이터라인 센스증폭기는 전류형 센스증폭기를 이용한다.
또한, 상기 고주파수 펄스 발생 수단은 칼럼 어드레스들이 입력되어 칼럼선택선을 선택하는 디코더와, 상기 디코더의 출력단에 입력단이 연결되어 고주파수 동작시만 상기 디코더의 출력을 통과시키는 고주파수 제어부와, 상기 고주파수 제어부의 출력단에 입력단이 연결되어 상기 고주파수 제어부의 출력 신호를 일정 시간 지연시키는 고주파수 지연부와, 상기 고주파수 지연부의 출력단에 입력단이 연결되어 칼럼선택선 인에이블 신호를 발생시키는 고주파수 펄스 발생기로 구성하고, 상기 저주파수 펄스 발생 수단은 칼럼 어드레스들이 입력되어 칼럼선택선을 선택하는 디코더와, 상기 디코더의 출력단에 입력단이 연결되어 저주파수 동작시 상기 디코더의 출력을 통과시키는 저주파수 제어부와, 상기 저주파수 제어의 출력단에 입력단이 연결되어 상기 저주파수 제어부의 출력을 일정 시간 지연시켜주는 저주파수 지연부와, 상기 저주파수 지연부의 출력을 입력으로 하여 칼럼선택선 인에이블 신호를 발생시키는 저주파수 펄스 발생기 및 상기 고주파수 펄스 발생기와 저주파수 펄스 발생기의 출력들을 입력으로 하여 상기 고주파수 펄스 발생기와 저주파수 펄스 발생기의 출력 신호들의 출력 여부를 제어하는 출력 제어부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
상기 목적을 달성하기 위하여 본 발명은 또한,
저주파수 동작시 칼럼 디코더의 칼럼선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 메모리 셀의 데이터 독출시 상기 데이터라인 센스증폭기를 계속 동작케하는 고주파수 제어 수단 및 저주파수에서만 동작하고 저주파수에서 메모리 셀의 데이터 독출시 칼럼선택선이 인에이블되어 있는 동안만 상기 데이터라인 센스증폭기를 동작케하는 저주파수 제어 수단을 구비하는 반도체 메모리 장치의 칼럼 디코더를 제공한다.
바람직하기는 상기 데이터라인 센스증폭기는 전류형 센스증폭기를 이용하고, 상기 저주파수와 고주파수는 메모리 셀의 데이터 독출 신호가 입력되어 유효 데이터가 출력되기까지의 클럭수인 CAS 레이턴시에 의해 결정된다.
또한, 상기 고주파수 제어 수단은 메모리 뱅크 선택 신호인 YBS가 입력되는 입력부와, 상기 입력부의 출력 신호를 입력으로 하여 고주파수 동작시만 상기 입력부의 출력 신호를 통과시키는 고주파수 제어부와, 상기 고주파수 제어부의 출력을 입력으로 하여 상기 고주파수 제어부의 출력을 일정 시간동안 지연시키는 고주파수 지연부와, 상기 고주파수 지연부의 출력을 입력으로 하여 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 고주파수 인에이블 펄스 발생부와, 상기 고주파수 지연부의 출력을 입력으로 하여 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 고주파수 디세이블 펄스 발생부와, 상기 고주파수 인에이블 펄스 발생부의 출력과 고주파수 디세이블 펄스 발생부의 출력을 입력으로하여 고주파수 동작시는 상기 고주파수 인에이블 펄스 발생부의 출력 신호를 출력시키고 저주파수 동작시는 상기 고주파수 디세이블 펄스 발생부의 출력 신호를 출력시키는 고주파수 출력 제어부 및 상기 고주파수 출력 제어부의 출력을 입력으로 하여 외부 출력 제어 신호에 의하여 상기 고주파수 출력 제어부의 출력을 제어하는 출력부로 구성하고, 상기 저주파수 제어 수단은 메모리 뱅크 선택 신호인 YBS가 입력되는 입력부와, 상기 입력부의 출력을 입력으로 하여 저주파수 동작시만 상기 입력부의 출력 신호를 통과시키는 저주파수 제어부와, 상기 저주파수 제어부의 출력을 입력으로 하여 상기 저주파수 제어부의 출력신호를 일정시간동안 지연시키는 저주파수 지연부와, 상기 저주파수 지연부의 출력을 입력으로 하여 상기 저주파수 지연부의 출력 신호가 논리 하이 레벨일 경우 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 저주파수 인에이블 펄스 발생부와, 상기 저주파수 지연부의 출력을 입력으로 하여 상기 저주파수 지연부의 출력 신호가 논리 로우 레벨일 경우 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 저주파수 디세이블 펄스 발생부와, 상기 저주파수 인에이블 펄스 발생부의 출력과 저주파수 디세이블 펄스 발생부의 출력을 입력으로하여 저주파수 동작시는 상기 저주파수 인에이블 펄스 발생부의 출력 신호를 출력하고 고주파수 동작시는 저주파수 디세이블 펄스 발생부의 출력 신호를 출력하는 저주파수 출력 제어부, 및 상기 저주파수 출력 제어부의 출력을 입력으로 하여 외부 출력 제어 신호에 의하여 상기 저주파수 출력을 제어하는 출력부로 구성한다.
상기 본 발명에 의하여 반도체 메모리 장치의 전력 소모를 감소시킬 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제6도는 본 발명에 따른 동기식 디램의 칼럼선택선 디세이블 펄스 발생 회로도이다. 동도의 구조는 칼럼 어드레스들(YBS, AY0, AY1, AY2)이 입력되어 칼럼선택선을 선택하는 디코더(61)와, 상기 디코더(61)의 출력단에 입력단이 연결되어 고주파수 동작시만 상기 디코더(61)의 출력을 통과시키는 고주파수 제어부(63)와, 상기 고주파수 제어부(63)의 출력단에 입력단이 연결되어 상기 고주파수 제어부(63)의 출력 신호를 일정 시간 지연시키는 고주파수 지연부(65)와, 상기 고주파수 지연부(65)의 출력단에 입력단이 연결되어 칼럼선택선 인에이블 신호를 발생시키는 고주파수 펄스 발생부(67)와, 상기 디코더(61)의 출력단에 입력단이 연결되어 저주파수 동작시 상기 디코더(61)의 출력을 통과시키는 저주파수 제어부(69)와, 상기 저주파수 제어부(69)의 출력단에 입력단이 연결되어 상기 저주파수 제어부(69)의 출력을 일정 시간 지연시키는 저주파수 지연부(71)와, 상기 저주파수 지연부(71)의 출력을 입력으로 하여 칼럼선택선 인에이블 신호를 발생시키는 저주파수 펄스 발생부(73) 및 상기 고주파수 펄스 발생부(67)와 저주파수 펄스 발생부(73)의 출력들을 입력으로 하여 상기 고주파수 펄스 발생부(67)와 저주파수 펄스 발생부(73)의 출력 신호들의 출력 여부를 제어하는 출력 제어부(75)로 구성된다.
제6도의 동작을 설명하기로 한다. 입력 신호들 중 ICLK는 외부 클럭을 받아서 칩 내부에서 발생하는 클럭이고, PLF는 주파수를 구분하는 신호로서 논리 하이(high) 레벨이면 저주파수를 나타내고 논리 로우(low) 레벨이면 고주파수를 나타낸다. 그리고 YBS, AT0, AY1, AY2는 칼럼 디코더 블록을 선택하기 위한 칼럼 어드레스 신호들이다. 먼저 고주파수 동작시 PLF는 논리 로우 레벨이고, 이 상태에서 ICLK가 논리 로우일 때 상기 디코더(61)의 출력은 고주파수 제어부(63)에 래취된다. 그러다가 ICLK가 논리 하이 레벨이 되면 고주파수 제어부(63)의 전송 게이트(64)가 오프(off)되고 래취되어있던 디코더(61)의 출력은 고주파수 지연부(65)에서 일정 시간동안 지연된 다음 고주파수 펄스 발생부(67)에 입력된다. 그러면 고주파수 펄스 발생부(67)에서는 칼럼선택선 디세이블 펄스를 발생하여 출력 제어부(69)를 통해서 출력하여 상기 디코더(61)로 입력되는 칼럼 어드레스 신호들에 의해 이미 인에이블 되어 있던 칼럼선택선을 디세이블 시킨다.
다음, 저주파수 동작시 PLF는 논리 하이 레벨이 된다. 그러면 상기 디코더(61)의 출력이 저주파수 제어부(69)에 래취된다. 이 상태에서 ICLK가 일정 시간 지연되어 발생된 신호인 ICLKD가 저주파수 제어부(69)에 인가되면 저주파수 제어부(69)에 래취되어 있던 디코더(61)의 출력은 저주파수 지연부(71)에서 일정 시간동안 지연된 다음 저주파수 펄스 발생수(73)에 입력된다. 그러면 저주파수 펄스 발생부(73)에서는 칼럼선택선 디세이블 펄스를 발생하여 출력 제어부(75)를 통해서 출력하여 상기 디코더(61)에 입력되는 칼럼 어드레스 신호들에 의해 이미 인에이블되어 있던 칼럼선택선을 디세이블 시킨다.
상기 ICLKD가 ICLK로부터 지연되는 정도에 따라 칼럼선택선의 인에이블 시간이 결정된다.
제7도는 본 발명에 따른 동기식 디램의 데이터라인 센스증폭기의 인에이블 펄스 및 디세이블 펄스 발생 회로도이다. 동도의 구조는 8.메모리 뱅크 선택 신호인 YBS가 입력되는 입력부(81)와, 상기 입력부(81)의 출력 신호를 입력으로하여 고주파수 동작시만 상기 입력부(81)의 출력 신호를 통과시키는 고주파수 제어부(83)와, 상기 고주파수 제어부(83)의 출력을 입력으로 하여 상기 고주파수 제어부(83)의 출력을 일정 시간 동안 지연시키는 고주파수 지연부(85)와, 상기 고주파수 지연부(85)의 출력을 입력으로 하여 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 고주파수 인에이블 펄스 발생부(87)와, 상기 고주파수 지연부(85)의 출력을 입력으로 하여 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 고주파수 디세이블 펄스 발생부(89)와, 상기 고주파수 인에이블 펄스 발생부(87)의 출력과 고주파수 디세이블 펄스 발생부(89)의 출력을 입력으로 하여 고주파수 동작시는 상기 고주파수 인에이블 펄스 발생부(87)의 출력신호를 출력시키고 저주파수 동작시는 상기 고주파수 디세이블 펄스 발생부(89)의 출력 신호를 출력시키는 고주파수 출력 제어부(91)와, 상기 입력부(81)의 출력을 입력으로하여 저주파수 동작시만 상기 입력부(81)의 출력 신호를 통과시키는 저주파수 제어부(101)와, 상기 저주파수 제어부(101)의 출력을 입력으로 하여 상기 저주파수 제어부(101)의 출력신호를 일정 시간동안 지연시키는 저주파수 지연부(103)와, 상기 저주파수 지연부(103)의 출력을 입력으로 하여 상기 저주파수 지연부(103)의 출력 신호가 논리 하이 레벨일 경우 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 저주파수 인에이블 펄스 발생부(105)와, 상기 저주파수 지연부(103)의 출력을 입력으로 하여 상기 저주파수 지연부(103)의 출력 신호가 논리 로우 레벨일 경우 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 저주파수 디세이블 펄스 발생부(107)와, 상기 저주파수 인에이블 펄스 발생부(105)의 출력과 저주파수 디세이블 펄스 발생부(107)의 출력을 입력으로 하여 저주파수 동작시는 상기 저주파수 인에이블 펄스 발생부(105)의 출력 신호를 출력하고 고주파수 동작시는 저주파수 디세이블 펄스 발생부(107)의 출력 신호를 출력하는 저주파수 출력 제어부(109) 및 상기 고주파수 출력 제어부(91)와 저주파수 출력 제어부(109)의 출력을 입력으로 하여 외부 출력 제어 신호에 의하여 상기 고주파수 출력 제어부(91)와 저주파수 출력 제어부(109)의 출력을 제어하는 출력부(111)로 구성되어 있다.
제7도의 동작을 설명하기로 한다. 입력 신호인 YBS는 메모리 뱅크 선택 신호로서 독출(read) 또는 기입(write) 시작시는 논리 하이 레벨이 되어 데이터라인 센스증폭기(제5도의 53)를 동작시키고, 독출 또는 기입이 완료되면 논리 로우 레벨이 되어 데이터라인 센스증폭기(제5도의 53)는 동작을 중단한다.
먼저 고주파수 동작시, PLF는 논리 로우 레벨이다. 이 상태에서 YBS가 논리 하이 레벨이 되면 고주파수 제어부(83)의 전송게이트(84)가 온(on)되어 상기 YBS는 입력부(81)와 고주파수 제어부(83)를 통과하여 고주파수 지연부(85)로 입력되고, 고주파수 지연부(85)에서 일정 시간 지연된 다음 고주파수 인에이블 펄스 발생부(87)에 입력된다. 그러면 고주파수 인에이블 펄스 발생부(87)에서는 데이터라인 센스증폭기 인에이블 펄스를 발생시키고 이것을 고주파수 출력 제어부(91)를 통해서 출력부(111)로 입력된다. 그러면 출력부(111)에서는 데이터라인 센스증폭기(제5도의 53)를 인에이블시키기 위한 PIOSE 신호를 출력한다.
그러다가 YBS가 논리 로우 레벨이 되면 YBS는 고주파수 제어부(83)의 전송게이트(84)는 온(on)되어 있는 상태이므로 입력부(81)와 고주파수 제어부(83)를 통과하여 고주파수 지연부(85)로 입력되고 고주파수 지연부(85)에서 일정 시간 지연된 다음 고주파수 디세이블 펄스 발생부(89)에 입력된다. 그러면 고주파수 디세이블 펄스 발생부(89)에서는 데이터라인 센스증폭기 디세이블 펄스를 발생시키고 이것은 고주파수 출력 제어부(91)를 통해서 출력부(111)로 입력된다. 그러면 출력부(111)에서는 데이터라인 센스증폭기(제5도의 111)를 디세이블 시키기 위한 PIOSPB 신호를 출력한다.
다음 저주파수 동작시, PLF는 논리 하이 레벨이 된다. 이 상태에서 YBS가 논리 하이 레벨이 되면 고주파수 제어부(83)의 전송게이트(84)는 오프(off)되고, 저주파수 제어부(101)의 전송게이트(102)가 온되어 상기 YBS는 입력부(81)와 저주파수 제어부(101)를 통과하여 저주파수 지연부(103)로 입력되고 저주파수 지연부(103)에서 일정 시간 지연된 다음 저주파수 인에이블 펄스 발생부(105)에 입력된다. 그러면 저주파수 인에이블 펄스 발생부(105)에서는 데이터라인 센스증폭기 인에이블 펄스를 발생시키고, 이것은 저주파수 출력 제어부(109)를 통해서 출력부(111)로 입력된다. 그러면 출력부(111)에서는 데이터라인 센스증폭기(제5도의 53)를 인에이블 시키기 위한 PIOSE 신호를 출력한다.
그러다가 YBS가 논리 로우 레벨이 되면 YBS는 저주파수 제어부(101)의 전송게이트(102)가 계속 온된 상태이므로 입력부(81)와 저주파수 제어부(101)를 통과하여 저주파수 지연부(103)로 입력되고, 저주파수 지연부(103)에서 일정 시간 지연된 다음 저주파수 디세이블 펄스 발생부(105)에 입력된다. 그러면 저주파수 디세이블 펄스 발생부(105)에서는 데이터라인 센스증폭기 디세이블 펄스를 발생시키고, 이것은 저주파수 출력 제어부(109)를 통해서 출력부(111)로 입력된다. 그러면 출력부(111)에서는 데이터라인 센스증폭기(제5도의 53)를 디세이블 시키기 위한 PIOSPB 신호를 출력한다.
제8도는 상기 제7도의 펄스 신호들에 의해 데이터라인 센스증폭기의 동작 신호를 발생하는 회로도이다. 동도에서 PIOSE가 논리 하이 레벨이면 NMOS트랜지스터(131)가 턴온(turn-on)되어 PIOSPB가 무관하게 출력 PIOSI는 논리 하이 레벨이 된다. PIOSE와 PIOSPB가 모두 논리 로우 레벨일 때 두 개의 PMOS트랜지스터(131,135)는 턴온되어 PIOSI는 논리 로우 레벨이 된다.
제9도는 상기 제6도와 제7도의 PLF 신호 발생 회로도이다. 동도의 구조는 CL1과 CL2를 입력으로 하는 노아게이트(NOR Gate)(151)와, 상기 노아게이트(151)의 출력을 반전시켜서 PLF 신호를 출력하는 인버터(153)로 구성되어 있다. CL1과 CL2는 CAS 레이턴시(latency) 정보에 의해서 결정되는 신호들이다. CAS 레이턴시란 SDRAM에서 독출 명령이 입력된 후 유효(valid) 데이터가 출력되기까지의 클럭수를 의미한다.
제10도는 상기 제7도의 신호들의 타이밍도이다. ICLK가 논리 하이 레벨이 되면 칼럼선택선 인에이블 펄스인 YA가 발생하고 그에 따라 Y는 인에이블된다. ICLK가 논리 하이 레벨이 된 후 일정 시간이 경과하게 되면 ICLK에 의해 지연된 클럭인 ICLKD가 발생한다. ICLKD가 발생하면 칼럼선택선 디세이블 펄스인 YP가 발생하고 YP에 의하여 인에이블 되어 있던 Y는 디세이블된다. 이와 같이 칼럼선택선의 인에이블 시간은 ICLKD의 지연 시간에 의하여 결정됨으로 ICLKD의 지연 시간을 적절히 조절함으로써 전력 소모량을 조절할 수 있다. Y는 칼럼선택선을 인에이블시키는 신호이다.
상술한 바와 같이 본 발명에 따르면, 저주파수에서 동작시 또는 PBT시 데이터라인 센스증폭기가 비트라인 센스증폭기로부터 전송된 데이터를 감지하는 시간동안만 칼럼선택선이 인에이블되게 함으로써 데이터라인을 통해 흐르는 전류의 양을 적게하여 전력소모를 감소시킬 수가 있다.

Claims (10)

  1. 저주파수 동작시 칼럼 디코더의 칼럼선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선이 인에이블되고, 상기 내부 클럭이 디세이블된 후 다시 인에이블됨에 따라 상기 칼럼선택선이 디세이블되게 하는 고주파수 펄스 발생 수단; 및 저주파수에서만 동작하고 저주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선을 인에이블 시키고, 상기 내부 클럭이 인에이블되고 일정시간이 경과한 후 상기 내부 클럭이 지연되어 발생된 다른 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선을 디세이블 시키는 저주파수 펄스 발생 수단을 구비하는 반도체 메모리 장치의 칼럼 디코더.
  2. 제1항에 있어서, 상기 저주파수와 고주파수는 메모리 셀의 데이터 독출 신호가 입력되어 유효 데이터가 출력되기까지의 클럭수인 CAS 레이턴시에 의해 결정되는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  3. 제1항에 있어서, 상기 데이터라인 센스증폭기는 전류형 센스증폭기인 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  4. 제1항에 있어서, 상기 고주파수 펄스 발생 수단은 칼럼 어드레스들이 입력되어 칼럼선택선을 선택하는 디코더와, 상기 디코더의 출력단에 입력단이 연결되어 고주파수 동작시만 상기 디코더의 출력을 통과시키는 고주파수 제어부와, 상기 고주파수 제어부의 출력단에 입력단이 연결되어 상기 고주파수 제어부의 출력 신호를 일정 시간 지연시키는 고주파수 지연부와, 상기 고주파수 지연부의 출력단에 입력단이 연결되어 칼럼선택선 인에이블 신호를 발생시키는 고주파수 펄스 발생기로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  5. 제1항에 있어서, 상기 저주파수 펄스 발생 수단은 칼럼 어드레스들이 입력되어 칼럼선택선을 선택하는 디코더와, 상기 디코더의 출력단에 입력단이 연결되어 저주파수 동작시 상기 디코더의 출력을 통과시키는 저주파수 제어부와, 상기 저주파수 제어부의 출력단에 입력단이 연결되어 상기 저주파수 제어부의 출력을 일정 시간 지연시켜주는 저주파수 지연부와, 상기 저주파수 지연부의 출력을 입력으로 하여 칼럼선택선 인에이블 신호를 발생시키는 저주파수 펄스 발생기 및 상기 고주파수 펄스 발생기와 저주파수 펄스 발생기의 출력들을 입력으로 하여 상기 고주파수 펄스 발생기와 저주파수 펄스 발생기의 출력 신호들의 출력 여부를 제어하는 출력 제어부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  6. 저주파수 동작시 칼럼 디코더의 칼럼선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 메모리 셀의 데이터 독출시 상기 데이터라인 센스증폭기를 계속 동작케하는 고주파수 제어 수단; 및 저주파수에서만 동작하고 저주파수에서 메모리 셀의 데이터 독출시 칼럼선택선이 인에이블되어 있는 동안만 상기 데이터라인 센스증폭기를 동작케하는 저주파수 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  7. 제6항에 있어서, 상기 데이터라인 센스증폭기는 전류형 센스증폭기인 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  8. 제6항에 있어서, 상기 저주파수와 고주파수는 메모리 셀의 데이터 독출 신호가 입력되어 유효 데이터가 출력되기까지의 클럭수인 CAS 레이턴시에 의해 결정되는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  9. 제6항에 있어서, 상기 고주파수 제어 수단은 메모리 뱅크 선택 신호인 YBS가 입력되는 입력부와, 상기 입력부의 출력 신호를 입력으로 하여 고주파수 동작시만 상기 입력부의 출력 신호를 통과시키는 고주파수 제어부와, 상기 고주파수 제어부의 출력을 입력으로 하여 상기 고주파수 제어부의 출력을 일정 시간동안 지연시키는 고주파수 지연부와, 상기 고주파수 지연부의 출력을 입력으로 하여 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 고주파수 인에이블 펄스 발생부와, 상기 고주파수 지연부의 출력을 입력으로 하여 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 고주파수 디세이블 펄스 발생부와, 상기 고주파수 인에이블 펄스 발생부의 출력과 고주파수 디세이블 펄스 발생부의 출력을 입력으로하여 고주파수 동작시는 상기 고주파수 인에이블 펄스 발생부의 출력 신호를 출력시키고 저주파수 동작시는 상기 고주파수 디세이블 펄스 발생부의 출력 신호를 출력시키는 고주파수 출력 제어부 및 상기 고주파수 출력 제어부의 출력을 입력으로 하여 외부 출력 제어 신호에 의하여 상기 고주파수 출력 제어부의 출력을 제어하는 출력부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
  10. 제6항에 있어서, 상기 저주파수 제어 수단은 메모리 뱅크 선택 신호인 YBS가 입력되는 입력부와, 상기 입력부의 출력을 입력으로 하여 저주파수 동작시만 상기 입력부의 출력 신호를 통과시키는 저주파수 제어부와, 상기 저주파수 제어부의 출력을 입력으로 하여 상기 저주파수 제어부의 출력신호를 일정시간동안 지연시키는 저주파수 지연부와, 상기 저주파수 지연부의 출력을 입력으로 하여 상기 저주파수 지연부의 출력 신호가 논리 하이 레벨일 경우 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 저주파수 인에이블 펄스 발생부와, 상기 저주파수 지연부의 출력을 입력으로 하여 상기 저주파수 지연부의 출력 신호가 논리 로우 레벨일 경우 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 저주파수 디세이블 펄스 발생부와, 상기 저주파수 인에이블 펄스 발생부의 출력과 저주파수 디세이블 펄스 발생부의 출력을 입력으로하여 저주파수 동작시는 상기 저주파수 인에이블 펄스 발생부의 출력 신호를 출력하고 고주파수 동작시는 저주파수 디세이블 펄스 발생부의 출력 신호를 출력하는 저주파수 출력 제어부, 및 상기 저주파수 출력 제어부의 출력을 입력으로 하여 외부 출력 제어 신호에 의하여 상기 저주파수 출력을 제어하는 출력부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
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