KR980004978A - 반도체 메모리 장치의 칼럼 디코더 - Google Patents
반도체 메모리 장치의 칼럼 디코더 Download PDFInfo
- Publication number
- KR980004978A KR980004978A KR1019960021855A KR19960021855A KR980004978A KR 980004978 A KR980004978 A KR 980004978A KR 1019960021855 A KR1019960021855 A KR 1019960021855A KR 19960021855 A KR19960021855 A KR 19960021855A KR 980004978 A KR980004978 A KR 980004978A
- Authority
- KR
- South Korea
- Prior art keywords
- output
- low frequency
- high frequency
- sense amplifier
- signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치의 칼럼 디코더에 관해 게시한다. 본 발명은, 저주파수 동작시 칼럼 디코더의 칼럼 선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터리인 센스 증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선이 인에이블되고, 상기 내부 클럭이 디세이블된 후 다시 인에이블됨에 따라 상기 칼럼선택선이 디세이블되게 하는 고주파수 펄스 발생 수단 및 저주파수에서만 동작하고 저주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선을 인에이블시키고, 상기 내부 클럭이 인에이블되고 일정시간이 경과한 후 상기 내부 클럭이 지연되어 발생된 다른 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선을 디세이블시키는 저주파수 펄스 발생 수단을 구비함으로써, 전력 소모를 감소시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 동기식 디램의 칼럼선택선(Column Selection Line;CSL) 디세이블 펄스 발생 회로도.
제7도는 본 발명에 따른 동기식 디램의 데이터라인 센스증폭기의 인에이블 펄스 및 디세이블 펄스 발생 회로도.
제8도는 상기 제7도의 펄스 신호들에 의해 데이터라인 센스증폭기의 동작 신호를 발생하는 회로도.
Claims (10)
- 저주파수 동작시 칼럼 디코더의 칼럼선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 내부 클럭이 인에이블됨에 따라 상기 칼럼선택선이 인에이블되고, 상기 내부 클럭이 디세이블된 후 다시 인에이블됨에 따라 상기 칼럼선택선이 디세이블되게 하는 고주파수 펄스 발생 수단; 및 저주파수에서만 동작하고 저주파수에서 내구 클럭이 인에이블됨에 따라 상기 칼럼선택선을 인에이블시키고, 상기 내부 클럭이 인에이블되고 일정시간이 경과한 후 상기 내부 클럭이 지연되어 발생된 다른 내부 클럭이 인에이블됨에 따라 상기 칼럼 선택선을 디세이블시키는 저주파수 펄스 발생 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제1항에 있어서, 상기 저주파수와 고주파수는 메모리 셀의 데이터 독출 신호가 입력되어 유효데이터가 출력되기까지의 클럭수인 CAS 레이턴시에 의해 결정되는것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제1항에 있어서, 상기 데이터라인 센스증폭기는 전류형 센스증폭기인 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제1항에 있어서, 상기 고주파수 펄스 발생 수단은 칼럼 어드레스들이 입력되어 칼럼선택선을 선택하는 디코더와, 상기 디코더의 출력단이 입력단이 연결되어 고주파수 동작시만 상기 디코더의 출력을 통과시키는 고주파수 제어부와, 상기 고주파수 제어부의 출력단에 입력단이 연결되어 상기 고주파수 제어부의 출력 신호를 일정 시간 지연시키는 고주파수 지연부와, 상기 고주파수 지연부의 출력단에 입력단이 연결되어 칼럼선택선 인에이블 신호를 발생시키는 고주파수 펄스 발생기로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제1항에 있어서, 상기 저주파수 펄스 발생 수단은 칼럼 어드레스들이 입력되어 칼럼선택선을 선택하는 디코더와, 상기 디코더의 출력단에 입력단이 연결되어 저주파수 동작시 상기 디코더의 출력을 통과시키는 저주파수 제어부와, 상기 저주파수 제어부의 출력단에 입력단이 연결되어 상기 저주파수 제어부의 출력을 일정시간 지연시키는 저주파수 지연부와, 상기 저주파수 지연부의 출력을 입력으로하여 칼럼선택선 인에이블 신호를 발생시키는 저주파수 펄스 발생기 및 상기 고주파수 펄스 발생기와 저주파수 펄스 발생기의 출력들을 입력으로 하여 상기 고주파수 펄스 발생기와 저주파수 펄스 발생기의 출력 신호들의 출력 여부를 제어하는 출력 제어부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 저주파수 동작시 칼럼 디코더의 칼럼선택선 신호에 의해 선택된 데이터라인 센스증폭기가 외부 어드레스 신호에 의해 선택된 비트라인 센스증폭기의 데이터를 감지한 이후에 상기 데이터라인 센스증폭기로부터 상기 비트라인 센스증폭기로 흐르는 전류를 차단하기 위한 반도체 메모리 장치의 칼럼 디코더에 있어서, 고주파수에서만 동작하고 고주파수에서 메모리 셀의 데이터 독출시 상기 데이터라인 센스증폭기를 계속 동작케하는 고주파수 제어 수단; 및 저주파수에서만 동작하고 저주파수에서 메모리 셀의 데이터 독출시 칼럼선택선이 인에이블되어 있는 동안만 상기 데이터라인 센스증폭기를 동작케하는 저주파수 제어 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제6항에 있어서, 상기 데이터라인 센스증폭기는 전류형 센스증폭기인 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제6항에 있어서, 상기 저주파수와 고주파수는 메모리 셀의 데이터 독출 신호가 입력되어 유효 데이터가 출력되기까지의 클럭수인 CAS 레이턴시에 의해 결정되는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제6항에 있어서, 상기 고주파수 제어 수단은 메모리 뱅크 선택신호인 YBS가 입력되는 입력부와, 상기 입력부의 출력 신호를 입력으로하여 고주파수 동작시만 상기 입력부의 출력 신호를 통과시키는 고주파수 제어부와 상기 고주파수 제어부의 출력을 입력으로하여 상기 고주파수 제어부의 출력을 일정 시간동안 지연시키는 고주파수 지연부와, 상기 고주파수 지연부의 출력을 입력으로하여 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 고주파수 인에이블 펄스 발생부와, 상기 고주파수 지연부의 출력을 입력으로하여 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 고주파수 디세이블 펄스 발생부와, 상기 고주파수 인에이블 펄스 발생부의 출력과 고주파수 디세이블 펄수 발생부의 출력을 입력으로하여 고주파수 동작시는 상기 고주파수 인에이블 펄스 발생부의 출력 신호를 출력시키고 저주파수 동작시는 상기 고주파수 디에이블 펄스 발생부의 출력 신호를 출력시키는 고주파수 출력 제어부 및 상기 고주파수 출력 제어부의 출력을 입력으로하여 외부 출력 제어 신호에 의하여 상기 고주파수 출력 제어부의 출력을 제어하는 출력부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.
- 제6항에 있어서, 상기 저주파수 제어 수단은 메모리 뱅크 선택신호인 YBS가 입력되는 입력부와, 상기 입력부의 출력을 입력으로하여 저주파수 동작시만 상기 입력부의 출력 신호를 통과시키는 저주파수 제어부와, 상기 저주파수 제어부의 출력을 입력으로하여 상기 저주파수제어부의 출력 신호를 일정 시간동안 지연시키는 저주파수 지연부와, 상기 저주파수 지연부의 출력을 입력으로하여 상기 저주파수 지연부의 출력 신호가 논리 하이 레벨일 경우 데이터라인 센스증폭기 인에이블 펄스를 발생시키는 저주파수 인에이블 펄스 발생부와, 상기 저주파수 지연부의 출력을 입력으로하여 상기 저주파수 지연부의 출력 신호가 논리 로우 레벨일 경우 데이터라인 센스증폭기 디세이블 펄스를 발생시키는 저주파수 디세이블 펄스 발생부와, 상기 저주파수 인에이블 펄스 발생부의 출력과 저주파수 디세이블 펄스 발생부의 출력을 입력으로 하여 저주파수 동작시는 상기 저주파수 인에이블 펄스 발생부의 출력 신호를 출력하고 고주파수 동작시는 저주파수 디세이블 펄스 발생부의 출력신호를 출력하는 저주파수 출력 제어부, 및 상기 저주파수 출력 제어부의 출력을 입력으로하여 외부 출력 제어 신호에 의하여 상기 저주파수 출력을 제어하는 출력부로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 디코더.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960021855A KR100195219B1 (ko) | 1996-06-17 | 1996-06-17 | 반도체 메모리 장치의 칼럼 디코더 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960021855A KR100195219B1 (ko) | 1996-06-17 | 1996-06-17 | 반도체 메모리 장치의 칼럼 디코더 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980004978A true KR980004978A (ko) | 1998-03-30 |
| KR100195219B1 KR100195219B1 (ko) | 1999-06-15 |
Family
ID=19462161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960021855A KR100195219B1 (ko) | 1996-06-17 | 1996-06-17 | 반도체 메모리 장치의 칼럼 디코더 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100195219B1 (ko) |
-
1996
- 1996-06-17 KR KR1019960021855A patent/KR100195219B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100195219B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0184914B1 (ko) | 동기형 반도체 기억장치 | |
| KR960012012A (ko) | 동기형 반도체 기억 장치 | |
| KR930010985A (ko) | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 | |
| KR970017627A (ko) | 멀티 뱅크 구조의 반도체 메모리 장치 | |
| JP2000322886A (ja) | 半導体記憶装置 | |
| US6628566B2 (en) | Synchronous semiconductor memory device for controlling cell operations by using frequency information of a clock signal | |
| KR20090017222A (ko) | 라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로 | |
| KR100338967B1 (ko) | 클럭 동기 시스템 | |
| US7154316B2 (en) | Circuit for controlling pulse width | |
| KR100757935B1 (ko) | 반도체 메모리 장치의 프리 차지 회로 | |
| US7299374B2 (en) | Clock control method and apparatus for a memory array | |
| KR970029812A (ko) | 컬럼 선택 신호 제어회로 | |
| JPH11238380A (ja) | 半導体メモリ回路 | |
| KR980004978A (ko) | 반도체 메모리 장치의 칼럼 디코더 | |
| KR100798795B1 (ko) | 내부 어드레스 생성장치 및 그의 구동방법 | |
| JPH04258885A (ja) | 半導体記憶装置 | |
| JP2003228982A5 (ko) | ||
| KR100813553B1 (ko) | 반도체 메모리 장치의 전압 생성 회로 | |
| KR960038975A (ko) | 확장 데이타 출력모드를 가진 반도체 메모리장치 | |
| US6515924B2 (en) | Semiconductor memory device | |
| KR20010004353A (ko) | 반도체메모리장치의 데이터 기록 동작 제어 장치 | |
| US7558146B2 (en) | Internal address generator for use in semiconductor memory device | |
| KR20060040968A (ko) | 반도체 메모리 장치의 차동 증폭기 제어회로 | |
| KR100234386B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 제어회로 | |
| KR100668830B1 (ko) | 메모리 장치의 컬럼 어드레스 제어장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070125 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |