JPH11238380A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速かつ低消費な非同期型／同期型のメモリ
として機能する半導体メモリ回路を提供する。 【解決手段】 半導体メモリ回路を非同期型／同期型の
メモリとして機能させる第１／第２モードの設定手段
と、アドレス信号の変化を検出してＡＴＤ信号を出力す
るＡＴＤ回路と、第１モードの設定時には上記ＡＴＤ回
路を活性化すると共に上記アドレス信号をＡＴＤ回路へ
出力し、第２モードの設定時には上記ＡＴＤ回路を非活
性化する制御回路と、上記ＡＴＤ回路より出力されるＡ
ＴＤ信号又は外部より入力されるクロック信号に基づい
てビットラインのプリチャージを行うプリチャージ回路
と、第１モードの設定時には、上記ＡＴＤ回路より出力
されるＡＴＤ信号を上記プリチャージ回路に出力し、第
２モードの設定時には外部より入力されるクロック信号
を上記プリチャージ回路に出力するゲート回路とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭやＳＲＡ
Ｍ等の半導体メモリ回路に関する。

【０００２】

【従来の技術】従来より、同期型及び非同期型の半導体
メモリ回路が知られている。同期型の半導体メモリ回路
は、アドレスの変化後に外部より入力されるクロック信
号の所定電位への遷移タイミング、例えば立ち上がりタ
イミングに同期してデータの読み出しが行われる。

【０００３】一方、非同期型の半導体メモリ回路では、
アドレスの変化を検出してアドレス遷移検出信号（以
下、ＡＴＤ信号という）を発生するＡＴＤ回路を備え、
該回路より発生されるＡＴＤ信号を用いてビットライン
のプリチャージを開始し、該プリチャージの完了後にデ
ータの読み出しを行う。上記のように、非同期型の半導
体メモリ回路では、アドレスの変化の検出後にビットラ
インのプリチャージを開始するため、例えばクロック信
号が”Ｌ”の期間にプリチャージを行っておき、次のク
ロック信号の立ち上がりタイミングに同期してデータの
読み出しを行う同期型の半導体メモリ回路に比べてデー
タの読み出し速度が遅い。

【０００４】上記の非同期型の半導体メモリ回路は、簡
単な回路を追加することで、同期型の半導体メモリ回路
に変更することができる。従来より、同期型のシステム
において、非同期型の半導体メモリ回路を利用した同期
型の半導体メモリ回路が知られている。図５は、非同期
型の半導体メモリ回路に簡単な回路を追加して構成した
同期型の半導体メモリ回路の従来例を示す図である。本
回路は、非同期型の半導体メモリ回路を構成するＡＴＤ
回路２０４，…，２０５、ＯＲゲート２０３、デコーダ
２０６、プリチャージ回路２０７及びメモリセル２０８
に、クロック入力端子の接続されたインバータ２０１、
及び、ＯＲゲート２０２を追加したものである。図示す
るように、２入力ＯＲゲート２０２の入力端子には、イ
ンバータ２０１を介して外部クロック信号、及び、ＯＲ
ゲート２０３より出力されるＳＡＴ信号が入力される。
ＯＲゲート２０２の出力端子は、プリチャージ回路２０
７に出力される。

【０００５】ＡＴＤ回路２０４，…，２０５は、外部よ
り入力されるアドレス信号Ａ０，…，Ａｎをそのままデ
コーダ２０６に出力すると共に、これらの信号の変化を
検出して”Ｈ”のＡＴＤ信号を出力する。ＡＴＤ回路２
０４，…，２０５より出力されるＡＴＤ信号は、全てＯ
Ｒゲート２０３に入力される。ＯＲゲート２０３は、ア
ドレス信号Ａ０，…，Ａｎの何れかが変化した場合に”
Ｈ”のＳＡＴ信号を出力する。

【０００６】同期型のメモリを使用するシステムでは、
クロック信号ＣＫが立ち上がる前にアドレス信号の変更
が行われる。従ってクロック信号ＣＫが”Ｈ”の期間中
にはアドレス信号が変化することはなく、ＳＡＴ信号
は”Ｌ”の状態を維持する。このため、クロック信号Ｃ
Ｋが”Ｈ”の期間、ＯＲゲート２０２は”Ｌ”の信号を
出力する。一方、外部より入力されるクロック信号ＣＫ
が”Ｌ”の期間、ＯＲゲート２０２はＯＲゲート２０３
の出力によらず”Ｈ”の信号を出力する。

【０００７】上記構成を採用することで、クロック信号
が”Ｌ”の期間中にビットラインのプリチャージが行わ
れ、アドレス信号の変化後におけるクロック信号の立ち
上がりタイミングに同期して、データの読み出しが開始
される。

【０００８】図６は、図５に示したＡＴＤ回路２０４を
示す。図示するように、２入力ＮＡＮＤゲート２１５及
びＮＯＲゲート２１６には、それぞれアドレス信号Ａ
０、及び、該信号を遅延部２１４により所定の時間だけ
遅延した反転信号が入力される。ＯＲゲート２１７に
は、ＮＡＮＤゲート２１５の出力をインバータ２１８に
より反転した信号及びＮＯＲゲート２１６の出力が入力
される。このような構成を採用することで、アドレス信
号Ａ０が変化に応じてＯＲゲート２１７は”Ｈ”のＡＴ
Ｄ信号を出力する。

【０００９】

【発明が解決しようとする課題】上記同期型の半導体メ
モリ回路は、元々非同期型の半導体メモリ回路であるた
め、内部で同期用のクロック信号を生成するＡＴＤ回路
２０４，…，２０５を備える。このため、専用に設計さ
れた同期型の半導体メモリ回路に比べて消費電力が大き
くなるといった問題を有する。

【００１０】本発明の目的は、上記従来の同期型の半導
体メモリ回路の欠点を解消して、消費電力の少ない同期
型のメモリとして使用可能な非同期型の半導体メモリ回
路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体メモリ回
路は、ビットラインのプリチャージ完了後、外部より入
力されるアドレス信号により指定されたアドレスのデー
タをメモリセルから読み出す半導体メモリ回路であっ
て、上記半導体メモリ回路を非同期型のメモリとして機
能させる第１モード及び同期型のメモリとして機能させ
る第２モードの設定手段と、上記アドレス信号の変化を
検出してアドレス遷移検出信号を出力するＡＴＤ回路
と、上記設定手段による第１モードの設定時には上記Ａ
ＴＤ回路を活性化すると共に上記アドレス信号を上記Ａ
ＴＤ回路へ出力し、第２モードの設定時には上記ＡＴＤ
回路を非活性化する制御回路と、上記ＡＴＤ回路より出
力されるアドレス遷移検出信号又は外部より入力される
クロック信号に基づいて、ビットラインのプリチャージ
を行うプリチャージ回路と、上記設定手段による第１モ
ードの設定時には、上記ＡＴＤ回路より出力されるアド
レス遷移検出信号を上記プリチャージ回路に出力し、第
２モードの設定時には外部より入力されるクロック信号
を上記プリチャージ回路に出力するゲート回路とを備え
る。

【００１２】また、上記半導体メモリ回路において、上
記ＡＴＤ回路は、外部より入力される制御信号のレベル
により活性状態又は非活性状態に切り換わり、上記制御
回路は、上記設定手段による第１モードの設定時には上
記ＡＴＤ回路を活性化するレベルの制御信号を該ＡＴＤ
回路に出力し、第２モードの設定時には、外部より入力
されるクロック信号を所定の時間だけ遅延させた後に、
制御信号として上記ＡＴＤ回路に出力することとしても
良い。

【００１３】

【発明の実施の形態】以下、添付の図面を用いて本発明
の半導体メモリ回路の実施の形態について説明する。 （１）全体構成 図１は、実施の形態にかかる半導体メモリ回路１００の
全体構成を示す図である。半導体メモリ回路１００は、
レジスタ１より”Ｈ”の信号が出力されている場合に非
同期型の半導体メモリとして機能し、レジスタ１より”
Ｌ”の信号が出力されている場合には、同期型の半導体
メモリとして機能する。レジスタ１の保持する値は、例
えば、内部電源や内部接地端子を利用して一定の値に固
定される。以下、半導体メモリ回路１００を非同期型の
メモリとして動作させる場合及び同期型のメモリとして
動作させる場合におけるデータの読み出し動作について
説明を行う。

【００１４】（１−ａ）非同期型として動作させる場合 レジスタ１からの出力が”Ｈ”の場合、即ち、非同期型
のメモリとして使用する場合には、ＯＲゲート２からは
クロック信号ＣＫの値によらず”Ｈ”のクロック信号Ｃ
Ｋ’が出力される。ラッチ６，…，７は、”Ｈ”の信号
ＣＫ’の入力に対してＡ０，…，Ａｎの信号をＡＴＤ回
路８，…，９及びデコーダ１２に出力する。ＡＴＤ回路
８，…，９には、それぞれＡ０，…，Ａｎの信号及び遅
延回路５により遅延されたクロック信号ＣＫ’が入力さ
れる。後に説明するが、ＡＴＤ回路８，…，９は、”
Ｈ”のクロック信号ＣＫ’の入力により活性化し、入力
されるアドレス信号の遷移に応じて”Ｈ”のＡＴＤ信号
を出力する。

【００１５】ＡＴＤ回路８，…，９より出力される各Ａ
ＴＤ信号は、ＯＲゲート１０に入力される。ＯＲゲート
１０は、Ａ０，…，Ａｎの何れかのアドレス信号が遷移
した場合に”Ｈ”のＳＡＴ信号を出力する。非同期型の
メモリでは当該ＳＡＴ信号をプリチャージを開始するた
めのトリガ信号として取り扱う。

【００１６】２入力ＯＲゲート４の残りの入力端子に
は、クロック信号ＣＫ’のインバータ３による反転信
号、即ち”Ｌ”が入力される。この場合、ＯＲゲート４
からは、ＳＡＴ信号と同じ値の信号が出力される。従っ
て、プリチャージ回路１１には、アドレス信号Ａ０，
…，Ａｎの何れかが変化した際に”Ｈ”の信号（ＳＡＴ
信号と同じ信号）が入力される。プリチャージ回路１１
は、”Ｈ”の信号の入力に応じてビットラインのプリチ
ャージを行う。

【００１７】また、デコーダ１２は、入力されるアドレ
ス信号Ａ０，…，Ａｎにより指定されたアドレスデータ
をデコードし、プリチャージの完了を待ってから該当す
るワードラインＷＬを立ち上げる。メモリセル１３は、
ワードラインＷＬの立ち上がりに同期して、ワードライ
ンＷＬ及びプリチャージされたビットラインの交差する
アドレスに書き込まれているデータを出力する。

【００１８】（１−ｂ）同期型として機能させる場合 レジスタ１から出力される信号が”Ｌ”の場合、即ち、
半導体メモリ回路１０を同期型の半導体メモリ回路とし
て機能させる場合、ＯＲゲート２は、クロック信号ＣＫ
をそのままクロック信号ＣＫ’として出力する。

【００１９】ラッチ回路６，…，７は、クロック信号Ｃ
Ｋ’が”Ｈ”の期間中、入力されるアドレス信号Ａ０，
…，ＡｎをそのままＡＴＤ回路８及びデコーダ１２に出
力する一方で、クロック信号ＣＫ’が”Ｌ”の期間中、
該クロック信号ＣＫ’が”Ｈ”から”Ｌ”に変化した直
前に入力されていたアドレス信号Ａ０，…，Ａｎを保持
すると共にそのアドレス信号をＡＴＤ回路８及びデコー
ダ１２に出力する。

【００２０】ＡＴＤ回路８，…，９には、アドレス信号
Ａ０，…，Ａｎの他、それぞれ遅延回路５により所定の
時間だけ遅延されたクロック信号ＣＫ’が入力される。
後に詳しく説明するが、ＡＴＤ回路８，…，９は、”
Ｈ”のクロック信号ＣＫ’の入力により活性化し、入力
されるアドレス信号の遷移に応じて”Ｈ”のＡＴＤ信号
を出力すると共に、”Ｌ”のクロック信号ＣＫ’の入力
により非活性化し、入力されるアドレス信号の値によら
ず、”Ｌ”のＡＴＤ信号を出力する。

【００２１】当該半導体メモリ回路１００を同期型のメ
モリとして用いる場合、クロック信号ＣＫ’の値が”
Ｈ”となる前にアドレスは変化する。このため、クロッ
ク信号ＣＫ’が”Ｈ”の場合でもＡＴＤ回路８，…，９
は、”Ｌ”の信号のみを出力する。この結果、ＯＲゲー
ト１０より出力されるＳＡＴ信号は、常に”Ｌ”にな
る。このため、ＯＲゲート４からは、インバータ３より
出力されるクロック信号ＣＫ’の反転信号がそのままプ
リチャージ回路１１へ出力される。プリチャージ回路１
１は、クロック信号ＣＫ’が”Ｌ”、即ち”Ｈ”の信号
が入力されている期間中、ビットラインのプリチャージ
を行う。

【００２２】また、遅延回路５の働きにより、ＡＴＤ回
路８，…，９に入力される信号は、クロック信号ＣＫ’
が”Ｈ”に切り換わってから、所定の時間（遅延回路５
による遅延時間）経過した後に”Ｈ”に切り換わる。こ
のため、クロック信号ＣＫ’が”Ｈ”に切り換わって
も、上記所定の時間は、引き続きＡＴＤ回路８，…，９
を非活性化しておくことができる。これにより、同期型
のメモリとして使用している場合にはアドレススキュー
を受け付けずにＡＴＤ回路８，…，９で無駄な電力が消
費されることを抑制する。

【００２３】また、デコーダ１２は、クロック信号Ｃ
Ｋ’が”Ｈ”の期間に入力されるアドレス信号Ａ０，
…，Ａｎにより指定されたアドレスデータをデコード
し、該当するワードラインＷＬを直ちに立ち上げる。メ
モリセル１３は、ワードラインＷＬの立ち上がりに同期
して、ワードラインＷＬとプリチャージされたビットラ
インとの交差するアドレスに書き込まれているデータを
出力する。

【００２４】（２）各部の構成 図２は、遅延回路５、ラッチ６及びＡＴＤ回路８の構成
を示す図である。ラッチ回路６は、２つのトランスファ
ーゲート２０，２１、３つのインバータ２２，２３，２
４で構成される。”Ｈ”のクロック信号ＣＫ’が入力さ
れた場合、トランスファーゲート２０が開くと共に、ト
ランスファーゲート２１が閉じる。この場合、ラッチ回
路６は、外部より入力されたアドレス信号Ａ０をそのま
まＡＴＤ回路８及びデコーダ１２に出力する。入力され
るクロック信号ＣＫ’が”Ｈ”から”Ｌ”に切り換わる
と、トランスファーゲート２０が閉じると共にトランス
ファーゲート２１が開き、クロック信号ＣＫ’が”Ｈ”
から”Ｌ”に切り換わる直前のアドレス信号Ａ０を保持
する。ラッチ回路６は、入力されるクロック信号ＣＫ’
が”Ｌ”の期間中、上記ラッチしたアドレス信号Ａ０を
ＡＴＤ回路８及びデコーダ１２に出力する。

【００２５】ＡＴＤ回路８は、ＮＯＲゲート２５、奇数
個のインバータが接続されてなる遅延部２６、インバー
タ２７，３０、ＮＡＮＤゲート２８、ＯＲゲート２９よ
り構成される。３入力のＮＡＮＤゲート２８には、遅延
回路５により所定の時間だけ遅延されたクロック信号Ｃ
Ｋ’が入力される。また、３入力ＮＯＲゲート２５に
は、遅延回路５により所定の時間だけ遅延されたクロッ
ク信号ＣＫ’のインバータ２７による反転信号が入力さ
れる。遅延回路５より出力される信号が”Ｈ”の場合、
ＡＴＤ回路８は活性化され、ラッチ回路６を介して入力
されるアドレス信号Ａ０の変化を検出して”Ｈ”のＡＴ
Ｄ信号を出力する。一方、遅延回路５より出力される信
号が”Ｌ”の場合、ＡＴＤ回路８は非活性化され、ラッ
チ回路６より入力される信号によらず”Ｌ”のＡＴＤ信
号を出力する。

【００２６】（２−ａ）非同期型として機能させる場合 上記構成において、半導体メモリ回路１００を非同期型
のメモリとして使用する場合の動作について説明する。
ラッチ回路６は、”Ｈ”のクロック信号ＣＫ’の入力に
対して、外部より入力されるアドレス信号Ａ０をＡＴＤ
回路８及びデコーダ１２に出力する。ＡＴＤ回路８
は、”Ｈ”のクロック信号ＣＫ’の入力に応じて活性化
してアドレス信号Ａ０の変化を検出し、所定の期間（遅
延部２６における遅延時間）だけ”Ｈ”のＡＴＤ信号を
出力する。

【００２７】（２−ｂ）同期型として機能させる場合 同期型として機能させる場合、ラッチ回路６及びＡＴＤ
回路８には、所定のタイミングで”Ｈ”及び”Ｌ”に切
り換わるクロック信号ＣＫ’が入力される。既に説明し
たように、ラッチ回路６は、”Ｈ”のクロック信号Ｃ
Ｋ’の入力時にはアドレス信号Ａ０をそのままＡＴＤ回
路８及びデコーダ１２に出力する。一方、”Ｌ”のクロ
ック信号の入力時には、該クロック信号ＣＫ’が”Ｈ”
から”Ｌ”に切り換わる直前に入力されていたアドレス
信号Ａ０を保持すると共に、該信号をＡＴＤ回路８及び
デコーダ１２出力する。

【００２８】入力されるクロック信号ＣＫ’が”Ｌ”の
時、ＡＴＤ回路８は非活性化し、常に”Ｌ”のＡＴＤ信
号を出力する。半導体メモリ回路１００を同期型のメモ
リとして使用する場合、外部より入力されるアドレス信
号Ａ０は、同じく外部より入力されるクロック信号Ｃ
Ｋ’の立ち上がり前、即ちクロック信号ＣＫ’が”Ｌ”
の期間に変化する。即ち、クロック信号ＣＫ’が”Ｈ”
に切り換わりＡＴＤ回路８が活性化しても、アドレス信
号は既に変化済みであり、変化しない。このためＡＴＤ
回路８は、クロック信号ＣＫ’が”Ｈ”の間も引き続
き”Ｌ”のＡＴＤ信号を出力する。

【００２９】なお、ＡＴＤ回路８には、ラッチ回路６に
比べて遅延回路５による遅延時間の分だけ遅れてクロッ
ク信号ＣＫ’が入力される。このため、クロック信号Ｃ
Ｋ’が”Ｌ”から”Ｈ”に切り換わっても、遅延回路５
による上記遅延時間の間はＡＴＤ回路８は非活性化され
た状態を維持する。これにより半導体メモリ１００を同
期型のメモリとして使用する場合にはアドレススキュー
を受け付けないようにし、ＡＴＤ回路において無駄な電
力が消費されることを抑制できる。

【００３０】（３）プリチャージ回路 図３は、プリチャージ回路１１の構成を示す図である。
プリチャージ回路１１を構成する各トランジスタ３１、
３２、３３のゲート電極には、ＯＲゲート４の出力が印
加される。当該プリチャージ回路１１は、”Ｈ”の信号
の入力に応じて、ビットラインのプリチャージを行う。

【００３１】（３−ａ）非同期型として機能させる場合 半導体メモリ回路１００を非同期型のメモリとして機能
させる場合、既に述べたように、クロック信号ＣＫ’の
値は常に”Ｈ”に設定される。この場合、ＯＲゲート４
からは、ＳＡＴ信号と同じ値の信号が出力される。従っ
て、プリチャージ回路１１は、入力されるＳＡＴ信号の
値が”Ｈ”の期間、即ち入力されるアドレス信号Ａ０，
…，Ａｎの何れかの値が変化した場合にプリチャージを
行う。

【００３２】（３−ｂ）同期型として機能させる場合 半導体メモリ回路１００を同期型のメモリとして機能さ
せる場合には、ＳＡＴ信号の値は常に”Ｌ”となる。こ
の場合、ＯＲゲート４からは、インバータ３によるクロ
ック信号ＣＫの反転信号と同じ値の信号が出力される。
プリチャージ回路１１は、入力されるクロック信号Ｃ
Ｋ’の値が”Ｌ”の期間、プリチャージを行う。

【００３３】（４）データの読み出しタイミング 図４は、半導体メモリ１００を非同期型の半導体メモリ
回路として機能させた場合及び同期型の半導体メモリ回
路として機能させた場合におけるデータの読み出しに関
するタイムチャートである。本チャートは、アドレス信
号Ａｄｄを中心として、上側に非同期型の半導体メモリ
回路として機能させた場合の各信号を示し、下側に同期
型の半導体メモリ回路として機能させた場合の各信号を
示す。

【００３４】（４−ａ）非同期型として機能させる場合 半導体メモリ回路を非同期型の回路として機能させる場
合、アドレス信号Ａｄｄの入力に対してプリチャージ回
路１１によるビットラインＢＬのプリチャージＰＲＣが
開始される。プリチャージＰＲＣの終了に伴い、ワード
ラインＷＬが立ち上がる。ワードラインＷＬの立ち上が
りに伴い、メモリセル１３よりデータＤが読み出され
る。図示するように、半導体メモリ回路を非同期型の回
路として用いた場合、アドレス信号Ａｄｄが変化してか
らデータＤの読み出しが行われるまでにＴ_NSだけの時間
を要する。

【００３５】（４−ｂ）同期型として機能させる場合 また、半導体メモリ回路を同期型のメモリ回路として機
能させる場合、アドレス信号Ａｄｄが入力される前のク
ロック信号ＣＫ’が”Ｌ”の期間中に、プリチャージ回
路１１によるビットラインＢＬのプリチャージＰＲＣが
行われる。アドレス信号Ａｄｄの入力後、クロック信号
ＣＫ’の立ち上がりタイミングに同期してワードライン
ＷＬが立ち上がり、メモリセル１３よりデータＤが読み
出される。図示するように、半導体メモリ回路を同期型
の回路として用いた場合、アドレス信号Ａｄｄが変化し
てからデータＤの読み出しが行われるまでにＴ_Sだけの
時間を要する。

【００３６】半導体メモリ回路１００では、同期型の半
導体メモリ回路として使用する際には、専用の同期型の
半導体メモリ回路と同じ時間Ｔ_S（Ｔ_S＜Ｔ_NS）でデータ
の読み出しを行うことができる。更に、半導体メモリ回
路１００では、同期型の半導体メモリ回路として使用す
る際にはＡＴＤ回路８，…，９を非活性化することで無
駄な電力の消費を抑えることができる。

【００３７】以上に説明するように、半導体メモリ回路
１００は、同期型の半導体メモリ回路として使用する際
に、従来の同期型の半導体メモリ回路と同等の読み出し
速度及び消費電力を実現することができる。

【００３８】

【発明の効果】本発明の第１の半導体メモリ回路は、非
同期型及び同期型の両方で使用可能な半導体メモリであ
って、同期型の半導体メモリ回路として使用する際には
クロック発生回路を非活性化して無駄な電力の消費を抑
えると共に、プリチャージ回路を外部より入力されるク
ロックに同期して動作させることで、専用の同期型の半
導体メモリ回路と同等の読み出し速度及び消費電力を実
現することができる。

【００３９】また、好ましい構成の半導体メモリ回路で
は、同期型の半導体メモリ回路として使用する際には、
外部より入力されるクロック信号によりクロック発生回
路が活性化されるタイミングを遅延させることでアドレ
ススキューを受け付けないようにして無駄な電力の消費
を抑えることができる。また、第２の半導体メモリ回路
では、プリチャージ回路を外部より入力されるクロック
に同期して動作させることで、専用の同期型の半導体メ
モリ回路と同等の読み出し速度及び消費電力を実現する
ことができる。

【図面の簡単な説明】

【図１】 実施の形態にかかる半導体メモリ回路の構成
を示す図である。

【図２】 ラッチ及びＡＴＤ回路の構成を示す図であ
る。

【図３】 プリチャージ回路の構成を示す図である。

【図４】 半導体メモリ回路を非同期型として機能させ
た場合及び同期型として機能させた場合における各信号
のタイムチャートである。

【図５】 従来の非同期型の半導体メモリ回路の構成を
示す図である。

【図６】 従来のＡＴＤ回路の構成を示す図である。

【符号の説明】

１ レジスタ、２，４，１０，２９，２０２，２０３
ＯＲゲート、３，２２，２３，２４，２７，２０１，２
１０，２１１，２１２，２１３ インバータ、５ 遅延
回路、６，７ ラッチ回路、８，９，２０４，２０５Ａ
ＴＤ回路、１１，２０７ プリチャージ回路、１２，２
０６ デコーダ、１３，２０８ メモリセル、２５，２
１６ ＮＡＮＤゲート、２８，２１５ ＡＮＤゲート、
２６，２１４ 遅延部、２９，２１７ ＮＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝崎 清一 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 榎原 淳 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 伊藤 弘造 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ビットラインのプリチャージ完了後、外
   部より入力されるアドレス信号により指定されたアドレ
   スのデータをメモリセルから読み出す半導体メモリ回路
   であって、 上記半導体メモリ回路を非同期型のメモリとして機能さ
   せる第１モード及び同期型のメモリとして機能させる第
   ２モードの設定手段と、 上記アドレス信号の変化を検出してアドレス遷移検出信
   号を出力するＡＴＤ回路と、 上記設定手段による第１モードの設定時には上記ＡＴＤ
   回路を活性化すると共に上記アドレス信号を上記ＡＴＤ
   回路へ出力し、第２モードの設定時には上記ＡＴＤ回路
   を非活性化する制御回路と、 上記ＡＴＤ回路より出力されるアドレス遷移検出信号又
   は外部より入力されるクロック信号に基づいて、ビット
   ラインのプリチャージを行うプリチャージ回路と、 上記設定手段による第１モードの設定時には、上記ＡＴ
   Ｄ回路より出力されるアドレス遷移検出信号を上記プリ
   チャージ回路に出力し、第２モードの設定時には外部よ
   り入力されるクロック信号を上記プリチャージ回路に出
   力するゲート回路とを備えることを特徴とする半導体メ
   モリ回路。
2. 【請求項２】 請求項１に記載の半導体メモリ回路であ
   って、 上記ＡＴＤ回路は、外部より入力される制御信号のレベ
   ルにより活性状態又は非活性状態に切り換わり、 上記制御回路は、上記設定手段による第１モードの設定
   時には上記ＡＴＤ回路を活性化するレベルの制御信号を
   該ＡＴＤ回路に出力し、第２モードの設定時には、外部
   より入力されるクロック信号を所定の時間だけ遅延させ
   た後に、制御信号として上記ＡＴＤ回路に出力すること
   を特徴とする半導体メモリ回路。