JP2004145955A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【課題】リフレッシュ動作の遅延を外部からみえなくし、高速化、低コスト化を図る半導体記憶装置の提供。
【解決手段】メモリセルが、通常アクセス専用のビット線Ｂ（Ｅ）とリフレッシュ専用のビット線Ｂ（Ｆ）の間に直列に接続された第１、第２のトランジスタＴｒ１、Ｔｒ２と、第１、第２のトランジスタＴｒ１、Ｔｒ２の接続点に接続された容量Ｃを備え、第１及び第２のトランジスタの制御端子には、通常アクセス専用のワード線Ｗ（Ｅ）とリフレッシュ専用のワード線Ｗ（Ｆ）がそれぞれ接続され、外部より入力されたライトアドレスに対して、少なくとも１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされ、所定数のライトサイクル前に外部より入力されたライトアドレスと、リフレッシュアドレスとが一致するか否か判定する手段１３０を少なくとも備える。
【選択図】図１
【解決手段】メモリセルが、通常アクセス専用のビット線Ｂ（Ｅ）とリフレッシュ専用のビット線Ｂ（Ｆ）の間に直列に接続された第１、第２のトランジスタＴｒ１、Ｔｒ２と、第１、第２のトランジスタＴｒ１、Ｔｒ２の接続点に接続された容量Ｃを備え、第１及び第２のトランジスタの制御端子には、通常アクセス専用のワード線Ｗ（Ｅ）とリフレッシュ専用のワード線Ｗ（Ｆ）がそれぞれ接続され、外部より入力されたライトアドレスに対して、少なくとも１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされ、所定数のライトサイクル前に外部より入力されたライトアドレスと、リフレッシュアドレスとが一致するか否か判定する手段１３０を少なくとも備える。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、クロック同期型の高速ＳＲＡＭ準拠の半導体記憶装置に適用して好適なダイナミック型の半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
ゼロ・バス・ターンアラウンド（ＺＢＴ）は、ネットワークアプリケーション、電気通信アプリケーション等において、例えば頻繁、高度に無作為化された読み出し、書き込み動作を必要とするスイッチング機能、及びルータ機能用に最適化された同期型ＳＲＡＭアーキテクチャであり、ＺＢＴ ＳＲＡＭデバイスは、書き込みと読み出しをしばしば切り替えるデータ・バスのアクセス中に遭遇するかも知れない、アイドリング状態を除去するのに役立つ。すなわち、ＺＢＴ ＳＲＡＭデバイスは、デッドサイクルを除去し、最大限のメモリ・バンド幅での使用を可能としている。
【０００３】
ＤＲＡＭデバイスは、周期的なリフレッシュ動作と、ビット線のプリチャージ動作を必要とするのに対して、ＳＲＡＭデバイスは、データアクセスサイクルの点で優れている。一方、ＳＲＡＭデバイスは、１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲートドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（ＴＦＴ負荷型の場合）で構成され、ＤＲＡＭデバイスは１個のトランジスタと１個のキャパシタで構成される。すなわち、ＤＲＡＭは、面積、消費電力、コストの点でＳＲＡＭにまさり、ＳＲＡＭのピン配置、タイミング、機能の設定を同様に有する従来のＺＢＴ ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ったエンハンスト・バス・ターンアラウンドＤＲＡＭが提案されている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２８３５８７号公報（第２頁、第１図）
【０００５】
上記特許文献１に記載されたメモリ装置は、メモリ装置外に設けられたコントローラに、メモリアレイがデータアクセスに現在使用できない状態にあることを知らせる待機信号出力端子を備えている。上記特許文献１には、ＺＢＴ ＳＲＡＭデバイスと類似したピンアウト、タイミング、及び機能セットを有する多くの同じ利点を有するエンハンスト・バス・ターンアラウンドＤＲＡＭを提供することを目的としていることが記載されているが、ＺＢＴ ＳＲＡＭ互換ではない。すなわち、上記特許文献１においては、２ポートＤＲＡＭセルを用いる旨の記載はなく、通常の１ポートのＤＲＡＭセルを用いているものと思料され、リード／ライト・サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、リフレッシュ・サイクルでは、リード／ライト動作を中断しなければならない。用途を通信用とした場合、連続したリード／ライト動作を行える仕様が要求される。かかる通信用の用途では、上記特許文献１のエンハンスト・バス・ターンアラウンドＤＲＡＭは、従来のＺＢＴ ＳＲＡＭに置きかえることはできない。また、上記特許文献１の発明の詳細な説明の欄の段落［００５９］には、キャッシュの読み出しサイクル等の背後にリフレッシュ・サイクルを隠せば、ほとんどのリフレッシュ・サイクルがメモリ・デバイスの動作に与える影響は最小である旨が記載されているが、たとえ、頻度は少ないとしても、キャッシュ上にないデータについてメモリ・アレイへのリード／ライト要求が連続した場合には、ＷＡＩＴ端子を使ってリードライト動作を中断しなければならず、結局、ＺＢＴ ＳＲＡＭの置き換えはできない。
【０００６】
また、図１１に示すように、通常アクセス用のビット線２０１と、リフレッシュ専用のビット線２０２の間に第１及び第２のスイッチトランジスタ２０５、２０６が直列形態に接続され、第１及び第２のスイッチトランジスタ２０５、２０６の接続点にデータ蓄積用の容量素子２０７が接続され、第１及び第２のスイッチトランジスタ２０５、２０６の制御端子には、通常アクセス用のワード線２０４とリフレッシュ専用のワード線２０３とがそれぞれ接続される、メモリセル（２ポートＤＲＡＭセル）を複数有するセルアレイを備え、外部よりのメモリアクセスと、リフレッシュが同一アドレスに重複した場合に、リフレッシュをマスクする構成のダイナミックランダムアクセスメモリが知られている（例えば特許文献２参照）。
【０００７】
さらに、図１１に示した２ポートＤＲＡＭセルを用い、ライト専用ビット線、リード専用ビット線を設け、リードとライトを同時に行い、リフレッシュはリード専用ビット線からセルデータを読み出し、センスアンプで増幅した後、ライト用ビット線からセルデータの書き戻しを行う構成のものも知られている（例えば特許文献３参照）。
【０００８】
【特許文献２】
特開平３−２６３６８５号公報（第２頁、第２図）
【特許文献３】
特許第２６５３６８９号公報（第３頁、第２図）
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭセルを用いたＺＢＴ ＳＲＡＭ（「ＮｏＢＬ−ＳＲＡＭ」とも呼ばれる）に類似するデバイスが開発されているが、内部リフレッシュのために、例えば１６μｓごとに、４クロックサイクルの非選択（ｄｅｓｅｌｅｃｔ）が必要とされるなど、ＺＢＴ ＳＲＡＭインタフェースに完全互換ではない（例えば非特許文献１参照）。非選択（ｄｅｓｅｌｅｃｔ）期間の存在は、アクセスの効率化を困難としている。
【００１０】
【非特許文献１】
Ｅｎｈａｎｃｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ Ｉｎｃ．Ｗｅｂページ製品ニューズ（Ｐｒｏｄｕｃｔｓ Ｎｅｗｓ
）［平成１４年１０月１０日検索］インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｄｒａｍ．ｃｏｍ
／ｐｒｏｄｕｃｔｓ／ｄａｔａｓｈｅｅｔｓ／ｓｓ２６２５ｄｓ＿ｒ１．１．ｐｄｆ（第６頁）＞
【００１１】
したがって、本発明の主たる目的は、リフレッシュ制御の効率化、高速化を図り、例えばＺＢＴ ＳＲＡＭ等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置及びその制御方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成する本発明の半導体記憶装置は、その１つのアスペクトによれば、複数のメモリセルを有するセルアレイを備え、１つの前記メモリセルは、通常アクセス用のビット線とリフレッシュ用のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、通常アクセス用のワード線とリフレッシュ用のワード線とがそれぞれ接続されており、半導体記憶装置の外部より前記半導体記憶装置に入力されたライトアドレスに対して、少なくとも１つのライトサイクル分遅れて前記ライトアドレスで選択されるメモリセルへの書き込みが行われるレイトライト構成とされ、リフレッシュアドレスと、少なくとも１ライトサイクル前に外部より入力されたライトアドレスの行アドレスとが一致するか否か比較判定する判定手段と、前記判定の結果、不一致の場合には、前記ライトアドレスで選択される前記通常アクセス用のワード線を活性化し前記通常アクセス用のワード線に接続されるメモリセルの前記第１のスイッチトランジスタをオンさせて前記通常アクセス用のビット線から前記容量にデータを書き込むライト動作と、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線を活性化し前記リフレッシュ用のワード線に接続されるメモリセルの前記第２のスイッチトランジスタをオンさせ、前記リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプにてセルデータを読み出し前記リフレッシュ用のビット線を介して書き戻すリフレッシュ動作と、が同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する構成とされている。
【００１３】
本発明の１つのアスペクトにおいて、好ましくは、前記判定手段は、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する、構成とされている。
【００１４】
本発明の他のアスペクトに係る方法は、半導体記憶装置のリフレッシュ制御に係り、複数のメモリセルを有するセルアレイを備え、１つの前記メモリセルは、通常アクセス用のビット線とリフレッシュ用のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、通常アクセス用のワード線とリフレッシュ用のワード線とがそれぞれ接続され、半導体記憶装置外部より前記半導体記憶装置に入力されたライトアドレスに対して、少なくとも１つのライトサイクル分遅れて前記ライトアドレスで選択されるメモリセルへの書き込みが行われるレイトライト構成とされる半導体記憶装置の制御方法であって、
（ａ）生成されたリフレッシュアドレスと、少なくとも１ライトサイクル前に外部より入力されたライトアドレスの行アドレスとが一致するか否か比較判定するステップと、
（ｂ）前記判定の結果、不一致の場合には、前記ライトアドレスで選択される前記通常アクセス用のワード線を活性化し前記通常アクセス用のワード線に接続されるメモリセルの前記第１のスイッチトランジスタをオンさせて前記通常アクセス用のビット線から前記容量にデータを書き込むライト処理と、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線を活性化し前記リフレッシュ用のワード線に接続されるメモリセルの前記第２のスイッチトランジスタをオンさせて前記リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプにてセルデータを読み出し前記リフレッシュ用のビット線を介して書き戻すリフレッシュ処理と、が同一サイクルで並行して行われるように制御するステップと、
（ｃ）前記判定の結果、一致の場合には、前記リフレッシュ処理を抑止し、前記ライト処理を行うように制御するステップを含む。以下の説明からも明らかとされるように、上記目的は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【００１５】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、その好ましい一実施の形態において、図１を参照すると、１つのメモリセルが、通常アクセス用のビット線（Ｂ（Ｅ））とリフレッシュ用のビット線（Ｂ（Ｆ））との間に直列形態に接続された第１及び第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）と、第１及び第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の接続点に接続されたデータ蓄積用の容量（Ｃ）を備え、第１及び第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の制御端子には、通常アクセス用のワード線（Ｗ（Ｂ））とリフレッシュ用のワード線（Ｗ（Ｆ））とがそれぞれ接続され、外部より入力されたライトアドレスに対して、１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされている。
【００１６】
そして、本発明に係る半導体記憶装置は、その好ましい一実施の形態において、生成されたリフレッシュアドレスと、１つ以上の所定数のライトサイクル前に外部より半導体記憶装置のアドレス端子に入力され、所定数のライトサイクルの相当分、保持されているライトアドレスと、が一致するか否かを比較判定する判定手段（１３０）を少なくとも備え、判定手段（１３０）の判定結果出力（ＨＩＴＥ）に基づき、不一致の場合には、リフレッシュコントロール回路（１３１）は、リフレッシュ制御信号（ＦＣ）を活性化することで、リフレッシュ用のワード線を活性化し、該ワード線に接続されるメモリセルの第２のセルトランジスタをオンさせる、リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプ（１１３Ｆ）にてリフレッシュアドレスで指定されるメモリセルのリフレッシュ動作と、該ライトアドレスに対する通常のライト動作（ライトアドレスに対応する通常アクセス用のワード線が選択され、該ワード線に接続するメモリセルの第１のセルトランジスタがオンし、通常アクセス用のビット線からメモリセルへのデータの書き込みが行われる）とが、同一サイクルに、並行して行われる構成とされる。
【００１７】
本発明に係る半導体記憶装置の一実施の形態において、判定結果（ＨＩＴＥ）を出力する判定手段（１３０）は、外部よりアドレス端子に入力されたアドレス（行アドレス）を保持し、前記所定数のライトサイクル分、遅延させて出力するライトアドレス保持回路（例えば図５の３２２から３２４のラッチ回路）と、リード／ライト動作を指示する制御信号（Ｒ／Ｗ）の値に応じて、リードのときは、前記外部より入力されたアドレス、ライトのときは、ライトアドレス保持回路から出力されるアドレスを選択して出力し、行デコーダ回路（図１の１１１Ｅ）に供給する選択回路（図５の３２６）と、ライトアドレス保持回路（図５のラッチ回路３２４）から出力されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定する一致検出回路（図５の３３２）と、を備えている。一致検出回路（図５の３３２）では、ライトアドレス保持回路に保持されており、前記所定数のライトサイクル分遅らせて出力されるよりも前の時点でのライトアドレス（ライトアドレス保持回路の最終段のラッチ回路３２５の前段のラッチ回路３２４の出力）と、リフレッシュアドレスとが一致するか否か比較判定する。すなわち、セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスとが一致するか否かの比較判定が行われる。
【００１８】
本発明に係る半導体記憶装置の一実施の形態において、ライトアドレス保持回路は、書き込み制御用のクロック信号（ＫＷ）の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする１対のラッチ回路（図５の３２２、３２３）を縦続形態に接続してなる組を、前記所定数のサイクル分に対応した組分（図５では、１対のラッチ回路３２２、３２３と、１対のラッチ回路３２４、３２５を、計４段）、縦続形態に接続して構成されている。ライトアドレス保持回路を構成する最終段のラッチ回路（図５のラッチ回路３２５）は、書き込み制御用のクロック信号（ＫＷ）の立ち上がりで（ラッチ回路３２０でサンプルされてから２つのライトサイクル分の遅れに対応するタイミングで）、ライトアドレスを選択回路（３２６）に出力する。
【００１９】
あるいは、本発明に係る半導体記憶装置の一実施の形態において、選択回路（図２の３０６）から出力されるアドレスと、前記リフレッシュアドレスとが一致するか否か比較判定する一致検出回路（図２の３０７）を備えた構成としてもよい。
【００２０】
本発明に係る半導体記憶装置の一実施の形態において、外部より入力されたアドレス（ＡｄｄＥ）を、前記所定数のライトサイクル分、遅延させるライトアドレス保持回路（図８の３４１、３４２、３４３、３４４）と、リード／ライト動作を指示する制御信号の値に応じて、制御信号がリードを示すときは、前記外部より入力されたアドレス、制御信号がライトを示すときは、ライトアドレス保持回路（図８の３４４）から出力されるライトアドレスを選択して出力し、出力したアドレスを行デコーダ回路に供給する第１の選択回路（図８の３４５）と、外部より入力されるアドレス（ＡｄｄＥ）と、リフレッシュアドレス（ＡｄｄＦ）とが一致するか否か比較判定する第１の一致検出回路（図８の３５１）と、前記ライトアドレス保持回路に保持されており、前記所定数のライトサイクル分遅らせて出力されるよりも前の時点でのライトアドレス（図８のラッチ回路３４３の出力）と、前記リフレッシュアドレス（ＡｄｄＦ）とが一致するか否か比較判定する第２の一致検出回路（図８の３５２）と、リード／ライト動作を指示する制御信号の値に基づき、リードのときは、前記第１の一致検出回路の出力信号、ライトのときは、第２の一致検出回路の出力信号を選択して出力する第２の選択回路（図８の３５３、３５４）とを備え、第２の選択回路の出力信号は、前記判定手段の出力をなすヒット信号（ＨＩＴＥ）として用いられる。
【００２１】
本発明に係る半導体記憶装置の一実施の形態において、判定手段（１３０）での判定の結果、外部より入力され前記所定数のライトサイクル分、遅延されたライトアドレス（ＡｄｄＥ）と、リフレッシュアドレス（ＡｄｄＦ）のうち不一致のビットが１つでもある場合、リフレッシュ制御信号（ＦＣ）を活性化する制御を行う回路（図６の４０１〜４０４）を備えている。このとき、ライトアドレスに関するライト動作と、リフレッシュ動作とが並行して行われる。一方、外部より入力され前記所定数のライトサイクル分、遅延されたライトアドレスＡｄｄＥとリフレッシュアドレスＡｄｄＦのすべてのビットが一致する場合（ＨＩＴＥが行アドレスのビットについてすべてアクティブである場合）、リフレッシュ制御信号ＦＣを非活性とし、このため、ライト動作のみが行われる。
【００２２】
本発明に係る半導体記憶装置の一実施の形態において、ライトアドレス保持回路で、前記所定のライトサイクル相当、又は、前記所定のライトサイクルよりも少ないサイクル数分、遅延させたライトアドレスと、外部から入力されたアドレス信号とをが一致するか否かをそれぞれ比較する手段（図２の３０８、３０９）を備え、ライトアドレス保持回路で所定のライトサイクル、又は、前記所定のライトサイクルよりも少ないサイクル数分、遅延させたライトアドレスと、今回外部から入力されたリードアドレスが一致する場合、前記ライトアドレスへの書き込みデータであって、書き込み待ちでデータ保持回路（図１の１３６、１３７）で保持されている書き込みデータを、読み出しデータとして、データ出力端子に出力するように制御する手段（図１の１３４、１３８）を備えている。
【００２３】
本発明に係る半導体記憶装置の一実施の形態において、リフレッシュ周期を規定するトリガ信号を生成するタイマー（図１の１２８）と、前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成するリフレッシュアドレス生成回路（図１の１２９）と、を備え、セルフリフレッシュ機能を具備し、クロック同期型のスタティックランダムアクセスメモリのインタフェースに互換とされる。
【００２４】
本発明に係る半導体記憶装置の一実施の形態において、通常アクセス用のワード線Ｗ（Ｅ）は、外部より入力されたアドレスの行アドレスをデコードする第１のＸデコーダ（図１の１１１Ｅ）に接続され、リフレッシュ用のワード線Ｗ（Ｆ）は、リフレッシュアドレスをデコードする第２のＸデコーダ（図１の１１１Ｆ）に接続され、第１及び第２のＸデコーダはセルアレイを間にして対向配置され、通常アクセス用のビット線Ｂ（Ｅ）は、第１のセンスアンプ（１１３Ｅ）に接続され、リフレッシュ用のビット線Ｂ（Ｆ）は、リフレッシュ用の第２のセンスアンプ（１１３Ｆ）に接続され、前記第１及び第２のセンスアンプは、前記セルアレイを間にして対向配置されている。
【００２５】
本発明に係る半導体記憶装置においては、外部から入力されたリードアドレスの行アドレス信号と、リフレッシュアドレス生成回路からのリフレッシュアドレスとを比較し、不一致の場合には、該リードアドレスで選択されるセルアレイからのデータの読み出しと同時に、該リフレッシュアドレスで選択されるセルアレイのリフレッシュ動作を行い、一致の場合は、リフレッシュ動作を抑止し、前記リードアドレスで選択されるセルアレイからのデータの読み出しを行う構成としてもよい。
【００２６】
本発明の実施の形態に係る半導体記憶装置においては、２ポートのＤＲＡＭセルを用いることにより、リード／ライトと、リフレッシュとを同時に行うことができる。このため、本発明の実施の形態に係る半導体記憶装置においては、リフレッシュによる中断無く、リード／ライト動作を連続して行うことができる。したがって、本発明は、連続したリード／ライト動作を行える仕様が要求される通信用途にも、ＺＢＴ ＳＲＡＭ互換の半導体記憶装置として適用できる。一方、前述したように、上記特許文献１には、２ポートＤＲＡＭセルを用いる旨の記載はなく、リードライト／サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、通信用の用途として、従来のＺＢＴ ＳＲＡＭに置きかえることはできない。
【００２７】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の、クロック同期型の半導体記憶装置の構成を示す図である。セルアレイはＤＲＡＭセルよりなり、例えばＺＢＴ仕様等に準拠するクロック同期型ＳＲＡＭにインタフェース互換とされる。
【００２８】
図１を参照すると、複数のメモリセルを有するセルアレイ１００において、通常アクセス用のビット線ＢＥ、及び、リフレッシュ用のビット線ＢＦ間に直列形態に接続される第１及び第２のメモリセルトランジスタ（スイッチトランジスタ）Ｔｒ１、Ｔｒ２を有し、第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２の接続点に、データ蓄積用の容量素子Ｃの一端が接続され、容量素子Ｃの他端はＧＮＤ電位に接続され、１つのメモリセルを構成している。第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２のゲート端子は、通常アクセス用のワード線Ｗ（Ｅ）、及びリフレッシュ用のワード線Ｗ（Ｆ）にそれぞれ接続されている。
【００２９】
通常アクセス用の第１のワード線Ｗ（Ｅ）は、半導体記憶装置外部よりアドレス端子に入力される行アドレスをデコードするＸデコーダ１１１Ｅのワードドライバ（不図示）に接続され、リフレッシュ用の第２のワード線Ｗ（Ｆ）は、リフレッシュアドレスの行アドレスをデコードするＸデコーダ１１１Ｆのワードドライバ（不図示）に接続されている。
【００３０】
２つのＸデコーダ１１１Ｅ、１１１Ｆは、セルアレイ１００を間にして対向配置されている。
【００３１】
通常アクセス用のビット線Ｂ（Ｅ）は、外部アドレス用のセンスアンプ／プリチャージ回路１１３Ｅに接続され、リフレッシュ用のビット線Ｂ（Ｆ）は、リフレッシュアドレス用のセンスアンプ／プリチャージ回路１１３Ｆに接続されている。センスアンプ１１３Ｅ、１１３Ｆはセルアレイ１１１を間にして対向して配置されている（図の上下）。
【００３２】
半導体記憶装置外部から半導体記憶装置のクロック端子に供給されるクロック信号ＣＬＫを入力とする入力バッファ１２１は、内部クロック信号Ｋを出力する。
【００３３】
半導体記憶装置外部より半導体記憶装置のアドレス端子に供給されるアドレス信号Ａｄｄの行アドレスを入力とする入力バッファ１２２は、行アドレスＡｄｄＥを出力する。
【００３４】
コマンド判定回路１２７は、ＬＯＷレベルでアクティブのチップイネーブル信号／ＣＥ（なお信号名（端子名）の前の記号”／”は、図の信号名（端子名）の上のバーに対応しており、ＬＯＷレベルでアクティブを示す）、ＬＯＷレベルでアクティブのロード信号／ＬＤ信号、／（Ｒ／Ｗ）（ＬＯＷレベルでアクティブのリード、ＨＩＧＨレベルでライトを示す）を入力し、コマンドをデコードし、リード、ライトコマンドＲ／Ｗ、ライトイネーブル信号ＷＥ２、及び、クロック信号ＫＷ、クロック信号ＫＤＩＮを出力する。
【００３５】
タイマー１２８は、リフレッシュの周期を規定するリフレッシュトリガ信号（「トリガ信号」という）を生成するタイマーである。タイマー１２８は、所定値カウントするたびにオーバーフロー信号をトリガ信号として出力し、オートクリアして「０」からカウントアップ動作するカウンタから構成される。
【００３６】
リフレッシュアドレス生成回路１２９は、タイマー１２８からのトリガ信号をうけてカウント値を１つインクリメントするカウンタよりなり、カウント値はリフレッシュアドレスとして出力される。
【００３７】
レジスタ１３０は、入力バッファ１２２からの外部アドレス（行アドレス）ＡｄｄＥと、リフレッシュアドレス生成回路１２９からのリフレッシュアドレスＡｄｄＦとを入力し、これらのアドレスを保持出力するとともに、ライトアドレスとリフレッシュアドレスが互いに一致するか否かの判定を行い、判定結果を信号ＨＩＴＥとして出力する。
【００３８】
またレジスタ１３０は、外部から入力されたライトアドレスを保持し、レイトライトに対応して２つのライトサイクル分遅らせたアドレス信号ＡＤＥを、Ｘデコーダ１１１Ｅに供給し、またリードアドレスはそのままＸデコーダ１１１Ｅに供給する。さらに、レジスタ１３０は、ラッチしたリフレッシュアドレス信号ＡＤＦをリフレッシュ専用のＸデコーダ１１１Ｆに供給する。
【００３９】
レジスタ１３０では、外部から入力された行アドレスが、１つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと一致しているときに、信号ＨＩＴ１を活性化し、外部から入力された行アドレスが、２つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと同じであるとき、信号ＨＩＴ２を活性化する。
【００４０】
リフレッシュコントロール回路１３１は、レジスタ１３０からのヒット信号ＨＩＴＥ（ライトアドレスとリフレッシュアドレスが一致するか否かの判定結果）を入力し、タイマー１２８からのトリガ信号Ｔを、内部クロック信号Ｋの例えば立ち上がりエッジでサンプルして、リフレッシュ制御信号ＦＣを生成し、該リフレッシュ制御信号ＦＣをＸデコーダ１１１Ｆ、及びセンスアンプ／プリチャージ回路１１３Ｆに供給する。
【００４１】
Ｒ／Ｗコントロール回路１３２は、コマンド判定回路１２７からのリード／ライトコマンド信号Ｒ／Ｗを、内部クロック信号Ｋでサンプルし、アクセス制御用の信号ＥＣを、Ｘデコーダ１１１Ｅとセンスアンプ／プリチャージ回路１１３Ｅに供給する。Ｘデコーダ１１１Ｅは、アクセス制御信号ＥＣに基づき、選択されたワード線を所定の期間活性化し、またセンスアンプ１１３Ｅは、アクセス制御信号ＥＣに基づき、活性化が制御される。センスアンプ／プリチャージ回路１１３Ｅでは、リードサイクルにおいて、ワード線の活性化前に、ビット線Ｂ（Ｅ）のプリチャージを行う。アドレス端子（不図示）に供給されるアドレス信号を入力とする入力バッファ１２３の出力（列アドレス）を入力とするレジスタ１３３は、リード、ライト・コマンドＲ／Ｗ、ライト用クロック信号ＫＷを入力し、ライトアドレス（列アドレス）を２つのライトサイクル分遅らせて出力し、リードアドレスはそのまま、Ｙデコーダ１１２に出力する。
【００４２】
レジスタ１３３では、外部から入力された列アドレスが１つのライトサイクル分前の列アドレスと同じであるとき、信号ＨＩＴ１を活性化し、外部から入力された列アドレスが２つのライトサイクル分前の列アドレスと同じであるとき、信号ＨＩＴ２を活性化する。
【００４３】
ヒット判定回路１３４は、レジスタ１３０とレジスタ１３３からの信号ＨＩＴ１とＨＩＴ２をそれぞれ入力し、読み出しのデータ出力回路に供給するデータを選択するマルチプレクサ１３８に対して、選択制御信号を出力する。
【００４４】
Ｉ／Ｏ端子に接続される入力バッファ１２４からの出力信号（書き込みデータ）は、クロック信号ＫＤＩＮ（コマンド判定回路１２７から出力される）をサンプリングクロックとするレジスタ１３６に取り込まれ、レジスタ１３６の出力信号は、クロック信号ＫＤＩＮをサンプリングクロックとするレジスタ１３７に取り込まれ、レジスタ１３７の出力信号は、クロック信号ＫＤＩＮをサンプリングクロックとするレジスタ１３９で取り込まれる。レジスタ１３６とレジスタ１３７の出力信号は、マルチプレクサ１３８の２つの入力端子にそれぞれ入力される。
【００４５】
レジスタ１３６とレジスタ１３９の出力信号はマルチプレクサ１４０の２つの入力端子にそれぞれに入力され、マルチプレクサ１４０は、選択制御信号ＷＥ２に基づき、一方を選択し、その出力信号は、トライステートバッファ１２６に入力される。マルチプレクサ１４０では、ライトイネーブル信号ＷＥ２が活性化されているとき（２ライトサイクル分のレイトライト）、レジスタ１３９の出力信号を選択出力し、ライトイネーブル信号ＷＥ２が非活性化されているとき、マルチプレクサ１４０は、レジスタ１３６の出力信号を選択出力する。
【００４６】
レジスタ１３０とレジスタ１３３からの信号ＨＩＴ１がともに活性化され、１サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３４は、マルチプレクサ１３８において、レジスタ１３６の出力が選択出力するように制御する。
【００４７】
レジスタ１３０とレジスタ１３３からの信号ＨＩＴ２がともに活性化され、２サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３４は、マルチプレクサ１３８において、レジスタ１３７の出力が選択されるように制御する。
【００４８】
それ以外の場合のリードサイクルにおいて、ヒット判定回路１３４は、マルチプレクサ１３８において、センスアンプ１１３Ｅ、Ｙスイッチ（不図示；Ｙデコーダ１１２で選択される）を介してデータバスＤＢＵＳに出力された読み出しデータを選択するように制御する。
【００４９】
トライステートバッファ１２６は、Ｒ／Ｗ信号がライトを示すとき、出力イネーブルとされ、リードを示すとき、出力がハイインピーダンス状態とされる。
【００５０】
トライステートバッファ１２６の出力は、データバスＤＢＵＳに接続され、書き込みデータは、データバスＤＢＵＳから、Ｙデコーダ１１２に供給される。
【００５１】
Ｙデコーダ１１２とトライステートバッファ１２６の間のデータバスＤＢＵＳは、マルチプレクサに１３８に接続されている。マルチプレクサに１３８は、前述したように、ヒット判定回路１３４からの選択制御信号に基づき、マルチプレクサ１３８に入力される３つの信号の選択を制御する。
【００５２】
マルチプレクサ１３８の出力は、レジスタ１３５に入力され、内部クロック信号Ｋでサンプルされ、レジスタ１３５の出力は、Ｒ／Ｗ信号がリードを示すとき出力イネーブルとされるトライステートバッファからなる出力バッファ１２５を介して、Ｉ／Ｏ端子から出力される。
【００５３】
本実施例の動作の概要を説明する。レジスタ１３０は、リフレッシュアドレス生成回路１２９からのリフレッシュアドレスと、２ライトサイクル分前に、入力バッファ１２２から入力され、レジスタ１３０内に保持されているライトアドレスとを比較し、一致している場合、信号ＨＩＴＥを活性化し、不一致の場合、信号ＨＩＴＥを非活性化とする。
【００５４】
リフレッシュコントロール回路１３１は、レジスタ１３０からの信号ＨＩＴＥが非活性化状態のとき（より詳しくはｍ本の行アドレスのうちいずれか１本でもリフレッシュアドレス信号と一致しない場合）、リフレッシュ制御信号ＦＣを活性化させる。Ｒ／Ｗコントロール回路１３２は、リード、ライトコマンドを受けて、制御信号ＥＣを活性化させる。そして、２ライトサイクル前に入力されたライトアドレスに対するデータ（該データは、２ライトサイクル前にＩ／Ｏ端子より入力され、レジスタ１３９から出力され、マルチプレクサ１４０、バッファ１２６、データバスＤＢＵＳを介してＹデコーダ１１２に供給される）のメモリセルへの書き込み動作（Ｘデコーダ１１１Ｅと、ビット線Ｂ（Ｅ）、センスアンプ（ライトアンプ）ＳＡ／ＰＣ（Ｅ）による書き込み動作）と、リフレッシュ用のＸデコーダと、ビット線Ｂ（Ｆ）、センスアンプＳＡ／ＰＣ（Ｆ）１１３Ｆによるメモリセルのリフレッシュ動作とが同時に行われる。
【００５５】
なお、前述したように、レジスタ１３０は、１、２ライトサイクル前に外部より入力されレジスタ１３０に保持されているライトアドレス（行アドレス）と、外部より入力されたアドレス（行アドレス）が一致する場合、ＨＩＴ１、ＨＩＴ２をアクティブとする。レジスタ１３３は、１、２ライトサイクル前に外部より入力されレジスタ１３３に保持されているライトアドレス（列アドレス）と、外部より入力されたアドレス（列アドレス）が一致する場合、ＨＩＴ１、ＨＩＴ２を活性状態（アクティブ）とする。
【００５６】
リード時に、レジスタ１３０とレジスタ１３３からのＨＩＴ１、ＨＩＴ２が非活性状態のとき、ヒット判定回路１３４は、マルチプレクサ１３８において、データバスＤＢＵＳの読み出しデータを選択出力させ、マルチプレクサ１３８の出力は、レジスタ１３５でラッチされ、出力バッファ１２５からＩ／Ｏ端子に出力される。
【００５７】
１、又は２ライトサイクル分のライトアドレスの行及び列アドレスと、外部より入力されたリードアドレスの行及び列アドレスが一致する場合、レジスタ１３０とレジスタ１３３からのＨＩＴ１又はＨＩＴ２が活性化される。
【００５８】
マルチプレクサ１３８では、信号ＨＩＴ１が活性化されている場合、読み出しデータとして、レジスタ１３６に保持されている書き込みデータを、マルチプレクサ１３８で選択し、一方、信号ＨＩＴ２が活性化されている場合、読み出しデータとしてレジスタ１３７に保持されている書き込みデータを、マルチプレクサ１３８で選択し、マルチプレクサ１３８の出力は、レジスタ１３５でラッチされ、出力バッファ１２５からＩ／Ｏ端子に出力される。
【００５９】
図１のレジスタ１３０の構成のいくつかの例について以下に説明する。図２は、図１のレジスタ１３０の構成の一例を示す図である。
【００６０】
図２を参照すると、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３００と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３０１と、ラッチ回路３００の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジ（内部クロック信号Ｋの立ち上がりと同一サイクル内）でラッチするラッチ回路３０２と、ラッチ回路３０２の出力信号を、書き込み動作用のクロック信号ＫＷの立ち上がりエッジ（クロック信号ＫＷの立ち下ったのち、次のライトサイクルでのクロック信号ＫＷの立ち上がり）でラッチするラッチ回路３０３と、ラッチ回路３０３の出力信号を、書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３０４と、ラッチ回路３０４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３０５と、を備えており、ラッチ回路３００の出力信号とラッチ回路３０５の出力信号とを入力とし、リード、ライトコマンドＲ／Ｗ信号が、リードを示すときラッチ回路３００の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３０５の出力信号を選択するマルチプレクサ３０６と、マルチプレクサ３０６の出力信号を、内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３１０を備えている。
【００６１】
ラッチ回路３１０の出力は、外部アドレス信号ＡＤＥとしてＸデコーダ１１１Ｅに供給される。さらに、レジスタ１３０は、ラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３１１を備えており、ラッチ回路３１１の出力は、リフレッシュアドレス信号ＡＤＦとして、リフレッシュ用のＸデコーダ１１１Ｆに供給される。
【００６２】
図２を参照すると、このレジスタ１３０（図１参照）は、さらに、一致検出回路３０７、３０８、３０９と、一致検出回路３０７、３０８、３０９の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３１２、３１３、３１４を備えている。
【００６３】
一致検出回路３０７は、リフレッシュアドレスＡｄｄＦをラッチするラッチ回路３０１の出力信号と、マルチプレクサ３０６の出力信号が互いに一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。この実施例では、一致検出回路は、２入力排他的論理和ゲートで構成されている。
【００６４】
一致検出回路３０８は、外部アドレスをラッチするラッチ回路３００の出力信号と、ラッチ回路３００の出力信号を、書き込み動作用のクロック信号ＫＷの立ち下がりエッジでサンプルするラッチ回路３０２の出力信号が互いに一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６５】
一致検出回路３０９は、ラッチ回路３００の出力信号と、ラッチ回路３０４の出力（２つのサイクル前のライトアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６６】
ラッチ回路３１２、３１３、３１４の出力は、信号ＨＩＴＥ、ＨＩＴ１、ＨＩＴ２として出力される。
【００６７】
ラッチ回路３００及び３０１は、内部クロック信号ＫのＬＯＷからＨＩＧＨレベルへの立ち上がりで、アドレスＡｄｄＥ、リフレッシュアドレスＡｄｄＦをそれぞれラッチし、出力段のラッチ回路３１０〜３１４は、同一サイクルでの内部クロック信号ＫのＨＩＧＨレベルからＬＯＷレベルへの立ち下がりでそれぞれの入力をラッチ出力する。
【００６８】
書き込み制御用のクロック信号（ＫＷ）の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３０２、３０３と、２つのラッチ回路３０４、３０５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル遅延させる、タイミング調整用のライトアドレス保持回路（「レイトライトレジスタ」ともいう）として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３０５は、書き込み制御用のクロック信号ＫＷの立ち上がりで、ラッチ回路３００でサンプルされてから２つのライトサイクル分遅れた時点で、ライトアドレスをマルチプレクサに出力する。
【００６９】
次に、図２に示したレジスタ（図１の１３０）の動作について説明する。リード動作時は、Ｒ／Ｗ信号がリードを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３０６では、ラッチ回路３００の出力信号が選択され、ラッチ回路３１０から行アドレス信号ＡＤＥが供給される。また、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりでラッチするラッチ回路３０１の出力信号を、内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１１の出力信号がリフレッシュアドレスＡＤＦとして出力される。前述したように、ラッチ回路３０１とラッチ回路３１１によるリフレッシュアドレスＡｄｄＦのラッチ出力は、同一サイクル内の内部クロック信号Ｋのパルスの立ち上がりと立ち下がりで行われる。なお、リード動作のとき、クロック信号ＫＷのクロックパルスは生成されず（例えばＬＯＷレベルに保持される）、ラッチ回路３００の出力は、４段のラッチ回路３０２、３０３、３０３、３０５に転送されない。
【００７０】
ライト動作時は、Ｒ／Ｗ信号がライトを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３０６では、ラッチ回路３０５の出力信号が選択され、ラッチ回路３１０から行アドレス信号ＡＤＥが供給される。また、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりでラッチするラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１１の出力がリフレッシュアドレスＡＤＦとして出力される。
【００７１】
一致検出回路３０７は、ラッチ回路３０１の出力信号と、マルチプレクサ３０６の出力信号（リードのときは、ラッチ回路３００の出力、ライトのときは、ラッチ回路３０５の出力）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７２】
一致検出回路３０８は、ラッチ回路３０２の出力（１ライトサイクル分前のライトアドレス）と、ラッチ回路３００の出力（現サイクルで入力されたアドレス）とが一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７３】
一致検出回路３０９は、ラッチ回路３０４の出力（２ライトサイクル分前のライトアドレス）と、ラット回路３００の出力（現サイクルのアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７４】
なお、図２においては、簡単のため、ラッチ回路３００〜３０５、３１０〜３１４、一致検出回路３０７〜３０９、マルチプレクサ３０６へのアドレス入力として、１本の信号線で示されているが、行アドレス信号のビット幅分（例えばｍ本）の信号線がそれぞれ入力される。後述する図３、図５、図８等においても同様である。
【００７５】
図３は、図１の、列アドレスをラッチしてＹデコーダ１１２に供給するレジスタ１３３の構成の一例を示す図である。図３において、外部アドレスＡｄｄを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３７０と、ラッチ回路３７０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３７１と、ラッチ回路３７１の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３７２と、ラッチ回路３７２の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３７３と、ラッチ回路３７３の出力信号を書き込み動作用のクロックＫＷの立ち上がりエッジでラッチするラッチ回路３７４を備えており、ラッチ回路３７０の出力信号とラッチ回路３７４の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３７０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３７４の出力信号を選択するマルチプレクサ３７５と、マルチプレクサ３７５の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３７６を備え、ラッチ回路３７６の出力信号は、外部アドレス信号（列アドレス）としてＹデコーダ（図１の１１２）に供給され、ラッチ回路３７０の出力信号とラッチ回路３７１の出力が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する一致検出回路３７７と、ラッチ回路３７０の出力信号とラッチ回路３７３の出力が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する一致検出回路３７８とを備え、一致検出回路３７７の出力信号と一致検出回路３７８の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルしてＨＩＴ１、ＨＩＴ２として出力するラッチ回路３７９、３８０を備えて構成される。
【００７６】
このレジスタ１３３の構成は、図２に示したレジスタ１３０の構成において、リフレッシュアドレス信号をラッチするラッチ回路（図２の３０１、３１１）と、リフレッシュアドレスとマルチプレクサ３０６の出力が一致するか否かを検出する回路（図２の３０７、３１２）を省力して構成される。
【００７７】
図３に示したレジスタ（図１の１３３）の動作について説明する。リード動作時は、Ｒ／Ｗ信号がリードを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３７５では、ラッチ回路３７０の出力信号が選択され、ラッチ回路３７６から列アドレス信号ＡＤＥが供給される。なお、リード動作のとき、クロック信号ＫＷのクロックパルスは生成されず、ラッチ回路３７０の出力は、４段のラッチ回路３７１、３７２、３７３、３７４に転送されない。
【００７８】
ライト動作時は、Ｒ／Ｗ信号がライトを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３７５では、ラッチ回路３７４の出力信号が選択され、ラッチ回路３７６からアドレス信号（列アドレス）ＡＤＥが供給される。
【００７９】
一致検出回路３７７は、ラッチ回路３７１の出力（１ライトサイクル分前のライトアドレス）と、ラッチ回路３７０の出力（現サイクルで入力されたアドレス）とが一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００８０】
一致検出回路３７８は、ラッチ回路３７３の出力（２ライトサイクル分前のライトアドレス）と、ラット回路３７０の出力（現サイクルのアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００８１】
図４は、図１に示した半導体記憶装置の動作を説明するためのタイミング図である。図４において、ＡｄｄＥは、図１の入力バッファ１２２の出力、ＣＬＫ／Ｋは入力バッファ１２１への入力クロックと入力バッファ１２１からの出力クロック（内部クロック信号）、ＡＤＥは、レジスタ１３０の出力、ＡｄｄＦは、リフレッシュアドレス生成回路１２９の出力、ＡＤＦはレジスタ１３０から出力されるリフレッシュアドレス、ＨＩＴＥはレジスタ１３０から出力される一致検出信号（ヒット信号）、ＥＣは通常アクセス制御信号、ＦＣはリフレッシュ制御信号、Ｗ（Ｅ）は通常アクセス用ワード線、Ｂ（Ｅ）は、通常アクセス用のビット線、ＳＥ（Ｅ）は通常アクセス用のセンスアンプ１１３Ｅ（図１）のセンスイネーブル信号、Ｗ（Ｆ）はリフレッシュ専用ワード線、Ｂ（Ｆ）は、リフレッシュ用のビット線、ＳＥ（Ｆ）はリフレッシュ用のセンスアンプ１１３Ｆ（図１）のセンスイネーブル信号である。
【００８２】
外部行アドレスＡｄｄＥがＡ０、Ａ１、Ａ２、…でライトサイクルが行われるものとする。リフレッシュアドレスＡｄｄＦは、Ａｎ−１、Ａｎ、…とされる。
【００８３】
信号ＨＩＴＥがＬＯＷレベルのとき（リフレッシュアドレスＡｄｄＦが、２つのライトサイクル前に入力されたライトアドレスＡｄｄＥ、又は、現サイクルのリードアドレスＡｄｄＥと一致する場合）、リフレッシュ制御信号ＦＣは活性化されず、通常アクセス制御信号ＥＣが活性化され、ワード線Ｗ（Ｅ）が活性化され、センスアンプＳＥ（Ｅ）（不図示のライトアンプ）の活性化が行われる。リフレッシュ制御信号ＦＣは活性化されないため、リフレッシュ用ポートのコアポートにおいて、センスアンプＳＥ（Ｆ）の活性化によるリフレッシュが行われない。
【００８４】
外部行アドレスＡ１≠Ａｎ（リフレッシュアドレス）の場合、信号ＨＩＴＥはＨＩＧＨレベルとされ（記号「＊」で示す）、リード、ライト用のコアポートにおいて、通常アクセス制御信号ＥＣが活性化され、ワード線Ｗ（Ｅ）が活性化され、ビット線Ｂ（Ｅ）に接続するセンスアンＳＥ（Ｅ）による読み出し（書き込み時にはライトアンプによる書き込み）が行われる。また、リフレッシュ制御信号ＦＣは活性化され（記号「＊」で示す、この例では、ＨＩＧＨレベル）、ワード線Ｗ（Ｆ）が活性化され、リフレッシュ用ポートのコアポートにおいて、センスアンプＳＥ（Ｆ）の活性化によるリフレッシュが行われる。
【００８５】
なお、ここで、センスアンプＳＥ（Ｅ）の活性化がセンスアンプＳＥ（Ｆ）の活性化より先行すると、センスアンプＳＥ（Ｅ）の活性化が電源ノイズとなりセンスアンプＳＥ（Ｆ）の活性化前のビット線Ｂ（Ｆ）に悪影響を与え、逆にセンスアンプＳＥ（Ｆ）の活性化がセンスアンプＳＥ（Ｅ）の活性化より先行するとセンスアンプＳＥ（Ｆ）の活性化が電源ノイズとなってビット線Ｂ（Ｅ）の電位に伝わり悪影響を与える。そこで、本実施例では、リフレッシュコントロール回路１３１と、Ｒ／Ｗコントロール回路１３２とに入力される内部クロック信号Ｋにより、センスアンプＳＥ（Ｅ）とセンスアンプＳＥ（Ｆ）とが同時に活性化を開始するように制御している。
【００８６】
図５は、図１のレジスタ１３０の別の構成の一例を示す図である。図５を参照すると、このレジスタは、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３２０と、ラッチ回路３２０の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３２９と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするレジスタ回路（ラッチ）３２１と、ラッチ回路３２０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３２２と、ラッチ回路３２２の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３２３と、ラッチ回路３２３の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３２４と、ラッチ回路３２４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３２５と、を備えており、ラッチ回路３２０の出力信号とラッチ回路３２５の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３２０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３２５の出力信号を選択するマルチプレクサ３２６と、マルチプレクサ３２６の出力信号の反転して出力するインバータ３２７と、インバータ３２７の出力信号を反転しインバータ３２７の入力に供給するインバータ３２８と、インバータ３２７の出力信号を反転してアドレス信号ＡＤＥを出力するインバータ３３３を備え、インバータ３２７、３２８はフリップフロップを構成している。
【００８７】
インバータ３２３の出力信号ＡＤＥは、Ｘデコーダ１１１Ｅに供給される。レジスタ３２１の出力は、リフレッシュアドレス信号ＡＤＦとしてリフレッシュ用のＸデコーダ１１１Ｆに供給される。
【００８８】
さらに、このレジスタは、一致検出回路３３０、３３１、３３２を備えている。一致検出回路３３２は、ラッチ回路３２４の出力信号と、レジスタ３２１の出力信号が一致するか否か比較し、一致した場合、信号ＨＩＴＥを活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴＥを出力する。
【００８９】
一致検出回路３３０は、ラッチ回路３２９の出力信号とラッチ回路３２２の出力が一致するか否か比較し、一致した場合、信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴ１を出力する。
【００９０】
一致検出回路３３１は、ラッチ回路３２９の出力信号とラッチ回路３２４の出力（２つのライトサイクル前に対応するライトアドレス）が一致するか否か比較し、信号ＨＩＴ２を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴ２を出力する。
【００９１】
書き込み制御用のクロック信号ＫＷの立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３２２、３２３と、２つのラッチ回路３２４、３２５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル遅延させるライトアドレス保持回路として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３２５は、書き込み制御用のクロック信号ＫＷの立ち上がりで、ラッチ回路３２０でサンプルされてから２つのライトサイクル遅れたタイミングで、ライトアドレスをマルチプレクサ３２６に出力する。一致検出回路３３２には、レジスタ３２１からのリフレッシュアドレスと、アドレスＡｄｄＥがラッチ回路３２０に入力されたサイクルの次のライトサイクルにおける書き込みクロック信号の立ち下がりエッジ（ライトアドレスが入力されてから２つのライトサイクルが経過する前の時点）で、アドレスを出力するラッチ回路３２４の出力信号とを入力して、これらのアドレスが一致するか否かを比較する。
【００９２】
２つのライトサイクル前の書き込みアドレスと、リフレッシュアドレスとが一致した場合、図１のリフレッシュコントロール回路１３１に供給する信号ＨＩＴＥをＬＯＷレベルとして、リフレッシュ動作をとめる。すなわち、信号ＨＩＴＥを受けるリフレッシュコントロール回路１３１は、リフレッシュ制御信号ＦＣを非活性化状態とし、リフレッシュ動作を止める。
【００９３】
図２に示したレジスタ１３０の構成と相違して、この実施例のレジスタにおいては、信号ＨＩＴＥは、マルチプレクサ３２６の前の段に位置するラッチ回路３２４の出力信号と、リフレッシュアドレスの一致検出結果とされている。この実施例では、セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、リフレッシュアドレスと、ライトアドレスとが一致するか否か比較判定する、構成とされており、リフレッシュアドレスと、２つのライトサイクル前のライトアドレスとが一致している場合、リフレッシュを止め、一致している場合、ライト動作と、リフレッシュ動作とが同時に行われる。
【００９４】
図６は、図１のリフレッシュコントロール回路１３１の構成の一例を示す図である。図６を参照すると、このリフレッシュコントロール回路は、ライトイネーブル／ＷＥ（ＬＯＷレベルでアクティブ）を入力し、さらに、図５に示したレジスタからのＨＩＴＥ信号を、行アドレス信号の本数分（Ａ０〜Ａｍ）入力し、これらの入力信号の論理和（ＯＲ）演算結果を出力する論理ゲート４０１を備え、内部クロック信号Ｋで、タイマー１２８からのリフレッシュトリガ信号Ｔをサンプルするレジスタ４０２を備えている。
【００９５】
論理ゲート４０１の出力信号とレジスタ４０２の出力信号を入力とし、２つの入力信号の論理積（ＡＮＤ）演算結果を出力する論理ゲート４０３を備え、論理ゲート４０３の出力信号Ａを入力とし、論理ゲート４０３の出力信号Ａが、リフレッシュを指示する値であるとき、内部クロック信号Ｋの立ち上がりエッジに基づき、リフレッシュ制御信号ＦＣ（ワンショットパルス）を出力するコントロールパルス発生回路４０４を備えている。
【００９６】
論理ゲート４０１は、入力信号として、ライトイネーブル／ＷＥがＬＯＷレベルであり、且つ、行アドレス信号（Ａ０〜Ａｍ）の本数分の複数の信号ＨＩＴＥがすべてＬＯＷレベル（一致）のときにのみ、ＬＯＷレベルを出力し、それ以外の入力信号の論理レベルの組み合わせに対してＨＩＧＨレベルを出力する。論理ゲート４０３は、レジスタ４０２がリフレッシュトリガ信号Ｔを内部クロック信号Ｋでサンプルした信号がＨＩＧＨレベルである場合（リフレッシュ要求があがったときでも）に、論理ゲート４０１の出力信号がＬＯＷレベルである場合（すなわち、ライトイネーブル／ＷＥがＬＯＷレベルであり、且つ、ライトアドレスの行アドレス信号がリフレッシュアドレスと一致している場合）には、当該リフレッシュアドレスに関するリフレッシュ動作を抑止する制御を行なうように、コントロールパルス発生回路４０４に指示する。すなわち、
（ａ）リフレッシュトリガ信号Ｔが生成されないサイクルには、レジスタ４０２からＬＯＷレベルが出力され、論理ゲート４０３の出力信号Ａは、ＬＯＷレベルとされ、コントロールパルス発生回路４０４は、リフレッシュ制御信号ＦＣを非活性化状態（例えばＬＯＷレベル）とする。
【００９７】
（ｂ）リフレッシュトリガ信号Ｔが生成され、レジスタ４０２からＨＩＧＨレベルが出力されるが、論理ゲート４０１からＬＯＷレベルが出力されるとき（信号／ＷＥがＬＯＷレベル、ＨＩＴＥがすべてＬＯＷレベルのとき）は、論理ゲート４０３の出力信号ＡはＬＯＷレベルとされ、コントロールパルス発生回路４０４は、リフレッシュ制御信号ＦＣを非活性化状態（例えばＬＯＷレベル）とする。
【００９８】
（ｃ）リフレッシュトリガ信号Ｔが生成され、レジスタ４０２からＨＩＧＨレベルが出力され、論理ゲート４０１からＨＩＧＨレベルが出力されるとき（信号／ＷＥがＨＩＧＨレベル、又は、少なくとも１つのＨＩＴＥがＨＩＧＨレベルのとき）は、論理ゲート４０３の出力信号Ａは、ＨＩＧＨレベルとされ、コントロールパルス発生回路４０４は、リフレッシュ制御信号ＦＣを活性化状態（例えばＨＩＧＨレベル）とする。
【００９９】
なお、図６では、説明のため、リフレッシュアドレスと、２つのライトサイクル相当前に入力されたライトアドレスとの一致を検出する一致検出回路（図５の３３２）を２ビット入力の排他的論理和とし、行アドレス信号（Ａ０〜Ａｍ）に対して、ｍ個の一致検出回路を備え、ｍ本のＨＩＴＥ信号が出力される構成を想定している。一方、図５の一致検出回路３３２が、ラッチ回路３２４から並列出力されるｍビットのライトアドレスと、レジスタ３２１から並列出力されるｍビットのリフレッシュアドレスとが一致するか比較し、１ビットの信号ＨＩＴＥを出力する回路構成とされている場合、図６の論理ゲート４０１は、／ＷＥと信号ＨＩＴＥを入力とする２入力ＯＲ回路で置きかえられる。
【０１００】
図６に示す構成では、論理ゲート４０１に入力されるＨＩＴＥ信号として、図５を参照して説明した、レイトライト用のレジスタ（ラッチ回路３２４）から出力されるライトアドレスと、レジスタ３２１のリフレッシュアドレスを１サイクル前に判定しておく構成とし、信号ＨＩＴＥの信号経路の遅れ（外部アドレスとリフレッシュアドレスの比較時間）を、見えなくしている。すなわち、内部クロック信号Ｋの立ち上がりから、リフレッシュ制御信号ＦＣの立ち上がりまでの信号パスを高速化する（信号の遅延時間を短縮）。
【０１０１】
図７は、図６に示したリフレッシュコントロール回路の動作を説明するためのタイミング図である。図７には、セルアレイへのライト動作（Ｗｒｉｔｅ Ｃｙｃｌｅ）が開示される直前のサイクルで信号ＨＩＴＥがＨＩＧＨレベル（ライトアドレスの行アドレスとリフレッシュアドレスが不一致）、ＬＯＷレベル（ライトアドレスの行アドレスとリフレッシュアドレスが一致）とされた場合について実線と破線で示されている。
【０１０２】
リードサイクル（Ｒｅａｄ Ｃｙｃｌｅ）において、内部クロック信号Ｋの立ち上がりにおいて、論理ゲート４０３の出力信号ＡはＬＯＷレベルとされ、コントロールパルス発生回路４０５から出力されるリフレッシュ制御信号ＦＣはＬＯＷレベルのままである。
【０１０３】
ライトサイクルにおいて、内部クロック信号Ｋの立ち上がりで、信号／ＷＥはＬＯＷレベルであり、アドレスＡ０〜Ａｍに関するｍ本のすべての信号ＨＩＴＥがＬＯＷレベルであるとき（２サイクル前のライトアドレスがリフレッシュアドレスと一致）、論理ゲート４０１の出力はＬＯＷレベルであり、論理ゲート４０３の出力であるノードＡはＬＯＷレベルとなる。このとき、コントロールパルス発生回路４０４から出力されるリフレッシュ制御信号ＦＣはＬＯＷレベルとされ、リフレッシュは行われない（図７のＷｒｉｔｅ Ｃｙｃｌｅの「＊」参照）。なお、図７において、ＨＩＴＥ、ノードＡ、ＦＣの「＊」は、ライトアドレスの行アドレスがリフレッシュアドレスとヒットした場合（ＨＩＴＥ＝ＬＯＷレベル）を表し、対応する破線はそれぞれの信号波形を示している。
【０１０４】
行アドレスＡ０〜Ａｍに関して少なくともいずれか一つのアドレスについての信号ＨＩＴＥがＨＩＧＨレベルであるとき（不一致の場合）、ライトサイクルの内部クロック信号Ｋの立ち上がりにおいて、論理ゲート４０３の出力であるノードＡはＨＩＧＨレベルとなる。コントロールパルス発生回路４０４から出力されるリフレッシュ制御信号ＦＣはＨＩＧＨレベルとされ、リフレッシュ動作が行なわれる。
【０１０５】
なお、図５に示したレジスタの構成において、リフレッシュアドレスＡｄｄＦを入力とするレジスタ３２１と、一致検出回路３３２を除いた構成を、図１のレジスタ１３３として用いてもよい。
【０１０６】
図８は、図１のレジスタ１３０のさらに別の構成の一例を示す図である。図８を参照すると、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３４０と、ラッチ回路３４０の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３４８と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするレジスタ回路（ラッチ回路）３５６と、ラッチ回路３４０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３４１と、ラッチ回路３４１の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３４２と、ラッチ回路３４２の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３４３と、ラッチ回路３４３の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３４４と、を備えており、ラッチ回路３４０の出力信号とラッチ回路３４４の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３４０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３４４の出力信号を選択するマルチプレクサ３４５と、マルチプレクサ３４５の出力信号を反転出力するインバータ３４６と、インバータ３４６の出力信号を反転しインバータ３４６の入力に供給するインバータ３４７と、インバータ３４６の出力信号を反転しアドレス信号ＡＤＥとして出力するインバータ３５８とを備え、インバータ３４６、３４７はフリップフロップを構成している。
【０１０７】
インバータ３５８の出力信号ＡＤＥは、Ｘデコーダ１１１Ｅに供給される。レジスタ３５６の出力信号は、リフレッシュアドレス信号ＡＤＦとしてリフレッシュ用のＸデコーダ１１１Ｆに供給される。
【０１０８】
さらに、このレジスタは、一致検出回路３４９、３５０を備えている。一致検出回路３４９は、ラッチ回路３４８の出力信号と、レジスタ３４１の出力信号とが一致するか否か比較し、一致した場合、信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力する。一致検出回路３５０は、ラッチ回路３４８の出力信号と、レジスタ３４３の出力信号とが一致するか否か比較し、一致した場合、信号ＨＩＴ２を活性化して（ＬＯＷレベルとして）出力する。
【０１０９】
外部アドレスＡｄｄＥとリフレッシュアドレスＡｄｄＦとを入力するリード用の一致検出回路３５１を備え、外部アドレスＡｄｄＥとリフレッシュアドレスＡｄｄＦとが一致した場合、一致検出回路３５１は、ＬＯＷレベルを出力する。
【０１１０】
ラッチ回路３４３の出力信号とリフレッシュアドレスＡｄｄＦとを入力するライト用の一致検出回路３５２を備え、ラッチ回路３４３の出力信号とリフレッシュアドレスＡｄｄＦとが一致した場合、一致検出回路３５２はＬＯＷレベルを出力する。
【０１１１】
一致検出回路３５１の出力端子は、ＰＭＯＳトランジスタよりなるパストランジスタ３５３の一端に接続され、一致検出回路３５２の出力端子は、ＮＭＯＳトランジスタ３５４よりなるパストランジスタ３５４の一端に接続され、パストランジスタ３５３、３５４の接続点は、レジスタ３５７に接続されている。ＰＭＯＳトランジスタ３５３は、ゲート端子に／（Ｒ／Ｗ）信号を入力し、／（Ｒ／Ｗ）信号がＬＯＷレベルのとき（リードのとき）、オンし、リード用一致検出回路３５１の出力信号をレジスタ３５７へ伝達する。
【０１１２】
ＮＭＯＳトランジスタ３５４は、ゲート端子に／（Ｒ／Ｗ）信号を入力し、／（Ｒ／Ｗ）信号がＨＩＧＨレベルのとき（ライトのとき）、オンし、一致検出回路３５２の出力信号をレジスタ３５７へ伝達する。
【０１１３】
レジスタ３５７は、ＰＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５４の接続点の信号電圧を、内部クロック信号Ｋでサンプルして信号ＨＩＴＥとして出力する。
【０１１４】
内部クロック信号Ｋで駆動されるレジスタ３５７の前段で、外部アドレスＡｄｄＥの入力（Ｂ）と、リフレッシュアドレスＡｄｄＦを、一致検出回路３５１で判定し、リード用の判定結果と、ライト用判定結果をＲ／Ｗ信号で選択して、内部クロック信号Ｋでレジスタ３５７に取り込んでいる。内部クロック信号Ｋの立ち上がりの前に、リフレッシュアドレスＡｄｄＦと外部アドレスＡｄｄＥとの一致が判定できるため、高速である。
【０１１５】
図８の構成において、レジスタ３５６、リード用一致検出回路３５１、ライト用一致検出回路３５２、パストランジスタ３５３、３５４、レジスタ３５７を除去して、図１のレジスタ１３３を構成してもよい。
【０１１６】
図９は、上記した２ポートＤＲＡＭセルを有する、本発明の実施例の半導体記憶装置を適用した、ＺＢＴ仕様の高速ＳＲＡＭの動作を説明するためのタイミング図である。図９において、ＣＬＫは、図１のクロック信号ＣＬＫ、Ａｄｄは、図１の外部からアドレス端子に供給されるアドレスＡｄｄ、Ｒ／Ｗは図１のリード／ライト信号Ｒ／Ｗであり、「Ｒ」はリード、「Ｗ」はライトを表している。Ｉ／Ｏは図１の／Ｏ端子のデータ、Ｗｏｒｄはセルアレイのワード線、セルへのリードライトは、セルアレイへのリードであるか、ライトであるかを表している。
【０１１７】
時刻（タイミング）ｔ０、ｔ１からの２サイクルでは、アドレスＡ０、Ａ２がアドレス端子に入力され、それぞれ、セルアレイ側でのリードサイクル（Ｒ／Ｗ号＝ＬＯＷレベル）である。
【０１１８】
タイミングｔ２、ｔ４、ｔ５からの３サイクルは、アドレスＡ３、Ａ４、Ａ５がアドレス端子に入力され、それぞれ、セルアレイ側でのライトサイクル（Ｒ／Ｗ号＝ＨＩＧＨレベル）である。
【０１１９】
タイミングｔ６、ｔ７からの２サイクルは、アドレスＡ６、Ａ７がアドレス端子に入力され、それぞれ、セルアレイ側でのリードサイクル（Ｒ／Ｗ号＝ＬＯＷレベル）である。
【０１２０】
Ｉ／Ｏ端子には、タイミングｔ２、ｔ４で、セルアレイからの読み出しデータＱ０、Ｑ２（アドレスＡ０、Ａ２のメモリセルの読み出しデータ）が出力される（図９のＩ／Ｏの「Ｄａｔａ Ｏｕｔ」参照）。読み出しデータのＩ／Ｏ端子からの出力は、リードアドレスの入力から１サイクル遅れている。
【０１２１】
タイミングｔ５、ｔ６、ｔ７では、Ｉ／Ｏ端子から書き込みデータＱ３、Ｑ４、Ｑ５が入力され（図９のＩ／Ｏの「Ｄａｔａ Ｉｎ」参照）、タイミングｔ８では、Ｉ／Ｏ端子から、読み出しデータＱ６（タイミングｔ６のアドレスＡ６で読み出されたデータ）が出力される。
【０１２２】
図９の「Ｗｏｒｄ」は、図１の通常ワード線Ｗ（Ｅ）に対応し、「Ｗｏｒｄ」のＡ０、Ａ２は、アドレスＡ０、Ａ２に対応するワード線が選択されていることを示しており、Ｒｅａｄは、セルからの読み出しが行われることを表している。すなわち、セルアレイの動作としてワード線は、タイミングｔ０、ｔ１でアドレスＡ０、Ａ２がそれぞれ選択され、セルデータＱ０、Ｑ２がセルから読み出される。
【０１２３】
タイミングｔ２、ｔ４では、それぞれ、ライトサイクルｔ２よりも、２ライトサイクル（図９では図示されない）前のライトアドレスＡＷ−２、ＡＷ−１が選択され、データＤＷ−２、ＤＷ−１がそれぞれセルに書き込まれる（レイトライト）。
【０１２４】
タイミングｔ５において、２ライトサイクル前のアドレスＡ３が選択され（レイトライト）、Ｄ３がセルに書き込まれる。
【０１２５】
タイミングｔ６、ｔ７では、それぞれアドレスＡ６、Ａ７が選択され、セルデータＱ６、Ｑ７がセルから読み出される。図９に示したように、パイプライン・バースト動作が行われ、リード／ライト動作において、アドレス入力からデータ入力／出力まで、１／２クロックサイクル遅れ、リード／ライト動作の切替時に、データバスにデッドサイクルが存在せず、最大限のメモリ・バンド幅での使用を可能として、高速化を達成している。
【０１２６】
以下に、本発明の別の実施例についてさらに説明する。図１０は、図１のレジスタ１３０の別の構成を示す図であり、レイトライト１段の構成である。図１０を参照すると、このレジスタは、外部アドレスＡｄｄＥを内部クロック信号ＫのＬＯＷレベルからＨＩＧＨレベルヘの立ち上がりエッジでサンプルするラッチ回路３６０と、ラッチ回路３６０の出力信号を、ＨＩＧＨレベルに立ち上がっている内部クロック信号ＫのＬＯＷレベルへの立ち下がりエッジでラッチするラッチ回路３６６と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするレジスタ（ラッチ回路）３６８と、ラッチ回路３６０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジ（ラッチ回路３６０のサンプリング信号をなす内部クロック信号Ｋの立ち上がりと同一サイクルでのクロック信号ＫＷの立ち下がり）でラッチするラッチ回路３６１と、ラッチ回路３６１の出力信号を、書き込み動作用のクロック信号ＫＷヘの立ち上がりエッジ（ラッチ回路３６０でラッチされたサイクルの次のライトサイクルでのクロック信号ＫＷの立ち上がり）でラッチするラッチ回路３６２と、ラッチ回路３６０の出力信号とラッチ回路３６２の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３６０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３６２の出力信号を選択するマルチプレクサ３６３と、マルチプレクサ３６３の出力信号を反転出力するインバータ３６４と、インバータ３６４の出力信号を反転しインバータ３６４の入力に供給するインバータ３６５と、インバータ３６４の出信号力を反転し出力信号ＡＤＥとして出力するインバータ３７０を備え、インバータ３６４、３６５はフリップフロップを構成している。
【０１２７】
インバータ３７０の出力信号ＡＤＥは、Ｘデコーダ１１１Ｅに供給される。レジスタ３６８の出力信号は、リフレッシュアドレス信号ＡＤＦとしてリフレッシュ用のＸデコーダ１１１Ｆに供給される。
【０１２８】
図１０を参照すると、このレジスタは、さらに、一致検出回路３６７、３６９を備えている。一致検出回路３６９は、ラッチ回路３６１の出力信号と、レジスタ３６８の出力信号とが一致するか否か比較し、一致した場合、信号ＨＩＴＥを活性化して（ＬＯＷレベルとして）出力する。この構成においても、ライトアドレスを１ライトサイクル分遅延させる前の時点で、一致検出回路３６９は、リフレッシュアドレスと、ライトアドレスとが一致するか否かを検出する構成とされている。
【０１２９】
一致検出回路３６７は、ラッチ回路３６６の出力信号とラッチ回路３６１の出力信号とを比較し、一致した場合、信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴ１を出力する。
【０１３０】
書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３６１と、書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３６２とが、１ライトサイクル分、ライトアドレスを遅延させるライトアドレス保持回路として機能する。
【０１３１】
図１のレジスタ１３３も、図１０の構成に従い、１レイトライト構成としてもよい。すなわち、図１のレジスタ１３３は、図１０において、リフレッシュアドレスをラッチするレジスタ３６８と一致検出回路３６９を除いて構成される。なお、クロック信号ＣＬＫ、及び内部クロック信号Ｋ等のかわりに、ラッチタイミング信号として、チップイネーブル信号／ＣＥを用いてもよい。あるいは、リード動作において、チップイネーブル信号を内部クロック信号Ｋのかわりに用い、ライト動作において、ライトイネーブル信号／ＷＥを書き込み動作用のクロック信号ＫＷの代わりに用いてもよい。かかる構成により、クロック同期型でない、疑似ＳＲＡＭに対しても、本発明を適用することができる。なお、上述した実施例の変形として、図１のヒット（ＨＩＴ）判定回路１３４の出力により、Ｒ／Ｗコントロール回路１３２を制御し、ヒット（ＨＩＴ）判定回路１３４で一致を検出した場合には、セルアレイ１００からの読み出しを禁止する構成としてもよい。
【０１３２】
また、上記実施例では、レジスタ１３０等において所定サイクル分遅らせたライトアドレスの行アドレス信号と、リフレッシュアドレスとを比較して一致検出信号ＨＩＴＥを生成し、リフレッシュ動作の制御を行なっているが、例えば外部から入力されたリードアドレスの行アドレス信号と、リフレッシュアドレスとを比較し、不一致の場合には、リードアドレスで選択されるセルアレイからのデータの読み出しと同時に、リフレッシュアドレスで選択されるセルアレイのリフレッシュ動作を行い、一致の場合は、リフレッシュ動作を抑止し、前記リードアドレスで選択されるセルアレイからのデータの読み出しを行う構成としてもよい。
【０１３３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１３４】
【発明の効果】
以上説明したように、本発明によれば、リフレッシュ用のワード線、ビット線、センスアンプを備えたデュアルポートＤＲＡＭセルを有し、リフレッシュアドレスと外部アドレスとが異なる場合、リード／ライト動作とリフレッシュ動作を同時並行的に行うようにしたことにより、リフレッシュ動作のための非選択時間を設けることを不用とし、クロック同期型高速ＳＲＡＭを、低コスト、チップ面積の縮減、低消費電力で実現することができる。
【０１３５】
また、本発明によれば、セルアレイにおいてライト動作が開始されるよりも前に、リフレッシュアドレスと、ライトアドレスとが一致するか否か比較判定する構成とし、リフレッシュアドレスのラッチのタイミングからリフレッシュ制御信号の出力までの信号パスの遅延を、みかけ上短縮し、高速化に対応可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図２】本発明の一実施例のレジスタ（ＲＥＧＸ）の構成の一例を示す図である。
【図３】本発明の一実施例のレジスタ（ＲＥＧＹ）の構成の一例を示す図である。
【図４】本発明の一実施例の動作を説明するためのタイミング波形図である。
【図５】本発明の一実施例のレジスタ（ＲＥＧＸ）の別の構成例を示す図である。
【図６】本発明の一実施例のリフレッシュコントロール回路の構成の一例を示す図である。
【図７】本発明の一実施例のリフレッシュコントロール回路の動作を説明するためのタイミング図である。
【図８】本発明の一実施例のレジスタ（ＲＥＧＸ）のさらに別の構成例を示す図である。
【図９】本発明が適用されるＺＢＴの動作を説明するための図である。
【図１０】本発明の一実施例のレジスタ（ＲＥＧＸ）のさらに別の構成例を示す図である。
【図１１】従来のＤＲＡＭセルの構成の一例を示す図である。
【符号の説明】
１００ セルアレイ
１１１Ｅ Ｘデコーダ（通常アクセス用Ｘデコーダ）
１１１Ｆ Ｘデコーダ（リフレッシュ用Ｘデコーダ）
１１２ Ｙデコーダ
１１３Ｅ センスアンプ／プリチャージ回路（通常アクセス用）
１１３Ｆ センスアンプ／プリチャージ回路（リフレッシュ用）
１２１ 入力バッファ（クロック入力バッファ）
１２２ 入力バッファ（アドレスバッファ）
１２３ 入力バッファ（アドレスバッファ）
１２４ データ入力バッファ
１２５ 出力バッファ（トライステートバッファ）
１２６ バッファ（トライステートバッファ）
１２７ コマンド判定回路
１２８ タイマー
１２９ リフレッシュアドレス生成回路
１３０ レジスタ（ＲＥＧＸ）
１３１ リフレッシュコントロール回路
１３２ Ｒ／Ｗコントロール回路
１３３ レジスタ（ＲＥＧＩＹ）
１３４ ヒット（ＨＩＴ）判定回路
１３５ レジスタ
１３６、１３７、１３９、レジスタ
１３８ マルチプレクサ
１４０ マルチプレクサ
２０１ ビット線（通常アクセス用）
２０２ ビット線（リフレッシュ用）
２０３ ワード線（通常アクセス用）
２０４ ワード線（リフレッシュ用）
２０５、２０６ メモリセルトランジスタ
２０７ キャパシタ
３００〜３０５、３１０〜３１４、３７０〜３７４、３７６〜３８０ ラッチ回路
３０６、３７５ マルチプレクサ
３０７〜３０９、３７７、３７８ 一致検出回路
３２０、３２２〜３２５ ラッチ回路
３２１ レジスタ
３２６ マルチプレクサ
３２７、３２８、３３３ インバータ
３３０〜３３２ 一致検出回路
３４０〜３４４、３４８ ラッチ回路
３４５ マルチプレクサ
３４６、３４７、３５８ インバータ
３４９〜３５２ 一致検出回路
３５３ ＰＭＯＳパストランジスタ
３５４ ＮＭＯＳパストランジスタ
３５６、３５７ レジスタ
３６０、３６２、３６６ ラッチ回路
３６３ マルチプレクサ
３６４、３６５、３７０ インバータ
３６７、３６９ 一致検出回路
３６８ レジスタ
４０１ 論理ゲート
４０２ レジスタ
４０３ 論理ゲート
４０４ コントロールパルス発生回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、クロック同期型の高速ＳＲＡＭ準拠の半導体記憶装置に適用して好適なダイナミック型の半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
ゼロ・バス・ターンアラウンド（ＺＢＴ）は、ネットワークアプリケーション、電気通信アプリケーション等において、例えば頻繁、高度に無作為化された読み出し、書き込み動作を必要とするスイッチング機能、及びルータ機能用に最適化された同期型ＳＲＡＭアーキテクチャであり、ＺＢＴ ＳＲＡＭデバイスは、書き込みと読み出しをしばしば切り替えるデータ・バスのアクセス中に遭遇するかも知れない、アイドリング状態を除去するのに役立つ。すなわち、ＺＢＴ ＳＲＡＭデバイスは、デッドサイクルを除去し、最大限のメモリ・バンド幅での使用を可能としている。
【０００３】
ＤＲＡＭデバイスは、周期的なリフレッシュ動作と、ビット線のプリチャージ動作を必要とするのに対して、ＳＲＡＭデバイスは、データアクセスサイクルの点で優れている。一方、ＳＲＡＭデバイスは、１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲートドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（ＴＦＴ負荷型の場合）で構成され、ＤＲＡＭデバイスは１個のトランジスタと１個のキャパシタで構成される。すなわち、ＤＲＡＭは、面積、消費電力、コストの点でＳＲＡＭにまさり、ＳＲＡＭのピン配置、タイミング、機能の設定を同様に有する従来のＺＢＴ ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ったエンハンスト・バス・ターンアラウンドＤＲＡＭが提案されている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２８３５８７号公報（第２頁、第１図）
【０００５】
上記特許文献１に記載されたメモリ装置は、メモリ装置外に設けられたコントローラに、メモリアレイがデータアクセスに現在使用できない状態にあることを知らせる待機信号出力端子を備えている。上記特許文献１には、ＺＢＴ ＳＲＡＭデバイスと類似したピンアウト、タイミング、及び機能セットを有する多くの同じ利点を有するエンハンスト・バス・ターンアラウンドＤＲＡＭを提供することを目的としていることが記載されているが、ＺＢＴ ＳＲＡＭ互換ではない。すなわち、上記特許文献１においては、２ポートＤＲＡＭセルを用いる旨の記載はなく、通常の１ポートのＤＲＡＭセルを用いているものと思料され、リード／ライト・サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、リフレッシュ・サイクルでは、リード／ライト動作を中断しなければならない。用途を通信用とした場合、連続したリード／ライト動作を行える仕様が要求される。かかる通信用の用途では、上記特許文献１のエンハンスト・バス・ターンアラウンドＤＲＡＭは、従来のＺＢＴ ＳＲＡＭに置きかえることはできない。また、上記特許文献１の発明の詳細な説明の欄の段落［００５９］には、キャッシュの読み出しサイクル等の背後にリフレッシュ・サイクルを隠せば、ほとんどのリフレッシュ・サイクルがメモリ・デバイスの動作に与える影響は最小である旨が記載されているが、たとえ、頻度は少ないとしても、キャッシュ上にないデータについてメモリ・アレイへのリード／ライト要求が連続した場合には、ＷＡＩＴ端子を使ってリードライト動作を中断しなければならず、結局、ＺＢＴ ＳＲＡＭの置き換えはできない。
【０００６】
また、図１１に示すように、通常アクセス用のビット線２０１と、リフレッシュ専用のビット線２０２の間に第１及び第２のスイッチトランジスタ２０５、２０６が直列形態に接続され、第１及び第２のスイッチトランジスタ２０５、２０６の接続点にデータ蓄積用の容量素子２０７が接続され、第１及び第２のスイッチトランジスタ２０５、２０６の制御端子には、通常アクセス用のワード線２０４とリフレッシュ専用のワード線２０３とがそれぞれ接続される、メモリセル（２ポートＤＲＡＭセル）を複数有するセルアレイを備え、外部よりのメモリアクセスと、リフレッシュが同一アドレスに重複した場合に、リフレッシュをマスクする構成のダイナミックランダムアクセスメモリが知られている（例えば特許文献２参照）。
【０００７】
さらに、図１１に示した２ポートＤＲＡＭセルを用い、ライト専用ビット線、リード専用ビット線を設け、リードとライトを同時に行い、リフレッシュはリード専用ビット線からセルデータを読み出し、センスアンプで増幅した後、ライト用ビット線からセルデータの書き戻しを行う構成のものも知られている（例えば特許文献３参照）。
【０００８】
【特許文献２】
特開平３−２６３６８５号公報（第２頁、第２図）
【特許文献３】
特許第２６５３６８９号公報（第３頁、第２図）
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭセルを用いたＺＢＴ ＳＲＡＭ（「ＮｏＢＬ−ＳＲＡＭ」とも呼ばれる）に類似するデバイスが開発されているが、内部リフレッシュのために、例えば１６μｓごとに、４クロックサイクルの非選択（ｄｅｓｅｌｅｃｔ）が必要とされるなど、ＺＢＴ ＳＲＡＭインタフェースに完全互換ではない（例えば非特許文献１参照）。非選択（ｄｅｓｅｌｅｃｔ）期間の存在は、アクセスの効率化を困難としている。
【００１０】
【非特許文献１】
Ｅｎｈａｎｃｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ Ｉｎｃ．Ｗｅｂページ製品ニューズ（Ｐｒｏｄｕｃｔｓ Ｎｅｗｓ
）［平成１４年１０月１０日検索］インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｄｒａｍ．ｃｏｍ
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【００１１】
したがって、本発明の主たる目的は、リフレッシュ制御の効率化、高速化を図り、例えばＺＢＴ ＳＲＡＭ等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置及びその制御方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成する本発明の半導体記憶装置は、その１つのアスペクトによれば、複数のメモリセルを有するセルアレイを備え、１つの前記メモリセルは、通常アクセス用のビット線とリフレッシュ用のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、通常アクセス用のワード線とリフレッシュ用のワード線とがそれぞれ接続されており、半導体記憶装置の外部より前記半導体記憶装置に入力されたライトアドレスに対して、少なくとも１つのライトサイクル分遅れて前記ライトアドレスで選択されるメモリセルへの書き込みが行われるレイトライト構成とされ、リフレッシュアドレスと、少なくとも１ライトサイクル前に外部より入力されたライトアドレスの行アドレスとが一致するか否か比較判定する判定手段と、前記判定の結果、不一致の場合には、前記ライトアドレスで選択される前記通常アクセス用のワード線を活性化し前記通常アクセス用のワード線に接続されるメモリセルの前記第１のスイッチトランジスタをオンさせて前記通常アクセス用のビット線から前記容量にデータを書き込むライト動作と、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線を活性化し前記リフレッシュ用のワード線に接続されるメモリセルの前記第２のスイッチトランジスタをオンさせ、前記リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプにてセルデータを読み出し前記リフレッシュ用のビット線を介して書き戻すリフレッシュ動作と、が同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する構成とされている。
【００１３】
本発明の１つのアスペクトにおいて、好ましくは、前記判定手段は、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する、構成とされている。
【００１４】
本発明の他のアスペクトに係る方法は、半導体記憶装置のリフレッシュ制御に係り、複数のメモリセルを有するセルアレイを備え、１つの前記メモリセルは、通常アクセス用のビット線とリフレッシュ用のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、通常アクセス用のワード線とリフレッシュ用のワード線とがそれぞれ接続され、半導体記憶装置外部より前記半導体記憶装置に入力されたライトアドレスに対して、少なくとも１つのライトサイクル分遅れて前記ライトアドレスで選択されるメモリセルへの書き込みが行われるレイトライト構成とされる半導体記憶装置の制御方法であって、
（ａ）生成されたリフレッシュアドレスと、少なくとも１ライトサイクル前に外部より入力されたライトアドレスの行アドレスとが一致するか否か比較判定するステップと、
（ｂ）前記判定の結果、不一致の場合には、前記ライトアドレスで選択される前記通常アクセス用のワード線を活性化し前記通常アクセス用のワード線に接続されるメモリセルの前記第１のスイッチトランジスタをオンさせて前記通常アクセス用のビット線から前記容量にデータを書き込むライト処理と、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線を活性化し前記リフレッシュ用のワード線に接続されるメモリセルの前記第２のスイッチトランジスタをオンさせて前記リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプにてセルデータを読み出し前記リフレッシュ用のビット線を介して書き戻すリフレッシュ処理と、が同一サイクルで並行して行われるように制御するステップと、
（ｃ）前記判定の結果、一致の場合には、前記リフレッシュ処理を抑止し、前記ライト処理を行うように制御するステップを含む。以下の説明からも明らかとされるように、上記目的は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【００１５】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、その好ましい一実施の形態において、図１を参照すると、１つのメモリセルが、通常アクセス用のビット線（Ｂ（Ｅ））とリフレッシュ用のビット線（Ｂ（Ｆ））との間に直列形態に接続された第１及び第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）と、第１及び第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の接続点に接続されたデータ蓄積用の容量（Ｃ）を備え、第１及び第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の制御端子には、通常アクセス用のワード線（Ｗ（Ｂ））とリフレッシュ用のワード線（Ｗ（Ｆ））とがそれぞれ接続され、外部より入力されたライトアドレスに対して、１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされている。
【００１６】
そして、本発明に係る半導体記憶装置は、その好ましい一実施の形態において、生成されたリフレッシュアドレスと、１つ以上の所定数のライトサイクル前に外部より半導体記憶装置のアドレス端子に入力され、所定数のライトサイクルの相当分、保持されているライトアドレスと、が一致するか否かを比較判定する判定手段（１３０）を少なくとも備え、判定手段（１３０）の判定結果出力（ＨＩＴＥ）に基づき、不一致の場合には、リフレッシュコントロール回路（１３１）は、リフレッシュ制御信号（ＦＣ）を活性化することで、リフレッシュ用のワード線を活性化し、該ワード線に接続されるメモリセルの第２のセルトランジスタをオンさせる、リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプ（１１３Ｆ）にてリフレッシュアドレスで指定されるメモリセルのリフレッシュ動作と、該ライトアドレスに対する通常のライト動作（ライトアドレスに対応する通常アクセス用のワード線が選択され、該ワード線に接続するメモリセルの第１のセルトランジスタがオンし、通常アクセス用のビット線からメモリセルへのデータの書き込みが行われる）とが、同一サイクルに、並行して行われる構成とされる。
【００１７】
本発明に係る半導体記憶装置の一実施の形態において、判定結果（ＨＩＴＥ）を出力する判定手段（１３０）は、外部よりアドレス端子に入力されたアドレス（行アドレス）を保持し、前記所定数のライトサイクル分、遅延させて出力するライトアドレス保持回路（例えば図５の３２２から３２４のラッチ回路）と、リード／ライト動作を指示する制御信号（Ｒ／Ｗ）の値に応じて、リードのときは、前記外部より入力されたアドレス、ライトのときは、ライトアドレス保持回路から出力されるアドレスを選択して出力し、行デコーダ回路（図１の１１１Ｅ）に供給する選択回路（図５の３２６）と、ライトアドレス保持回路（図５のラッチ回路３２４）から出力されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定する一致検出回路（図５の３３２）と、を備えている。一致検出回路（図５の３３２）では、ライトアドレス保持回路に保持されており、前記所定数のライトサイクル分遅らせて出力されるよりも前の時点でのライトアドレス（ライトアドレス保持回路の最終段のラッチ回路３２５の前段のラッチ回路３２４の出力）と、リフレッシュアドレスとが一致するか否か比較判定する。すなわち、セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスとが一致するか否かの比較判定が行われる。
【００１８】
本発明に係る半導体記憶装置の一実施の形態において、ライトアドレス保持回路は、書き込み制御用のクロック信号（ＫＷ）の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする１対のラッチ回路（図５の３２２、３２３）を縦続形態に接続してなる組を、前記所定数のサイクル分に対応した組分（図５では、１対のラッチ回路３２２、３２３と、１対のラッチ回路３２４、３２５を、計４段）、縦続形態に接続して構成されている。ライトアドレス保持回路を構成する最終段のラッチ回路（図５のラッチ回路３２５）は、書き込み制御用のクロック信号（ＫＷ）の立ち上がりで（ラッチ回路３２０でサンプルされてから２つのライトサイクル分の遅れに対応するタイミングで）、ライトアドレスを選択回路（３２６）に出力する。
【００１９】
あるいは、本発明に係る半導体記憶装置の一実施の形態において、選択回路（図２の３０６）から出力されるアドレスと、前記リフレッシュアドレスとが一致するか否か比較判定する一致検出回路（図２の３０７）を備えた構成としてもよい。
【００２０】
本発明に係る半導体記憶装置の一実施の形態において、外部より入力されたアドレス（ＡｄｄＥ）を、前記所定数のライトサイクル分、遅延させるライトアドレス保持回路（図８の３４１、３４２、３４３、３４４）と、リード／ライト動作を指示する制御信号の値に応じて、制御信号がリードを示すときは、前記外部より入力されたアドレス、制御信号がライトを示すときは、ライトアドレス保持回路（図８の３４４）から出力されるライトアドレスを選択して出力し、出力したアドレスを行デコーダ回路に供給する第１の選択回路（図８の３４５）と、外部より入力されるアドレス（ＡｄｄＥ）と、リフレッシュアドレス（ＡｄｄＦ）とが一致するか否か比較判定する第１の一致検出回路（図８の３５１）と、前記ライトアドレス保持回路に保持されており、前記所定数のライトサイクル分遅らせて出力されるよりも前の時点でのライトアドレス（図８のラッチ回路３４３の出力）と、前記リフレッシュアドレス（ＡｄｄＦ）とが一致するか否か比較判定する第２の一致検出回路（図８の３５２）と、リード／ライト動作を指示する制御信号の値に基づき、リードのときは、前記第１の一致検出回路の出力信号、ライトのときは、第２の一致検出回路の出力信号を選択して出力する第２の選択回路（図８の３５３、３５４）とを備え、第２の選択回路の出力信号は、前記判定手段の出力をなすヒット信号（ＨＩＴＥ）として用いられる。
【００２１】
本発明に係る半導体記憶装置の一実施の形態において、判定手段（１３０）での判定の結果、外部より入力され前記所定数のライトサイクル分、遅延されたライトアドレス（ＡｄｄＥ）と、リフレッシュアドレス（ＡｄｄＦ）のうち不一致のビットが１つでもある場合、リフレッシュ制御信号（ＦＣ）を活性化する制御を行う回路（図６の４０１〜４０４）を備えている。このとき、ライトアドレスに関するライト動作と、リフレッシュ動作とが並行して行われる。一方、外部より入力され前記所定数のライトサイクル分、遅延されたライトアドレスＡｄｄＥとリフレッシュアドレスＡｄｄＦのすべてのビットが一致する場合（ＨＩＴＥが行アドレスのビットについてすべてアクティブである場合）、リフレッシュ制御信号ＦＣを非活性とし、このため、ライト動作のみが行われる。
【００２２】
本発明に係る半導体記憶装置の一実施の形態において、ライトアドレス保持回路で、前記所定のライトサイクル相当、又は、前記所定のライトサイクルよりも少ないサイクル数分、遅延させたライトアドレスと、外部から入力されたアドレス信号とをが一致するか否かをそれぞれ比較する手段（図２の３０８、３０９）を備え、ライトアドレス保持回路で所定のライトサイクル、又は、前記所定のライトサイクルよりも少ないサイクル数分、遅延させたライトアドレスと、今回外部から入力されたリードアドレスが一致する場合、前記ライトアドレスへの書き込みデータであって、書き込み待ちでデータ保持回路（図１の１３６、１３７）で保持されている書き込みデータを、読み出しデータとして、データ出力端子に出力するように制御する手段（図１の１３４、１３８）を備えている。
【００２３】
本発明に係る半導体記憶装置の一実施の形態において、リフレッシュ周期を規定するトリガ信号を生成するタイマー（図１の１２８）と、前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成するリフレッシュアドレス生成回路（図１の１２９）と、を備え、セルフリフレッシュ機能を具備し、クロック同期型のスタティックランダムアクセスメモリのインタフェースに互換とされる。
【００２４】
本発明に係る半導体記憶装置の一実施の形態において、通常アクセス用のワード線Ｗ（Ｅ）は、外部より入力されたアドレスの行アドレスをデコードする第１のＸデコーダ（図１の１１１Ｅ）に接続され、リフレッシュ用のワード線Ｗ（Ｆ）は、リフレッシュアドレスをデコードする第２のＸデコーダ（図１の１１１Ｆ）に接続され、第１及び第２のＸデコーダはセルアレイを間にして対向配置され、通常アクセス用のビット線Ｂ（Ｅ）は、第１のセンスアンプ（１１３Ｅ）に接続され、リフレッシュ用のビット線Ｂ（Ｆ）は、リフレッシュ用の第２のセンスアンプ（１１３Ｆ）に接続され、前記第１及び第２のセンスアンプは、前記セルアレイを間にして対向配置されている。
【００２５】
本発明に係る半導体記憶装置においては、外部から入力されたリードアドレスの行アドレス信号と、リフレッシュアドレス生成回路からのリフレッシュアドレスとを比較し、不一致の場合には、該リードアドレスで選択されるセルアレイからのデータの読み出しと同時に、該リフレッシュアドレスで選択されるセルアレイのリフレッシュ動作を行い、一致の場合は、リフレッシュ動作を抑止し、前記リードアドレスで選択されるセルアレイからのデータの読み出しを行う構成としてもよい。
【００２６】
本発明の実施の形態に係る半導体記憶装置においては、２ポートのＤＲＡＭセルを用いることにより、リード／ライトと、リフレッシュとを同時に行うことができる。このため、本発明の実施の形態に係る半導体記憶装置においては、リフレッシュによる中断無く、リード／ライト動作を連続して行うことができる。したがって、本発明は、連続したリード／ライト動作を行える仕様が要求される通信用途にも、ＺＢＴ ＳＲＡＭ互換の半導体記憶装置として適用できる。一方、前述したように、上記特許文献１には、２ポートＤＲＡＭセルを用いる旨の記載はなく、リードライト／サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、通信用の用途として、従来のＺＢＴ ＳＲＡＭに置きかえることはできない。
【００２７】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の、クロック同期型の半導体記憶装置の構成を示す図である。セルアレイはＤＲＡＭセルよりなり、例えばＺＢＴ仕様等に準拠するクロック同期型ＳＲＡＭにインタフェース互換とされる。
【００２８】
図１を参照すると、複数のメモリセルを有するセルアレイ１００において、通常アクセス用のビット線ＢＥ、及び、リフレッシュ用のビット線ＢＦ間に直列形態に接続される第１及び第２のメモリセルトランジスタ（スイッチトランジスタ）Ｔｒ１、Ｔｒ２を有し、第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２の接続点に、データ蓄積用の容量素子Ｃの一端が接続され、容量素子Ｃの他端はＧＮＤ電位に接続され、１つのメモリセルを構成している。第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２のゲート端子は、通常アクセス用のワード線Ｗ（Ｅ）、及びリフレッシュ用のワード線Ｗ（Ｆ）にそれぞれ接続されている。
【００２９】
通常アクセス用の第１のワード線Ｗ（Ｅ）は、半導体記憶装置外部よりアドレス端子に入力される行アドレスをデコードするＸデコーダ１１１Ｅのワードドライバ（不図示）に接続され、リフレッシュ用の第２のワード線Ｗ（Ｆ）は、リフレッシュアドレスの行アドレスをデコードするＸデコーダ１１１Ｆのワードドライバ（不図示）に接続されている。
【００３０】
２つのＸデコーダ１１１Ｅ、１１１Ｆは、セルアレイ１００を間にして対向配置されている。
【００３１】
通常アクセス用のビット線Ｂ（Ｅ）は、外部アドレス用のセンスアンプ／プリチャージ回路１１３Ｅに接続され、リフレッシュ用のビット線Ｂ（Ｆ）は、リフレッシュアドレス用のセンスアンプ／プリチャージ回路１１３Ｆに接続されている。センスアンプ１１３Ｅ、１１３Ｆはセルアレイ１１１を間にして対向して配置されている（図の上下）。
【００３２】
半導体記憶装置外部から半導体記憶装置のクロック端子に供給されるクロック信号ＣＬＫを入力とする入力バッファ１２１は、内部クロック信号Ｋを出力する。
【００３３】
半導体記憶装置外部より半導体記憶装置のアドレス端子に供給されるアドレス信号Ａｄｄの行アドレスを入力とする入力バッファ１２２は、行アドレスＡｄｄＥを出力する。
【００３４】
コマンド判定回路１２７は、ＬＯＷレベルでアクティブのチップイネーブル信号／ＣＥ（なお信号名（端子名）の前の記号”／”は、図の信号名（端子名）の上のバーに対応しており、ＬＯＷレベルでアクティブを示す）、ＬＯＷレベルでアクティブのロード信号／ＬＤ信号、／（Ｒ／Ｗ）（ＬＯＷレベルでアクティブのリード、ＨＩＧＨレベルでライトを示す）を入力し、コマンドをデコードし、リード、ライトコマンドＲ／Ｗ、ライトイネーブル信号ＷＥ２、及び、クロック信号ＫＷ、クロック信号ＫＤＩＮを出力する。
【００３５】
タイマー１２８は、リフレッシュの周期を規定するリフレッシュトリガ信号（「トリガ信号」という）を生成するタイマーである。タイマー１２８は、所定値カウントするたびにオーバーフロー信号をトリガ信号として出力し、オートクリアして「０」からカウントアップ動作するカウンタから構成される。
【００３６】
リフレッシュアドレス生成回路１２９は、タイマー１２８からのトリガ信号をうけてカウント値を１つインクリメントするカウンタよりなり、カウント値はリフレッシュアドレスとして出力される。
【００３７】
レジスタ１３０は、入力バッファ１２２からの外部アドレス（行アドレス）ＡｄｄＥと、リフレッシュアドレス生成回路１２９からのリフレッシュアドレスＡｄｄＦとを入力し、これらのアドレスを保持出力するとともに、ライトアドレスとリフレッシュアドレスが互いに一致するか否かの判定を行い、判定結果を信号ＨＩＴＥとして出力する。
【００３８】
またレジスタ１３０は、外部から入力されたライトアドレスを保持し、レイトライトに対応して２つのライトサイクル分遅らせたアドレス信号ＡＤＥを、Ｘデコーダ１１１Ｅに供給し、またリードアドレスはそのままＸデコーダ１１１Ｅに供給する。さらに、レジスタ１３０は、ラッチしたリフレッシュアドレス信号ＡＤＦをリフレッシュ専用のＸデコーダ１１１Ｆに供給する。
【００３９】
レジスタ１３０では、外部から入力された行アドレスが、１つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと一致しているときに、信号ＨＩＴ１を活性化し、外部から入力された行アドレスが、２つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと同じであるとき、信号ＨＩＴ２を活性化する。
【００４０】
リフレッシュコントロール回路１３１は、レジスタ１３０からのヒット信号ＨＩＴＥ（ライトアドレスとリフレッシュアドレスが一致するか否かの判定結果）を入力し、タイマー１２８からのトリガ信号Ｔを、内部クロック信号Ｋの例えば立ち上がりエッジでサンプルして、リフレッシュ制御信号ＦＣを生成し、該リフレッシュ制御信号ＦＣをＸデコーダ１１１Ｆ、及びセンスアンプ／プリチャージ回路１１３Ｆに供給する。
【００４１】
Ｒ／Ｗコントロール回路１３２は、コマンド判定回路１２７からのリード／ライトコマンド信号Ｒ／Ｗを、内部クロック信号Ｋでサンプルし、アクセス制御用の信号ＥＣを、Ｘデコーダ１１１Ｅとセンスアンプ／プリチャージ回路１１３Ｅに供給する。Ｘデコーダ１１１Ｅは、アクセス制御信号ＥＣに基づき、選択されたワード線を所定の期間活性化し、またセンスアンプ１１３Ｅは、アクセス制御信号ＥＣに基づき、活性化が制御される。センスアンプ／プリチャージ回路１１３Ｅでは、リードサイクルにおいて、ワード線の活性化前に、ビット線Ｂ（Ｅ）のプリチャージを行う。アドレス端子（不図示）に供給されるアドレス信号を入力とする入力バッファ１２３の出力（列アドレス）を入力とするレジスタ１３３は、リード、ライト・コマンドＲ／Ｗ、ライト用クロック信号ＫＷを入力し、ライトアドレス（列アドレス）を２つのライトサイクル分遅らせて出力し、リードアドレスはそのまま、Ｙデコーダ１１２に出力する。
【００４２】
レジスタ１３３では、外部から入力された列アドレスが１つのライトサイクル分前の列アドレスと同じであるとき、信号ＨＩＴ１を活性化し、外部から入力された列アドレスが２つのライトサイクル分前の列アドレスと同じであるとき、信号ＨＩＴ２を活性化する。
【００４３】
ヒット判定回路１３４は、レジスタ１３０とレジスタ１３３からの信号ＨＩＴ１とＨＩＴ２をそれぞれ入力し、読み出しのデータ出力回路に供給するデータを選択するマルチプレクサ１３８に対して、選択制御信号を出力する。
【００４４】
Ｉ／Ｏ端子に接続される入力バッファ１２４からの出力信号（書き込みデータ）は、クロック信号ＫＤＩＮ（コマンド判定回路１２７から出力される）をサンプリングクロックとするレジスタ１３６に取り込まれ、レジスタ１３６の出力信号は、クロック信号ＫＤＩＮをサンプリングクロックとするレジスタ１３７に取り込まれ、レジスタ１３７の出力信号は、クロック信号ＫＤＩＮをサンプリングクロックとするレジスタ１３９で取り込まれる。レジスタ１３６とレジスタ１３７の出力信号は、マルチプレクサ１３８の２つの入力端子にそれぞれ入力される。
【００４５】
レジスタ１３６とレジスタ１３９の出力信号はマルチプレクサ１４０の２つの入力端子にそれぞれに入力され、マルチプレクサ１４０は、選択制御信号ＷＥ２に基づき、一方を選択し、その出力信号は、トライステートバッファ１２６に入力される。マルチプレクサ１４０では、ライトイネーブル信号ＷＥ２が活性化されているとき（２ライトサイクル分のレイトライト）、レジスタ１３９の出力信号を選択出力し、ライトイネーブル信号ＷＥ２が非活性化されているとき、マルチプレクサ１４０は、レジスタ１３６の出力信号を選択出力する。
【００４６】
レジスタ１３０とレジスタ１３３からの信号ＨＩＴ１がともに活性化され、１サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３４は、マルチプレクサ１３８において、レジスタ１３６の出力が選択出力するように制御する。
【００４７】
レジスタ１３０とレジスタ１３３からの信号ＨＩＴ２がともに活性化され、２サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３４は、マルチプレクサ１３８において、レジスタ１３７の出力が選択されるように制御する。
【００４８】
それ以外の場合のリードサイクルにおいて、ヒット判定回路１３４は、マルチプレクサ１３８において、センスアンプ１１３Ｅ、Ｙスイッチ（不図示；Ｙデコーダ１１２で選択される）を介してデータバスＤＢＵＳに出力された読み出しデータを選択するように制御する。
【００４９】
トライステートバッファ１２６は、Ｒ／Ｗ信号がライトを示すとき、出力イネーブルとされ、リードを示すとき、出力がハイインピーダンス状態とされる。
【００５０】
トライステートバッファ１２６の出力は、データバスＤＢＵＳに接続され、書き込みデータは、データバスＤＢＵＳから、Ｙデコーダ１１２に供給される。
【００５１】
Ｙデコーダ１１２とトライステートバッファ１２６の間のデータバスＤＢＵＳは、マルチプレクサに１３８に接続されている。マルチプレクサに１３８は、前述したように、ヒット判定回路１３４からの選択制御信号に基づき、マルチプレクサ１３８に入力される３つの信号の選択を制御する。
【００５２】
マルチプレクサ１３８の出力は、レジスタ１３５に入力され、内部クロック信号Ｋでサンプルされ、レジスタ１３５の出力は、Ｒ／Ｗ信号がリードを示すとき出力イネーブルとされるトライステートバッファからなる出力バッファ１２５を介して、Ｉ／Ｏ端子から出力される。
【００５３】
本実施例の動作の概要を説明する。レジスタ１３０は、リフレッシュアドレス生成回路１２９からのリフレッシュアドレスと、２ライトサイクル分前に、入力バッファ１２２から入力され、レジスタ１３０内に保持されているライトアドレスとを比較し、一致している場合、信号ＨＩＴＥを活性化し、不一致の場合、信号ＨＩＴＥを非活性化とする。
【００５４】
リフレッシュコントロール回路１３１は、レジスタ１３０からの信号ＨＩＴＥが非活性化状態のとき（より詳しくはｍ本の行アドレスのうちいずれか１本でもリフレッシュアドレス信号と一致しない場合）、リフレッシュ制御信号ＦＣを活性化させる。Ｒ／Ｗコントロール回路１３２は、リード、ライトコマンドを受けて、制御信号ＥＣを活性化させる。そして、２ライトサイクル前に入力されたライトアドレスに対するデータ（該データは、２ライトサイクル前にＩ／Ｏ端子より入力され、レジスタ１３９から出力され、マルチプレクサ１４０、バッファ１２６、データバスＤＢＵＳを介してＹデコーダ１１２に供給される）のメモリセルへの書き込み動作（Ｘデコーダ１１１Ｅと、ビット線Ｂ（Ｅ）、センスアンプ（ライトアンプ）ＳＡ／ＰＣ（Ｅ）による書き込み動作）と、リフレッシュ用のＸデコーダと、ビット線Ｂ（Ｆ）、センスアンプＳＡ／ＰＣ（Ｆ）１１３Ｆによるメモリセルのリフレッシュ動作とが同時に行われる。
【００５５】
なお、前述したように、レジスタ１３０は、１、２ライトサイクル前に外部より入力されレジスタ１３０に保持されているライトアドレス（行アドレス）と、外部より入力されたアドレス（行アドレス）が一致する場合、ＨＩＴ１、ＨＩＴ２をアクティブとする。レジスタ１３３は、１、２ライトサイクル前に外部より入力されレジスタ１３３に保持されているライトアドレス（列アドレス）と、外部より入力されたアドレス（列アドレス）が一致する場合、ＨＩＴ１、ＨＩＴ２を活性状態（アクティブ）とする。
【００５６】
リード時に、レジスタ１３０とレジスタ１３３からのＨＩＴ１、ＨＩＴ２が非活性状態のとき、ヒット判定回路１３４は、マルチプレクサ１３８において、データバスＤＢＵＳの読み出しデータを選択出力させ、マルチプレクサ１３８の出力は、レジスタ１３５でラッチされ、出力バッファ１２５からＩ／Ｏ端子に出力される。
【００５７】
１、又は２ライトサイクル分のライトアドレスの行及び列アドレスと、外部より入力されたリードアドレスの行及び列アドレスが一致する場合、レジスタ１３０とレジスタ１３３からのＨＩＴ１又はＨＩＴ２が活性化される。
【００５８】
マルチプレクサ１３８では、信号ＨＩＴ１が活性化されている場合、読み出しデータとして、レジスタ１３６に保持されている書き込みデータを、マルチプレクサ１３８で選択し、一方、信号ＨＩＴ２が活性化されている場合、読み出しデータとしてレジスタ１３７に保持されている書き込みデータを、マルチプレクサ１３８で選択し、マルチプレクサ１３８の出力は、レジスタ１３５でラッチされ、出力バッファ１２５からＩ／Ｏ端子に出力される。
【００５９】
図１のレジスタ１３０の構成のいくつかの例について以下に説明する。図２は、図１のレジスタ１３０の構成の一例を示す図である。
【００６０】
図２を参照すると、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３００と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３０１と、ラッチ回路３００の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジ（内部クロック信号Ｋの立ち上がりと同一サイクル内）でラッチするラッチ回路３０２と、ラッチ回路３０２の出力信号を、書き込み動作用のクロック信号ＫＷの立ち上がりエッジ（クロック信号ＫＷの立ち下ったのち、次のライトサイクルでのクロック信号ＫＷの立ち上がり）でラッチするラッチ回路３０３と、ラッチ回路３０３の出力信号を、書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３０４と、ラッチ回路３０４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３０５と、を備えており、ラッチ回路３００の出力信号とラッチ回路３０５の出力信号とを入力とし、リード、ライトコマンドＲ／Ｗ信号が、リードを示すときラッチ回路３００の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３０５の出力信号を選択するマルチプレクサ３０６と、マルチプレクサ３０６の出力信号を、内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３１０を備えている。
【００６１】
ラッチ回路３１０の出力は、外部アドレス信号ＡＤＥとしてＸデコーダ１１１Ｅに供給される。さらに、レジスタ１３０は、ラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３１１を備えており、ラッチ回路３１１の出力は、リフレッシュアドレス信号ＡＤＦとして、リフレッシュ用のＸデコーダ１１１Ｆに供給される。
【００６２】
図２を参照すると、このレジスタ１３０（図１参照）は、さらに、一致検出回路３０７、３０８、３０９と、一致検出回路３０７、３０８、３０９の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３１２、３１３、３１４を備えている。
【００６３】
一致検出回路３０７は、リフレッシュアドレスＡｄｄＦをラッチするラッチ回路３０１の出力信号と、マルチプレクサ３０６の出力信号が互いに一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。この実施例では、一致検出回路は、２入力排他的論理和ゲートで構成されている。
【００６４】
一致検出回路３０８は、外部アドレスをラッチするラッチ回路３００の出力信号と、ラッチ回路３００の出力信号を、書き込み動作用のクロック信号ＫＷの立ち下がりエッジでサンプルするラッチ回路３０２の出力信号が互いに一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６５】
一致検出回路３０９は、ラッチ回路３００の出力信号と、ラッチ回路３０４の出力（２つのサイクル前のライトアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６６】
ラッチ回路３１２、３１３、３１４の出力は、信号ＨＩＴＥ、ＨＩＴ１、ＨＩＴ２として出力される。
【００６７】
ラッチ回路３００及び３０１は、内部クロック信号ＫのＬＯＷからＨＩＧＨレベルへの立ち上がりで、アドレスＡｄｄＥ、リフレッシュアドレスＡｄｄＦをそれぞれラッチし、出力段のラッチ回路３１０〜３１４は、同一サイクルでの内部クロック信号ＫのＨＩＧＨレベルからＬＯＷレベルへの立ち下がりでそれぞれの入力をラッチ出力する。
【００６８】
書き込み制御用のクロック信号（ＫＷ）の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３０２、３０３と、２つのラッチ回路３０４、３０５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル遅延させる、タイミング調整用のライトアドレス保持回路（「レイトライトレジスタ」ともいう）として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３０５は、書き込み制御用のクロック信号ＫＷの立ち上がりで、ラッチ回路３００でサンプルされてから２つのライトサイクル分遅れた時点で、ライトアドレスをマルチプレクサに出力する。
【００６９】
次に、図２に示したレジスタ（図１の１３０）の動作について説明する。リード動作時は、Ｒ／Ｗ信号がリードを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３０６では、ラッチ回路３００の出力信号が選択され、ラッチ回路３１０から行アドレス信号ＡＤＥが供給される。また、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりでラッチするラッチ回路３０１の出力信号を、内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１１の出力信号がリフレッシュアドレスＡＤＦとして出力される。前述したように、ラッチ回路３０１とラッチ回路３１１によるリフレッシュアドレスＡｄｄＦのラッチ出力は、同一サイクル内の内部クロック信号Ｋのパルスの立ち上がりと立ち下がりで行われる。なお、リード動作のとき、クロック信号ＫＷのクロックパルスは生成されず（例えばＬＯＷレベルに保持される）、ラッチ回路３００の出力は、４段のラッチ回路３０２、３０３、３０３、３０５に転送されない。
【００７０】
ライト動作時は、Ｒ／Ｗ信号がライトを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３０６では、ラッチ回路３０５の出力信号が選択され、ラッチ回路３１０から行アドレス信号ＡＤＥが供給される。また、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりでラッチするラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１１の出力がリフレッシュアドレスＡＤＦとして出力される。
【００７１】
一致検出回路３０７は、ラッチ回路３０１の出力信号と、マルチプレクサ３０６の出力信号（リードのときは、ラッチ回路３００の出力、ライトのときは、ラッチ回路３０５の出力）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７２】
一致検出回路３０８は、ラッチ回路３０２の出力（１ライトサイクル分前のライトアドレス）と、ラッチ回路３００の出力（現サイクルで入力されたアドレス）とが一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７３】
一致検出回路３０９は、ラッチ回路３０４の出力（２ライトサイクル分前のライトアドレス）と、ラット回路３００の出力（現サイクルのアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７４】
なお、図２においては、簡単のため、ラッチ回路３００〜３０５、３１０〜３１４、一致検出回路３０７〜３０９、マルチプレクサ３０６へのアドレス入力として、１本の信号線で示されているが、行アドレス信号のビット幅分（例えばｍ本）の信号線がそれぞれ入力される。後述する図３、図５、図８等においても同様である。
【００７５】
図３は、図１の、列アドレスをラッチしてＹデコーダ１１２に供給するレジスタ１３３の構成の一例を示す図である。図３において、外部アドレスＡｄｄを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３７０と、ラッチ回路３７０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３７１と、ラッチ回路３７１の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３７２と、ラッチ回路３７２の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３７３と、ラッチ回路３７３の出力信号を書き込み動作用のクロックＫＷの立ち上がりエッジでラッチするラッチ回路３７４を備えており、ラッチ回路３７０の出力信号とラッチ回路３７４の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３７０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３７４の出力信号を選択するマルチプレクサ３７５と、マルチプレクサ３７５の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルするラッチ回路３７６を備え、ラッチ回路３７６の出力信号は、外部アドレス信号（列アドレス）としてＹデコーダ（図１の１１２）に供給され、ラッチ回路３７０の出力信号とラッチ回路３７１の出力が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する一致検出回路３７７と、ラッチ回路３７０の出力信号とラッチ回路３７３の出力が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する一致検出回路３７８とを備え、一致検出回路３７７の出力信号と一致検出回路３７８の出力信号を内部クロック信号Ｋの立ち下がりエッジでサンプルしてＨＩＴ１、ＨＩＴ２として出力するラッチ回路３７９、３８０を備えて構成される。
【００７６】
このレジスタ１３３の構成は、図２に示したレジスタ１３０の構成において、リフレッシュアドレス信号をラッチするラッチ回路（図２の３０１、３１１）と、リフレッシュアドレスとマルチプレクサ３０６の出力が一致するか否かを検出する回路（図２の３０７、３１２）を省力して構成される。
【００７７】
図３に示したレジスタ（図１の１３３）の動作について説明する。リード動作時は、Ｒ／Ｗ信号がリードを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３７５では、ラッチ回路３７０の出力信号が選択され、ラッチ回路３７６から列アドレス信号ＡＤＥが供給される。なお、リード動作のとき、クロック信号ＫＷのクロックパルスは生成されず、ラッチ回路３７０の出力は、４段のラッチ回路３７１、３７２、３７３、３７４に転送されない。
【００７８】
ライト動作時は、Ｒ／Ｗ信号がライトを示し、Ｒ／Ｗ信号を選択制御信号として入力するマルチプレクサ３７５では、ラッチ回路３７４の出力信号が選択され、ラッチ回路３７６からアドレス信号（列アドレス）ＡＤＥが供給される。
【００７９】
一致検出回路３７７は、ラッチ回路３７１の出力（１ライトサイクル分前のライトアドレス）と、ラッチ回路３７０の出力（現サイクルで入力されたアドレス）とが一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００８０】
一致検出回路３７８は、ラッチ回路３７３の出力（２ライトサイクル分前のライトアドレス）と、ラット回路３７０の出力（現サイクルのアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００８１】
図４は、図１に示した半導体記憶装置の動作を説明するためのタイミング図である。図４において、ＡｄｄＥは、図１の入力バッファ１２２の出力、ＣＬＫ／Ｋは入力バッファ１２１への入力クロックと入力バッファ１２１からの出力クロック（内部クロック信号）、ＡＤＥは、レジスタ１３０の出力、ＡｄｄＦは、リフレッシュアドレス生成回路１２９の出力、ＡＤＦはレジスタ１３０から出力されるリフレッシュアドレス、ＨＩＴＥはレジスタ１３０から出力される一致検出信号（ヒット信号）、ＥＣは通常アクセス制御信号、ＦＣはリフレッシュ制御信号、Ｗ（Ｅ）は通常アクセス用ワード線、Ｂ（Ｅ）は、通常アクセス用のビット線、ＳＥ（Ｅ）は通常アクセス用のセンスアンプ１１３Ｅ（図１）のセンスイネーブル信号、Ｗ（Ｆ）はリフレッシュ専用ワード線、Ｂ（Ｆ）は、リフレッシュ用のビット線、ＳＥ（Ｆ）はリフレッシュ用のセンスアンプ１１３Ｆ（図１）のセンスイネーブル信号である。
【００８２】
外部行アドレスＡｄｄＥがＡ０、Ａ１、Ａ２、…でライトサイクルが行われるものとする。リフレッシュアドレスＡｄｄＦは、Ａｎ−１、Ａｎ、…とされる。
【００８３】
信号ＨＩＴＥがＬＯＷレベルのとき（リフレッシュアドレスＡｄｄＦが、２つのライトサイクル前に入力されたライトアドレスＡｄｄＥ、又は、現サイクルのリードアドレスＡｄｄＥと一致する場合）、リフレッシュ制御信号ＦＣは活性化されず、通常アクセス制御信号ＥＣが活性化され、ワード線Ｗ（Ｅ）が活性化され、センスアンプＳＥ（Ｅ）（不図示のライトアンプ）の活性化が行われる。リフレッシュ制御信号ＦＣは活性化されないため、リフレッシュ用ポートのコアポートにおいて、センスアンプＳＥ（Ｆ）の活性化によるリフレッシュが行われない。
【００８４】
外部行アドレスＡ１≠Ａｎ（リフレッシュアドレス）の場合、信号ＨＩＴＥはＨＩＧＨレベルとされ（記号「＊」で示す）、リード、ライト用のコアポートにおいて、通常アクセス制御信号ＥＣが活性化され、ワード線Ｗ（Ｅ）が活性化され、ビット線Ｂ（Ｅ）に接続するセンスアンＳＥ（Ｅ）による読み出し（書き込み時にはライトアンプによる書き込み）が行われる。また、リフレッシュ制御信号ＦＣは活性化され（記号「＊」で示す、この例では、ＨＩＧＨレベル）、ワード線Ｗ（Ｆ）が活性化され、リフレッシュ用ポートのコアポートにおいて、センスアンプＳＥ（Ｆ）の活性化によるリフレッシュが行われる。
【００８５】
なお、ここで、センスアンプＳＥ（Ｅ）の活性化がセンスアンプＳＥ（Ｆ）の活性化より先行すると、センスアンプＳＥ（Ｅ）の活性化が電源ノイズとなりセンスアンプＳＥ（Ｆ）の活性化前のビット線Ｂ（Ｆ）に悪影響を与え、逆にセンスアンプＳＥ（Ｆ）の活性化がセンスアンプＳＥ（Ｅ）の活性化より先行するとセンスアンプＳＥ（Ｆ）の活性化が電源ノイズとなってビット線Ｂ（Ｅ）の電位に伝わり悪影響を与える。そこで、本実施例では、リフレッシュコントロール回路１３１と、Ｒ／Ｗコントロール回路１３２とに入力される内部クロック信号Ｋにより、センスアンプＳＥ（Ｅ）とセンスアンプＳＥ（Ｆ）とが同時に活性化を開始するように制御している。
【００８６】
図５は、図１のレジスタ１３０の別の構成の一例を示す図である。図５を参照すると、このレジスタは、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３２０と、ラッチ回路３２０の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３２９と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするレジスタ回路（ラッチ）３２１と、ラッチ回路３２０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３２２と、ラッチ回路３２２の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３２３と、ラッチ回路３２３の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３２４と、ラッチ回路３２４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３２５と、を備えており、ラッチ回路３２０の出力信号とラッチ回路３２５の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３２０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３２５の出力信号を選択するマルチプレクサ３２６と、マルチプレクサ３２６の出力信号の反転して出力するインバータ３２７と、インバータ３２７の出力信号を反転しインバータ３２７の入力に供給するインバータ３２８と、インバータ３２７の出力信号を反転してアドレス信号ＡＤＥを出力するインバータ３３３を備え、インバータ３２７、３２８はフリップフロップを構成している。
【００８７】
インバータ３２３の出力信号ＡＤＥは、Ｘデコーダ１１１Ｅに供給される。レジスタ３２１の出力は、リフレッシュアドレス信号ＡＤＦとしてリフレッシュ用のＸデコーダ１１１Ｆに供給される。
【００８８】
さらに、このレジスタは、一致検出回路３３０、３３１、３３２を備えている。一致検出回路３３２は、ラッチ回路３２４の出力信号と、レジスタ３２１の出力信号が一致するか否か比較し、一致した場合、信号ＨＩＴＥを活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴＥを出力する。
【００８９】
一致検出回路３３０は、ラッチ回路３２９の出力信号とラッチ回路３２２の出力が一致するか否か比較し、一致した場合、信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴ１を出力する。
【００９０】
一致検出回路３３１は、ラッチ回路３２９の出力信号とラッチ回路３２４の出力（２つのライトサイクル前に対応するライトアドレス）が一致するか否か比較し、信号ＨＩＴ２を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴ２を出力する。
【００９１】
書き込み制御用のクロック信号ＫＷの立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３２２、３２３と、２つのラッチ回路３２４、３２５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル遅延させるライトアドレス保持回路として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３２５は、書き込み制御用のクロック信号ＫＷの立ち上がりで、ラッチ回路３２０でサンプルされてから２つのライトサイクル遅れたタイミングで、ライトアドレスをマルチプレクサ３２６に出力する。一致検出回路３３２には、レジスタ３２１からのリフレッシュアドレスと、アドレスＡｄｄＥがラッチ回路３２０に入力されたサイクルの次のライトサイクルにおける書き込みクロック信号の立ち下がりエッジ（ライトアドレスが入力されてから２つのライトサイクルが経過する前の時点）で、アドレスを出力するラッチ回路３２４の出力信号とを入力して、これらのアドレスが一致するか否かを比較する。
【００９２】
２つのライトサイクル前の書き込みアドレスと、リフレッシュアドレスとが一致した場合、図１のリフレッシュコントロール回路１３１に供給する信号ＨＩＴＥをＬＯＷレベルとして、リフレッシュ動作をとめる。すなわち、信号ＨＩＴＥを受けるリフレッシュコントロール回路１３１は、リフレッシュ制御信号ＦＣを非活性化状態とし、リフレッシュ動作を止める。
【００９３】
図２に示したレジスタ１３０の構成と相違して、この実施例のレジスタにおいては、信号ＨＩＴＥは、マルチプレクサ３２６の前の段に位置するラッチ回路３２４の出力信号と、リフレッシュアドレスの一致検出結果とされている。この実施例では、セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、リフレッシュアドレスと、ライトアドレスとが一致するか否か比較判定する、構成とされており、リフレッシュアドレスと、２つのライトサイクル前のライトアドレスとが一致している場合、リフレッシュを止め、一致している場合、ライト動作と、リフレッシュ動作とが同時に行われる。
【００９４】
図６は、図１のリフレッシュコントロール回路１３１の構成の一例を示す図である。図６を参照すると、このリフレッシュコントロール回路は、ライトイネーブル／ＷＥ（ＬＯＷレベルでアクティブ）を入力し、さらに、図５に示したレジスタからのＨＩＴＥ信号を、行アドレス信号の本数分（Ａ０〜Ａｍ）入力し、これらの入力信号の論理和（ＯＲ）演算結果を出力する論理ゲート４０１を備え、内部クロック信号Ｋで、タイマー１２８からのリフレッシュトリガ信号Ｔをサンプルするレジスタ４０２を備えている。
【００９５】
論理ゲート４０１の出力信号とレジスタ４０２の出力信号を入力とし、２つの入力信号の論理積（ＡＮＤ）演算結果を出力する論理ゲート４０３を備え、論理ゲート４０３の出力信号Ａを入力とし、論理ゲート４０３の出力信号Ａが、リフレッシュを指示する値であるとき、内部クロック信号Ｋの立ち上がりエッジに基づき、リフレッシュ制御信号ＦＣ（ワンショットパルス）を出力するコントロールパルス発生回路４０４を備えている。
【００９６】
論理ゲート４０１は、入力信号として、ライトイネーブル／ＷＥがＬＯＷレベルであり、且つ、行アドレス信号（Ａ０〜Ａｍ）の本数分の複数の信号ＨＩＴＥがすべてＬＯＷレベル（一致）のときにのみ、ＬＯＷレベルを出力し、それ以外の入力信号の論理レベルの組み合わせに対してＨＩＧＨレベルを出力する。論理ゲート４０３は、レジスタ４０２がリフレッシュトリガ信号Ｔを内部クロック信号Ｋでサンプルした信号がＨＩＧＨレベルである場合（リフレッシュ要求があがったときでも）に、論理ゲート４０１の出力信号がＬＯＷレベルである場合（すなわち、ライトイネーブル／ＷＥがＬＯＷレベルであり、且つ、ライトアドレスの行アドレス信号がリフレッシュアドレスと一致している場合）には、当該リフレッシュアドレスに関するリフレッシュ動作を抑止する制御を行なうように、コントロールパルス発生回路４０４に指示する。すなわち、
（ａ）リフレッシュトリガ信号Ｔが生成されないサイクルには、レジスタ４０２からＬＯＷレベルが出力され、論理ゲート４０３の出力信号Ａは、ＬＯＷレベルとされ、コントロールパルス発生回路４０４は、リフレッシュ制御信号ＦＣを非活性化状態（例えばＬＯＷレベル）とする。
【００９７】
（ｂ）リフレッシュトリガ信号Ｔが生成され、レジスタ４０２からＨＩＧＨレベルが出力されるが、論理ゲート４０１からＬＯＷレベルが出力されるとき（信号／ＷＥがＬＯＷレベル、ＨＩＴＥがすべてＬＯＷレベルのとき）は、論理ゲート４０３の出力信号ＡはＬＯＷレベルとされ、コントロールパルス発生回路４０４は、リフレッシュ制御信号ＦＣを非活性化状態（例えばＬＯＷレベル）とする。
【００９８】
（ｃ）リフレッシュトリガ信号Ｔが生成され、レジスタ４０２からＨＩＧＨレベルが出力され、論理ゲート４０１からＨＩＧＨレベルが出力されるとき（信号／ＷＥがＨＩＧＨレベル、又は、少なくとも１つのＨＩＴＥがＨＩＧＨレベルのとき）は、論理ゲート４０３の出力信号Ａは、ＨＩＧＨレベルとされ、コントロールパルス発生回路４０４は、リフレッシュ制御信号ＦＣを活性化状態（例えばＨＩＧＨレベル）とする。
【００９９】
なお、図６では、説明のため、リフレッシュアドレスと、２つのライトサイクル相当前に入力されたライトアドレスとの一致を検出する一致検出回路（図５の３３２）を２ビット入力の排他的論理和とし、行アドレス信号（Ａ０〜Ａｍ）に対して、ｍ個の一致検出回路を備え、ｍ本のＨＩＴＥ信号が出力される構成を想定している。一方、図５の一致検出回路３３２が、ラッチ回路３２４から並列出力されるｍビットのライトアドレスと、レジスタ３２１から並列出力されるｍビットのリフレッシュアドレスとが一致するか比較し、１ビットの信号ＨＩＴＥを出力する回路構成とされている場合、図６の論理ゲート４０１は、／ＷＥと信号ＨＩＴＥを入力とする２入力ＯＲ回路で置きかえられる。
【０１００】
図６に示す構成では、論理ゲート４０１に入力されるＨＩＴＥ信号として、図５を参照して説明した、レイトライト用のレジスタ（ラッチ回路３２４）から出力されるライトアドレスと、レジスタ３２１のリフレッシュアドレスを１サイクル前に判定しておく構成とし、信号ＨＩＴＥの信号経路の遅れ（外部アドレスとリフレッシュアドレスの比較時間）を、見えなくしている。すなわち、内部クロック信号Ｋの立ち上がりから、リフレッシュ制御信号ＦＣの立ち上がりまでの信号パスを高速化する（信号の遅延時間を短縮）。
【０１０１】
図７は、図６に示したリフレッシュコントロール回路の動作を説明するためのタイミング図である。図７には、セルアレイへのライト動作（Ｗｒｉｔｅ Ｃｙｃｌｅ）が開示される直前のサイクルで信号ＨＩＴＥがＨＩＧＨレベル（ライトアドレスの行アドレスとリフレッシュアドレスが不一致）、ＬＯＷレベル（ライトアドレスの行アドレスとリフレッシュアドレスが一致）とされた場合について実線と破線で示されている。
【０１０２】
リードサイクル（Ｒｅａｄ Ｃｙｃｌｅ）において、内部クロック信号Ｋの立ち上がりにおいて、論理ゲート４０３の出力信号ＡはＬＯＷレベルとされ、コントロールパルス発生回路４０５から出力されるリフレッシュ制御信号ＦＣはＬＯＷレベルのままである。
【０１０３】
ライトサイクルにおいて、内部クロック信号Ｋの立ち上がりで、信号／ＷＥはＬＯＷレベルであり、アドレスＡ０〜Ａｍに関するｍ本のすべての信号ＨＩＴＥがＬＯＷレベルであるとき（２サイクル前のライトアドレスがリフレッシュアドレスと一致）、論理ゲート４０１の出力はＬＯＷレベルであり、論理ゲート４０３の出力であるノードＡはＬＯＷレベルとなる。このとき、コントロールパルス発生回路４０４から出力されるリフレッシュ制御信号ＦＣはＬＯＷレベルとされ、リフレッシュは行われない（図７のＷｒｉｔｅ Ｃｙｃｌｅの「＊」参照）。なお、図７において、ＨＩＴＥ、ノードＡ、ＦＣの「＊」は、ライトアドレスの行アドレスがリフレッシュアドレスとヒットした場合（ＨＩＴＥ＝ＬＯＷレベル）を表し、対応する破線はそれぞれの信号波形を示している。
【０１０４】
行アドレスＡ０〜Ａｍに関して少なくともいずれか一つのアドレスについての信号ＨＩＴＥがＨＩＧＨレベルであるとき（不一致の場合）、ライトサイクルの内部クロック信号Ｋの立ち上がりにおいて、論理ゲート４０３の出力であるノードＡはＨＩＧＨレベルとなる。コントロールパルス発生回路４０４から出力されるリフレッシュ制御信号ＦＣはＨＩＧＨレベルとされ、リフレッシュ動作が行なわれる。
【０１０５】
なお、図５に示したレジスタの構成において、リフレッシュアドレスＡｄｄＦを入力とするレジスタ３２１と、一致検出回路３３２を除いた構成を、図１のレジスタ１３３として用いてもよい。
【０１０６】
図８は、図１のレジスタ１３０のさらに別の構成の一例を示す図である。図８を参照すると、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３４０と、ラッチ回路３４０の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３４８と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするレジスタ回路（ラッチ回路）３５６と、ラッチ回路３４０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３４１と、ラッチ回路３４１の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３４２と、ラッチ回路３４２の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３４３と、ラッチ回路３４３の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３４４と、を備えており、ラッチ回路３４０の出力信号とラッチ回路３４４の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３４０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３４４の出力信号を選択するマルチプレクサ３４５と、マルチプレクサ３４５の出力信号を反転出力するインバータ３４６と、インバータ３４６の出力信号を反転しインバータ３４６の入力に供給するインバータ３４７と、インバータ３４６の出力信号を反転しアドレス信号ＡＤＥとして出力するインバータ３５８とを備え、インバータ３４６、３４７はフリップフロップを構成している。
【０１０７】
インバータ３５８の出力信号ＡＤＥは、Ｘデコーダ１１１Ｅに供給される。レジスタ３５６の出力信号は、リフレッシュアドレス信号ＡＤＦとしてリフレッシュ用のＸデコーダ１１１Ｆに供給される。
【０１０８】
さらに、このレジスタは、一致検出回路３４９、３５０を備えている。一致検出回路３４９は、ラッチ回路３４８の出力信号と、レジスタ３４１の出力信号とが一致するか否か比較し、一致した場合、信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力する。一致検出回路３５０は、ラッチ回路３４８の出力信号と、レジスタ３４３の出力信号とが一致するか否か比較し、一致した場合、信号ＨＩＴ２を活性化して（ＬＯＷレベルとして）出力する。
【０１０９】
外部アドレスＡｄｄＥとリフレッシュアドレスＡｄｄＦとを入力するリード用の一致検出回路３５１を備え、外部アドレスＡｄｄＥとリフレッシュアドレスＡｄｄＦとが一致した場合、一致検出回路３５１は、ＬＯＷレベルを出力する。
【０１１０】
ラッチ回路３４３の出力信号とリフレッシュアドレスＡｄｄＦとを入力するライト用の一致検出回路３５２を備え、ラッチ回路３４３の出力信号とリフレッシュアドレスＡｄｄＦとが一致した場合、一致検出回路３５２はＬＯＷレベルを出力する。
【０１１１】
一致検出回路３５１の出力端子は、ＰＭＯＳトランジスタよりなるパストランジスタ３５３の一端に接続され、一致検出回路３５２の出力端子は、ＮＭＯＳトランジスタ３５４よりなるパストランジスタ３５４の一端に接続され、パストランジスタ３５３、３５４の接続点は、レジスタ３５７に接続されている。ＰＭＯＳトランジスタ３５３は、ゲート端子に／（Ｒ／Ｗ）信号を入力し、／（Ｒ／Ｗ）信号がＬＯＷレベルのとき（リードのとき）、オンし、リード用一致検出回路３５１の出力信号をレジスタ３５７へ伝達する。
【０１１２】
ＮＭＯＳトランジスタ３５４は、ゲート端子に／（Ｒ／Ｗ）信号を入力し、／（Ｒ／Ｗ）信号がＨＩＧＨレベルのとき（ライトのとき）、オンし、一致検出回路３５２の出力信号をレジスタ３５７へ伝達する。
【０１１３】
レジスタ３５７は、ＰＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５４の接続点の信号電圧を、内部クロック信号Ｋでサンプルして信号ＨＩＴＥとして出力する。
【０１１４】
内部クロック信号Ｋで駆動されるレジスタ３５７の前段で、外部アドレスＡｄｄＥの入力（Ｂ）と、リフレッシュアドレスＡｄｄＦを、一致検出回路３５１で判定し、リード用の判定結果と、ライト用判定結果をＲ／Ｗ信号で選択して、内部クロック信号Ｋでレジスタ３５７に取り込んでいる。内部クロック信号Ｋの立ち上がりの前に、リフレッシュアドレスＡｄｄＦと外部アドレスＡｄｄＥとの一致が判定できるため、高速である。
【０１１５】
図８の構成において、レジスタ３５６、リード用一致検出回路３５１、ライト用一致検出回路３５２、パストランジスタ３５３、３５４、レジスタ３５７を除去して、図１のレジスタ１３３を構成してもよい。
【０１１６】
図９は、上記した２ポートＤＲＡＭセルを有する、本発明の実施例の半導体記憶装置を適用した、ＺＢＴ仕様の高速ＳＲＡＭの動作を説明するためのタイミング図である。図９において、ＣＬＫは、図１のクロック信号ＣＬＫ、Ａｄｄは、図１の外部からアドレス端子に供給されるアドレスＡｄｄ、Ｒ／Ｗは図１のリード／ライト信号Ｒ／Ｗであり、「Ｒ」はリード、「Ｗ」はライトを表している。Ｉ／Ｏは図１の／Ｏ端子のデータ、Ｗｏｒｄはセルアレイのワード線、セルへのリードライトは、セルアレイへのリードであるか、ライトであるかを表している。
【０１１７】
時刻（タイミング）ｔ０、ｔ１からの２サイクルでは、アドレスＡ０、Ａ２がアドレス端子に入力され、それぞれ、セルアレイ側でのリードサイクル（Ｒ／Ｗ号＝ＬＯＷレベル）である。
【０１１８】
タイミングｔ２、ｔ４、ｔ５からの３サイクルは、アドレスＡ３、Ａ４、Ａ５がアドレス端子に入力され、それぞれ、セルアレイ側でのライトサイクル（Ｒ／Ｗ号＝ＨＩＧＨレベル）である。
【０１１９】
タイミングｔ６、ｔ７からの２サイクルは、アドレスＡ６、Ａ７がアドレス端子に入力され、それぞれ、セルアレイ側でのリードサイクル（Ｒ／Ｗ号＝ＬＯＷレベル）である。
【０１２０】
Ｉ／Ｏ端子には、タイミングｔ２、ｔ４で、セルアレイからの読み出しデータＱ０、Ｑ２（アドレスＡ０、Ａ２のメモリセルの読み出しデータ）が出力される（図９のＩ／Ｏの「Ｄａｔａ Ｏｕｔ」参照）。読み出しデータのＩ／Ｏ端子からの出力は、リードアドレスの入力から１サイクル遅れている。
【０１２１】
タイミングｔ５、ｔ６、ｔ７では、Ｉ／Ｏ端子から書き込みデータＱ３、Ｑ４、Ｑ５が入力され（図９のＩ／Ｏの「Ｄａｔａ Ｉｎ」参照）、タイミングｔ８では、Ｉ／Ｏ端子から、読み出しデータＱ６（タイミングｔ６のアドレスＡ６で読み出されたデータ）が出力される。
【０１２２】
図９の「Ｗｏｒｄ」は、図１の通常ワード線Ｗ（Ｅ）に対応し、「Ｗｏｒｄ」のＡ０、Ａ２は、アドレスＡ０、Ａ２に対応するワード線が選択されていることを示しており、Ｒｅａｄは、セルからの読み出しが行われることを表している。すなわち、セルアレイの動作としてワード線は、タイミングｔ０、ｔ１でアドレスＡ０、Ａ２がそれぞれ選択され、セルデータＱ０、Ｑ２がセルから読み出される。
【０１２３】
タイミングｔ２、ｔ４では、それぞれ、ライトサイクルｔ２よりも、２ライトサイクル（図９では図示されない）前のライトアドレスＡＷ−２、ＡＷ−１が選択され、データＤＷ−２、ＤＷ−１がそれぞれセルに書き込まれる（レイトライト）。
【０１２４】
タイミングｔ５において、２ライトサイクル前のアドレスＡ３が選択され（レイトライト）、Ｄ３がセルに書き込まれる。
【０１２５】
タイミングｔ６、ｔ７では、それぞれアドレスＡ６、Ａ７が選択され、セルデータＱ６、Ｑ７がセルから読み出される。図９に示したように、パイプライン・バースト動作が行われ、リード／ライト動作において、アドレス入力からデータ入力／出力まで、１／２クロックサイクル遅れ、リード／ライト動作の切替時に、データバスにデッドサイクルが存在せず、最大限のメモリ・バンド幅での使用を可能として、高速化を達成している。
【０１２６】
以下に、本発明の別の実施例についてさらに説明する。図１０は、図１のレジスタ１３０の別の構成を示す図であり、レイトライト１段の構成である。図１０を参照すると、このレジスタは、外部アドレスＡｄｄＥを内部クロック信号ＫのＬＯＷレベルからＨＩＧＨレベルヘの立ち上がりエッジでサンプルするラッチ回路３６０と、ラッチ回路３６０の出力信号を、ＨＩＧＨレベルに立ち上がっている内部クロック信号ＫのＬＯＷレベルへの立ち下がりエッジでラッチするラッチ回路３６６と、リフレッシュアドレスＡｄｄＦを内部クロック信号Ｋの立ち上がりエッジでサンプルするレジスタ（ラッチ回路）３６８と、ラッチ回路３６０の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジ（ラッチ回路３６０のサンプリング信号をなす内部クロック信号Ｋの立ち上がりと同一サイクルでのクロック信号ＫＷの立ち下がり）でラッチするラッチ回路３６１と、ラッチ回路３６１の出力信号を、書き込み動作用のクロック信号ＫＷヘの立ち上がりエッジ（ラッチ回路３６０でラッチされたサイクルの次のライトサイクルでのクロック信号ＫＷの立ち上がり）でラッチするラッチ回路３６２と、ラッチ回路３６０の出力信号とラッチ回路３６２の出力信号を入力とし、Ｒ／Ｗ信号がリードを示すときラッチ回路３６０の出力信号を選択し、Ｒ／Ｗ信号がライトを示すときラッチ回路３６２の出力信号を選択するマルチプレクサ３６３と、マルチプレクサ３６３の出力信号を反転出力するインバータ３６４と、インバータ３６４の出力信号を反転しインバータ３６４の入力に供給するインバータ３６５と、インバータ３６４の出信号力を反転し出力信号ＡＤＥとして出力するインバータ３７０を備え、インバータ３６４、３６５はフリップフロップを構成している。
【０１２７】
インバータ３７０の出力信号ＡＤＥは、Ｘデコーダ１１１Ｅに供給される。レジスタ３６８の出力信号は、リフレッシュアドレス信号ＡＤＦとしてリフレッシュ用のＸデコーダ１１１Ｆに供給される。
【０１２８】
図１０を参照すると、このレジスタは、さらに、一致検出回路３６７、３６９を備えている。一致検出回路３６９は、ラッチ回路３６１の出力信号と、レジスタ３６８の出力信号とが一致するか否か比較し、一致した場合、信号ＨＩＴＥを活性化して（ＬＯＷレベルとして）出力する。この構成においても、ライトアドレスを１ライトサイクル分遅延させる前の時点で、一致検出回路３６９は、リフレッシュアドレスと、ライトアドレスとが一致するか否かを検出する構成とされている。
【０１２９】
一致検出回路３６７は、ラッチ回路３６６の出力信号とラッチ回路３６１の出力信号とを比較し、一致した場合、信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの信号ＨＩＴ１を出力する。
【０１３０】
書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３６１と、書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３６２とが、１ライトサイクル分、ライトアドレスを遅延させるライトアドレス保持回路として機能する。
【０１３１】
図１のレジスタ１３３も、図１０の構成に従い、１レイトライト構成としてもよい。すなわち、図１のレジスタ１３３は、図１０において、リフレッシュアドレスをラッチするレジスタ３６８と一致検出回路３６９を除いて構成される。なお、クロック信号ＣＬＫ、及び内部クロック信号Ｋ等のかわりに、ラッチタイミング信号として、チップイネーブル信号／ＣＥを用いてもよい。あるいは、リード動作において、チップイネーブル信号を内部クロック信号Ｋのかわりに用い、ライト動作において、ライトイネーブル信号／ＷＥを書き込み動作用のクロック信号ＫＷの代わりに用いてもよい。かかる構成により、クロック同期型でない、疑似ＳＲＡＭに対しても、本発明を適用することができる。なお、上述した実施例の変形として、図１のヒット（ＨＩＴ）判定回路１３４の出力により、Ｒ／Ｗコントロール回路１３２を制御し、ヒット（ＨＩＴ）判定回路１３４で一致を検出した場合には、セルアレイ１００からの読み出しを禁止する構成としてもよい。
【０１３２】
また、上記実施例では、レジスタ１３０等において所定サイクル分遅らせたライトアドレスの行アドレス信号と、リフレッシュアドレスとを比較して一致検出信号ＨＩＴＥを生成し、リフレッシュ動作の制御を行なっているが、例えば外部から入力されたリードアドレスの行アドレス信号と、リフレッシュアドレスとを比較し、不一致の場合には、リードアドレスで選択されるセルアレイからのデータの読み出しと同時に、リフレッシュアドレスで選択されるセルアレイのリフレッシュ動作を行い、一致の場合は、リフレッシュ動作を抑止し、前記リードアドレスで選択されるセルアレイからのデータの読み出しを行う構成としてもよい。
【０１３３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１３４】
【発明の効果】
以上説明したように、本発明によれば、リフレッシュ用のワード線、ビット線、センスアンプを備えたデュアルポートＤＲＡＭセルを有し、リフレッシュアドレスと外部アドレスとが異なる場合、リード／ライト動作とリフレッシュ動作を同時並行的に行うようにしたことにより、リフレッシュ動作のための非選択時間を設けることを不用とし、クロック同期型高速ＳＲＡＭを、低コスト、チップ面積の縮減、低消費電力で実現することができる。
【０１３５】
また、本発明によれば、セルアレイにおいてライト動作が開始されるよりも前に、リフレッシュアドレスと、ライトアドレスとが一致するか否か比較判定する構成とし、リフレッシュアドレスのラッチのタイミングからリフレッシュ制御信号の出力までの信号パスの遅延を、みかけ上短縮し、高速化に対応可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図２】本発明の一実施例のレジスタ（ＲＥＧＸ）の構成の一例を示す図である。
【図３】本発明の一実施例のレジスタ（ＲＥＧＹ）の構成の一例を示す図である。
【図４】本発明の一実施例の動作を説明するためのタイミング波形図である。
【図５】本発明の一実施例のレジスタ（ＲＥＧＸ）の別の構成例を示す図である。
【図６】本発明の一実施例のリフレッシュコントロール回路の構成の一例を示す図である。
【図７】本発明の一実施例のリフレッシュコントロール回路の動作を説明するためのタイミング図である。
【図８】本発明の一実施例のレジスタ（ＲＥＧＸ）のさらに別の構成例を示す図である。
【図９】本発明が適用されるＺＢＴの動作を説明するための図である。
【図１０】本発明の一実施例のレジスタ（ＲＥＧＸ）のさらに別の構成例を示す図である。
【図１１】従来のＤＲＡＭセルの構成の一例を示す図である。
【符号の説明】
１００ セルアレイ
１１１Ｅ Ｘデコーダ（通常アクセス用Ｘデコーダ）
１１１Ｆ Ｘデコーダ（リフレッシュ用Ｘデコーダ）
１１２ Ｙデコーダ
１１３Ｅ センスアンプ／プリチャージ回路（通常アクセス用）
１１３Ｆ センスアンプ／プリチャージ回路（リフレッシュ用）
１２１ 入力バッファ（クロック入力バッファ）
１２２ 入力バッファ（アドレスバッファ）
１２３ 入力バッファ（アドレスバッファ）
１２４ データ入力バッファ
１２５ 出力バッファ（トライステートバッファ）
１２６ バッファ（トライステートバッファ）
１２７ コマンド判定回路
１２８ タイマー
１２９ リフレッシュアドレス生成回路
１３０ レジスタ（ＲＥＧＸ）
１３１ リフレッシュコントロール回路
１３２ Ｒ／Ｗコントロール回路
１３３ レジスタ（ＲＥＧＩＹ）
１３４ ヒット（ＨＩＴ）判定回路
１３５ レジスタ
１３６、１３７、１３９、レジスタ
１３８ マルチプレクサ
１４０ マルチプレクサ
２０１ ビット線（通常アクセス用）
２０２ ビット線（リフレッシュ用）
２０３ ワード線（通常アクセス用）
２０４ ワード線（リフレッシュ用）
２０５、２０６ メモリセルトランジスタ
２０７ キャパシタ
３００〜３０５、３１０〜３１４、３７０〜３７４、３７６〜３８０ ラッチ回路
３０６、３７５ マルチプレクサ
３０７〜３０９、３７７、３７８ 一致検出回路
３２０、３２２〜３２５ ラッチ回路
３２１ レジスタ
３２６ マルチプレクサ
３２７、３２８、３３３ インバータ
３３０〜３３２ 一致検出回路
３４０〜３４４、３４８ ラッチ回路
３４５ マルチプレクサ
３４６、３４７、３５８ インバータ
３４９〜３５２ 一致検出回路
３５３ ＰＭＯＳパストランジスタ
３５４ ＮＭＯＳパストランジスタ
３５６、３５７ レジスタ
３６０、３６２、３６６ ラッチ回路
３６３ マルチプレクサ
３６４、３６５、３７０ インバータ
３６７、３６９ 一致検出回路
３６８ レジスタ
４０１ 論理ゲート
４０２ レジスタ
４０３ 論理ゲート
４０４ コントロールパルス発生回路
Claims (26)
- 複数のメモリセルを有するセルアレイを備え、
前記メモリセルは、
通常アクセス用のビット線とリフレッシュ用のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を備え、前記第１及び第２のスイッチトランジスタの制御端子には、通常アクセス用のワード線とリフレッシュ用のワード線とがそれぞれ接続されており、
半導体記憶装置の外部より前記半導体記憶装置に入力されたライトアドレスに対して、少なくとも１つのライトサイクル分遅れて前記ライトアドレスで選択されるメモリセルへの書き込みが行われるレイトライト構成とされ、
リフレッシュアドレスと、少なくとも１ライトサイクル前に外部より入力されたライトアドレスの行アドレスとが一致するか否か比較判定する判定手段と、
前記判定の結果、不一致の場合には、前記ライトアドレスで選択される前記通常アクセス用のワード線を活性化し前記通常アクセス用のワード線に接続されるメモリセルの前記第１のスイッチトランジスタをオンさせて前記通常アクセス用のビット線から前記容量にデータを書き込むライト動作と、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線を活性化し前記リフレッシュ用のワード線に接続されるメモリセルの前記第２のスイッチトランジスタをオンさせ、前記リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプにてセルデータを読み出し前記リフレッシュ用のビット線を介して書き戻すリフレッシュ動作と、が同一サイクルで並行して行われるように制御し、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 前記判定手段が、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する、構成とされてなる、ことを特徴とする請求項１記載の半導体記憶装置。
- 前記外部より入力されたライトアドレスを保持し、前記レイトライトで規定される所定数のライトサイクル分、遅延させて出力するライトアドレス保持回路と、
リード／ライト動作を指示する制御信号を入力し、前記制御信号がリードを示すときに、前記外部より入力されたアドレス、前記制御信号がライトを示すときに、前記ライトアドレス保持回路から出力されるアドレスを選択して出力する選択回路と、
を備え、
前記選択回路から出力されるアドレスは、アドレスデコーダに供給され、
前記ライトアドレス保持回路に保持されており、前記所定数のライトサイクル分遅らせて出力されるよりも前の時点でのライトアドレスの行アドレスと、前記リフレッシュアドレスとが一致するか否か比較判定する一致検出回路を備え、
前記セルアレイに対する前記ライトアドレスで選択されるメモリセルへのライト動作が行われるサイクルが開始されるよりも前の時点で、前記ライトアドレスの行アドレスと前記リフレッシュアドレスとが一致するか否かの判定が行われる、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記外部より入力されたライトアドレスを保持し、前記レイトライトで規定される所定数のライトサイクル分、遅延させて出力するライトアドレス保持回路と、
リード／ライト動作を指示する制御信号を入力し、前記制御信号がリードを示すときに、前記外部より入力されたアドレス、前記制御信号がライトを示すときに、前記ライトアドレス保持回路から出力されるアドレスを選択して出力する選択回路と、
を備え、
前記選択回路から出力される行アドレスは、通常アクセス用のワード線を選択するＸデコーダに供給され、
さらに、
前記選択回路から出力される行アドレスと、前記リフレッシュアドレスとが一致するか否か比較判定する一致検出回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記外部より入力されたライトアドレスを保持し、前記レイトライトで規定される所定数のライトサイクル分、遅延させて出力するライトアドレス保持回路と、
リード／ライト動作を指示する制御信号を入力し、前記制御信号がリードを示すときに、前記外部より入力されたアドレス、前記制御信号がライトを示すときに、前記ライトアドレス保持回路から出力されるアドレスを選択して出力する第１の選択回路と、
を備え、
前記選択回路から出力される行アドレスは、通常アクセス用のワード線を選択するＸデコーダに供給され、
さらに、
外部より入力された行アドレスと、前記リフレッシュアドレスとが一致するか否か比較判定する第１の一致検出回路と、
前記ライトアドレス保持回路に保持されており、前記所定数のライトサイクル分遅らせて出力されるよりも前の時点でのライトアドレスの行アドレスと、前記リフレッシュアドレスとが一致するか否か比較判定する第２の一致検出回路と、リード／ライトを指示する前記制御信号の値に基づき、リードのときは、前記第１の一致検出回路の出力信号、ライトのときは、前記第２の一致検出回路の出力信号を選択する第２の選択回路と、
を備え、
前記第２の選択回路の出力信号が、前記判定手段の判定結果として用いられる、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記判定手段での判定結果を入力し、前記ライトアドレスの行アドレスと前記リフレッシュアドレスのうち不一致のビットが１つでもある場合、リフレッシュ動作を制するリフレッシュ制御信号を活性化して、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線のリフレッシュ動作が、前記ライトアドレスで選択されるメモリセルへのライト動作と同一サイクルに並行して行われるように制御し、
前記ライトアドレスの行アドレスと前記リフレッシュアドレスのすべてのビットが一致する場合には、前記リフレッシュ制御信号を非活性としてリフレッシュ動作を行わず、前記ライトアドレスで選択されるメモリセルへのライト動作のみが行われる、ように制御するコントロール回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記ライトアドレス保持回路から出力される前の段階で、前記ライトアドレス保持回路に保持されているライトアドレスと、外部から入力されたアドレスとが一致するか否か比較判定する第３の一致検出回路を少なくとも１つ備え、
前記ライトアドレスと、外部から入力されたリードアドレスとが一致する場合、前記ライトアドレスに対応する書き込みデータであって、レイトライトで規定される期間、データ保持回路に保持されている書き込みデータを、読み出しデータとして、データ出力端子に出力するように制御する手段を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - リフレッシュ周期を規定するトリガ信号を生成するタイマーと、前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、を同一チップ上に備え、クロック同期型のスタティックランダムアクセスメモリのインタフェースに互換である、ことを特徴とする請求項１記載の半導体記憶装置。
- 前記通常アクセス用のワード線は、外部より入力されたアドレスの行アドレスをデコードする第１のＸデコーダに接続され、
前記リフレッシュ用のワード線は、リフレッシュアドレスをデコードする第２のＸデコーダに接続され、
前記第１及び第２のＸデコーダは、前記セルアレイを間にして対向配置され、
前記通常アクセス用のビット線は、第１のセンスアンプに接続され、
前記リフレッシュ用のビット線は、リフレッシュ用の第２のセンスアンプに接続され、
前記第１及び第２のセンスアンプは、前記セルアレイを間にして対向配置されている、ことを特徴とする請求項１記載の半導体記憶装置。 - 複数のメモリセルを有するセルアレイを有し、
前記メモリセルは、
相隣る第１及び第２のビット線間に直列形態に接続される第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を有し、
前記第１のスイッチトランジスタの制御端子は、第１のワード線に接続されてオン・オフ制御され、
前記第２のスイッチトランジスタの制御端子は、前記第１のワード線に相隣る第２のワード線に接続されてオン・オフ制御され、
前記第１のワード線は、外部より入力されたアドレスの行アドレスをデコードする第１のＸデコーダに接続され、
前記第２のワード線は、リフレッシュアドレスをデコードする第２のＸデコーダに接続され、
前記第１及び第２のＸデコーダは、前記セルアレイを間にして対向配置され、
前記第１のビット線は、通常アクセス用の第１のセンスアンプに接続され、
前記第２のビット線は、リフレッシュ用の第２のセンスアンプに接続され、
前記第１及び第２のセンスアンプは、前記セルアレイを間にして対向配置され、
さらに、
リフレッシュ周期を規定するトリガ信号を生成するタイマーと、
前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、
前記リフレッシュアドレス生成回路からのリフレッシュアドレスと、外部より入力され、予め定められた所定数のライトサイクル相当遅延させたライトアドレスの行アドレスとが一致するか否か比較判定する一致検出手段と、
前記一致検出手段での判定の結果、不一致の場合、前記ライトアドレスの行アドレスを前記第１のＸデコーダでデコードした結果選択された前記第１のワード線を活性化し、前記第１のワード線に接続されたメモリセルの第１のスイッチトランジスタをオンさせ、前記ライトアドレスで選択されたメモリセルへのデータの書き込みを行うライト動作と、前記リフレッシュアドレスを前記第２のＸデコーダでデコードした結果選択された前記第２のワード線を活性化し、前記第２のワード線に接続されるメモリセルに対する前記第２のセンスアンプによるリフレッシュ動作と、を同一サイクルに並行して行い、
前記一致検出手段での判定の結果、一致の場合、前記リフレッシュ動作を抑止し、前記第１のＸデコーダのデコードにより選択された前記第１のワード線を活性化し、前記ライトアドレスで選択されたメモリセルへのライト動作を行うように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 外部から入力されるアドレス信号の行アドレスを入力する入力バッファの出力信号を内部クロック信号でサンプルする第１のラッチ回路と、
前記リフレッシュアドレス生成回路から出力されるリフレッシュアドレスを内部クロック信号でサンプルする第２のラッチ回路と、
ライトサイクル時に活性化される書き込み制御用のクロック信号に基づき入力端子の信号をラッチして出力端子から出力するラッチ回路を複数段縦続形態に接続して構成され、初段の前記ラッチ回路が入力端子から前記第１のラッチ回路の出力信号を入力し、最終段のラッチ回路が出力端子から前記第１のラッチ回路の出力信号を前記所定数のライトサイクル分遅延させて出力する構成とされたライトアドレス保持回路と、
前記第１のラッチ回路からの出力信号と、前記ライトアドレス保持回路の出力信号とを入力し、リード／ライト動作を指示する制御信号に基づき、リードのときは、前記第１のラッチ回路からの出力信号、ライトのときは、前記ライトアドレス保持回路の出力信号を選択して出力する選択回路と、
前記選択回路の出力信号と前記第２のラッチ回路の出力信号とが一致するか否か比較判定する一致検出回路と、
を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。 - 外部から入力されるアドレス信号の行アドレスを入力する入力バッファの出力信号を内部クロック信号でサンプルする第１のラッチ回路と、
前記リフレッシュアドレス生成回路から出力されるリフレッシュアドレスを内部クロック信号でサンプルする第２のラッチ回路と、
ライトサイクル時に活性化される書き込み制御用のクロック信号に基づき入力端子の信号をラッチして出力端子から出力するラッチ回路を複数段縦続形態に接続して構成され、初段の前記ラッチ回路が入力端子から前記第１のラッチ回路の出力信号を入力し、最終段のラッチ回路が出力端子から前記第１のラッチ回路の出力信号を前記所定数のライトサイクル分遅延させて出力する構成とされたライトアドレス保持回路と、
前記第１のラッチ回路からの出力信号と、前記ライトアドレス保持回路の出力信号とを入力し、リード／ライト動作を指示する制御信号に基づき、リードのときは、前記第１のラッチ回路からの出力信号、ライトのときは、前記ライトアドレス保持回路の出力信号を選択して出力する選択回路と、
前記ライトアドレス保持回路の前記最終段のラッチ回路よりも前段のラッチ回路の出力信号と、前記第２のラッチ回路の出力信号とが一致するか否か比較判定する一致検出回路と、
を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。 - 外部から入力されるアドレス信号の行アドレスを入力する入力バッファの出力信号を内部クロック信号でサンプルする第１のラッチ回路と、
ライトサイクル時に活性化される書き込み制御用のクロック信号に基づき入力端子の信号をラッチして出力端子から出力するラッチ回路を複数段縦続形態に接続して構成され、初段の前記ラッチ回路が入力端子から前記第１のラッチ回路の出力信号を入力し、最終段のラッチ回路が出力端子から前記第１のラッチ回路の出力信号を前記所定数のライトサイクル分遅延させて出力する構成とされたライトアドレス保持回路と、
前記第１のラッチ回路からの出力信号と、前記ライトアドレス保持回路の出力信号とを入力し、リード／ライト動作を指示する制御信号に基づき、リードのときは、前記第１のラッチ回路からの出力信号、ライトのときは、前記ライトアドレス保持回路の出力信号を選択して出力する第１の選択回路と、
外部より入力される行アドレスと、前記リフレッシュアドレス生成回路から出力されるリフレッシュアドレスとが一致するか否か比較判定する第１の一致検出回路と、
前記ライトアドレス保持回路の前記最終段のラッチ回路よりも前段のラッチ回路の出力信号と、前記リフレッシュアドレスとが一致するか否か比較判定する第２の一致検出回路と、
リード／ライト動作を指示する前記制御信号の値に基づき、リードのときは、前記第１の一致検出回路の出力信号、ライトのときは前記第２の一致検出回路の出力信号を選択して出力する第２の選択回路と、
を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。 - 前記ライトアドレス保持回路が、前記書き込み制御用のクロック信号の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする１対のラッチ回路を縦続形態に接続してなる組を、前記所定数のライトサイクル分に対応した組分、縦続形態に接続して構成されている、ことを特徴とする請求項１１乃至１３のいずれか一に記載の半導体記憶装置。
- 前記ライトアドレス保持回路の最終段よりも前段のラッチ回路から出力されるライトアドレスと、外部から入力されたアドレスとが一致するか否か比較判定する一致検出回路を少なくとも１つ備え、
前記ライトアドレスと、外部から入力されたリードアドレスとが一致する場合、前記ライトアドレスに対応する書き込みデータであって、レイトライトで規定される期間、データ保持回路に保持されている書き込みデータを、読み出しデータとして、データ出力端子に出力するように制御する手段を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。 - 前記内部クロック信号としてチップイネーブル信号、前記書き込み制御用のクロック信号としてライトイネーブル信号をそれぞれ用いてなる、ことを特徴とする請求項１１記載の半導体記憶装置。
- 前記ライトアドレス保持回路が、前記外部より入力されたアドレスを１ライトサイクル遅延させる、ことを特徴とする請求項１６記載の半導体記憶装置。
- クロック同期型のスタティックランダムアクセスメモリにインタフェース互換である、ことを特徴とする請求項１０記載の半導体記憶装置。
- ゼロ・バス・ターンアラウンド仕様のスタティックランダムアクセスメモリに互換の半導体記憶装置であって、
セルアレイが、２ポートＤＲＡＭセルを有し、
リフレッシュアドレス生成回路から出力されたリフレッシュアドレスと、レイトライト仕様で規定されるライトアクセスサイクル相当、遅延されたライトアドレスとを比較し、一致した場合、リフレッシュ動作を停止させる制御を行う手段を備えている、ことを特徴とする半導体記憶装置。 - 前記通常アクセス用のビット線に接続された通常アクセス用のセンスアンプを備え、
前記通常アクセスと前記リフレッシュとを同一サイクルで行うときは、前記リフレッシュ用のセンスアンプと前記通常アクセス用のセンスアンプの活性化を同時に開始するように制御する手段を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記第１のセンスアンプと前記第２のセンスアンプとを同一サイクルで活性化させるときは、前記第１のセンスアンプと前記第２のセンスアンプの活性化を同時に開始するように制御する手段を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。
- リード／ライトアドレス入力ポートと、リフレッシュアドレス入力ポートとを備え、前記リード／ライトアドレス入力ポートから入力されたアドレスで指定されるメモリセルに対するリード／ライトアクセスと、前記リード／ライトアクセスに同期してリフレッシュアドレス入力ポートから入力されたアドレスで指定されるメモリセルに対してリフレッシュとが、同時に行われる構成とされているメモリセルアレイと、
半導体記憶装置外部よりアドレス端子及びデータ端子に入力されたアドレスとデータとをそれぞれ保持するアドレス保持回路及びデータ保持回路と、
前記アドレス保持回路に保持された行アドレスと、リフレッシュアドレス入力ポートから入力されたリフレッシュアドレスとが一致するか否か比較判定する第１の判定手段と、
前記アドレス保持回路に保持されたアドレスと、外部から入力されたリードアドレスとが一致するか否か比較判定する第２の判定手段とを備え、
前記第１の判定手段が不一致を判定した場合には、前記アドレス保持回路に保持されたアドレスを前記リード／ライトアドレス入力ポートから前記メモリセルアレイに入力して指定されるメモリセルに対して、前記データ保持回路に保持されたデータを書き込むライト動作と、前記ライト動作と同時に前記ライト動作に同期して、前記リフレッシュアドレスに対するリフレッシュ動作と、が行われるように制御し、前記第１の判定手段が一致を判定した場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する手段と、
前記第２の判定手段が不一致を判定した場合には、前記アドレス保持回路に保持されたアドレスを前記リード／ライトアドレス入力ポートから入力し、前記アドレスで指定されるメモリセルからデータを読み出して前記データ端子から外部へ出力し、前記第２の判定手段が一致を判定した場合には、前記メモリセルアレイに替えて、前記データ保持回路からデータを読み出し、前記データ端子から外部へ出力するように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 複数のメモリセルを有するセルアレイを備え、
前記メモリセルは、
通常アクセス用のビット線とリフレッシュ用のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を備え、前記第１及び第２のスイッチトランジスタの制御端子には、通常アクセス用のワード線とリフレッシュ用のワード線とがそれぞれ接続され、
半導体記憶装置外部より前記半導体記憶装置に入力されたライトアドレスに対して、少なくとも１つのライトサイクル分遅れて前記ライトアドレスで選択されるメモリセルへの書き込みが行われるレイトライト構成とされる半導体記憶装置の制御方法であって、
生成されたリフレッシュアドレスと、少なくとも１ライトサイクル前に外部より入力されたライトアドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記ライトアドレスで選択される前記通常アクセス用のワード線を活性化し前記通常アクセス用のワード線に接続されるメモリセルの前記第１のスイッチトランジスタをオンさせて前記通常アクセス用のビット線から前記容量にデータを書き込むライト処理と、前記リフレッシュアドレスで選択される前記リフレッシュ用のワード線を活性化し前記リフレッシュ用のワード線に接続されるメモリセルの前記第２のスイッチトランジスタをオンさせて前記リフレッシュ用のビット線に接続されたリフレッシュ用のセンスアンプにてセルデータを読み出し前記リフレッシュ用のビット線を介して書き戻すリフレッシュ処理と、が同一サイクルで並行して行われるように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ処理を抑止し、前記ライト処理を行うように制御するステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと前記ライトアドレスとが一致するか否かを比較判定するステップが実行される、ことを特徴とする請求項２３記載の半導体記憶装置の制御方法。
- リフレッシュが必要とされるメモリセルを複数含むセルアレイと、
半導体記憶装置外部からアドレス端子及びデータ端子に入力されたアドレス及びデータをそれぞれ保持するアドレス保持回路及びデータ保持回路と、を備えた半導体記憶装置の制御方法であって、
外部から入力されたアドレス及びデータを前記アドレス保持回路及び前記データ保持回路でそれぞれ記憶するステップと、
前記アドレス保持回路に保持されたライトアドレスの行アドレスとリフレッシュアドレスとを比較し、不一致の場合には、前記データ保持回路に保持されているデータを前記セルアレイに書き込むライト動作と、前記セルアレイのリフレッシュ動作とを同時に行い、一致の場合には、リフレッシュ動作を抑止して、前記ライト動作を行うステップと、
前記アドレス保持回路に保持されたライトアドレスと外部から入力されたリードアドレスとを比較し、不一致の場合には、前記セルアレイからデータを読み出して前記データ端子から出力し、一致の場合には、前記データ保持回路に保持されているデータを読み出して前記データ端子から出力するステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 外部から入力されたリードアドレスと、リフレッシュアドレスとを比較し、不一致の場合には、前記リードアドレスで選択されるセルアレイからのデータの読み出しと同時に、前記リフレッシュアドレスで選択されるセルアレイのリフレッシュ動作を行い、一致の場合は、リフレッシュ動作を抑止し、前記リードアドレスで選択されるセルアレイからのデータの読み出しを行う、ことを特徴とする請求項２５記載の半導体記憶装置の制御方法。
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