JP2009087534A - 半導体記憶装置 - Google Patents

Abstract

【課題】リフレッシュ用のワード線の選択期間とリード／ライト用のワード線の選択期間の衝突を回避する半導体記憶装置の提供。
【解決手段】記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイ１００と、リフレッシュ動作を行うクロックサイクルにつづくクロックサイクルでリード／ライト要求が入力されたときに、セルアレイでのリード／ライト動作を少なくとも１クロックサイクル遅らせ、リフレッシュ終了後に、前記セルアレイでのリード／ライト動作を開始するように制御する手段１２６と、を備えている。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、データ保持のためにリフレッシュを必要とするメモリセルを有する半導体記憶装置に関する。

近時、メモリセルとしてＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルを用い、セルフリフレッシュ機能を内蔵し、ピン配置及びインタフェースがＳＲＡＭ（スタティックランダムアクセスメモリ）とほぼ互換の半導体記憶装置が開発・製造されている（例えば非特許文献１参照）。この種のクロック同期型の高速ＳＲＡＭは、例えばネットワーク機器等に用いられている。

松田 善介 「システムメモリの開発方針」、NEC DEVICE TECHNOLOGY INTERNATIONAL 2002 No.65、平成１５年６月２８日検索 インターネット＜URL> "http://www.necel.com/japanese/banner/tech/77/DTJ77NSZ.pdf"

ところで、クロック同期型の高速ＳＲＡＭにおいて、セルアレイにＤＲＡＭセルを用いた場合、リフレッシュと、リード／ライト・アクセスとが衝突する可能性がある。以下、図９のタイミング図を参照して説明する。図９において、ＣＬＫは、外部からメモリに供給される同期用のクロック信号、／ＡＤＶは、図示されないＣＰＵ（又はコントローラ）側からメモリに供給される信号であり、ＣＰＵ側から出力されたアドレスが有効であることを示すアドレスバリッド信号（Ｌｏｗレベルでアクティブ）、／ＣＳは、メモリに供給されるチップ選択信号、Ｗｏｒｄはメモリのセルアレイの選択ワード線を示している。以下の説明において、／ＡＤＶ、／ＣＳ等、信号名の前の記号”／”はＬｏｗレベルでアクティブであることを示す（図では、信号名の上の記号”￣”で示す）。

図９に示す例では、時点ｔ２でのクロック信号ＣＬＫの立ち上がりエッジに基づき、リフレッシュ対象のワード線が選択される。メモリ装置は、時刻ｔ２で始まるクロックサイクルまでは、例えばスタンバイ状態とされ（／ＣＳはＨｉｇｈレベル）、時刻ｔ３からＡｃｔｉｖｅ（アクティブ）サイクル（すなわち、リード／ライト）が開始される。時刻ｔ３のクロック信号の立ち上がりエッジに基づき生成されるワンショットパルス（後述されるロウイネーブル信号）に基づき、リード／ライト用として選択されたワード線が高電位とされる。図９において、信号／ＡＤＶ、／ＣＳのクロック信号ＣＬＫの時刻ｔ３での立ち上がりに付されているｔＳ、ｔＨは、信号／ＡＤＶ、／ＣＳをクロック信号ＣＬＫの立ち上がりエッジでサンプルするレジスタ（不図示）のセットアップタイムとホールドタイムである。なお、選択されたワード線は、いずれも図示されないリフレッシュアドレス生成回路からＸデコーダに供給されてデコードされ、ワード線駆回路で高電位に駆動される。図９に示すように、リフレッシュ用のワード線の選択期間は、１クロックサイクル期間以上とされており、このため、アクティブサイクルの開始直前のクロックサイクルでリフレッシュ動作が開始された場合、リフレッシュ対象のワード線の選択期間の後縁部と、次のクロックサイクルでのリード／ライト対象のワード線の選択期間とが互いに重なってしまう。

上記したリフレッシュ対象のワード線の選択期間とリード／ライト対象のワード線の選択期間との重なりを回避するために、例えば、ＤＲＡＭセルでのリフレッシュの実行の有無に基づき、ＣＰＵ（又はコントローラ）側からメモリへのリード／ライト要求の発行の待機・実行を制御する構成とした場合、ＳＲＡＭインタフェース互換ではなくなってしまう。

したがって、本発明の目的は、リフレッシュ対象のワード線の選択期間とリード／ライト対象のワード線の選択期間の衝突を回避する半導体記憶装置を提供することにある。

本発明の他の目的は、リフレッシュとリード／ライトの衝突を回避しながら、高速動作を実現する半導体記憶装置を提供することにある。

本発明のさらに他の目的は、上記目的を達成しながら、構成を簡易化可能とする、ＳＲＡＭインタフェースに互換の半導体記憶装置を提供することにある。

前記目的を達成する本発明の一つのアスペクトに係る半導体記憶装置は、記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイと、リフレッシュ要求が行われた第１のクロックサイクルにつづく第２のクロックサイクルでリード又はライト要求が行われたときに、前記セルアレイでのリード又はライト動作を少なくとも１クロックサイクル分遅らせ、リフレッシュ動作の終了後に、前記セルアレイでのリード又はライト動作を開始するように制御する手段と、を備えている。

本発明の他のアスペクトに係る半導体記憶装置は、記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイと、リフレッシュ要求が行われた第１のクロックサイクルにおいて、リード／ライト動作に関連する制御信号が所定の値に遷移した場合、前記第１のクロックサイクルに続く第２のクロックサイクルでリード／ライト要求が行われるものと判断してリフレッシュを中止するように制御する手段と、を備えている。第２のクロックサイクルでリード又はライト要求が入力されたときに、前記セルアレイでのリード又はライト動作を開始する。

本発明の更に別のアスペクトに係る半導体記憶装置は、記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイと、リフレッシュ要求が行われた第１のクロックサイクルにつづく第２のクロックサイクルでリード又はライト動作要求が行われたときに、リフレッシュ動作時間を短縮してリフレッシュ動作を終了させ、前記セルアレイでのリード又はライト動作を開始するように制御する手段と、を備えている。本発明においては、リフレッシュを停止したのち、リフレッシュ周期を短縮して行う。

本発明によれば、リフレッシュ用のワード線選択期間とリード／ライト用のワード線の選択期間の衝突を回避することができ、ＤＲＡＭセルをセルアレイに有し、ＳＲＡＭインタフェース互換の半導体記憶装置の高速化に貢献する。

本発明の一実施の形態の動作タイミング波形を示す図である。 本発明の他の実施の形態の動作タイミング波形を示す図である。 本発明のさらに別の実施の形態の動作タイミング波形を示す図である。 本発明の一実施例のメモリの構成を示す図である。 本発明の一実施例のリフレッシュコントロール・パルス発生回路の構成を示す図である。 本発明の一実施例におけるリフレッシュコントロール・パルス発生回路の一例を示す図である。 本発明の一実施例におけるリフレッシュコントロール・パルス発生回路の他の例を示す図である。 本発明の一実施例のリフレッシュコントロール・パルス発生回路のさらに別の例を示す図である。 リフレッシュ対象のワード線の選択期間とリード／ライト対象のワード線の選択期間とが衝突する様子を示す図である。 レジスタの構成の一例を示す図である。 図１０のレジスタの構成のタイミング動作を説明するための図である。 （Ａ）は、本発明の一実施例のレジスタの構成の一例を示す図であり、（Ｂ）は制御信号Ｐを生成する回路の一例を示す図である。

本発明の最良の実施の形態について説明する。図１は、本発明の好適な一実施の形態の動作を説明するためのタイミング図である。図１において、ＣＬＫは、外部からメモリに供給される同期用のクロック信号、／ＡＤＶは、図示されないＣＰＵ（又はコントローラ）側からメモリに供給される信号であり、出力されたアドレスが有効であることを示すアドレスバリッド信号（Ｌｏｗレベルでアクティブ）、／ＣＳは、メモリに供給されるチップ選択信号、Ｗｏｒｄはメモリのセルアレイの選択ワード線を示している。なお、信号ＣＬＫ、／ＡＤＶは、上記非特許文献１等に説明されるＳＲＡＭの信号に準拠している。アドレス入力（／ＡＤＶがＬｏｗレベル）からデータ入力／出力が遅れ（例えば２クロック後とされる）、リード動作とライト動作を交互に行った場合でも、データバスにデッドサイクルがなく、動作の効率化が図られ、高速化に対応可能とされている。

図１において、時点ｔ２でのクロック信号ＣＬＫの立ち上がりに基づき、リフレッシュ対象のワード線が選択される。この実施の形態において、リフレッシュ対象のワード線の選択期間は１クロックサイクルよりも長いものとする。選択されたワード線は、いずれも不図示のリフレッシュアドレス生成回路から、Ｘデコーダに供給されてデコードされたものである。なお、時刻ｔ３のクロック信号の立ち上がりに関する信号／ＡＤＶ、／ＣＳのｔＳ、ｔＨは、信号／ＡＤＶ、／ＣＳをクロック信号ＣＬＫの立ち上がりエッジでサンプルするレジスタのセットアップタイムとホールドタイムである。

図１に示す例では、次のクロックサイクルの開始時点ｔ３で、リフレッシュ動作中の場合、時刻ｔ３からのアクティブサイクル（リード／ライト）を一クロックサイクル分遅らせ、次の時刻ｔ４のクロック信号の立ち上がりに基づき、セルアレイでのアクセス動作（リード／ライト動作）を開始するように制御している。すなわち、セルアレイでのリード／ライト対象のワード線の選択期間を規定するワンショットパルス信号（ロウイネーブル信号）は、時刻ｔ３から１クロックサイクル遅れた時刻ｔ４のクロック信号の立ち上がりに基づき、生成される。

この制御は、リード／ライト対象のワード線を活性化させるロウイネーブル信号を生成するための信号と、該信号をレジスタで少なくとも１クロック分遅延させた信号とを入力する選択回路を設け、リフレッシュ動作を制御する制御信号がリフレッシュを示すときに、レジスタからの遅延出力を選択し、リフレッシュ中でない場合には、遅延させない信号を出力するように構成してもよい。あるいは、リード／ライト要求をサンプルするレジスタへのクロックをゲーテッドクロックとして供給することでも実現される。すなわち、リフレッシュ動作中は、リード／ライト要求の取り込みを行うためのレジスタにクロックを供給せず、リフレッシュ以外の期間には、クロックを供給する構成としてもよい。

リフレッシュ対象のワード線の選択期間の長さ（パルス幅）によっては、１クロックサイクル以上、リード／ライト動作の開始を遅延させる構成としてもよい。すなわち、図１において、リード／ライト対象の選択ワード線を、時刻ｔ５以降のクロックの立ち上がりに基づき、高電位とする構成としてもよい。なお、この実施の形態では、セルアレイ内部でのリード／ライトの開始が１クロックサイクル以上遅れるため、アクセス時間は少なくとも１クロックサイクル増えるものの、外部との間でのリフレッシュ制御（待機）等を必要とせず、ＳＲＡＭインタフェース互換を保ち、システム設計を簡易化している。

図２は、本発明の別の実施の形態の動作波形の一例を示す図である。図２を参照すると、時点ｔ２のクロック信号の立ち上がりに基づき、セルアレイのリフレッシュが行われる予定のところ、該時点ｔ２で始まるクロックサイクル中に、信号／ＡＤＶがＬｏｗレベルまたは信号／ＣＳがＬｏｗレベルに遷移した場合、次の時刻ｔ３でのクロック信号の立ち上がりに基づき、リード／ライト要求が活性状態（アクティブ）となる可能性がある。このため、本実施の形態では、リフレッシュ要求をキャンセルする。すなわち、図２に破線で示すように、リフレッシュ対象のワード線は選択されない。本実施の形態によれば、フレッシュ対象のワード線を活性化させるワンショットパルス信号の生成は中止されるため、該ワンショッパルス信号等が次のクロックサイクルにまで食い込むことが回避され、リード／ライト動作のアクセス時間の遅れを低減することができる。

上記した制御は、アドレスバリッド信号／ＡＤＶとチップ選択信号／ＣＳを入力し、／ＡＤＶ、／ＣＳがＨｉｇｈレベルのときには、リフレッシュ対象のワード線を活性化する信号を出力し、アドレスバリッド信号／ＡＤＶ、チップ選択信号／ＣＳがＬｏｗレベルのとき、リフレッシュ対象のワード線を活性化する信号を活性化させないように制御する回路によって実現することができる。この実施の形態では、時点ｔ３のクロック信号ＣＬＫの立ち上がりに応答してアクティブ（Ａｃｔｉｖｅ）サイクルとなってＲｅａｄ／Ｗｒｉｔｅが開始されるが、アクティブ（Ａｃｔｉｖｅ）サイクルを規定するアドレスバリッド信号／ＡＤＶ又はチップ選択信号／ＣＳのセットアップ時間ｔｓに従来技術で実行されていたリフレッシュ動作を、アドレスバリッド信号／ＡＤＶ又はチップ選択信号／ＣＳの信号の立ち下がりを利用して、リフレッシュ動作を制御するものである。この実施の形態では、前記した実施の形態において上記セットアップ時間ｔｓ内にスタートさせていたリフレッシュの開始を抑止するものである。

図３は、本発明の別の実施の形態の動作波形を示す図である。図３を参照すると、時点ｔで開始するクロックサイクルでリフレッシュ（リフレッシュ動作は１クロックサイクルよりも長い）が行われ、時刻ｔ４で始まるクロックサイクルでリード／ライト要求が入力されている。本実施の形態では、時刻ｔ３のクロック信号ＣＬＫの立ち上がりによりリフレッシュ動作が行われ、次の時刻ｔ４のクロック信号ＣＬＫの立ち上がりに基づき、リフレッシュ対象の選択ワード線を強制的に低電位として非選択とすることで、リフレッシュを停止する。すなわち、リフレッシュ期間の後端側がカットされ、短縮された状態でリフレッシュが行われる。

そして、時刻ｔ４のクロック信号ＣＬＫの立ち上がりに基づき、リード／ライト対象のワード線が選択される。短縮されたリフレッシュ対象のワード線の選択期間と、リード／ライト対象のワード線が選択期間は互いに重ならない。また、直前のクロックサイクルでリフレッシュが行われている場合でも、リード／ライト対象のワード線の選択は、該リフレッシュが行われない状態と同様にして実行される。すなわちリフレッシュによる遅延は生じない。

リフレッシュ期間を短縮する構成とした場合、リフレッシュ対象のワード線に接続するメモリセルの保持データをビット線を介して読み出すセンスアンプにおいてビット線電位を十分に増幅する前に、リフレッシュ動作が停止される場合がある。この場合、選択されたメモリセルの蓄積容量にリストアされる電圧（例えば図４のメモリセルの蓄積容量Ｃの端子間電圧）が、正規のリフレッシュ期間でリフトアされる電圧よりも低くなる場合があり、蓄積容量に蓄積される電荷量が減るため、リーク電流によるセルのデータ保持期間が短縮する。

よって、本実施の形態では、リフレッシュ動作時間を短縮したサイクル以降、リフレッシュ間隔を規定するリフレッシュタイマーのタイムアウト期間を短縮する制御を行う。ワード線がＷｏｒｄ＃０〜Ｗｏｒｄ＃ＮのＮ＋１本の構成において、リフレッシュを短縮したサイクルのワード線がＷｏｒｄ＃３である場合、リフレッシュタイマーの期間を短縮したリフレッシュは、Ｗｏｒｄ＃４以降Ｗｏｒｄ＃Ｎ、Ｗｏｒｄ＃０、Ｗｏｒｄ＃１、Ｗｏｒｄ＃２、もとのＷｏｒｄ＃３に戻るまで行われ、Ｗｏｒｄ＃３で通常のリフレッシュが行われた場合、リフレッシュの短縮を解除する。以下本発明を、具体的な実施例に則して詳細に説明する。

図４は、本発明の一実施例のメモリ装置の全体の構成を模式的に示す図である。図４を参照すると、メモリセルアレイ１００は、複数本ワード線、複数本のビット線の交差部にＤＲＡＭセルをマトリクス状に備えている。さらに、Ｘアドレスに基づきワード線を選択するＸデコーダ１０１と、Ｙアドレスに基づきＹスイッチを選択するＹデコーダ１０２と、ビット線からのセルデータの読み出し及び書き込みを行うセンスアンプ及びビット線のプリチャージを行うセンスアンプ／プリチャージ回路１０３が設けられている。なお、図１には、簡単のため、メモリセルアレイ１００において、ワード線ＷＬとビット線ＢＬの交差部に、セルトランジスタＴｒと蓄積容量Ｃを備えた１つのメモリセル（１トランジスタ１容量構成）が模式的に示されている。

入力されたアドレス信号（Ｙアドレス、Ｘアドレス）は、それぞれレジスタ１１１、１１２（アドレスレジスタ）に供給され、内部クロック信号Ｋでサンプルされる。レジスタ１１１、１１２の出力は、後述するラッチコントロールクロック信号ＬＣＫに同期してレイトライトレジスタ１２３、１２４でサンプルされる。レジスタ１１１及び１１２と、レイトライトレジスタ１２３及び１２４は、それぞれ、Ｙアドレス及びＸアドレスのビット幅に等しいアクセスアドレスを保持するためのレジスタを内蔵している。内部クロック信号Ｋは、メモリ装置に外部から供給されるクロック信号ＣＬＫに基づきメモリ装置内部で生成されるクロック信号である。

レイトライトレジスタ１２３から出力されるＹアドレスは、メモリアクセス用ＹアドレスＹＡＤＤとしてＹプリデコーダ１３５に入力される。Ｙプリデコーダ１３５は、Ｙアドレスを複数列（ブロック）を単位としてカラムスイッチ（Ｙスイッチ）を選択する信号を生成し、Ｙデコーダ１０２に供給する。Ｙデコーダ１０２は、Ｙプリデコーダ１３５からの信号をデコードし１つのカラムスイッチを選択するためのカラム選択信号を生成し、ライト・リードバス（ＷＲＢ）とセンスアンプとを接続する。

レイトライトレジスタ１２４から出力されるＸアドレスは、メモリアクセス用ＸアドレスＥＸＡＤＤとして、マルチプレクサ１３３に入力される。マルチプレクサ１３３は、入力される選択制御信号に基づき、リフレッシュアドレスカウンタ１３１からの行アドレスＲＦＡＤＤと、メモリアクセス用ＸアドレスＥＸＡＤＤの一方を切替選択して、Ｘプリデコーダ１３６に供給する。Ｘプリデコーダ１３６は、複数本（ブロック）を単位としてデコードし、複数のサブブロックに属する全ワード線の中から１本のワード線を選択して駆動する。なお、メモリセルアレイ１００が複数ブロック構成をとらない場合等において、Ｘプリデコーダ１３６、Ｙプリデコーダ１３５は省略してもよい。

レジスタ１１３は、ライトイネーブル端子／ＷＥから入力される信号（ライトイネーブル信号／ＷＥ）を、内部クロック信号Ｋの立ち上がりエッジでサンプルする。ライトイネーブル信号／ＷＥは、Ｌｏｗレベルでライト、Ｈｉｇｈレベルでリードを表す。

レジスタ１１４は、アウトプットイネーブル端子／ＯＥから入力される信号（アウトプットイネーブル信号／ＯＥ）を内部クロック信号Ｋの立ち上がりエッジでサンプルする。アウトプットイネーブル信号／ＯＥが、Ｌｏｗレベルのとき、セルからの読み出しデータの出力が許可される。

レジスタ１１５は、チップ選択（セレクト）端子／ＣＳから入力される信号（チップ選択信号／ＣＳ）を内部クロック信号Ｋの立ち上がりエッジでサンプルする。チップ選択信号／ＣＳは、Ｌｏｗレベルで活性化状態、Ｈｉｇｈレベルで非活性化状態を示す。

レジスタ１１６は、アドレスバリッド端子／ＡＤＶから入力される信号（アドレスバリッド信号／ＡＤＶ）を内部クロック信号Ｋの立ち上がりエッジでサンプルする。

レジスタ１１３によって内部クロック信号Ｋに基づきサンプルされたライトイネーブル信号／ＷＥと、レジスタ１１５によって内部クロック信号Ｋに基づきサンプルされたチップ選択信号／ＣＳを入力するＮＯＲ回路１１７から、ライトイネーブル信号ＷＥが出力される。入力されたライトイネーブル信号／ＷＥが活性化状態（Ｌｏｗレベル）であり、且つ、入力されたチップ選択信号／ＣＳが活性化状態（Ｌｏｗレベル）のとき、ＮＯＲ回路１１７から、活性化状態（Ｈｉｇｈレベル）のライトイネーブル信号ＷＥが出力される。

レジスタ１１４によって内部クロック信号Ｋに基づきサンプルされたアウトプットイネーブル信号／ＯＥと、レジスタ１１５によって内部クロック信号Ｋに基づきサンプルされたチップ選択信号／ＣＳを入力するＮＯＲ回路１１８から、アウトプットイネーブル信号ＯＥが出力される。入力されたアウトプットイネーブル信号／ＯＥが活性化状態（Ｌｏｗレベル）であり、且つ、入力されたチップ選択信号／ＣＳが活性化状態（Ｌｏｗレベル）のとき、ＮＯＲ回路１１８から、活性化状態（Ｈｉｇｈレベル）のアウトプットイネーブル信号ＷＥが出力される。

リード／ライト動作の制御を行うリード／ライト（Ｒ／Ｗ）コントロール回路１２５は、ライトイネーブル信号ＷＥと、アウトプットイネーブル信号ＯＥと、チップ選択信号／ＣＳをレジスタ１１５でサンプルした信号のインバータ１１９による反転信号（チップイネーブル信号）ＣＥと、アドレスバリッド信号（／ＡＤＶ）をレジスタ１１６でサンプルした信号のインバータ１２１による反転信号ＡＤＶとを入力し、入力された信号をデコードし、リードアクセスであるかライトアクセスであるかを判別する。リード／ライトコントロール回路１２５は、リフレッシュコントロール・パルス発生回路１２６からのラッチコントロールクロック信号ＬＣＫを入力し、ラッチコントロールクロック信号ＬＣＫに同期して、データの書き込み、及び、読み出しをそれぞれ指示する制御信号ＷＥＫ、及びＲＥＫを出力する。

データＩ／Ｏコントロール回路１２８は、データ入力／出力レジスタ（Ｄｉｎ／Ｄｏｕｔ Ｒｅｇ）１３０を制御する。データＩ／Ｏコントロール回路１２８は、出力イネーブル信号ＯＥと、データの書き込み及び読み出しを指示する制御信号ＷＥＫ、及びＲＥＫに基づき、データ取り込み用内部クロック信号ＤＣＫとデータ書き込み用内部クロック信号ＷＥＩＮＴをデータ入力／出力レジスタ１３０に出力する。

さらに、本実施例においては、レジスタ１１５の出力端子と端子／ＣＳとに２つの入力端子が接続されたＮＡＮＤ回路１２０が設けられており、ＮＡＮＤ回路１２０から出力される信号ＣＡは、リフレッシュコントロール・パルス発生回路１２６に供給される。ＮＡＮＤ回路１２０は、レジスタ１１５の出力信号と信号／ＣＳがともにＨｉｇｈレベル（非活性状態）のときＬｏｗレベルを出力し、レジスタ１１５の出力信号と信号／ＣＳの一方又は両方がＬｏｗレベルのときＨｉｇｈレベルを出力する。ＮＡＮＤ回路１２０は、非同期信号（端子／ＣＳからの信号）と同期信号（レジスタ１１５の出力）の一方の信号の活性化状態への変化を検出したとき、出力信号の値を遷移させる。

レジスタ１１６の出力端子と端子／ＡＤＶとに２つの入力端子が接続されたＮＡＮＤ回路１２２が設けられており、ＮＡＮＤ回路１２２からの出力ＡＡは、リフレッシュコントロールパルス発生回路１２６に供給される。ＮＡＮＤ回路１２２は、レジスタ１１６の出力信号と信号／ＡＤＶともにＨｉｇｈレベル（非活性状態）のときＬｏｗレベルを出力し、レジスタ１１５の出力信号と信号／ＣＳの一方又は両方がＬｏｗレベル（活性状態）のときＨｉｇｈレベルを出力する。ＮＡＮＤ回路１２２も、非同期信号（端子／ＡＤＶからの信号）と同期信号（レジスタ１１６の出力）の一方の活性化状態への変化を検出したとき、出力信号の値を遷移させる。

タイマー（リフレッシュタイマー）１２７は、セルリークによりＤＲＡＭセルでデータの蓄積電荷量が所定値以下となる前にＤＲＡＭセルをリフレッシュする動作を起動させるためのトリガーを与えるタイマーである。この実施例において、タイマー１２７は、レジスタ１１５からの出力を受け、信号／ＣＳがＨｉｇｈレベルのとき（例えばスタンバイ時等の非選択時）、タイマー周期を長くし、信号／ＣＳがＬｏｗレベルのチップ選択時（アクティブ時）、タイマー周期を短くする制御を行う。タイムアウト時、リフレッシュ要求トリガー信号を出力する。タイマー１２７は、公知の回路構成が用いられる。タイマー１２７は、例えば発振器をなすリングオシレータと、リングオシレータの出力を分周するカウンタを備え、カウンタから出力されるオーバフロー信号に基づきリフレッシュ要求トリガー信号（例えばワンショットパルス又はエッジ信号）を出力する回路を備えている。リングオシレータは、奇数段の縦続接続されたインバータの最終段の出力を初段の入力に帰還する構成とされ、電源とインバータ間に電流値可変型の電流源を有し、インバータに流す電流を可変させることで、発振周波数が可変される。なお、タイマー１２７に、公知のダミーセルのリークを検出するセルリークモニタ回路を備え、リークに応じてタイマー１２７の出力期間を可変に調整するようにしてもよい。

リフレッシュコントロール・パルス発生回路１２６は、リフレッシュコントロール回路と、Ｘデコーダの動作タイミングを規定するパルス信号を出力するパルス発生回路を一つにまとめた回路である。リフレッシュコントロール・パルス発生回路１２６は、信号ＣＡがＨｉｇｈレベル、及び信号ＡＡがＨｉｇｈレベルに遷移したとき（リード／ライト・アクセスアドレスが有効）、ラッチコントロールクロック信号ＬＣＫを生成し、ラッチコントロールクロック信号ＬＣＫを、リード／ライトコントロール回路１２５、レイトライトレジスタ１２３、１２４へ供給する。

また、リフレッシュコントロール・パルス発生回路１２６は、信号ＣＡがＨｉｇｈレベル、及び信号ＡＡがＨｉｇｈレベルに遷移したとき（リード／ライト・アクセスアドレスが有効）、ノーマル動作時のリード／ライト対象のワード線の選択期間を規定するワンショットパルス信号であるロウイネーブルノーマル信号ＲＥＮを生成する。

また、リフレッシュコントロール・パルス発生回路１２６は、タイマー１２７からのリフレッシュ要求トリガー信号を受け、リフレッシュ対象のワード線の選択期間を規定するワンショットパルス信号であるロウイネーブルリフレッシュ信号ＲＥＲＦを出力するとともに、カウントアップ信号をリフレッシュアドレスカウンタ１３１に出力する。

リフレッシュアドレスカウンタ１３１は、リフレッシュコントロール・パルス発生回路１２６からのカウントアップ信号を受けて、カウント値を順次カウントアップし、リフレッシュアドレスＲＦＡＤＤとしてマルチプレクサ１３３に出力する。なお、リフレッシュアドレスカウンタ１３１は、ＸアドレスＸＡＤＤ（行アドレス）と同一のビット幅を有している。

レイトライトレジスタ１２４の出力ＥＸＡＤＤ（実行アドレス）とリフレッシュアドレスカウンタ１３１からのリフレッシュアドレスＲＦＡＤＤを入力とするマルチプレクサ１３３は、リード／ライト動作時は、実行アドレスＥＸＡＤＤを選択し、リフレッシュ時には、リフレッシュアドレスＲＦＡＤＤを選択出力する。

マルチプレクサ制御回路１３２は、リフレッシュコントロール・パルス発生回路１２６から出力されるロウイネーブルノーマル信号ＲＥＮとロウイネーブルリフレッシュ信号ＲＥＲＦとを入力し、マルチプレクサ１３３に対して、実行アドレスＥＸＡＤＤとリフレッシュアドレスＲＦＡＤＤを選択するための選択制御信号を出力するとともに、Ｘプリデコーダ１３６に、ワンショットパルス信号（ロウイネーブルノーマル信号ＲＥＮ、又はロウイネーブルリフレッシュ信号ＲＥＲＦ）を供給する。

Ｘプリデコーダ１３６は、デコードされた信号を、供給されるワンショットパルス信号で規定される時間、出力する。

ＳＥ／ＰＥコントロール回路１３４は、リフレッシュコントロール・パルス発生回路１２６からのワンショットパルス信号（ロウイネーブル信号）ＲＥＮ、ＲＥＲＦを受け、センスアンプ、プリチャージ回路をそれぞれ活性化する信号（図示されないセンスアンプ活性化信号、プリチャージ制御信号）を生成して出力し、センスアンプとプリチャージ回路がそれぞれ活性化される。ＳＥ／ＰＥコントロール回路１３４のプリチャージ回路は活性化されると、ビット線を所定の電位（例えば電源電位の１／２）にプリチャージする。ＳＥ／ＰＥコントロール回路１３４のセンスアンプは活性化されると、アクセスアドレスで特定されるメモリセルが接続されたビット線電位をセンス・増幅してライト／リードバスＷＲＢに出力し、あるいは、ライト／リードバスＷＲＢに供給された書き込みデータをビット線経由で選択されたメモリセルに書き込む。

アドレスヒットコントロール回路１２９は、二つの連続するアクセスアドレスが一致するか否か判定し、ライトアクセスのアドレスと次のサイクルのリードアクセスのアドレスが一致している場合、データ入力レジスタ１３０に保持され、未だメモリセルに書き込まれていない書き込みデータを読み出しデータとして出力する制御を行う。より詳細には、書き込み要求があった場合、該サイクルで書き込みデータは一旦データ入力（Ｄｉｎ）レジスタ１３０に取り込まれ、次に書き込み要求のあったサイクルでデータ入力レジスタに取り込まれた書き込みデータがメモリセルアレイ１００に書き込まれる。すなわち、直前の書き込み要求の際に与えられた書き込みデータが、データ入力レジスタ１３０からライト／リードバスＷＲＢに出力される。これに対して、読み出し動作の場合、アドレスヒットコントロール回路１２９においてアドレスがミスヒットであれば、データ出力（Ｄｏｕｔ）レジスタ１３０には、ライト／リードバスＷＲＢ上の読み出しデータが取り込まれる。アドレスヒットコントロール回路１２９においてアドレスがヒットした場合、データ入力レジスタ１３０に保持され、未だメモリセルに書き込まれていない書き込みデータがデータ出力レジスタ１３０に設定し、読み出しデータとして出力される。

図５は、図４に示したリフレッシュコントロール・パルス発生回路１２６の構成の一例を示す図である。図５を参照すると、このリフレッシュコントロール・パルス発生回路には、ＣＡ信号、ＡＡ信号のＨｉｇｈレベルヘの立ち上がりを受けてワンショットパルスを生成するワンショットパルス発生回路２０１と、ワンショットパルス発生回路２０１から出力されるワンショットパルスをセット端子に受けてセットされるＳＲフリップフロップ２０３と、ＳＲフリップフロップ２０３の出力を反転するインバータ２０５と、インバータ２０５の出力を内部クロック信号Ｋでサンプルするレジスタ２０６と、レジスタ２０６の出力の立ち下がり遷移を受けてワンショットパルス信号（ラッチタイミングコントロール信号）ＬＣＫを生成するアクティブパルス発生回路２０７とが設けられており、ＳＲフリップフロップ２０３は、アクティブパルス発生回路２０７からのパルス信号（ラッチタイミングコントロール信号）ＬＣＫをリセット端子に受けてリセットされる。

さらに、タイマー１２７からのリフレッシュ要求トリガー信号を内部クロック信号Ｋでサンプルするリフレッシュ要求トリガー回路２０２と、リフレッシュ要求トリガー回路２０２からから出力されるＨｉｇｈレベル信号をセット端子に受けてセットされるＳＲフリップフロップ２０４と、ＳＲフリップフロップ２０４の出力信号と、インバータ２０５の出力信号とを入力とするＮＡＮＤ回路２０９と、ＮＡＮＤ回路２０９の出力信号の立ち下がりを受けてリフレッシュパルスを生成するリフレッシュパルス発生回路２１０と、レジスタ２０６からの出力信号を遅延させる遅延回路２０８と、リフレッシュパルス発生回路２１０からの出力信号と、遅延回路２０８からの出力を入力とし、リフレッシュ対象のワード線の選択期間を規定するロウイネーブルリフレッシュ信号ＲＥＲＦを出力するＡＮＤ回路２１１と、遅延回路２０８の出力を入力とし、リード／ライト対象のワード線の選択期間を規定するロウイネーブルノーマル信号ＲＥＮを生成するＲ／Ｗパルス発生回路２１２とが設けられている。以下、図５の回路動作について説明する。

ＣＡ信号、又はＡＡ信号がＬｏｗレベル（信号／ＡＤＶがＨｉｇｈレベルであることは、アクセスアドレスが有効でない、信号／ＣＳがＨｉｇｈレベルであることはチップが非選択であることを表す）のとき、ＳＲフリップフロップ２０３の出力はＬｏｗレベルとされ、インバータ２０５を介してＮＡＮＤ回路２０９の一の入力端にはＨｉｇｈレベルが入力される。

タイマー１２７からリフレッシュ要求トリガー信号が入力されると、リフレッシュ要求トリガー回路２０２でトリガー信号（例えばワンショットパルス信号）を生成し、ＳＲフリップフロップ２０４の出力がＨｉｇｈレベルにセットされる。ＳＲフリップフロップ２０４の出力のＨｉｇｈレベルへの変化を受けて、ＮＡＮＤ回路２０９（一の入力端にはインバータ２０５からＨｉｇｈレベルが供給されている）の出力は、ＨｉｇｈレベルからＬｏｗレベルに立ち下がり、リフレッシュパルス発生回路２１０は、ＮＡＮＤ回路２０９の出力の立ち下がり遷移のエッジをトリガーとしてワンショットパルスを生成する。リフレッシュパルス発生回路２１０からのワンショットパルスは、遅延回路２０８の出力信号（この場合、Ｈｉｇｈレベル）を一の入力端に入力とするＡＮＤ回路２１１の他の入力端に入力され、ＡＮＤ回路２１１から、リフレッシュ対象のワード線の選択期間を規定するワンショットパルス（ロウイネーブルリフレッシュ信号ＲＥＲＦ）が出力される。この場合（アクセスアドレスが非有効であるか、チップが非選択の場合）、リード／ライト用のロウイネーブルノーマル信号ＲＥＮはＬｏｗレベル固定である。すなわち、アクセスアドレスが非有効であるか、チップが非選択の場合、リフレッシュアドレスカウンタ１３１からのリフレッシュアドレスによるリフレッシュ動作が行われる。なお、リフレッシュ用のワード線の選択期間は１クロックサイクルよりも長いものとする。

一方、例えば図２に示すように、リフレッシュ要求が行われたクロックサイクルの開始時刻ｔ２の後、次のクロックサイクルの開始時刻ｔ３の前の期間内に、信号／ＡＤＶ、／ＣＳがＬｏｗレベルに遷移し、ＣＡ信号及びＡＡ信号がＨｉｇｈレベル（／ＡＤＶ、／ＣＳがＬｏｗレベル）へ遷移したとき、ワンショットパルス発生回路２０１からのワンショットパルスをセット端子に受けて、ＳＲフリップフロップ２０３の出力はＨｉｇｈレベルにセットされ、インバータ２０５の出力はＬｏｗレベルとなる。

このとき、一の入力端子にインバータ２０５の出力（Ｌｏｗレベル）を入力するＮＡＮＤ回路２０９の出力は、ＳＲフリップフロップ２０４の出力値によらずＨｉｇｈレベル固定となり、リフレッシュパルス発生回路２１０は、リフレッシュ要求トリガー信号により、ＳＲフリップフロップ２０４がセットされても、ワンショットパルスを生成しない。この制御は、図２を参照して説明した実施の形態に対応する。すなわち、上記図２に示した制御は、図５において、リフレッシュ要求トリガー信号に基づき、ワンショットパルス信号を出力するリフレッシュパルス発生回路２１０の前段に設けられたＮＡＮＤ回路２０９によって主に行われる。

レジスタ２０６は、インバータ２０５の出力信号（Ｌｏｗレベル）を、時刻ｔ３のクロック信号ＣＬＫの立ち上がりに対応する内部クロック信号Ｋの立ち上がりでサンプルする。

レジスタ２０６の出力は、遅延回路２０８にて、所定時間遅延され、リード／ライトパルス発生回路２１２は、遅延回路２０８から出力される信号の立ち下がりを受けてワンショットパルスを生成し、リード／ライト用のロウイネーブルノーマル信号ＲＥＮとして出力する。

レジスタ２０６の出力のＨｉｇｈレベルからＬｏｗレベルへの遷移を受けてアクティブパルス発生回路２０７は、ワンショットパルス信号（ラッチコントロールクロック信号）ＬＣＫを出力する。このラッチコントロールクロック信号は、図４のレイトライトレジスタ１２３、１２４に、アドレス信号のレイトライト用のラッチタイミング信号として供給される。アクティブパルス発生回路２０７からのパルス信号ＬＣＫの立ち上がりをリセット端子に受けてＳＲフリップフロップ２０３、２０４はリセットされ、ＳＲフリップフロップ２０３の出力はＨｉｇｈレベルからＬｏｗレベルに立ち下がる。ＳＲフリップフロップ２０３の出力信号の立ち下がりを受けて、インバータ２０５の出力は、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。

この実施例では、リフレッシュ要求がなされたクロックサイクル内で信号／ＡＤＶ、／ＣＳがＬｏｗレベルに遷移した場合、リフレッシュ用のワンショットパルスを生成しない構成としている。さらに、リード／ライトパルス発生回路２１２は、遅延回路２０８から出力される信号の立ち下がりを受けてワンショットパルスを生成しており、ＡＮＤ回路２１１により、ロウイネーブルノーマル信号ＲＥＮとロウイネーブルノーマルリフレッシュ信号ＲＥＲＦとが重なることを保証している。

なお、ＣＡ信号とＡＡ信号のＨｉｇｈレベルへの遷移に基づきワンショットパルス発生回路２０１の出力は非同期で行われ、ＳＲフリップフロップ２０３のＨｉｇｈレベルへの遷移のタイミング（図２のｔｓ）が、レジスタ２０６のセットアップタイム（データを正しくサンプルするために内部クロック信号Ｋの立ち上がりエッジの前にデータ信号が確定している時間）よりも短い場合、レジスタ２０６では、ＳＲフリップフロップ２０３のＨｉｇｈレベルへの遷移、したがってインバータ２０５のＨｉｇｈレベルからＬｏｗレベルへの遷移を、時刻ｔ３のクロック信号ＣＬＫに対応する内部クロック信号Ｋの立ち上がりでサンプルすることができない場合がある。この場合、内部クロック信号Ｋを遅延させてレジスタ２０６でサンプルする構成としてもよい。なお、図５の遅延回路２０８の遅延量は、例えば図２の時刻ｔ３のクロック信号ＣＬＫの立ち上がりから、選択ワード線を活性化させるワンショットパルス（ＲＥＮ）を生成するまでの時間に設定される。

なお、図５において、図２における信号／ＣＳ、／ＡＶＤのＬｏｗレベルへの遷移のタイミングによっては、ＣＡ信号とＡＡ信号がＨｉｇｈレベルへ遷移しインバータ２０５の出力がＬｏｗレベルへ遷移するまでの遅延等により、ＮＡＮＤ回路２０９の出力をＨｉｇｈレベル固定とすることができず、ＳＲフリップフロップ２０４の遷移により、リフレッシュパルス発生回路２１０でワンショットパルスが生成される可能性もある。この場合、図２における時刻ｔ３のタイミングでレジスタ２０６の出力はＬｏｗレベルに遷移し、遅延回路２０８により遅延時間の後に、ＡＮＤ回路２１１の一の入力端はＬｏｗレベルとされ、ロウイネーブルリフレッシュ信号ＲＥＲＦはＬｏｗレベルに設定される。

次に、図１に示した実施の形態の制御について説明する。図６及び図７は、図５に示した回路の追加部分（破線で示す）を示している。図５に示したリフレッシュコントロール・パルス発生回路１２６において、例えば図６に示すように、レジスタ２０６のクロック入力端子に、内部クロック信号ＫとＡＮＤ回路２１１から出力されるロウイネーブルリフレッシュ信号ＲＥＲＦの反転信号を入力とするＡＮＤ回路３０１を備え、ＲＥＲＦ信号がＨｉｇｈレベルの時に、内部クロック信号Ｋのレジスタ２０６への伝達を抑止し、ＲＥＲＦ信号がＬｏｗレベルの時に、内部クロック信号Ｋをレジスタ２０６に供給する構成としてもよい。なお、本実施例において、図５のＮＡＮＤ回路２０９を設けずに、ＳＲフリップフロップ２０４の出力をリフレッシュパルス発生回路２１０に入力する構成としてもよい。

図１に示すように、リフレッシュ要求がなされたクロックサイクルの次のクロックサイクルの開始時刻ｔ３にＲＥＲＦ信号はＨｉｇｈレベルとされ、レジスタ２０６には、内部クロック信号Ｋは供給されず、レジスタ２０６は、ＳＲフリップフロップ２０３のＨｉｇｈレベル信号（したがってインバータ２０５の出力のＬｏｗレベル）をサンプルせず、ＲＥＲＦ信号がＬｏｗレベルとなったのちの時刻ｔ４のクロック信号に対応する内部クロック信号Ｋがレジスタ２０６に供給され、レジスタ２０６は、インバータ２０５の出力のＬｏｗレベルをサンプルし、その出力をＨｉｇｈレベルからＬｏｗレベルに遷移させ、遅延回路２０８を介して遅延させた信号の立ち下がりエッジに基づきＲＥＮが出力される。すなわち、リード／ライト動作は１クロックサイクル遅れて開始される。

あるいは、図７に示すように、内部クロック信号Ｋでデータをサンプルするレジスタ２０６−１、２０６−２を２段備え、一段目のレジスタ２０６−１の出力と、２段目のレジスタ２０６−２の出力を入力するセレクタ３０２を備え、セレクタ３０２の出力を、アクティブパルス発生回路２０７と遅延回路２０８に供給する構成としてもよい。

セレクタ３０２は、リフレッシュ動作実行中を示す信号（例えばＳＲフリップフロップ２０４の出力）を選択信号とし、リフレッシュ実行中に、アクティブサイクルが開示された場合、２段目のレジスタ２０６−２の出力を選択して出力する。なお、本実施例において、図５のＮＡＮＤ回路２０９は設けらず、ＳＲフリップフロップ２０４の出力がリフレッシュパルス発生回路２１０に入力される。

図８は、図５に示した回路構成の修正部分（破線で囲む）を示す図である。図３に示した制御は、リフレッシュコントロール・パルス発生回路１２６において、図８に示すように、ＡＮＤ回路２１１の後段に、例えばＳＲフリップフロップ３０３を備え、ＳＲフリップフロップ３０３は、ＡＮＤ回路２１１の出力のＨｉｇｈレベルによってＨｉｇｈレベルにセットされ、レジスタ２０６の出力（Ｌｏｗレベルへの立ち下がり）をインバータ３０４で反転した信号がＨｉｇｈレベルのときリセットされる構成とされる。図３の時刻ｔ４のクロック信号の立ち上がりによるレジスタ２０６の出力信号のＬｏｗレベルへの立ち下がりで、ＳＲフリップフロップ３０３はリセットされる。すなわち、ロウイネーブルリフレッシュ信号ＲＥＲＦは、図３の時刻ｔ４のクロック信号の立ち上がりで強制的にＬｏｗレベルとされ、リフレッシュ動作時間が短縮される。そして、レジスタ２０６の出力のＬｏｗレベルへの立ち下がりを遅延回路２０８で遅延させた信号に基づき、ロウイネーブルノーマル信号ＲＥＮが出力され、リード／ライト用のワード線が選択される。この場合、遅延回路２０８は、図３のリフレッシュ用のワード線が選択状態から非選択状態とされ、リード／ライト用のワード線を選択状態とする間の時間を規定する。

本実施例では、図３を参照して既に説明したように、リフレッシュ動作時間を短縮したクロックサイクル以降、図４のタイマー１２７を制御して、リフレッシュ間隔を規定するリフレッシュ要求トリガー信号の出力間隔を短縮する制御を行う。この場合、図４のタイマー１２７には、レジスタ１１５でサンプルされたチップ選択信号／ＣＳとは別に、リフレッシュ動作を短縮したことを示す信号（不図示）が入力される。タイマー１２７では、例えば発振器をなすリングオシレータのインバータに供給する駆動電流を増やすことで発振周波数を上げ、リフレッシュ要求トリガー信号の出力間隔を短縮する。リフレッシュ要求トリガー信号の出力間隔を短縮は、例えばリフレッシュが行アドレス分を一巡するまで行われる。あるいは、タイマー１２７では、発振器の出力を分周するカウンタにおいて、リフレッシュ要求トリガー信号を取り出すビットを例えばＭＳＢから１つ下の桁のビットに変えることで、リフレッシュ要求トリガー信号の出力間隔は、１／２に短縮される。なお、本実施例において、図５のＮＡＮＤ回路２０９を省き、ＳＲフリップフロップ２０４の出力信号をリフレッシュパルス発生回路２１０に入力する構成としてもよい。

次に本発明のさらに別の実施例を説明する。図１０及び図１１は、内部クロック信号Ｋにより、入力信号ＩＮをサンプル出力するレジスタの回路構成の一公知例を示す図である。図１１は、図１０のレジスタの動作を説明するためのタイミング図である。図１０に示したレジスタは、図４の各種レジスタ１１１〜１１６に用いられる公知のエッジ・トリガー型のレジスタである。すなわち、このレジスタは、２段のラッチ回路からなり、内部クロック信号Ｋをゲートに入力するｐチャネルＭＯＳトランジスタと内部クロック信号Ｋの相補信号／Ｋをゲートに入力するｎチャネルＭＯＳトランジスタからなる第１のトランスファゲート４０１（「ＣＭＯＳトランスファゲート」ともいう）と、入力と出力が相互に接続されたインバータ４０２、４０３よりなる第１のフリップフロップと、内部クロック信号Ｋの相補信号／Ｋをゲートに入力するｐチャネルＭＯＳトランジスタと内部クロック信号Ｋをゲートに入力するｎチャネルＭＯＳトランジスタからなる第２のトランスファゲート４０４と、入力と出力が相互に接続されたインバータ４０５、４０６よりなる第２のフリップフロップから構成されている。その動作として、内部クロック信号ＫがＬｏｗレベルのとき、第１、第２のトランスファゲート４０１、４０４はそれぞれオン、オフし、出力端子ＯＵＴには第２のフリップフロップの保持値が出力され、内部クロック信号ＫがＨｉｇｈレベルのとき、第１、第２のトランスファゲート４０１、４０４はそれぞれオフ、オンし、出力端子ＯＵＴには、インバータ４０２の出力をインバータ４０５で反転した値が出力され、この出力値は第２のフリップフロップに保持される。図１０に示した回路構成において、トランスファゲート４０１、４０４、インバータ４０２、４０３、４０５、４０６を構成するトランジスタの閾値電圧Ｖｔｈは通常の閾値とされる。なお、インバータ４０３、４０６は、データを保持するためのものであるため、駆動用のインバータ４０４と比べて、電流駆動能力（したがってゲート幅Ｗ、あるいはＷ／Ｌ比、ただし、Ｌゲート長）は小さくてよい。インバータ４０３、４０６は、「Weak Inverter」とも呼ばれる。図１１では、図１０に示したレジスタにおいて、内部クロック信号Ｋの立ち上がりエッジから、出力信号ＯＵＴの遷移までの伝搬遅延時間がｔｐｄで示されている。

ところで、この伝搬遅延時間ｔｐｄの短縮を図るには、ｔｐｄのパス、例えば図１０におけるトランスファゲート４０４とインバータ４０５の伝搬経路を高速化する必要がある。そして、同期式半導体記憶装置において、クロック信号ＣＬＫ、内部クロック信号のパス、ＲＯＷ系、データ出力の高速化が必要とされる。すなわち、図４のレジスタ１１１、１１２の高速化が必要とされる。

図１２（Ａ）は、同期式半導体記憶装置の高速化を実現する本実施例のレジスタ１１１、１１２（図４参照）の構成の一例を示す図である。なお、図４のレジスタ１１１、１１２には、図１２（Ａ）に示した構成が、入力アドレス信号の本数分並列に設けられている。図１２（Ａ）を参照すると、このレジスタは、内部クロック信号Ｋをゲートに入力するｐチャネルＭＯＳトランジスタと内部クロック信号Ｋの相補信号／Ｋをゲートに入力するｎチャネルＭＯＳトランジスタからなる第１のトランスファゲート５０１と、入力と出力が相互に接続されたインバータ５０２、５０３よりなる第１のフリップフロップと、内部クロック信号Ｋの相補信号／Ｋをゲートに入力するｐチャネルＭＯＳトランジスタと内部クロック信号Ｋをゲートに入力するｎチャネルＭＯＳトランジスタからなる第２のトランスファゲート５０８と、入力と出力が相互に接続されたインバータ５１３、５１４よりなる第２のフリップフロップを備え、第１のフリップフロップ（５０２、５０３）と第２のトランスファゲート５０８との間に第１のクロックドインバータを有し、第２のトランスファゲート５０８と出力端子ＯＵＴとの間に、インバータ５０２と並列に、第２のクロックドインバータを有している。

第１のクロックドインバータは、ソースが電源ＶＤＤに接続され、ゲートに制御信号Ｐの相補信号／Ｐが入力されるｐチャネルＭＯＳトランジスタ５０４と、ソースが接地され、ゲートに制御信号Ｐが入力されるｎチャネルＭＯＳトランジスタ５０７と、ｐチャネルＭＯＳトランジスタ５０４のドレインにソースが接続されたｐチャネルＭＯＳトランジスタ５０５と、ｎチャネルＭＯＳトランジスタ５０７のドレインにソースが接続されたｎチャネルＭＯＳトランジスタ５０６を備え、ｐチャネルＭＯＳトランジスタ５０５とｎチャネルＭＯＳトランジスタ５０６のゲートは共通接続され、第１のフリップフロップの出力（インバータ５０２の出力）に接続され、ｐチャネルＭＯＳトランジスタ５０５とｎチャネルＭＯＳトランジスタ５０６のドレインは共通接続され、第２のトランスファゲート５０８に接続されている。第２のクロックドインバータは、ソースが電源ＶＤＤに接続され、ゲートに制御信号Ｐの相補信号／Ｐが入力されるｐチャネルＭＯＳトランジスタ５０９と、ソースが接地され、ゲートに制御信号Ｐが入力されるｎチャネルＭＯＳトランジスタ５１２と、ｐチャネルＭＯＳトランジスタ５０９のドレインにソースが接続されたｐチャネルＭＯＳトランジスタ５１０と、ｎチャネルＭＯＳトランジスタ５１２のドレインにソースが接続されたｎチャネルＭＯＳトランジスタ５１１を備え、ｐチャネルＭＯＳトランジスタ５１０とｎチャネルＭＯＳトランジスタ５１１のゲートは共通接続され、第２のトランスファゲート５０８の出力に接続され、ｐチャネルＭＯＳトランジスタ５１０とｎチャネルＭＯＳトランジスタ５１１のドレインは共通接続され、出力端子ＯＵＴに接続されている。

本実施例において、第１のクロックドインバータを構成するｐチャネルＭＯＳトランジスタ５０５とｎチャネルＭＯＳトランジスタ５０６、第２のトランスファゲート５０８を構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ、及び、第２のクロックドインバータを構成するｐチャネルＭＯＳトランジスタ５１０とｎチャネルＭＯＳトランジスタ５１２は、低閾値のトランジスタで構成されている。なお、ｐチャネルＭＯＳトランジスタについてその閾値の高低は、閾値の絶対値の大小に対応している。

制御信号Ｐは、半導体記憶装置がアクティブ状態（例えばチップ選択信号が活性状態）のとき活性化され、スタンバイ時には、低閾値のトランジスタによるリークを遮断するため、非活性状態とされる。半導体記憶装置がアクティブ状態のとき（制御信号ＰはＨｉｇｈ、制御信号／ＰはＬｏｗとされる）、第１、第２のクロックドインバータがオン状態とされ、内部クロック信号ＫのＨｉｇｈレベル時、第２のトランスファゲート５０８がオンし、活性状態の第２のクロックドインバータは、第１のクロックドインバータの出力を反転した出力を出力端子ＯＵＴに出力し、内部クロック信号ＫのＬｏｗレベル時、第１のトランスファゲート５０１はオン、第２のトランスファゲート５０８はオフとされ、入力信号ＩＮがインバータ５０２で反転され第１のクロックドインバータに供給される。なお、インバータ５１３、５１４は、データ保持用として用いられており、インバータ５１３、５１４を構成するＭＯＳトランジスタの電流駆動能力（ゲート幅Ｗ、あるいはＷ／Ｌ比、ただし、Ｌゲート長）は小さくてよい。

制御信号ＰがＬｏｗレベル、制御信号／ＰがＨｉｇｈレベルのとき、第１、第２のクロックドインバータにおけるトランジスタ５０４、５０７、５０９、５１２はオフし、第１及び第２のクロックドインバータは非活性状態（オフ状態）とされる。第１のクロックドインバータにおいて、電源ＶＤＤと低閾値トランジスタ５０５の間、グランドと低閾値トランジスタ５０６の間にそれぞれ設けられたスイッチ用のトランジスタ５０４、５０７がオフし、第２のクロックドインバータにおいて、電源ＶＤＤと低閾値トランジスタ５１０の間、グランドと低閾値トランジスタ５１１の間にそれぞれ設けられたスイッチ用のトランジスタ５０９、５１２がいずれもオフ状態であるため、低閾値トランジスタ５０５、５０６、５１０、５１１、及び低閾値のトランスファゲート５０８によるリーク電流はカットされる。

チップ選択信号／ＣＳ及びアドレスバリッド信号／ＡＤＶから制御信号Ｐを生成する場合、クロック信号ＣＬＫ（したがって内部クロック信号Ｋ）が入力される前（遷移の前）に、制御信号Ｐの活性化が行われる。制御信号Ｐが活性化されているとき、図１２（Ａ）において、図１０に示したｔｐｄに対応するパスには、トランスファゲート５０８、ｐチャネルＭＯＳトランジスタ５１０とｎチャネルＭＯＳトランジスタ５１１からなり、低閾値のトランジスタのみで動作するため、内部クロック信号Ｋの立ち上がりから出力端子ＯＵＴの出力信号の遷移までの伝搬遅延時間ｔｐｄを短縮することができる。

このように、本実施例のレジスタにおいては、所定の信号伝搬経路を低閾値のトランジスタで構成することで、動作速度を向上するとともに、低閾値のトランジスタが挿入される電流パス内には、低閾値のトランジスタと直列に通常閾値のスイッチ用トランジスタを設けることで、消費電力の増大を抑止している。これに対して、通常閾値のスイッチ用トランジスタを設けずに低閾値のトランジスタのみで構成した場合、伝搬遅延時間ｔｐｄは短縮するものの、リーク電流が増大し、消費電力の低減は困難となる。

図１２（Ｂ）は、制御信号Ｐを生成する制御信号生成回路の構成の一例を示している。図１２（Ｂ）に示す例では、制御信号生成回路５１５には、例えばチップ選択信号／ＣＳとアドレスバリッド信号／ＡＤＶとが入力されており、これらの入力信号の論理演算結果が制御信号Ｐとして出力される。制御信号生成回路５１５をＮＡＮＤゲートで構成した場合、チップ選択信号／ＣＳとアドレスバリッド信号／ＡＤＶのいずれかがＬｏｗレベルのとき、制御信号ＰはＨｉｇｈレベル（信号／ＰはＬｏｗレベル）とされ、図１２（Ａ）のスイッチ用のトランジスタ５０４と５０７、５０９と５１２はいずれもオンし、第１及び第２のクロックドインバータは活性状態とされる。一方、チップ選択信号／ＣＳとアドレスバリッド信号／ＡＤＶがともにＨｉｇｈレベル（非活性）のとき、制御信号ＰはＬｏｗレベル（信号／ＰはＨｉｇｈレベル）とされ、図１２（Ａ）のスイッチ用のトランジスタ５０４と５０７、５０９と５１２はいずれもオフし、第１及び第２のクロックドインバータは非活性状態とされる。なお、制御信号Ｐを生成するための信号としては、チップ選択信号／ＣＳとアドレスバリッド信号／ＡＤＶ等に限定されるものでなく、制御信号生成回路５１５の論理構成も、スタンバイ時に、クロックドインバータをオフする制御を行うものであれば、任意とされる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されず、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明は、セルアレイをＤＲＡＭセルで構成した半導体記憶装置のリフレッシュによるアクティブサイクルの遅れを回避し、ＤＲＡＭセルをセルアレイに有しＳＲＡＭインタフェース互換の半導体記憶装置の高速化に貢献する。また、本発明は、ＤＲＡＭセルをセルアレイに有することで消費電力の低減、チップ面積の縮減に寄与し、さらに、半導体記憶装置外部から、ＤＲＡＭセル固有のリフレッシュに関わる制御を行うことを不要とし、システム設計を簡易化している。

１００ メモリセルアレイ
１０１ Ｘデコーダ（ロウデコーダ）
１０２ Ｙデコーダ（カラムデコーダ）
１０３ センスアンプ／プリチャージ回路
１１１〜１１６ レジスタ
１１７ ＮＯＲ回路
１１８ ＮＯＲ回路
１１９ インバータ
１２０ ＮＡＮＤ回路
１２１ インバータ
１２２ ＮＯＲ回路
１２３ レイトライトレジスタ
１２４ レイトライトレジスタ
１２５ リード／ライトコントロール回路
１２６ リフレッシュコントロール・パルス発生回路
１２７ タイマー（リフレッシュタイマー）
１２８ データ入出力コントロール回路
１２９ アドレスヒットコントロール回路
１３０ データ入力／データ出力レジスタ
１３１ リフレッシュアドレスカウンタ
１３２ マルチプレクサコントロール回路
１３３ マルチプレクサ
１３４ センスアンプ／プリチャージコントロール回路
１３５ Ｙプリデコーダ
１３６ Ｘプリデコーダ
２０１ ワンショットパルス発生回路
２０２ リフレッシュ要求トリガー回路
２０３ ＳＲフリップフロップ
２０４ ＳＲフリップフロップ
２０５ インバータ
２０６ レジスタ
２０７ アクティブパルス発生回路
２０８ 遅延回路
２０９ ＮＡＮＤ回路
２１０ リフレッシュパルス発生回路
２１１ ＡＮＤ回路
２１２ リード／ライトパルス発生回路
３０１ ＡＮＤ回路
３０２ セレクタ
３０３ ＳＲフリップフロップ
３０４ インバータ
４０１、４０４ トランスファゲート
４０２、４０３、４０５、４０６ インバータ
５０１ トランスファゲート
５０２、５０３、５１３、５１４ インバータ
５０４、５０９ ｐチャネルＭＯＳトランジスタ
５０５、５１０ 低閾値のｐチャネルＭＯＳトランジスタ
５０６、５１１ 低閾値のｎチャネルＭＯＳトランジスタ
５０７、５１３ ｎチャネルＭＯＳトランジスタ
５０８ 低閾値のトランスファゲート
５１５ 制御信号生成回路

Claims (11)

1. 記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイと、
   リフレッシュ要求が行われた第１のクロックサイクルにつづく第２のクロックサイクルでリード／ライト要求が行われたときに、前記セルアレイでのリード／ライト動作を少なくとも１クロックサイクル分遅らせ、リフレッシュ動作の終了後に、前記セルアレイでのリード／ライト動作を開始するように制御する手段と、
   を備えている、ことを特徴とする半導体記憶装置。
2. 記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイと、
   リフレッシュ要求が行われた第１のクロックサイクルにおいて、リード／ライト動作に関連する制御信号が所定の値に遷移した場合、前記第１のクロックサイクルに続く第２のクロックサイクルでリード／ライト要求が行われるものと判断してリフレッシュを中止するように制御する手段と、
   を備えている、ことを特徴とする半導体記憶装置。
3. 前記第２のクロックサイクルでのリード／ライト要求に基づき、前記セルアレイでのリード／ライト動作が開始される、ことを特徴とする請求項２記載の半導体記憶装置。
4. 制御端子から入力された前記リード／ライト動作に関連する制御信号を、入力されるクロック信号の遷移エッジでサンプル出力するサンプル回路と、
   前記制御端子から入力された前記リード／ライト動作に関連する制御信号と、前記サンプル回路でサンプルされた前記リード／ライト動作に関連する制御信号とを入力し、少なくとも一方が活性化状態のとき、リフレッシュ動作を非活性化する信号を出力する第１の制御回路と、
   リフレッシュの間隔を規定するリフレッシュタイマーからのリフレッシュ要求トリガー信号に基づき、リフレッシュを実行するための制御信号を生成する第２の制御回路と、
   を備え、
   前記第２の制御回路は、
   前記第１の制御回路からの出力信号がリフレッシュの非活性化を示す場合には、活性化状態の前記リフレッシュ要求トリガー信号を受けたときに、前記リフレッシュを実行するための制御信号を非活性化状態から活性状態に遷移させず、非活性化状態に保つ制御を行う手段を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記リード／ライト動作に関連する制御信号が、
   リード／ライト動作のアドレス信号が有効であることを示すアドレスバリッド信号と、
   チップの選択の有無を示すチップ選択信号と、
   を含み、
   前記第２の制御回路は、
   活性化状態の前記リフレッシュ要求トリガー信号を受けたとき、前記アドレスバリッド信号と前記チップ選択信号がともに活性化状態である場合には、前記リフレッシュを実行するための制御信号を、非活性化状態とする回路を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
6. 記憶の保持にリフレッシュが必要とされる複数のメモリセルを含むセルアレイと、
   リフレッシュ要求が行われた第１のクロックサイクルにつづく第２のクロックサイクルでリード／ライト要求が行われたときに、リフレッシュ実行時間を短縮してリフレッシュ動作を終了させ、前記セルアレイでのリード／ライト動作を開始するように制御する手段と、
   を備えている、ことを特徴とする半導体記憶装置。
7. 前記第２のクロックサイクルを規定するクロック信号の所定の遷移エッジに基づき、リフレッシュ対象のワード線を、選択状態から非選択状態に設定するように制御する回路を備えている、ことを特徴とする請求項６記載の半導体記憶装置。
8. 前記リフレッシュ実行時間を短縮したのち、リフレッシュの間隔を規定するリフレッシュタイマーからのリフレッシュ要求トリガー信号の出力周期が短縮される構成とされている、ことを特徴とする請求項６又は７記載の半導体記憶装置。
9. アドレス信号又は前記制御信号を入力信号として入力し、前記クロック信号に基づきサンプルするラッチ回路を備え、
   前記ラッチ回路は、
   前記クロック信号によってオン・オフ制御され、前記入力信号の伝達の有無を制御するトランスファゲートと、
   前記トランスファゲートの出力を入力に受け出力が出力端子に接続されてなる第１のインバータと、前記第１のインバータの出力を入力とし出力が前記第１のインバータの入力に接続されてなる第２のインバータよりなるフリップフロップと、
   前記トランスファゲートと前記出力端子との間に、前記第１のインバータと並列に接続され、入力される第２の制御信号によってオン・オフ制御されるクロックドインバータと、
   を含み、
   前記クロックドインバータは、第１の電源と第２の電源間に、前記第２の制御信号に基づきオン・オフされる第１のスイッチトランジスタと、前記入力信号を反転出力するインバータを構成する相補の２つのトランジスタと、前記第２の制御信号に基づきオン・オフされる第２のスイッチトランジスタとが直列形態に接続されて構成され、
   前記相補の２つのトランジスタは相対的に低閾値とされ、
   前記第１及び第２のスイッチトランジスタは前記低閾値よりも高い閾値とされ、
   前記トランスファゲートを構成するトランジスタは相対的に低閾値とされる、ことを特徴とする請求項１、２、６のいずれか一に記載の半導体記憶装置。
10. アドレス信号又は前記制御信号を入力信号として入力し、前記信号に基づきサンプルするレジスタを備え、
    前記レジスタは、信号入力端子と信号出力端子の間に、前記信号によってオン・オフ制御される第１のトランスファゲートと、入力と出力を相互に接続してなる２つのインバータよりなる第１のフリップフロップと、前記入力されるクロック信号によって前記第１のトランスファゲートとは相補にオン・オフ制御される第２のトランスファゲートと、入力と出力を相互に接続してなる２つのインバータよりなる第２のフリップフロップと、を備え、さらに、
    前記第１のフリップフロップと前記第２のトランスファゲートとの間に設けられ、第２の制御信号によってオン・オフ制御される第１のクロックドインバータと、
    前記第２のトランスファゲートと前記信号出力端子の間に設けられ、前記第２の制御信号によってオン・オフ制御される第２のクロックドインバータと、
    を備え、
    前記第１及び第２のクロックドインバータの各々は、第１及び第２の電源間に、前記第１の制御信号に基づきオン・オフされる第１のスイッチトランジスタと、入力した信号を反転出力するインバータを構成する相補の２つのトランジスタと、前記第２の制御信号に基づきオン・オフされる第２のスイッチトランジスタとが直列形態に接続されて構成され、
    前記第１及び第２のクロックドインバータの各々において、前記相補の２つのトランジスタは、相対的に低閾値とされ、前記第１及び第２のスイッチトランジスタは、前記低閾値よりも高い閾値とされ、
    前記第１及び第２のトランスファゲートを構成するトランジスタは相対的に低閾値とされる、ことを特徴とする請求項１、２、６のいずれか一に記載の半導体記憶装置。
11. 前記第２の制御信号は、前記半導体記憶装置のスタンバイ時に非活性化され、前記半導体記憶装置の活性化時に活性化される、ことを特徴とする請求項９又は１０に記載の半導体記憶装置。

Images