CN116543804A - 驱动控制电路和存储器 - Google Patents

Abstract

本公开提供一种驱动控制电路和存储器，该驱动控制电路包括：第一读出驱动电路，用于接收并根据输入的第一初始读出驱动信号生成并输出第一存储体组读出驱动信号，第一初始读出驱动信号包括基于读修改写操作产生的第一脉冲；第一读出驱动阻止电路，用于接收并根据输入的第一初始读出驱动信号、第一存储体组使能信号和写命令生成并输出第一驱动阻止反相信号。其中，第一驱动阻止反相信号用于阻止第一存储体组读出驱动信号在读修改写操作期间将从第一存储体组读取的数据传递至存储器的读写总线，并在第一脉冲的下降沿时失效，以在失效期间通过第一存储体组读出驱动信号将从第一存储体组读取的数据传递至读写总线。

Description

驱动控制电路和存储器

技术领域

本公开涉及集成电路控制技术领域，具体而言，涉及一种驱动控制电路和存储器。

背景技术

相关技术中，正常读操作将会由存储器控制器产生一个传输至存储器中的每个存储体组（Bank Group，BG）的读命令，同时也会产生对应各个存储体组的初始读出驱动信号，通过初始读出驱动信号会生成一个输入输出灵敏放大使能信号（用IOSAEN表示）和一个存储体组读出驱动信号，其中，输入输出灵敏放大使能信号用于打开输入输出灵敏放大器将存储单元中存储的数据进行放大，存储体组读出驱动信号用于将输入输出灵敏放大器放大后的数据输出至存储器的读写总线上。

然而，当存储器控制器发布的写命令为部分写命令（PARTIAL WRITE，是相对于全写（JUST WRITE）而言的）时，会产生读修改写（Read-Modify-Write，RMW）操作。而读修改写操作中读出的数据是不需要传输至存储器的读写总线上的。

发明内容

本公开实施例提供了一种驱动控制电路，包括：第一读出驱动电路，用于接收并根据输入的第一初始读出驱动信号生成并输出第一存储体组读出驱动信号，所述第一初始读出驱动信号包括基于读修改写操作产生的第一脉冲，所述读修改写操作的目标操作存储体组为存储器中的第一存储体组；第一读出驱动阻止电路，用于接收并根据输入的第一初始读出驱动信号、第一存储体组使能信号和写命令生成并输出第一驱动阻止反相信号。其中，所述第一驱动阻止反相信号用于阻止所述第一存储体组读出驱动信号在所述读修改写操作期间将从所述第一存储体组读取的数据传递至所述存储器的读写总线，并在所述第一脉冲的下降沿时失效，以在第一驱动阻止反相信号失效期间通过所述第一存储体组读出驱动信号将从所述第一存储体组读取的数据传递至所述存储器的读写总线。

本公开实施例另提供了一种存储器，包括本公开任一实施例提供的驱动控制电路。

附图说明

图1是本公开一示例性实施例中的驱动控制电路的示意图。

图2是本公开的另一示例性实施例的驱动控制电路的示意图。

图3是本公开一示例性实施例的第一初始读出驱动信号产生电路的示意图。

图4是本公开又一示例性实施例的驱动控制电路的示意图。

图5是本公开一示例性实施例的驱动控制电路的驱动控制时序示意图。

图6是本公开一示例性实施例的存储器的组成结构示意图。

具体实施方式

附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

部分写表示写入到存储器的存储阵列中的数据不够所需的位数，例如当写入存储阵列的数据不够128位（bits）时，但由于存储器的错误校正码（Error Correcting Code，ECC）校验需要128bits数据才能生成8位校验码，因此会产生读修改写RMW操作，该读修改写操作中包括非正常读操作（不是由存储器控制器发出的读命令引起的读操作），即，读修改写操作中读出的数据是不需要传输至存储器的读写总线上的。为了避免将读修改写操作产生的非正常读操作读出的数据通过存储器的读写总线读出，可以通过驱动阻止反相信号将存储体组读出驱动信号屏蔽掉。但当RMW引起的写命令和下一次读命令访问不同的存储体组时，会导致驱动阻止反相信号提前从有效的低电平跳变为失效的高电平，导致在RMW操作期间提前失效了，由此使得在RMW操作期间提前打开该RMW操作访问的第一存储体组的读写总线驱动器，可能会导致复写读修改写操作待写入的数据，或者让存储器的读写总线翻转产生多余的功耗。

基于上述技术问题，本公开实施例提供了一种驱动控制电路，下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开一示例性实施例中的驱动控制电路的示意图。

如图1所示，本公开实施例的驱动控制电路10可以包括第一读出驱动电路101和第一读出驱动阻止电路102。第一读出驱动电路101可以用于接收并根据输入的第一初始读出驱动信号生成并输出第一存储体组读出驱动信号。第一读出驱动电路102可以用于接收并根据输入的第一初始读出驱动信号、第一存储体组使能信号和写命令（用WR_CMD表示）生成并输出第一驱动阻止反相信号。

本公开实施例中，假设存储器中包括存储体组BGA、BGB、BGC、BGD、BGE、BGF、BGG至BGH共8个存储体组，但本公开并不对存储器中包括的存储体组的数量进行限制。存储器的读写总线驱动器可以包括与存储体组BGA至BGH一一对应的8个读写总线驱动器。该8个读写总线驱动器的输出端均连接至该存储器的读写总线。每个读写总线驱动器分别通过各个存储体组对应的读出驱动信号（例如第一存储体组对应的读出驱动信号称之为第一存储体组读出驱动信号，用BUSDRV表示）进行驱动，以将对应存储体组中的数据通过该存储器的读写总线进行读出。

本公开实施例中，第一存储体组可以是存储体组BGA至BGH的任一个，在下面的实施例中均以第一存储体组为BGA进行举例说明，但本公开并不限定于此。第一初始读出驱动信号是指第一存储体组对应的初始读出驱动信号，表示正常情况下的对第一存储体组进行读出驱动，下面用RDEN_BG表示，在第一存储体组为BGA时，也可以用RDEN_BGA表示。

本公开实施例中，存储器中的每个存储体组均可以具有各自的存储体组使能信号，该存储体组使能信号用于使能对应的存储体组。将第一存储体组的使能信号称之为第一存储体组使能信号，用BG_EN表示，在第一存储体组为BGA时，也可以用BGA_EN表示；第二存储体组的使能信号称之为第二存储体组使能信号，用BG_EN表示，在第二存储体组为BGH时，也可以用BGH_EN表示，其它以此类推。在同一时刻，仅使能一个存储体组，即在同一时刻只有一个存储体组使能信号为第一电平（例如高电平，但本公开并不限定于此），其它剩余的存储体组使能信号均为第二电平（例如低电平）。

其中，第一初始读出驱动信号可以包括基于读修改写操作产生的第一脉冲（例如参考图5中的501），读修改写操作访问的目标操作存储体组为存储器中的第一存储体组。第一驱动阻止反相信号可以用于阻止第一存储体组读出驱动信号在该读修改写操作期间将从该第一存储体组读取的数据传递至存储器的读写总线，并在第一初始读出驱动信号的第一脉冲的下降沿时失效，以在第一驱动阻止反相信号失效期间通过该第一存储体组读出驱动信号将从该第一存储体组读取的数据传递至该存储器的读写总线。

对于读修改写操作访问的目标操作存储体组为BGA时，表示BGA的第一存储体组使能信号BG_EN为第一电平，存储体组BGB至BGH的第二至第八存储体组使能信号为第二电平（本公开中，第二电平可以是指逻辑低电平“0”）。

在本公开的一些实施例中，第一驱动阻止反相信号（用DRV_BLOCKB表示）是指用于阻止开启第一存储体组的读写总线驱动器的信号，且该信号是低电平有效的，即在第一驱动阻止反相信号为低电平时禁止驱动第一存储体组的读写总线驱动器，以禁止将从第一存储体组读取的数据传输至存储器的读写总线；在第一驱动阻止反相信号为高电平时，允许驱动第一存储体组的读写总线驱动器，以允许将从第一存储体组读取的数据传输至存储器的读写总线。但本公开并不限定于此。

本公开实施例中，通过第一读出驱动电路和第一读出驱动阻止电路接收并根据输入的第一初始读出驱动信号、第一存储体组使能信号和写命令生成并输出第一存储体组读出驱动信号和第一驱动阻止反相信号，一方面，可以阻止第一存储体组读出驱动信号在读修改写操作期间将从第一存储体组读取的数据传输至存储器的读写总线，从而可以防止该读修改写操作引起的非正常读操作，将从第一存储体组中读出的数据通过该读写总线输出该存储器，可以避免复写读修改写操作写入的数据，并避免读写总线状态翻转产生多余的功耗。另一方面，通过让第一驱动阻止反相信号在第一脉冲的下降沿失效，该第一脉冲是指第一初始读出驱动信号中基于读修改写操作产生的，从而允许通过第一存储体组读出驱动信号驱动第一存储体组的读写总线驱动器，不会影响对第一存储体组的后续操作。

图2是本公开的一示例性实施例的驱动控制电路的示意图。

如图2所示，本公开实施例的第一读出驱动阻止电路102可以包括：第一读写指示信号生成电路21、第一RS触发器22和第一反相器23。

第一读写指示信号生成电路21可以包括第一输入端至第三输入端以及第一输出端和第二输出端，该第一输入端至第三输入端分别可以用于接收第一初始读出驱动信号RDEN_BG、第一存储体组使能信号BG_EN和写命令WR_CMD。第一读写指示信号生成电路21可以用于基于第一初始读出驱动信号RDEN_BG、第一存储体组使能信号BG_EN和写命令WR_CMD生成第一读指示信号（用RDEN_AP表示）和第一写指示信号（用RWM_BG表示）。第一读写指示信号生成电路21的第一输出端和第二输出端可以分别用于输出第一读指示信号RDEN_AP和第一写指示信号RWM_BG。

第一RS触发器22可以包括第一输入端221（图2中的R端，即Reset端，重置端）、第二输入端222（图2中的S端，即Set端，即设置端）和第一输出端（即图2中的Qn端），第一输入端221和第二输入端222可以分别用于连接第一读写指示信号生成电路21的第一输出端和第二输出端，以分别接收第一读指示信号RDEN_AP和第一写指示信号RWM_BG。第一RS触发器22可以用于根据第一读指示信号RDEN_AP和第一写指示信号RWM_BG生成第一驱动阻止信号DRV_BLOCK。第一RS触发器22的第一输出端可以用于输出第一驱动阻止信号DRV_BLOCK。

第一反相器23的输入端可以连接第一RS触发器22的第一输出端，第一反相器23的输出端可以用于输出第一驱动阻止反相信号DRV_BLOCKB。DRV_BLOCK和DRV_BLOCKB互为反相信号。

图2实施例中，第一RS触发器22的第一输入端和第二输入端可以是低电平有效的，但本公开并不限定于此。第一RS触发器22可以包括2个与非门，其中一个与非门（图2第一RS触发器22中位于下方的与非门）的第一输入端作为第一RS触发器22的第一输入端，第二输入端连接另一个与非门（图2第一RS触发器22中位于上方的与非门）的输出端，该与非门的输出端作为第一RS触发器22的第二输出端（即图2中的Qn反端），连接另一个与非门的第一输入端。另一个与非门的第二输入端作为该第一RS触发器22的第二输入端，该另一个与非门的输出端作为第一RS触发器22的第一输出端（即图2中的Qn端）。下表1为第一RS触发器22的特征表。

可以理解的是，当第一RS触发器22的R端和S端同时输入0时，由于图2中的第一RS触发器22的Qn反端没有连接出去，因此，不会存在第一RS触发器22的Qn端和Qn反端同时为1的竞争关系，进而图2中的第一RS触发器22也处于稳定状态，此时，Qn端会输出1。

本公开实施例中，通过第一读写指示信号生成电路根据接收的第一初始读出驱动信号、第一存储体组使能信号和写命令生成并输出第一读指示信号和第一写指示信号，将该第一读指示信号和第一写指示信号输入至第一RS触发器的第一输入端和第二输入端，以用于生成第一驱动阻止信号输出至第一反相器，通过第一反相器输出第一驱动阻止反相信号，有利于通过第一驱动阻止反相信号阻止在读修改写操作期间打开第一存储体组的读写总线驱动器，以阻止将从第一存储体组读取的数据传输至存储器的读写总线，并在第一初始读出驱动信号的第一脉冲的下降沿失效，以不影响后续正常驱动第一存储体组的读写总线驱动器。

继续参考图2所示，第一读写指示信号生成电路21可以包括第一读指示信号生成电路211和第一写指示信号生成电路212。

第一读指示信号生成电路211包括输入端和输出端，第一读指示信号生成电路211的输入端可以连接第一读写指示信号生成电路21的第一输入端，即第一读指示信号生成电路211的输入端可以接收第一初始读出驱动信号RDEN_BG。第一读指示信号生成电路211可以用于根据第一初始读出驱动信号RDEN_BG生成第一读指示信号RDEN_AP。第一读指示信号生成电路211的输出端可以连接第一读写指示信号生成电路21的第一输出端，即第一读指示信号生成电路211的输出端可以连接第一RS触发器22的第一输入端221，以输出第一读指示信号RDEN_AP至第一RS触发器22的第一输入端。

第一写指示信号生成电路212可以包括第一输入端、第二输入端和输出端。第一写指示信号生成电路212的第一输入端和第二输入端可以分别连接第一读写指示信号生成电路21的第二输入端和第三输入端，即第一写指示信号生成电路212的第一输入端和第二输入端分别可以用于接收第一存储体组使能信号BG_EN和写命令WR_CMD。第一写指示信号生成电路212可以用于根据第一存储体组使能信号BG_EN和写命令WR_CMD生成第一写指示信号RWM_BG。第一写指示信号生成电路212的输出端可以连接第一读写指示信号生成电路21的第二输出端，即第一写指示信号生成电路212的输出端可以连接第一RS触发器22的第二输入端222，以输出第一写指示信号RWM_BG至第一RS触发器22的第二输入端。

本公开实施例中，通过第一读指示信号生成电路根据第一初始读出驱动信号生成第一读指示信号，并输出至第一RS触发器的第一输入端，通过第一写指示信号生成电路根据第一存储体组使能信号和写命令生成第一写指示信号，并输出至第一RS触发器的第二输入端，如此，使得第一RS触发器可以根据第一读指示信号和第一写指示信号生成第一驱动阻止信号DRV_BLOCK输出至第一反相器，以生成第一驱动阻止反相信号。

继续参考图2所示，第一读指示信号生成电路211可以包括第一支路2111、第二支路2112和第一与非门2113。第一支路2111可以包括串联的第一偶数个反相器，图2中以4个串联的反相器进行举例说明，但本公开并不限定于此。第二支路2112可以包括串联的奇数个反相器，图2中以1个反相器为例，但本公开并不限定于此。第一支路2111和第二支路2112并联连接。

第一支路2111的输入端可以连接第一读指示信号生成电路211的输入端，以用于接收第一初始读出驱动信号RDEN_BG，第一支路2111的输出端输出经过第一延时后的第一初始读出驱动信号（用RDEN_BG_T1表示）。第一延时与第一偶数对应。第一偶数可以是大于或等于4的整数，对应的第一延时可以是大于或等于4个反相器的延时。

第二支路2112的输入端可以连接第一读指示信号生成电路211的输入端，以用于接收第一初始读出驱动信号RDEN_BG，第二支路2112的输出端输出第一初始读出驱动反相信号（用RDEN_BG_T2表示）。第一初始读出驱动反相信号和第一初始读出驱动信号互为反相信号。第一初始读出驱动反相信号相比第一初始读出驱动信号具有一定的延时，例如，延时时长可以是第二延时，第二延时可以与奇数对应；奇数比第一偶数小第一数值。第一数值可以是小于或等于3的正整数。例如，在第一偶数是4的情况下，第一数值可以是3，奇数可以是1；在第一偶数为6的情况下，第一数值可以是3，奇数可以是3；再例如，在第一偶数是4的情况下，第一数值可以是1，奇数可以是3。

第一与非门2113的第一输入端和第二输入端可以分别连接第一支路2111的输出端和第二支路2112的输出端，以分别接收经第一延时后的第一初始读出驱动信号RDEN_BG_T1和第一初始读出驱动反相信号RDEN_BG_T2（对应第二延时），且第一延时大于第二延时。第一与非门2113可以用于根据经第一延时后的第一初始读出驱动信号RDEN_BG_T1和第一初始读出驱动反相信号RDEN_BG_T2生成第一读指示信号RDEN_AP。第一与非门2113的输出端可以连接第一读指示信号生成电路211的输出端，即可以连接第一RS触发器22的第一输入端221，以将第一读指示信号RDEN_AP输入至第一RS触发器22。

本公开实施例中，通过第一支路可以对第一初始读出驱动信号进行延迟输出第一延时后的第一初始读出驱动信号，通过第二支路可以对第一初始读出驱动信号进行反相输出第一初始读出驱动反相信号，通过第一与非门对第一延时后的第一初始读出驱动信号和第一初始读出驱动反相信号进行逻辑与非运算，可以得到第一读指示信号，从而可以根据第一读指示信号确定第一驱动阻止反相信号。

继续参考图2，第一写指示信号生成电路212可以包括第二与非门2121和串联的第二偶数个反相器2122。

第二与非门2121的第一输入端和第二输入端可以分别连接第一写指示信号生成电路212的第一输入端和第二输入端，以分别接收第一存储体组使能信号BG_EN和写命令WR_CMD。第二与非门2121可以用于根据第一存储体组使能信号BG_EN和写命令WR_CMD生成第一写信号（用WR_BG表示）。第二与非门2121的输出端可以用于输出第一写信号WR_BG。

串联的第二偶数个反相器2122的输入端可以连接第二与非门2121的输出端，串联的第二偶数个反相器2122的输出端可以连接第一写指示信号生成电路212的的输出端，以连接第一RS触发器22的第二输入端222，将第一写指示信号RWM_BG输入至第一RS触发器22。第二偶数与第一偶数、上述奇数相关，例如，在第一偶数为4，奇数为1的情况下，第二偶数可以为2，以使得输入第一RS触发器22的第一输入端和第二输入端的信号之间的时间基本一致。

本公开实施例中，通过第二与非门对第一存储体组使能信号和写命令进行逻辑与非处理，并将得到的第一写信号输出至串联的第二偶数个反相器，第二偶数个反相器可以输出第一写指示信号，从而可以根据第一写指示信号确定第一驱动阻止反相信号。

继续参考图2，第一读出驱动电路101可以包括串联的第三偶数个反相器，串联的第三偶数个反相器的输入端可以用于接收第一初始读出驱动信号RDEN_BG，串联的第三偶数个反相器的输出端可以用于输出第一存储体组读出驱动信号BUSDRV。串联的第三偶数个反相器可以对第一初始读出驱动信号RDEN_BG进行缓冲，输出驱动能力增强的第一存储体组读出驱动信号BUSDRV，以便驱动第一存储体组的读写总线驱动器。

在本公开的一些实施例中，在读修改写操作之后还可以包括第一正常读操作，第一正常读操作访问的目标操作存储体组为存储器的第二存储体组。本公开实施例中，将由存储器控制器发送的全局的读命令RD_CMD触发的读操作称之为正常读操作，正常读操作读取的数据需要通过存储器的读写总线输出。将不是由存储器控制器发送的读命令RD_CMD触发的读操作称之为非正常读操作，非正常读操作读取的数据不需要通过存储器的读写总线输出。

本公开实施例中，第二存储体组可以是和第一存储体组不同的存储体组。例如，在第一存储体组为BGA的情况下，第二存储体组可以是存储体组BGB至BGH中的任何一个。在下面的实施例中以第二存储体组是BGH进行举例说明，但本公开并不限定于此。

本公开实施例中，由于第一次正常读操作访问的目标操作存储体组为第二存储体组，第一存储体组使能信号处于非使能状态，从而可以保证在第一次正常读操作期间，第一存储体组的读写总线驱动器的打开与关断是不受第一次正常读写操作影响的。

在本公开的一些实施例中，第一次正常读操作之后可以包括第二次正常读操作，第二次正常读操作的目标操作存储体组为第一存储体组，第一初始读出驱动信号RDEN_BG还可以包括基于第二次正常读操作产生的第二脉冲，第一驱动阻止反相信号还可以用于在在第二次正常读操作期间通过第一存储体组读取驱动信号BUSDRV驱动第一存储体组的读写总线驱动器，将从第一存储体组读取的数据传输至存储器的读写总线。

本公开实施例中，由于第二次正常读操作的目标操作存储体组为第一存储体组，因此读命令RD_CMDb不仅包括第一次正常读操作产生的第四脉冲（例如参考图5中的504），还包括基于第二次正常读操作产生的第五脉冲（例如参考图5中的505），第一驱动阻止反相信号DRV_BLOCKB在第五脉冲505期间保持在失效状态以驱动第一存储体组的读写总线驱动器，以将读取的数据传输至存储器的读写总线。

如图3所示，本公开实施例提供的驱动控制电路还可以包括第一初始读出驱动信号产生电路102。第一初始读出驱动信号产生电路102可以包括第一输入端至第四输入端以及输出端，其第一输入端至第四输入端可以分别用于接收部分写指示信号、读命令RD_CMD、写命令WR_CMD和第一存储体组使能信号BG_EN。第一初始读出驱动信号产生电路102可以用于根据部分写指示信号、读命令RD_CMD、写命令WR_CMD和第一存储体组使能信号BG_EN生成第一初始读出驱动信号RDEN_BG。第一初始读出驱动信号产生电路102的输出端可以连接第一读出驱动电路101的输入端以及第一读出驱动阻止电路102中的第一读写指示信号生成电路21的第一输入端，以通过其输出端输出第一初始读出驱动信号RDEN_BG至第一读出驱动电路101和第一读出驱动阻止电路102。

本公开实施例中，通过第一初始读出驱动信号产生电路根据部分写指示信号、读命令、写命令和第一存储体组使能信号生成并输出第一初始读出驱动信号，如此可以根据第一初始读出驱动信号得到第一驱动阻止反相信号，阻止在读修改写操作期间驱动第一存储体组的读写总线驱动器，以阻止将读修改写操作期间从第一存储体组读取的数据传递至存储器的读写总线，并在第一初始读出驱动信号的第一脉冲的下降沿时失效，以满足后续正常驱动第一存储体组的读写总线驱动器的需求。

如图3所示，第一初始读出驱动信号产生电路102可以包括读写控制信号生成电路31、信号脉宽增加电路32和第二与门33。

读写控制信号生成电路31的第一输入端至第三输入端可以分别用于接收部分写指示信号、读命令RD_CMD和写命令WR_CMD。读写控制信号生成电路31可以用于根据部分写指示信号、读命令RD_CMD和写命令WR_CMD生成读写控制信号WR_RD_C。读写控制信号生成电路31的输出端可以用于输出读写控制信号WR_RD_C。

信号脉宽增加电路32的输入端可以连接读写控制信号生成电路31的输出端以接收读写控制信号WR_RD_C。信号脉宽增加电路32可以用于对读写控制信号WR_RD_C进行脉冲宽度加宽处理，例如使得输出的目标读写控制信号的脉冲宽度是输入的读写控制信号WR_RD_C的脉冲宽度的两倍，但本公开并不限定于此。信号脉宽增加电路32的输出端可以输出脉宽增加后的读写控制信号（对应目标读写控制信号，用RDEN表示）。

第二与门33包括第一输入端、第二输入端和输出端。第二与门31的第一输入端可以连接信号脉宽增加电路32的输出端，以接收目标读写控制信号RDEN。第二与门33的第二输入端可以用于接收第一存储体组使能信号BG_EN。第二与门33可以用于根据目标读写控制信号RDEN和第一存储体组使能信号BG_EN生成第一初始读出驱动信号RDEN_BG。第二与门33的输出端可以用于输出第一初始读出驱动信号RDEN_BG至第一读出驱动电路101和第一读出驱动阻止电路102。

本公开实施例中，通过读写控制信号生成电路接收并根据部分写指示信号、读命令和写命令生成读写控制信号，并将生成的读写控制信号输出至信号脉宽增加电路，信号脉宽增加电路接收并根据读写控制信号输出脉宽增加后的目标读写控制信号至第二与门的第一输入端，第二与门的第二输入端接收第一存储体组使能信号，输出端输出第一初始读出驱动信号，以根据第一初始读出驱动信号生成第一存储体组读出驱动信号和第一驱动阻止反相信号。

继续参考图3，读写控制信号生成电路31可以包括第一或门310、第一与门311和第二或门312。

第一或门310包括至少一个输入端，该至少一个输入端可以连接读写控制信号生成电路31的第一输入端，该至少一个输入端可以用于接收至少一个部分写指示信号，第一或门310的输出端输出部分写控制信号PARTIAL_WR。

图3实施例中，该至少一个部分写指示信号可以包括数据掩码DM信号、X4信号和OTF信号等中的至少一个。其中，当数据掩码DM信号为第一电平时，可以表示存储器设置数据掩码，为第二电平时，表示存储器未设置数据掩码；当X4信号为第一电平时，可以表示存储器8个DQ（数据信号）口仅使用4个DQ口，为第二电平时，表示使用了存储器8个DQ口；当OTF信号为第一电平，可以表示存储器的突发类型为可读取或写入部分数据的类型，为第二电平时，表示突发类型不为读取或写入部分数据的类型。当数据掩码DM信号、X4信号和OTF信号等中的至少一个信号为第一电平时，则判定存储器设置为部分写入模式，即部分写控制信号PARTIAL_WR输出为第一电平时，指示写命令WR_CMD是部分写命令；部分写控制信号PARTIAL_WR输出为第二电平时，指示写命令WR_CMD不是部分写命令。第一电平例如可以为高电平，第二电平例如可以为低电平，但本公开并不限定于此。

第一与门311可以包括第一输入端、第二输入端和输出端，其第一输入端可以连接读写控制信号生成电路31的第三输入端，即第一与门311的第一输入端可以用于接收写命令WR_CMD。第一与门311的第二输入端可以连接第一或门310的输出端。第一与门311可以用于根据写命令WR_CMD和部分写控制信号PARTIAL_WR生成写指示信号WR_IND。第一与门311的输出端可以用于输出写指示信号WR_IND。

第二或门312可以包括第一输入端、第二输入端和输出端，第二或门312的第二输入端可以连接读写控制信号生成电路31的第二输入端以接收读命令RD_CMD。第二或门312的第一输入端可以连接第一与门311的输出端。第二或门312可以用于根据读命令RD_CMD和写指示信号WR_IND生成读写控制信号WR_RD_C。第二或门312的输出端可以用于输出读写控制信号WR_RD_C。

本公开实施例中，第一或门310和第二或门312可以均包括串联的或非门和反相器，也可以包括或门。第一与门311可以包括串联的与非门和反相器，也可以包括与门。

如图3所示，第一或门310可以包括串联的或非门3101和反相器3102，或非门3101的至少一个输入端可以接收至少一个部分写指示信号，或非门3101的输出端可以输出部分写控制反相信号至反相器3102，反相器3102的输出端可以输出部分写控制信号PARTIAL_WR。部分写控制反相信号和部分写控制信号互为反相信号。

第一与门311可以包括串联的与非门3111和反相器3112，与非门3111的第一输入端可以接收写命令WR_CMD，与非门3111的第二输入端可以连接反相器3102的输出端，以接收部分写控制信号PARTIAL_WR，与非门3111的输出端可以输出写指示反相信号至反相器3112的输入端，反相器3112的输出端可以输出写指示信号WR_IND。写指示信号和写指示反相信号互为反相信号。

第二或门312可以包括串联的或非门3121和反相器3122，或非门3121的第一输入端可以连接反相器3112的输出端，以接收写指示信号WR_IND，或非门3121的第二输入端可以接收读命令RD_CMD，或非门3121的输出端可以输出读写控制反相信号至反相器3122的输入端，反相器3122的输出端可以输出读写控制信号WR_RD_C。读写控制反相信号和读写控制信号互为反相信号。

本公开实施例中，在部分写控制信号PARTIAL_WR为第一电平，且写命令WR_CMD为第一电平的情况下，可以输出第一电平的写指示信号WR_IND。在读命令RD_CMD为第一电平时，不管写指示信号WR_IND为第一电平还是第二电平，读写控制信号WR_RD_C始终为第一电平。在读命令RD_CMD为第二电平时，读写控制信号WR_RD_C与写指示信号WR_IND的电平状态一致，且在写命令信号WR_CMD为第一电平，读写控制信号WR_RD_C与部分写控制信号PARTIAL_WR的电平状态一致；在写命令信号WR_CMD为第二电平，读写控制信号WR_RD_C为第二电平。

本公开实施例中，通过第一或门接收至少一个部分写指示信号，输出部分写控制信号，通过第一与门接收部分写控制信号和写命令，输出写指示信号，通过第二或门接收写指示信号和读信号，输出读写控制信号，如此，可以得到读写控制信号，以便根据读写控制信号生成第一初始读出驱动信号。

继续参考图3，信号脉宽增加电路32可以包括移位寄存器321和第三或门322。

移位寄存器321的串行输入端连接读写控制信号生成电路31的输出端，移位寄存器321的时钟输入端接收移位触发脉冲。

可以理解的是，移位寄存器321的第一输出端和第二输出端可以分别输出第一级读写控制信号（WR_RD_C1）和第二级读写控制信号（WR_RD_C2）。本公开实施例中，当读写控制信号WR_RD_C包括2T（T为一个基本时钟周期tCK的时长）时长的脉冲时，第一级读写控制信号WR_RD_C1和第二级读写控制信号WR_RD_C2均包括对应的2T时长的脉冲，且第二级读写控制信号WR_RD_C2的2T时长的脉冲相比第一级读写控制信号WR_RD_C1的2T时长的脉冲具有2T时长的延迟。例如，移位寄存器321可以具有级联的两个触发器：第一触发器和第二触发器，第一触发器的输入端作为移位寄存器321的串行输入端，可以用于接收读写控制信号WR_RD_C。第一触发器的输出端可以连接第二触发器的输入端，且第一触发器的输出端作为移位寄存器321的第一输出端用于输出第一级读写控制信号。第一触发器的时钟端和第二触发器的时钟端均作为移位寄存器321的时钟输入端，接收移位触发脉冲。第二触发器的输出端作为移位寄存器321的第二输出端以输出第二级读写控制信号。第一触发器和第二触发器可以均是D触发器，但本公开并不限定于此。

第三或门322的第一输入端和第二输入端可以分别连接移位寄存器321的第一输出端和第二输出端。第三或门322的输出端可以输出对第一级读写控制信号WR_RD_C1和第二级读写控制信号WR_RD_C2进行或运算后的目标读写控制信号RDEN。这里，目标读写控制信号RDEN可以是脉宽增加后的读写控制信号。

本公开实施例中，通过移位寄存器可以对输入的读写控制信号进行移位，得到第一级读写控制信号和第二级读写控制信号，然后通过第三或门对第一级读写控制信号和第二级读写控制信号进行或运算，得到的目标读写控制信号的脉冲的宽度是第一级读写控制信号的宽度和第二级读写控制信号的宽度之和，即目标读写控制信号的脉冲的宽度是读写控制信号的脉冲的宽度的两倍，例如若读写控制信号有一个2T时长的高电平的脉冲，则目标读写控制信号会对应生成一个4T时长的高电平的脉冲。

如图4所示，本公开实施例的驱动控制电路10还可以包括第一总线驱动信号产生电路103。第一总线驱动信号产生电路103的第一输入端和第二输入端可以分别连接第一读出驱动电路101的输出端和第一读出驱动阻止电路102的输出端，以分别接收第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB。第一总线驱动信号产生电路103可以用于根据第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB生成第一总线驱动信号。第一总线驱动信号产生电路103的输出端可以连接第一存储体组的读写总线驱动器，输出第一总线驱动信号（BUS_DRV_U）。

在一些可能的实施方式中，第一总线驱动信号BUS_DRV_U可以包括互为反相信号的第一总线驱动子信号（BUSDRV_S）和第二总线驱动子信号（BUSDRV_T）。其中，第一总线驱动子信号BUSDRV_S和第二总线驱动子信号BUSDRV_T分别用于在读取的数据为第一电平和第二电平时驱动第一存储体组的读写总线驱动器，以将从第一存储体组读取的数据传输至存储器的读写总线进行输出。

继续参考图4，第一总线驱动信号产生电路103可以包括第三与门1031，其第一输入端和第二输入端分别可以连接第一读出驱动电路101的输出端和第一读出驱动阻止电路102的输出端，以分别接收所述第一存储体组读出驱动信号和所述第一驱动阻止反相信号；其输出端可以连接第一存储体组的读写总线驱动器。

在图4实施例中，第三与门1031可以包括第三与非门1032和第二反相器1033。

第三与非门1032的第一输入端和第二输入端可以分别连接第一读出驱动电路101的输出端和第一读出驱动阻止电路102的输出端，以分别接收第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB。第三与非门1032可以接收第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB，并对第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB进行逻辑与非运算，得到第一总线驱动子信号BUSDRV_S。

第二反相器1033的输入端连接第三与非门1032的输出端，第二反相器1033的输出端连接第一存储体组的读写总线驱动器。第二反相器1033可以对第一总线驱动子信号BUSDRV_S进行反相，输出第二总线驱动子信号BUSDRV_T。

本公开实施例中，通过第三与非门接收并根据第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB，可以输出第一总线驱动子信号BUSDRV_S，通过第二反相器对第一总线驱动子信号BUSDRV_S进行反相，可以输出第二总线驱动子信号BUSDRV_T。如此，可以通过得到的第一总线驱动子信号BUSDRV_S和第二总线驱动子信号BUSDRV_T驱动第一存储体组的读写总线驱动器，以将从第一存储体组读取的数据传输至存储器的读写总线。

图5是本公开一示例性实施例的驱动控制电路的驱动控制时序示意图。图5实施例中均假设第一电平为高电平，第二电平为低电平进行举例说明，但本公开并不限定于此。

如图5所示，存储器控制器发送的写命令WR_CMD假设为部分写命令，即可以引起读修改写操作，该读修改写操作RMW中包括非正常读操作，即上述的部分写控制信号PARTIAL_WR为高电平，对应WR_CMD中宽度为2T（T为一个基本时钟周期tCK，例如可以取值为0.625ns的长度）的高电平的第三脉冲503。假设该读修改写操作RMW访问的目标操作存储体组的第一存储体组是BGA，对应图5中的第一存储体组使能信号BG_EN中的高电平的脉冲512，即在访问BGA之前，先使能BGA。参考上述图2可知，在BG_EN=1，WR_CMD=1时，RMW_BG=0，即在第三脉冲503的上升沿，RMW_BG从高电平跳变为低电平，并在第三脉冲503的下降沿，RMW_BG从低电平跳变回高电平，即RMW_BG中存在一个与第三脉冲503对应的低电平的宽度为2T的第八脉冲508。

半导体行业协会（Joint Electron Device Engineering Council，JEDEC）的规范中规定了对于存储器而言，当前写命令WR_CMD和下一次读命令RD_CMD之间的时间间隔。例如，对于某些型号的存储器而言，在当前写命令WR_CMD访问的存储体组和下一次读命令RD_CMD访问的存储体组不同的情况下，该写命令和下一次读命令之间的时间间隔用tCCD_S_WTR表示，这里的S是short的简写，WTR是Write to Read的简写，例如tCCD_S_WTR为2.5ns（纳秒）。在当前写命令WR_CMD访问的存储体组和下一次读命令RD_CMD访问的存储体组相同的情况下，该写命令和下一次读命令之间的时间间隔用tCCD_L_WTR表示，这里的L是long的简写，例如tCCD_L_WTR为10ns。可以理解的是，这里的2.5ns和10ns仅用于举例说明，本公开并不限定于此，对于不同型号的存储器，所规定的时间间隔可以有所不同，但均满足tCCD_L_WTR大于tCCD_S_WTR。

与第三脉冲503相隔时间tCCD_S_WTR之后，存储器控制器发布第一次读命令RD_CMD（对应第一次正常读操作期间的高电平的第四脉冲504，宽度也为2T），第一次读命令RD_CMD访问的目标操作存储体组可以是除存储体组BGA之外的任一存储体组（可以称之为第二存储体组），例如可以是存储体组BGH。在与写命令WR_CMD相隔时间tCCD_L_WTR之后发布访问的目标操作存储体组为存储体组BGA的第二次读命令RD_CMD（对应第二次正常读操作期间的第五脉冲505，宽度也为2T）。

可以理解的是，这里写命令WR_CMD和第一次读命令RD_CMD在时间上可以是接连的，即写命令WR_CMD和第一次读命令RD_CMD之间没有其它读命令。但是第一次读命令RD_CMD和第二次读命令RD_CMD可以不一定是接连的，第一次读命令RD_CMD和第二次读命令RD_CMD之间可以还有其它读命令RD_CMD（对应的目标操作存储体组可以是存储体组BGA之外的任一其它存储体组，例如存储体组BGB），第二次读命令RD_CMD主要是指针对第一存储体组的读命令。

其中，RD_CMD信号和WR_CMD信号为从存储器控制器接收的全局信号，是所有存储体组BG共享的。而第一存储体组使能信号BG_EN、第一驱动阻止反相信号DRV_BLOCKB、第一存储体组读出驱动信号BUSDRV、第一读指示信号RDEN_AP、第一写指示信号RMW_BG、第一初始读出驱动信号RDEN_BG和第二总线驱动子信号BUSDRV_T均是针第一存储体组的信号。

其中，第一存储体组使能信号BG_EN为高电平时，表示第一存储体组处于使能状态，在BG_EN为低电平时，表示第一存储体组不处于使能状态，第一存储体组使能信号BG_EN包括对应读修改写操作的高的脉冲512和对应第二次正常读操作的高电平的脉冲513。第一次正常读操作访问的是第二存储体组，因此，在此期间，第一存储体组使能信号BG_EN为低电平。

本公开实施例中，对于读修改写操作对应的写命令WR_CMD，在写命令WR_CMD访问的目标操作存储体组为第一存储体组例如BGA时，在写命令WR_CMD的持续2T时长的高电平的第三脉冲503内，第一读出驱动阻止电路102中WR_CMD=1，BG_EN=1，RDEN_BG=0，因此，BGA对应的RMW_BG=0，RDEN_AP=1，DRV_BLOCKB=0，如此可以阻止驱动第一存储体组的读写总线驱动器，以阻止将第一存储体组中读取的数据传输至存储器的读写总线，即虽然此时BGA的BUSDRV中包括一个4T时长的高电平的第九脉冲509，但根据上述图4可知，用于驱动第一存储体组的读写总线驱动器的BUSDRV_T是BUSDRV与DRV_BLOCKB的逻辑与处理，因此，BUSDRV_T仍然维持为低电平。

接着，WR_CMD=0，第一初始读出驱动信号RDEN_BG由低电平转变为高电平，且包括一个持续4T时长的高电平的第一脉冲501时，在该4T的时长内RDEN_BG=1，因此，BGA对应的RMW_BG=1，RDEN_AP从第一脉冲501的下降沿开始由高电平跳变为低电平，且持续一个T的时长（对应图5中的低电平的脉冲506），BGA对应的DRV_BLOCKB由低电平再变回为高电平（DRV_BLOCKB失效），但由于第一次读命令（对应图5中的宽度为2T的高电平的第四脉冲504）访问的是BGH，因此，此时第一存储体组BGA对应的BUSDRV为低电平，对应的，BUSDRV_T也为低电平。在一个T的低电平的脉冲506后，RDEN_AP又由低电平转变为高电平。

在与WR_CMD的第三脉冲503间隔tCCD_L_WTR时长之后，存储器控制器发送第二次读命令RD_CMD，即对应图5中的第五脉冲505，该第五脉冲505为一个持续2T时长的高电平的脉冲。由于第二次读命令访问的是第一存储体组BGA，因此在此之前，BG_EN=1，即对应图5中的高电平的脉冲513。且此时WR_CMD=0，BG_EN=1，BGA对应的RMW_BG=1，RDEN_AP=1，由于引起RDEN_BG中的时长为4T的高电平的第二脉冲502，该第二脉冲502使得BUSDRV中产生一个对应的4T时长的高电平的脉冲510，由于此时DRV_BLOCKB=1，因此，BUSDRV_T中包括一个对应的4T时长的高电平的脉冲511，如此可以驱动第一存储体组的读写总线驱动器，以将在第二次正常读操作期间从第一存储体组中读取的数据传输至存储器的读写总线。

再者，同时参考图2、图3和图4，对于第二次读命令RD_CMD访问的目标操作存储体组为第一存储体组BGA时，RDEN_BG信号（也包括基于第二次读命令RD_CMD产生的第二脉冲502）、第一与非门2113输出的第一读指示信号RDEN_AP（也包括基于第二次读命令RD_CMD产生的第七脉冲507）和第一存储体组读出驱动信号BUSDRV（也包括基于第二次读命令RD_CMD产生的脉冲510）的描述相同，这里不在赘述。但参考图4所示，由于第一总线驱动信号产生电路103的第一输入端和第二输入端分别接收第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB，因此第一总线驱动信号产生电路103的输出端输出的第二总线驱动子信号BUSDRV_T=1，且持续4T时长（第一初始读出驱动信号RDEN_BG的4T脉冲）即BUSDRV_T信号包括一个与第一初始读出驱动信号RDEN_BG的4T脉冲（对应第二次正常读操作）对应的4T脉冲（脉冲511）。

通过上述分析可知，一方面，第一驱动阻止反相信号DRV_BLOCKB可以响应读修改写操作RMW在第三脉冲503的上升沿由低电平转变为高电平，以禁止驱动打开第一存储体组的读写总线驱动器，阻止将从第一存储体组读取的数据传输至存储器的读写总线。另一方面，第一驱动阻止反相信号DRV_BLOCKB可以在第一脉冲501的下降沿失效，以在后续驱动打开第一存储体组的读写总线驱动器，将从第一存储体组读取的数据传输至存储器的读写总线。

在上述实施例的基础上，本公开实施例还提供了一种存储器。图6是本公开一示例性实施例的存储器的组成结构示意图。

如图6所示，该公开实施例的存储器60可以包括至少一个上述驱动控制电路10。在存储器60包括N个存储体组的情况下，N为大于或等于1的正整数，存储器60可以包括与每个存储体组一一对应的N个读出驱动电路、N个读出驱动阻止电路、总线驱动信号产生电路以及读写总线驱动器，例如可以分别称之为第一至第N读出驱动电路、第一至第N读出驱动阻止电路、第一至第N总线驱动信号产生电路以及第一至第N存储体组的读写总线驱动器。相应的，可以包括使能第一至第N存储体组的第一至第N存储体组使能信号，该第一至第N存储体组使能信号在相同时刻只有一个处于使能状态，例如为第一电平，其它剩余的存储体组使能信号不处于使能状态，例如为第二电平。

N个存储体组可以共享读写控制信号生成电路31，每个存储体组可以具有各自的信号脉宽增加电路32和第二与门33，每个存储体组对应的第二与门33对应输入各自的存储体组使能信号，以输出各个存储体组对应的初始读出驱动信号，例如分别称之为第一至第N初始读出驱动信号。

存储器可以是动态随机存取存储器（Dynamic Random Access Memory，DRAM）或同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM），例如，存储芯片可以是双倍速率同步动态随机存储器（Dual Data Rate SDRAM，DDR SDRAM）或低功耗双倍速率同步动态随机存储器（Low Power Dual Data Rate SDRAM，LPDDR SDRAM）。例如，存储器可以是DDR5 SDRAM。

本公开旨在涵盖本公开的任何变型、用途或者适应变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (12)

1.一种驱动控制电路，其特征在于，包括：

第一读出驱动电路，用于接收并根据输入的第一初始读出驱动信号生成并输出第一存储体组读出驱动信号，所述第一初始读出驱动信号包括基于读修改写操作产生的第一脉冲，所述读修改写操作的目标操作存储体组为存储器中的第一存储体组；

第一读出驱动阻止电路，用于接收并根据输入的所述第一初始读出驱动信号、第一存储体组使能信号和写命令生成并输出第一驱动阻止反相信号；

其中，所述第一驱动阻止反相信号用于阻止所述第一存储体组读出驱动信号在所述读修改写操作期间将从所述第一存储体组读取的数据传递至所述存储器的读写总线，并在所述第一脉冲的下降沿时失效，以在所述第一驱动阻止反相信号失效期间通过所述第一存储体组读出驱动信号将从所述第一存储体组读取的数据传递至所述读写总线。

2.如权利要求1所述的驱动控制电路，其特征在于，所述第一读出驱动阻止电路包括：

第一读写指示信号生成电路，其第一输入端至第三输入端分别接收所述第一初始读出驱动信号、所述第一存储体组使能信号和所述写命令，其第一输出端和第二输出端分别输出第一读指示信号和第一写指示信号；

第一RS触发器，其第一输入端和第二输入端分别连接所述第一读写指示信号生成电路的第一输出端和第二输出端，其第一输出端输出第一驱动阻止信号；

第一反相器，其输入端连接所述第一RS触发器的第一输出端，其输出端输出所述第一驱动阻止反相信号。

3.如权利要求2所述的驱动控制电路，其特征在于，所述第一读写指示信号生成电路包括：

第一读指示信号生成电路，其输入端接收所述第一初始读出驱动信号，其输出端输出所述第一读指示信号至所述第一RS触发器的第一输入端；

第一写指示信号生成电路，其第一输入端和第二输入端分别接收所述第一存储体组使能信号和所述写命令，其输出端输出所述第一写指示信号至所述第一RS触发器的第二输入端。

4.如权利要求3所述的驱动控制电路，其特征在于，所述第一读指示信号生成电路包括：

第一支路，包括串联的第一偶数个反相器，其输入端接收所述第一初始读出驱动信号，其输出端输出经过第一延时后的所述第一初始读出驱动信号；

第二支路，包括串联的奇数个反相器，其输入端接收所述第一初始读出驱动信号，其输出端输出第一初始读出驱动反相信号；

第一与非门，其第一输入端和第二输入端分别连接所述第一支路的输出端和所述第二支路的输出端，其输出端连接所述第一RS触发器的第一输入端。

5.如权利要求3所述的驱动控制电路，其特征在于，所述第一写指示信号生成电路包括：

第二与非门，其第一输入端和第二输入端分别接收所述第一存储体组使能信号和所述写命令；

串联的第二偶数个反相器，其输入端连接所述第二与非门的输出端，其输出端连接所述第一RS触发器的第二输入端。

6.如权利要求1至5任一项所述的驱动控制电路，其特征在于，所述第一读出驱动电路包括：

串联的第三偶数个反相器，其输入端用于接收所述第一初始读出驱动信号，其输出端用于输出所述第一存储体组读出驱动信号。

7.如权利要求1至5任一项所述的驱动控制电路，其特征在于，所述读修改写操作之后包括第一次正常读操作，所述第一次正常读操作的目标操作存储体组为所述存储器的第二存储体组；

所述第一次正常读操作之后包括第二次正常读操作，所述第二次正常读操作的目标操作存储体组为所述第一存储体组；

所述第一初始读出驱动信号还包括基于所述第二次正常读操作产生的第二脉冲，所述第一驱动阻止反相信号还用于在所述第二次正常读操作期间通过所述第一存储体组读出驱动信号驱动所述第一存储体组的读写总线驱动器，将从所述第一存储体组读取的数据传输至所述存储器的读写总线。

8.如权利要求1至5任一项所述的驱动控制电路，其特征在于，还包括：

第一初始读出驱动信号产生电路，其包括：

读写控制信号生成电路，其第一输入端至第三输入端分别接收部分写指示信号、读命令和所述写命令，其输出端输出读写控制信号；

信号脉宽增加电路，其输入端连接所述读写控制信号生成电路的输出端；

第二与门，其第一输入端连接所述信号脉冲增加电路的输出端，其第二输入端接收所述第一存储体组使能信号，其输出端输出所述第一初始读出驱动信号至所述第一读出驱动电路和所述第一读出驱动阻止电路。

9.如权利要求8所述的驱动控制电路，其特征在于，所述读写控制信号生成电路包括：

第一或门，其输入端接收所述部分写指示信号，其输出端输出部分写控制信号；

第一与门，其第一输入端接收所述写命令，其第二输入端连接所述第一或门的输出端，其输出端输出写指示信号；

第二或门，其第一输入端连接所述第一与门的输出端，其第二输入端接收所述读命令，其输出端输出所述读写控制信号。

10.如权利要求8所述的驱动控制电路，其特征在于，所述信号脉宽增加电路包括：

移位寄存器，其串行输入端连接所述读写控制信号生成电路的输出端，其时钟输入端接收移位触发脉冲；

第三或门，其第一输入端和第二输入端分别连接所述移位寄存器的第一输出端和第二输出端，其输出端连接至所述第二与门的第一输入端。

11.权利要求1至5任一项所述的驱动控制电路，其特征在于，还包括：

第三与门，其第一输入端和第二输入端分别连接所述第一读出驱动电路的输出端和所述第一读出驱动阻止电路的输出端以分别接收所述第一存储体组读出驱动信号和所述第一驱动阻止反相信号；其输出端连接所述第一存储体组的读写总线驱动器。

12.一种存储器，其特征在于，包括如权利要求1至11中任一项所述的驱动控制电路。