JP5568204B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に関し、特にＤＤＲ構成のシンクロナスのダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）におけるデータ入力回路に利用して有効な技術に関するものである。

ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）におけるデータ入力系の仕様では、ＳＤＲＡＭ全体のタイミングを制御するクロック信号ＣＬＫではなく、図８に示すようにデータストローブ信号ＤＱＳのエッジに同期して書き込み用データが入力される。つまり、クロック信号ＣＬＫの立ち上がりタイミングで、ライトコマンド（Write）が入力されると、上記ＤＱＳはハイインピーダンス状態から、一旦期間ｔＷＰＲＥの間ロウレベルになる（Preamble）。

その後に、上記ライトコマンドに対応したクロックＣＬＫから時間ｔＤＱＳＳで規定されるタイミングでロウレベルからハイレベルに変化するデータストローブ信号ＤＱＳが入力され、この信号ＤＳＱのロウレベルからハイレベル及びハイレベルからロウレベルへの変化に対応し、セットアップ／ホールド時間（ｔＱＤＱＳＳ／ｔＱＤＱＳＨ）が確保された入力データＤ０〜Ｄ４等が入力される。上記時間ｔＤＱＳＳは、０．７５ｔＣＫ〜１．２５ｔＣＫの幅を持って規定されている。所望のデータ長分（同図ではＤ０〜Ｄ３）の入力データＤｉｎが入力されると、上記クロック信号ＤＱＳは、時間ｔＷＰＳＴの間ロウレベルとなり（Postamble)、再びハイインピーダンス状態に戻る。

本願発明者等においては、この発明に先立って上記のデータ入力系の仕様に対応して、図９に示すような入力回路を開発した。この回路は、上記クロック信号ＤＱＳにより動作するスルーラッチ回路を組み合わせて、３段のシフトレジスタと２段のシフトレジスタを構成し、データＤ０とＤ２はクロック信号ＤＱＳの立ち上がりエッジに同期して上記３段のシフトレジスタで転送し、データＤ１とＤ３は、クロック信号ＤＱＳの立ち下がりエッジに同期して上記２段のシフトレジスタで転送し、２系統入力データＤｉｎ１ｓｔと、入力データＤｉｎ２ｎｄにパラレル変換し、クロック信号ＣＬＫで入力信号を取り込む一対のラッチ回路に入力させてＤＱＳ−ＣＬＫ間でのタイミングの乗り換えを行い、かかるクロック信号ＣＬＫに同期してメモリアレイの選択されたメモリセルに書き込み動作を行なわせる。

発明が解決しようとする課題

しかしながら、上記の入力回路においては次のような問題の生じることが判明した。すなわち、図１０に示すように上記ライトコマンドに対応したクロックＣＬＫから規定される時間ｔＤＱＳＳが０．７５ｔＣＫのように短いとき、所望のデータ長分のデータが入力されたとき、クロック信号ＣＬＫに同期して形成されるクロック信号ＤＩＣＬＫが到来する前に、上記クロック信号ＤＱＳがハイインピーダンス状態に戻り、上記クロック信号ＤＱＳが入力される入力端子がハイインピーダンスに戻る際において、上記クロック信号ＤＱＳを形成している出力回路においてグリッジと呼ばれるノイズを発生させてしまう可能性があり、かかるノイズを入力回路においてはクロック信号ＤＱＳと見做してシフトクロックを発生させて上記シフトレジスタに対して１ビットのシフト動作を行なわせてしまう。このシフト動作により、本来保持すべきデータが消滅し、遅れて搭載する上記クロック信号ＤＩＣＬＫによるタイミングでは、無効データ（invalid)を書き込みデータとして取り込んでしまうという問題の生じることが判明した。

この発明の目的は、ＤＱＳグリッジ耐性の向上を図った半導体記憶装置を提供することにある。この発明の他の目的は、使い勝手のよいＤＤＲ構成の半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロック信号に同期して、内部回路の動作が制御されるダイナミック型ＲＡＭであって、書き込み動作のときに入力される第２のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第１のラッチ回路に取り込み、上記第１のラッチ回路に取り込まれた書き込みデータを上記第１のクロック信号を用いて第２のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第１のクロック信号と第２のクロック信号の論理により上記第２のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第３のクロック信号を形成し、少なくとも上記第２のラッチ回路の入力に上記書き込みデータを出力する第１のラッチ回路に供給する。

図７には、この発明る係るダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭという）に向けられている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。

上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。

メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。

アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。

例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。

上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。

モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。

クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。

他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。

クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。

上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。

アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。

上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。

次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。

上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。

（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。

（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。

これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。

（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの１クロック後から開始される。

（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。

（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。

（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。

ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。

したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンクＸ１６ビット）のような記憶容量を持つようにされる。

ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ，／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅，保持される。指定されたバンクはアクティブ（Active）になる。

行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。

センスアンプ２０２から出力されたデータはデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。

上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。

書き込み動作のときには、上記ＤＤＲ ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。このような書き込み動作において、前記のように端子ＤＱＳにのるグリッジと呼ばれるノイズによって、上記データ入力回路２１０が誤動作しないように、上記グリッジのマスク機能が付加される。

図１には、この発明に係るデータ入力回路とそのクロック生成回路の一実施例の回路図が示されている。データ入力回路は、データ入力バッファと、入力部のフリップフロップ回路ＦＦ１、出力部のフリップフロップ回路ＦＦ２及び書き込みデータ取り込み用のフリップフロップ回路ＦＦ３から構成される。上記フリップフロップ回路ＦＦ１とＦＦ２は、前記データストローブ信号ＤＱＳに対応して動作させられ、フリップフロップ回路ＦＦ３はＳＤＲＡＭのチップ全体の制御に用いられるクロック信号ＣＬＫにより動作させられて、書き込みデータに対してＤＱＳ−ＣＬＫ間でのタイミングの乗り換えを行なわせる。

外部端子Ｄｉｎから入力された書き込みデータは、２段縦列接続のインバータ回路Ｎ１とＮ２からなる入力バッファにより内部信号に変換される。上記入力部のフリップフロップ回路ＦＦ１は、入力取り込み用のクロック信号ＤＱＳＣＫにより動作する３個のスルーラッチ回路から構成される。スルーラッチ回路の１つは、入力側のクロックドインバータ回路Ｃ１と、インバータ回路Ｎ１及びこのインバータ回路の入力と出力との間に設けられた帰還用のクロックドインバータ回路Ｃ２から構成される。他の２つのスルーラッチ回路も、上記と同様なクロックドインバータ回路Ｃ３とＣ４及びインバータ回路Ｎ４、クロックドインバータ回路Ｃ５とＣ６及びインバータ回路Ｎ５から構成される。

上記スルーラッチ回路Ｃ１、Ｃ２及びＮ３とスルーラッチ回路Ｃ３、Ｃ４及びＮ４は縦列接続される。このうちの入力側のスルーラッチ回路と、残り１つのスルーラッチ回路Ｃ５、Ｃ６及びＮ５には、上記入力バッファにより形成された内部信号が供給される。上記２段縦列接続のスルーラッチのうち、前段側のスルーラッチ回路（Ｃ１，Ｃ２，Ｎ３）は、クロック信号ＤＱＳＣＫがロウレベルのときに入力側のクロックドインバータ回路Ｃ１が動作状態となり、帰還側のクロックドインバータ回路Ｃ２が出力ハイイインピーダンスとなり、入力信号をスルーさせる。

上記２段縦列接続のスルーラッチのうち、後段側のスルーラッチ回路（Ｃ３，Ｃ４，Ｎ４）は、逆にクロック信号ＤＱＳＣＫがハイレベルのときに入力側のクロックドインバータ回路Ｃ１が動作状態となり、帰還側のクロックドインバータ回路Ｃ２が出力ハイイインピーダンスとなり入力信号をスルーさせる。つまり、クロック信号ＤＱＳＣＫがロウレベルときには、入力側のクロックドインバータ回路Ｃ１が出力ハイインピーダンス状態となり、帰還側のクロックドインバータ回路Ｃ２が動作状態となりその前にスルーさせた入力信号を保持している。したがって、上記入力側のスルーラッチが入力信号をスルーさせているときには、出力側のスルーラッチ回路は、それ以前に取り込まれた入力信号を保持している。これにより、クロック信号ＤＱＳＣＫのハイレベルとロウレベルにより、１ビットのシフト動作が行なわれる。

上記残り１つのスルーラッチ回路（Ｃ５，Ｃ６，Ｎ５）は、上記後段側のスルーラッチ回路（Ｃ３，Ｃ４，Ｎ４）と同じくクロック信号ＤＱＳＣＫがハイレベルのときに入力側のクロックドインバータ回路Ｃ５が動作状態となり、帰還側のクロックドインバータ回路Ｃ６が出力ハイインピーダンスとなり入力信号をスルーさせる。つまり、クロック信号ＤＱＳＣＫがロウレベルになって、上記スルーラッチ回路（Ｃ１，Ｃ２，Ｎ３）が入力信号をスルーさせているときには、入力側のクロックドインバータ回路Ｃ５が出力ハイインピーダンス状態となり、帰還側のクロックドインバータ回路Ｃ２が動作状態となりそれ以前にスルーさせた入力信号を保持している。

この結果、クロック信号ＤＱＳＣＫに同期してシリアルに入力される１つ目のデータＤ０は、クロック信号ＤＱＳＣＫがロウレベルからハイレベルに変化するタイミングでスルーラッチ回路（Ｃ１，Ｃ２，Ｎ３）に取り込まれ、クロック信号ＤＱＳＣＫがハイレベルからロウレベルに変化するタイミングでスルーラッチ回路（Ｃ３，Ｃ４，Ｎ４）に転送されるとともに、かかるタイミングで入力された２つ目のデータは、スルーラッチ回路（Ｃ５，Ｃ６，Ｎ５）に取り込まれる。これにより、２ビットのシリアルデータがパラレルデータとして取り込まれる。以下、同様にシリアルに入力される書き込みデータがあると、上記のようなタイミングでパラレル変換されて取り込まれる。

フリップフロップ回路ＦＦ２とＦＦ３は、上記パラレル変換された２ビットのデータに対応して、それぞれ一対のスルーラッチ回路から構成される。この実施例では、上記フリップフロップ回路ＦＦ２の動作を制御するクロック信号を、前記図８のように入力信号をパラレル変換するフリップフロップ回路ＦＦ１と同じクロック信号ＤＱＳＣＫを用いるではなく、次に説明するグリッジマスク機能を付加したクロック発生回路で形成されたクロック信号ＤＱＳＣＫ１が用いられる。上記フリップフロップ回路ＦＦ３は、前記同様にクロック信号ＣＬＫに対応したクロック信号ＤＩＣＬＫにより動作させられて、前記のようにデータストローブ信号ＤＱＳに対応したクロックからチップ全般の制御に用いられるクロック信号ＣＬＫの乗り換えを行なわせる。

クロック生成回路は、クロック信号ＣＬＫとＤＱＳを入力とし、前記クロック信号ＤＱＳＣＫ、ＤＱＳＣＫ１及びＤＩＣＬＫを形成する。このうち、クロック信号ＤＱＳＣＫは、前記データストローブ信号ＤＱＳに対応した信号であり、クロック信号ＤＩＣＬＫも上記クロック信号ＣＬＫに対応した信号である。つまり、上記クロック信号ＤＱＳＣＫは、外部端子から供給されたデータストローブ信号ＤＱＳを受ける入力バッファを通した信号がそのまま用いられ、上記クロック信号ＤＩＣＬＫは、外部端子から供給されたクロック信号ＣＬＫを受ける入力バッファを通した信号がそのまま用いられる。

クロック信号ＤＱＳＣＫ１は、前記のようなグリッジに実質的に応答しないようにマスク機能を実現する論理回路により形成される。この実施例では、ナンドゲート回路Ｇ１とＧ２でセット／リセットのフリップフロップ回路を構成し、かかるフリップフロップ回路のセット入力ＳＢに上記クロック信号ＣＬＫの条件を付加することにより、上記グリッジに実質的に応答しないクロック信号ＤＱＳＣＫ１を形成する。

上記セット入力信号ＳＢを形成するナンドゲート回路Ｇ３の入力には、クロック信号ＣＬＫと、データストローブ信号ＤＱＳを供給する。なお、タイミング調整のために上記データストローブ信号ＤＱＳは、遅延させた信号も用いられる。上記フリップフロップ回路のリセット入力信号ＲＢは、遅延回路とインバータ回路により反転遅延信号を形成し、それと更には反転遅延した信号とをナンドゲート回路Ｇ４に入力して、上記データストローブ信号ＤＱＳがハイレベルからロウレベルに変化するときに形成される１ショットパルスが用いられる。なお、セット入力信号ＳＢを形成するために、データストローブ信号ＤＱＳを遅延させた信号を形成する遅延回路及びオアゲート回路は省略するものであってもよい。

図２には、上記データ入力回路の動作の一例を説明するためのタイミング図が示されている。同図においては、コマンド入力から最初のデータストローブ信号ＤＱＳが入力されるまでの時間ｔＤＱＳＳが、許容最小の０．７５ｔＣＫのときの動作が示されている。このようにデータストローブ信号ＤＱＳがクロック信号ＣＬＫに先行して入力された場合に、前記クロック信号ＤＱＳＣＫ１は、データストローブ信号ＤＱＳが先にハイレベルにされるので、クロック信号ＣＬＫがロウレベルからハイレベルに変化するタイミングに対応してロウレベルからハイレベルに変化し、１番目のデータＤ０と２番目のデータＤ１をフリップフロップ回路ＦＦ２に取り込む。そして、クロック信号ＣＬＫに対応して形成されるクロック信号ＤＩＣＬＫにより、取り込んだデータをフリップフロップ回路ＦＦ３に転送した後に、３番目のデータＤ２と４番目のデータＤ３を上記クロック信号ＤＱＳＣＫ１のロウレベルからハイレベルに変化するタイミングで取り込む。

上記クロック信号ＤＱＳＣＫ１のハイレベルからロウレベルの変化に対応してデータＤ２とＤ３をフリップフロップ回路ＦＦ２が取り込んだ状態で、上記フリップフロップ回路ＦＦ３に対してデータＤ２とＤ３を転送する前に、言い換えるならば、クロック信号ＤＩＣＬＫがロウレベルからハイレベルに変化する前に、データストローブ信号ＤＱＳがハイインピーダンスに戻る際にグリッジと呼ばれるノイズが発生したしても、このときはクロック信号ＣＬＫがロウレベルにされているで、前記クロック生成回路のフリップフロップ回路のセット信号ＳＢを発生させない。したがって、上記フリップフロップ回路ＦＦ２に対してデータの取り込みを行なわせるようなクロック信号ＤＱＳＣＫ１が形成されないから、前記データＤ２とＤ３を保持したままとなり、クロック信号ＤＩＣＬＫに対応してフリップフロップ回路ＦＦ３に書き込みデータとして取り込まれるものとなる。

図３には、上記データ入力回路の動作の他の一例を説明するためのタイミング図が示されている。同図においては、コマンド入力から最初のデータストローブ信号ＤＱＳが入力されるまでの時間ｔＤＱＳＳが、最大最小の１．２５ｔＣＫのときの動作が示されている。このようにデータストローブ信号ＤＱＳがクロック信号ＣＬＫより遅れて入力された場合に、クロック信号ＣＬＫがハイレベルであるので、前記クロック信号ＤＱＳＣＫ１は、データストローブ信号ＤＱＳに対応して形成される。

このため、クロック信号ＤＱＳＣＫ１のハイレベルからロウレベルの変化に対応してデータＤ２とＤ３をフリップフロップ回路ＦＦ２が取り込んだ状態で、上記クロック信号ＤＩＣＬＫがロウレベルからハイレベルに変化してそれを取り込んでしまう。つまり、上記フリップフロップ回路ＦＦ３に対してデータＤ２とＤ３を転送した後に、データストローブ信号ＤＱＳがハイインピーダンスに戻るようになるため、グリッジと呼ばれるノイズが発生したしても、すでに有効なデータはフリップフロップ回路ＦＦ３に転送されているので、上記グリッジによって、フリップフロップ回路ＦＦ２の保持データＤ２とＤ３が消滅しても何な問題にならない。

図４には、この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例の回路図が示されている。この実施例は、基本的には前記図１の実施例と同様である。クロック生成回路において、入力される信号が反転信号を用いている。つまり、クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳは、入力バッファを構成する１つのインバータ回路の出力信号により反転した信号をクロック生成回路に入力している。そして、セット／リセットのフリップフロップ回路の出力信号を２つのインバータ回路を通して出力させるようにすることにより、論理レベルを前記図１の同じくしている。このように論理レベルを逆にしても、同様な動作を行なわせることができる。

図５には、この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例の回路図が示されている。この実施例は、基本的には前記図１の実施例と同様である。ただし、クロック生成回路において、セット入力ＳＢとリセット入力ＲＢの両方に対して、クロック信号ＣＬＫの論理条件を加えている。つまり、セット入力ＳＢは、前記同様にクロック信号ＣＬＫとデータストローブ信号ＤＱＳのうちいずれか遅くハイレベルにされたタイミングで形成され、リセット信号ＲＢも、同様にクロック信号ＣＬＫとデータストローブ信号ＤＱＳのうちいずれか遅くロウレベルにされたタイミングで形成されるようになっている。これにより、クロック信号ＤＱＳＣＫ１のパルスデューティの分配が容易になる。

つまり、クロック信号ＤＱＳＣＫ１のパルスデューティが、クロック信号ＣＬＫとデータストローブ信号ＤＱＳのうちいずれかタイミングが遅れている方の信号のパルスデューティと同等になる。その結果、クロック信号ＤＱＳＣＫ１のパルスデューティは、ほぼ０．５ｔＣＫとなるので、パルスがつぶれる恐れがなく分配が容易になる。

図６には、この発明に係るデータ入力回路とそのクロック生成回路の更に他の一実施例の回路図が示されている。この実施例は、基本的には前記図１の実施例と同様である。ただし、クロック生成回路において、セット入力ＳＢをクロック信号ＣＬＫのロウレベルからハイレベルへの変化タイミングで形成し、リセット入力ＳＢをデータストローブ信号ＤＱＳのハイレベルからロウレベルの変化タイミングで形成するものである。クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相関係は、前記図８に示したようにデータストローブ信号ＤＱＳは、ｔＤＱＳＳ＝０．７５ｔＣＫ〜１．２５ｔＣＫと、０．５ｔＣＫのパルス幅を持つように形成されるので、この実施例のような単純な論理回路でもグリッジを実質的除去することができる。

別の表現をすると、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相関係は、前述に示したように、ｔＤＱＳＳ＝０．７５ｔＣＫ〜１．２５ｔＣＫと規定されており、クロック信号ＣＬＫとデータストローブ信号ＤＱＳはそれぞれ０．５ｔＣＫのパルス幅を持つように形成されるので、データストローブ信号ＤＱＳの立ち下がりからクロック信号ＣＬＫの立ち上がり（／ＣＬＫの立ち下がり）までの間隔は、少なくと０．２５ｔＣＫ程度である。そのため、クロック信号ＣＬＫとデータストコーブ信号ＤＱＳとで信号パスの遅延時間差が十分小さければ、クロック信号ＤＱＳＣＫ１を発生させるラッチ回路のセット側でクロック信号ＣＬＫとデータストローブ信号ＤＱＳとの論理をとらなくても正常動作が可能である。すなわち、この実施例のような単純な論理回路でも、前述の回路と同様に、データストローブ信号ＤＱＳのグリッジを実質的除去することができる。

上記の実施例から得られる作用効果は、下記の通りである。
（１） 書き込み動作のときに入力される第２のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第１のラッチ回路に取り込み、上記第１のラッチ回路に取り込まれた書き込みデータを上記第１のクロック信号を用いて第２のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第１のクロック信号と第２のクロック信号の論理により上記第２のクロック信号の終了時に発生するノイズに対してマクスをする論理回路を設けて第３のクロック信号を形成し、少なくとも上記第２のラッチ回路の入力に上記書き込みデータを出力する第１のラッチ回路に供給することにより、上記第２のクロック信号を形成する出力回路において上記ノイズの発生を防止するための格別の対策が不要となり、使い勝手がよく、かつ上記耐ノイズ性を向上させることができるという効果が得られる。

（２） 上記に加えて、上記第２のクロック信号が入力される外部端子を上記クロック信号を取り込む入力回路の入力端子と、読み出し動作のときに上記第１のクロック信号に対応して内部のクロック発生回路で形成されたクロック信号を出力させる３状出力機能を持つ出力回路の出力端子と併用し、書き込み及び読み出し動作で以外のときにはハイインピーダンス状態にすることにより、少ない外部端子によりデータの入出力を高速にかつ安定的に行なうようにすることができるという効果が得られる。

（３） 上記に加えて、上記第１のラッチ回路を上記第２のクロック信号の立ち上がりに同期して入力された書き込みデータをシリアルに転送する第１の１のラッチ回路と、上記第２のクロック信号の立ち下がりに同期して入力された書き込みデータをシリアルに転送する第１の２のチッチ回路で構成してシリアルデータをパラレル変換し、上記第１の１のラッチ回路と第１の２のラッチ回路に対応した一対のラッチ回路を設けることにより、書き込みサイクルに対して２倍の速度でデータの入力を行なわせることができるという効果が得られる。

（４） 上記に加えて、上記論理回路として、上記第１のクロック信号と第２のクロック信号のうち、いずれか早いタイミングで到来するクロック信号の変化に対応してセットされ、遅いタイミングで到来するクロック信号の変化に対応してリセットされるフリップフロップ回路を用い、上記フリップフロップ回路のセット／リセット動作により上記第３のクロック信号を形成することにより、簡単な構成で第２のクロックに発生するノイズを実質的に削除することができるという効果が得られる。

（５） 上記に加えて、上記論理回路として、上記第１のクロック信号が一方のレベルから他方のレベルに変化するタイミングでセットされ、上記第２のクロック信号が一方のレベルから他方のレベルに変化するタイミングでリセットされるフリップフロップ回路を用い、かかるフリップフロップ回路のセット／リセット動作により上記第３のクロック信号を形成することにより、簡単な構成で第２のクロックに発生するノイズを実質的に削除することができるという効果が得られる。

（６） 上記ダイナミック型ＲＡＭは、ＤＤＲ構成のシンクロナスＤＲＡＭとすることにより、データストローブ信号ＤＱＳに規定されたタイミング仕様を満足し、かつ書き込みデータ入力終了時での耐グリッジの向上を図ることができるという効果が得られる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ部は、ダイナミック型ＲＡＭの他に、スタティック型ＲＡＭを用いるものであってもよい。つまり、スタティック型ＲＡＭにおいても、ＤＤＲ構成でデータの入力と出力を行なうようにするものには同様に適用できる。上記データストローブ信号ＤＱＳの終了時に発生するノイズをマスクする論理回路は、前記のようにセット／リセットのフリップフロップ回路を用いるもの他、ゲート回路を用いて上記ノイズをマスクするようにするものであってもよい。

この発明に係る半導体記憶装置は、前記のようなＤＤＲ構成のシンクロナスＤＲＡＭの他に、上記ＤＤＲの規格でデータの入力を行なうようにする各種半導体記憶装置に広く利用することができる。また、その他にも、動作タイミング一般を制御するクロック信号と、待機時にハイインピーダンス状態とされるデータストローブ信号を用いて、データの入力が制御される各種半導体記憶装置に利用することができる。さらに、半導体記憶装置に限らず、同様にデータの入力が制御される各種半導体装置に広く利用することができる。

発明の効果

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。書き込み動作のときに入力される第２のクロック信号を用い、それに対応してシリアルに入力された複数の書き込みデータを順次に複数からなる第１のラッチ回路に取り込み、上記第１のラッチ回路に取り込まれた書き込みデータを上記第１のクロック信号を用いて第２のラッチ回路に取り込んで入出力データバスに伝える入力回路を備え、上記第１のクロック信号と第２のクロック信号の論理により上記第２のクロック信号の終了時に発生するノイズに対してマスクをする論理回路を設けて第３のクロック信号を形成し、少なくとも上記第２のラッチ回路の入力に上記書き込みデータを出力する第１のラッチ回路に供給することにより、上記第２のクロック信号を形成する出力回路において上記ノイズの発生を防止するための格別の対策が不要となり、使い勝手がよく、かつ上記耐ノイズ性を向上させることができる。

この発明に係るデータ入力回路とそのクロック生成回路の一実施例を示す回路図である。 上記データ入力回路の動作の一例を説明するためのタイミング図である。 上記データ入力回路の動作の他の一例を説明するためのタイミング図である。 この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例を示す回路図である。 この発明に係るデータ入力回路とそのクロック生成回路の他の一実施例を示す回路図である。 この発明に係るデータ入力回路とそのクロック生成回路の更に他の一実施例を示す回路図である。 この発明る係るダイナミック型ＲＡＭの一実施例を示すブロック図である。 ＤＤＲ ＳＤＲＡＭの動作を書き込み動作を説明するためのタイミング図である。 この発明に先立って検討されたデータ入力回路の回路図である。 図９のデータ入力回路の動作を説明するためのタイミング図である。

Ｃ１〜Ｃ６…クロックドインバータ回路、Ｎ１〜Ｎ５…インバータ回路、Ｇ１〜Ｇ４…ナンドゲート回路、Ｄｅｌａｙ…遅延回路、ＦＦ１〜ＦＦ３…フリップフロップ回路、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
４０１…４分周回路、４０２…位相比較器、４０３…ステート制御回路、４０４…パルス発生回路、４０５…チャージポンプパルス発生回路、２０９１…クロック入力回路。

Claims (16)

1. 第１クロック信号とデータストローブ信号である第２クロック信号とに応じて第３クロック信号を生成するクロック生成回路と、
   前記第２クロック信号に応じて供給される書き込みデータを取り込み、前記第３クロック信号に応じて前記取り込まれた書き込みデータを出力するデータ入力回路と、を備え、
   前記クロック生成回路は、前記第１クロック信号と第２クロック信号のうち、いずれか遅いタイミングで到来するクロック信号の変化に対応してセットされ、前記第２クロック信号を遅延したクロック信号の変化に対応してリセットされる論理回路を含み、
   前記論理回路は、前記セット及びリセット動作で生成されたパルスを前記第３クロック信号として出力することを特徴とする半導体装置。
   
2. 第１クロック信号とデータストローブ信号である第２クロック信号とに応じて第３クロック信号を生成するクロック生成回路と、
   前記第２クロック信号に応じて供給される書き込みデータを取り込み、前記第３クロック信号に応じて前記取り込まれた書き込みデータを出力するデータ入力回路と、を備え、
   前記クロック生成回路は、前記第１クロック信号と第２クロック信号のうち、いずれか遅いタイミングで到来するクロック信号の変化に対応してセットされ、前記第１クロック信号と第２クロック信号のうち、いずれか遅いタイミングで到来するクロック信号の変化に対応してリセットされる論理回路を含み、
   前記論理回路は、前記セット及び前記リセット動作で生成されたパルスを前記第３クロック信号として出力することを特徴とする半導体装置。
   
3. 請求項１において、前記論理回路は、
   前記書き込みデータに対する前記第１クロック信号の第１レベルから第２レベルヘの第１遷移が前記第２クロック信号の第１レベルから第２レベルヘの第２遷移より遅い場合、前記第１遷移の検出に基づいてセット動作を行い、
   前記書き込みデータに対する前記第２クロック信号の前記第２遷移が前記第１クロック信号の前記第１遷移より遅い場合、前記第２遷移の検出に基づいてセット動作を行うことを特徴とする半導体装置。
   
4. 請求項３において、前記論理回路は、
   前記第１クロック信号が第１レベルの場合、前記第２クロック信号が第１レベルから第２レベルに遷移するのに対応してリセット状態を維持し、
   前記第１クロック信号が第１レベルと異なる第２レベルの場合、前記第２クロック信号が第１レベルから第２レベルに遷移するのに対応してセットされ、
   前記第２クロック信号が第２レベルから第１レベルに遷移するのに対応してリセットされる論理回路を有することを特徴とする半導体装置。
   
5. 請求項１において、前記データ入力回路は、前記書き込みデータが供給される入力端子を有する入力部と、前記入力部の出力ノードに接続する出力部とを含み、
   前記入力部は、前記第２クロック信号を用いて前記取り込まれた書き込みデータを前記出力部へ出力し、
   前記出力部は、前記入力部が出力した書き込みデータを前記第３クロック信号によって確定し、前記取り込まれた書き込みデータに関する信号として出力することを特徴とする半導体装置。
   
6. 請求項５において、前記データ入力回路は、前記出力部の出力ノードに接続されるデータ取り込み部を含み、
   前記データ取り込み部は、前記出力部から供給された書き込みデータを前記第１クロック信号によって確定し、前記データ入力回路の出力信号として内部回路へ出力すること特徴とする半導体装置。
   
7. 請求項６において、
   前記入力部は、
   複数の前記出力ノードと、
   前記第２クロック信号の立ち上がりに同期して、前記取り込んだ書き込みデータを前記複数の出力ノードの一方に出力する第１ラッチ回路と、
   前記第２クロック信号の立ち下がりに同期して、前記取り込んだ書き込みデータを前記複数の出力ノードの他方に出力する第２ラッチ回路と、を含み、
   前記出力部は、
   前記第１ラッチ回路に対応する前記第３クロック信号で出力が制御される第３ラッチ回路と、
   前記第２ラッチ回路に対応する前記第３クロック信号で出力が制御される第４ラッチ回路と、を含むことを特徴とする半導体装置。
   
8. 請求項７において、
   前記データ取り込み部は、第１及び第２の前記データ入力回路の出力信号を出力し、
   前記データ取り込み部は、更に、前記第３ラッチ回路に対応する第５ラッチ回路と、
   前記第４ラッチ回路に対応する第６ラッチ回路と、を含み、
   前記第５ラッチ回路及び前記第６ラッチ回路は、それぞれ前記第１及び第２のデータ入力回路の出力信号を前記内部回路に供給する、ことを特徴とする半導体装置。
   
9. 請求項５において、前記第２クロック信号は、書き込み及び読み出し動作以外のときには、ハイインピーダンス状態であることを特徴とする半導体装置。
   
10. 請求項２において、前記データ入力回路は、前記書き込みデータが供給される入力端子を有する入力部と、前記入力部の出力ノードに接続する出力部とを含み、
    前記入力部は、前記第２クロック信号を用いて前記取り込まれた書き込みデータを前記出力部へ出力し、
    前記出力部は、前記入力部が出力した書き込みデータを前記第３クロック信号によって確定し、前記取り込まれた書き込みデータに関する信号として出力することを特徴とする半導体装置。
    
11. 請求項１０において、前記データ入力回路は、前記出力部の出力ノードに接続されるデータ取り込み部を含み、
    前記データ取り込み部は、前記出力部から供給された書き込みデータを前記第１クロック信号によって確定し、前記データ入力回路の出力信号として内部回路へ出力すること特徴とする半導体装置。
    
12. 請求項１１において、
    前記入力部は、
    複数の前記出力ノードと、
    前記第２クロック信号の立ち上がりに同期して、前記取り込んだ書き込みデータを前記複数の出力ノードの一方に出力する第１ラッチ回路と、
    前記第２クロック信号の立ち下がりに同期して、前記取り込んだ書き込みデータを前記複数の出力ノードの他方に出力する第２ラッチ回路と、を含み、
    前記出力部は、
    前記第１ラッチ回路に対応する前記第３クロック信号で出力が制御される第３ラッチ回路と、
    前記第２ラッチ回路に対応する前記第３クロック信号で出力が制御される第４ラッチ回路と、を含むことを特徴とする半導体装置。
    
13. 請求項１２において、
    前記データ取り込み部は、第１及び第２の前記データ入力回路の出力信号を出力し、
    前記データ取り込み部は、更に、前記第３ラッチ回路に対応する第５ラッチ回路と、
    前記第４ラッチ回路に対応する第６ラッチ回路と、を含み、
    前記第５ラッチ回路及び前記第６ラッチ回路は、それぞれ前記第１及び第２のデータ入力回路の出力信号を前記内部回路に供給する、ことを特徴とする半導体装置。
    
14. 請求項１０において、前記第２クロック信号は、書き込み及び読み出し動作以外のときには、ハイインピーダンス状態であることを特徴とする半導体装置。
    
15. 第１クロック信号を受けて取り込んだ書き込みデータを内部回路へ出力するデータ取り込み部と、
    前記第１クロック信号が入力される第１入力ノードと、第２クロック信号が入力される第２入力ノードと、前記第１クロック信号と前記第２クロック信号を受けて第３クロック信号を出力する出力ノードとを有するクロック生成回路と、
    書き込みデータが入力される第３入力ノードと、前記出力ノードに接続される制御ノードとを有する入力回路とを具備し、
    前記クロック生成回路は、書き込みデータに対する前記第１クロック信号の第１レベルから第２レベルヘの第１遷移が前記第２クロック信号の第１レベルから第２レベルヘの第２遷移より遅い場合、前記第１遷移を検出して前記第３クロック信号を第３レベルから第４レベルヘ遷移させる論理回路を含み、
    前記入力回路は、前記第３入力ノードに接続される入力部と、前記入力部に接続される出力部とを更に含み、前記入力部は、前記第２クロック信号を用いて前記書き込みデータを前記出力部へ出力し、前記出力部は、前記第３クロック信号を用いて前記書き込みデータを前記データ取り込み部へ出力することを特徴とする半導体装置。
    
16. 請求項１５において、前記半導体装置は、ダブルデータレート（ＤＤＲ）構成のシンクロナスＤＲＡＭであることを特徴とする半導体装置。

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