JP4812976B2 - レジスタ、メモリモジュール及びメモリシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、レジスタ付メモリモジュール(Registered Memory Module)に関し、特にレジスタ内部にDLL(Delay Locked Loop)回路を有するメモリモジュールに関する。
【0002】
【従来の技術】
高周波数対応を目的として、DQバス及びクロックバスにスタブバストポロジを採用する技術(以下「関連技術」という。)が提案されている。この関連技術において、チップセット(又はメモリコントローラ)から送出された外部クロック信号(WCLK)は、各メモリモジュールの基板上に配置された複数のメモリデバイスの夫々に分配される。一方、この関連技術において、チップセットからメモリモジュールに対して送られてきたコマンド/アドレス(C/A)信号は、各メモリモジュールの基板上に設けられたC/Aレジスタ(以下、単に「レジスタ」という。)にラッチされ、その後、ラッチされた信号は、内部C/A信号として対応するメモリデバイスに分配される。
【0003】
【発明が解決しようとする課題】
現在、ECC機能付か否か、どのくらいの容量を実現するか否か等によって、4デバイス搭載のものから18デバイス搭載のものまで多くのタイプのメモリモジュールが市場に存在している。また、一つのメモリモジュールに搭載されているメモリデバイスの動作周波数は、様々である。
【0004】
これに対して、関連技術においては、たとえ動作周波数が一定であったとしても、搭載デバイス数が異なる場合には、モジュール上の負荷を無理矢理揃えたり搭載デバイス数毎に個別のレジスタを用いることといった手段を講じていた。これは、ラッチを構成するフリップフロップにおけるセットアップタイムとホールドタイムとを適切な値に保持するためである。
【0005】
しかしながら、動作周波数が同じにもかかわらず、搭載デバイス数が異なるだけで別個のレジスタを設計・製造しなければならないのでは、部品効率が悪い。
【0006】
しかも、関連技術においては、上記のように搭載デバイス数の変動にも個別のレジスタを要していたことからも明らかなように、一つのレジスタで広い動作周波数範囲をカバーすることは困難であった。
【0007】
このような背景を踏まえ、部品効率の向上を図るべく、搭載デバイス数に依存しないレジスタの出現が望まれており、更に、広い周波数範囲(例えば、クロック周波数が200MHz〜300MHz)にも対応可能なレジスタの出現も強く望まれている。
【0008】
そこで、本発明は、動作周波数が一定である限り搭載デバイス数に依存せずに適切に内部C/A信号を生成可能なレジスタを提供することを目的とする。
【0009】
更に、本発明は、上記レジスタを広い周波数範囲に対応できるように改良したレジスタを提供することをも目的とする。
【0010】
【課題を解決するための手段】
本発明の発明者らは、まず、動作周波数が一定の場合において搭載デバイス数に依存せずに内部C/A信号を生成可能なレジスタを得るために、チップセットから分配された外部クロック信号に応じて遅延制御を行い、ラッチ動作を規定する内部クロック信号を生成するDLL回路をレジスタ内部に設けることとした。このようにして生成した内部クロック信号によりラッチ動作を行うのは、メモリデバイスにおける外部クロックとC/A信号とのズレ(伝播遅延)を吸収するためであるが、外部クロック信号に半周期ズレた状態で同期したC/A信号をこの内部クロック信号でラッチすることとすると、当該ラッチ動作において十分なセットアップタイム及びホールドタイムが確保できない場合がある。そのような場合の解決手段として、本発明の発明者らは、一旦、外部クロック信号でC/A信号をラッチしておき、その出力を内部クロック信号にてラッチしなおせば良いことを見出した。
【0011】
次に、本発明の発明者らは、搭載デバイス数に依存せずに且つ広い周波数に対応可能とするためには如何なる手段を講じるべきか研究した結果、レジスタ内においてC/A信号をラッチする前処理として、C/A信号の周期をn2倍(例えば2倍、4倍)にし、その後ラッチすることとすれば、ある程度異なる動作周波数に対しても、当該レジスタ内のラッチ動作に関し十分なホールドタイム及びセットアップタイムが確保できることを見出した。
【0012】
本発明は、上記知見に基づき、前述した課題を解決するための具体的手段として、以下に示すレジスタ付メモリモジュール用のレジスタ及びそれを具備したメモリモジュールを提供する。
【0013】
即ち、本発明によれば、第1のレジスタとして、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路と、
前記外部クロック信号に応じて、該C/A信号をラッチして、第1の中間C/A信号を生成する第1のラッチ手段と、
前記内部クロック信号に応じて、前記第1の中間C/A信号をラッチして第2の中間C/A信号を生成する第2のラッチ手段と、
前記第2の中間C/A信号に応じて前記内部C/A信号を出力する出力手段とを備えることを特徴とするレジスタが得られる。
【0014】
また、本発明によれば、第2のレジスタとして、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路と、
前記C/A信号を受けて、該C/A信号の1/n2(nは2以上の自然数)の周波数を有する第1乃至第nの中間C/A信号を生成するレート変換手段であって、前記第1乃至第nの中間C/A信号は、前記C/A信号の前記連続した複数の値を、順々に且つ夫々n−1個おきに選択した値を有している、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第1乃至第nの中間C/A信号をラッチして第n+1乃至第2nの中間C/A信号を生成するラッチ手段と、
前記内部クロック信号の1/n2の周波数で前記第n+1乃至第2nの中間C/A信号を順々に選択して、前記内部C/A信号を出力する出力手段と
を備えることを特徴とするレジスタが得られる。
【0015】
更に、本発明によれば、第3のレジスタとして、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路と、
前記C/A信号を受けて、該C/A信号の1/2の周波数を有する第1及び第2の中間C/A信号を生成するレート変換手段であって、前記第1の中間C/A信号が前記C/A信号の奇数番目又は偶数番目のいずれか一方の値を有するものであり、且つ、前記第2の中間C/A信号が前記C/A信号の偶数番目又は奇数番目のいずれか他方の値を有するものである、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第1及び第2の中間C/A信号をラッチして第3及び第4の中間C/A信号を生成するラッチ手段と、
前記内部クロック信号の1/2の周波数で前記第3及び第4の中間C/A信号を交互に選択して、前記内部C/A信号を出力する出力手段と
を備えることを特徴とするレジスタが得られる。
【0016】
また、本発明によれば、第4のレジスタとして、前記第3のレジスタにおいて、前記第1の中間C/A信号と前記第2の中間C/A信号の位相差が、前記外部クロック信号の一周期分である、ことを特徴とするレジスタが得られる。
【0017】
また、本発明によれば、第5のレジスタとして、前記第4のレジスタにおいて、
前記レート変換手段は、
前記外部クロック信号を1/2分周して、該外部クロック信号の2倍の周期を有する第1の一時的外部クロック信号を生成する1/2分周器と、
該1/2分周器に接続され、前記第1の一時的外部クロック信号に対して前記1/2分周器における遅延を考慮した遅延制御を行い第2の一時的外部クロック信号を生成する付加的なDLL回路と、
前記付加的なDLL回路に接続され、前記第2の一時的外部クロック信号に応じて、前記C/A信号をラッチして前記第1の中間C/A信号を生成する第1の前処理フリップフロップ(FF)と、
前記付加的なDLL回路に接続され、前記第2の一時的外部クロック信号の反転信号に応じて、前記C/A信号をラッチして前記第2の中間C/A信号を生成する第2の前処理FFと
を備えることを特徴とするレジスタが得られる。
【0018】
また、本発明によれば、第6のレジスタとして、前記第4のレジスタにおいて、
前記レート変換手段は、
前記外部クロック信号を1/2分周して、該外部クロック信号の2倍の周期を有する一時的外部クロック信号を生成する1/2分周器と、
前記1/2分周器に接続され、前記一時的外部クロック信号に応じて、前記C/A信号をラッチして前記第1の中間C/A信号を生成する第1の前処理フリップフロップ(FF)と、
前記1/2分周器に接続され、前記一時的外部クロック信号の反転信号に応じて、前記C/A信号をラッチして前記第2の中間C/A信号を生成する第2の前処理FFと
を備えることを特徴とするレジスタが得られる。
【0019】
更に、本発明によれば、第7のレジスタとして、前記第5又は第6のレジスタにおいて、
前記ラッチ手段は、
前記DLL回路及び前記第1の前処理FFに接続され、前記内部クロック信号に応じて、前記第1の中間C/A信号をラッチして、前記第3の中間C/A信号を出力する第1の後処理FFと、
前記DLL回路及び前記第2の前処理FFに接続され、前記内部クロック信号に応じて、前記第2の中間C/A信号をラッチして、前記第4の中間C/A信号を出力する第2の後処理FFと
を備えることを特徴とするレジスタが得られる。
【0020】
また、本発明によれば、第8のレジスタとして、前記第7のレジスタにおいて、
前記出力手段は、
前記内部クロック信号を1/2分周して、該内部クロック信号の2倍の周期を有する一時的内部クロック信号を生成する付加的な1/2分周器と、
該付加的な1/2分周器と前記第1及び第2の後処理FFに接続され、該一時的内部クロック信号に応じて、前記第3及び第4の中間C/A信号を交互に選択して選択C/A信号として出力するセレクタと、
該選択C/A信号に応じて、前記内部C/A信号を生成するドライバと
を備えることを特徴とするレジスタが得られる。
【0021】
更に、本発明によれば、第9のレジスタとして、前記第3のレジスタにおいて、
前記外部クロック信号と該外部クロック信号の反転信号とのクロスポイントを利用して調整された外部クロック信号を生成し、該調整された外部クロック信号を前記外部クロック信号として前記DLL回路及び前記レート変換手段に供給する外部クロック調整手段を更に備える、ことを特徴とするレジスタが得られる。
【0022】
更に、本発明によれば、第10のレジスタとして、前記第1乃至第3のいずれかのレジスタにおいて、
前記外部クロック信号の周波数が200MHz以上600MHz以下である、ことを特徴とするレジスタが得られる。
【0023】
また、本発明によれば、前記第1乃至第3のいずれかのレジスタと、複数のメモリデバイスとを一つの基板上に搭載してなるメモリモジュールが得られる。
【0024】
更に、本発明によれば、前記メモリモジュールにおいて、前記メモリデバイスの数は4以上18以下である、ことを特徴とするメモリモジュールが得られる。
【0025】
また、本発明によれば、前記メモリモジュールとチップセットを含むメモリシステムが得られる。
【0026】
更に、本発明によれば、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタを含み、
該レジスタは、前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路を有し、前記C/A信号を前記レジスタに取り込む外部クロック信号の立上がりエッジから、該C/Aに対応する前記内部C/A信号が外部クロック信号によって前記メモリデバイスに取込まれるまでの必要外部クロック数が少なくとも2.0である
ことを特徴とするメモリシステムが得られる。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態によるレジスタ及びそれを具備してなるレジスタ付メモリモジュールについて、図面を参照して、詳細に説明する。
【0028】
(第1の実施の形態)
本発明の第1の実施の形態によるレジスタは、対応可能なメモリデバイス数/モジュールが4〜18のものである。以下においては、このレジスタの詳細について説明する前に、レジスタの搭載されるモジュールや、クロックジェネレータ、チップセット等の全体的な概略について説明する。以下においては、複数のメモリデバイスとして、片面上に9個ずつ、計18個のDRAMデバイスを搭載したメモリモジュールについて説明する。
【0029】
本実施の形態によるメモリモジュールは、コンピュータのマザーボード(図示せず)上に設けられたソケットに挿入され、使用される。マザーボード上には、図1に示されるようなクロックジェネレータ10及びチップセット20が搭載され、メモリモジュール30と共に本実施の形態によるメモリシステムを構成している。クロックジェネレータ10は、基本クロックをチップセット20に供給し、チップセット20は、その基本クロックに従って、C/A信号などをメモリモジュール30のレジスタ40に対して供給する。レジスタ40は、内部にDLL回路を備え、ディレイレプリカ50を用いて遅延量を制御しつつ、C/A信号(120)に応じた内部C/A信号(130)を生成して、DRAMデバイス60に送出する。ここで、ディレイレプリカ50は、対応可能なDRAMデバイス搭載数に依存したものであり、本実施の形態においては、4〜18デバイス数を考慮して定められる。
【0030】
詳しくは、本実施の形態において、DQバス(図示せず)、WCLKバス(100,110)は、92スタブ構造を備えており、特に、DRAMデバイス60用のWCLKバス100は、メモリモジュールの片面上に搭載された各デバイスごとに設けられている。このDRAMデバイス60用のWCLKバス100上に供給されるクロックは、レジスタ40用のWCLKバス110に供給されるクロックWCLKと区別するため、WCLKdとして参照される。なお、本実施の形態において、WCLKバス100は、DRAMデバイス60用の外部クロック信号WCLKd及びその反転信号WCLKd_b(“_b”は反転を意味する:以下他の信号についても同じ。)からなる相補信号を伝搬するものであり、WCLKバス110は、外部クロック信号WCLK及びその反転信号WCLK_bからなる相補信号を伝播するものである。チップセット20からメモリモジュール30に送出されるC/A信号用のバス(外部C/Aバス)120は、約25のスタブ構造を備えている。これらスタブ構造を備えるバスは、終端抵抗150により終端されている。レジスタ40から各DRAMデバイスへの内部C/A信号の供給用バス(内部C/Aバス)130は、2段階層のバス構造(以下、デュアルT−ブランチ構造という。)を採用している。
【0031】
レジスタ40は、図2に示されるように、クロック用入力回路401とDLL回路402とを備えている。クロック用入力回路401は、外部クロック信号WCLKとその反転信号WCLK_bを入力し、WCLKint信号を生成する。即ち、WCLKint信号は、外部クロック信号WCLKとその反転信号WCLK_bとのクロスポイントを利用して生成されるものであり、電圧変動の影響が低減されるように調整された外部クロック信号WCLKである。DLL回路402は、このWCLKint信号を受け、出力バッファ遅延のレプリカとディレイレプリカ(伝播遅延)50とを利用した遅延制御を行って、内部クロック信号intCLKを生成する(図3におけるintCLK@FF2参照)。なお、図3は、WCLKの周波数が300MHzでレイテンシ=2.0のケースのタイミングダイアグラムを示す。
【0032】
一方、外部C/Aバス120を伝播してきたC/A信号(CAin_i,CAin_j等)は、各信号ごとに、本実施の形態による内部C/A信号生成処理を受ける。以下においては、一つのC/A信号(CAin_j)を例にとり、説明する。
【0033】
C/A信号(CAin_j)は、レジスタ40に到達すると、まず、CA信号用入力回路405により、基準電圧Vrefと比較され、電圧変動の影響が低減されたC/A信号(CAint)に変換される(図3におけるCAint@Reg参照)。このC/A信号(CAint)は、前処理フリップフロップFF1のデータ入力端子(D)に入力される。
【0034】
前処理フリップフロップFF1は、ポジティブエッジトリガタイプのフリップフロップであり、前処理フリップフロップFF1のクロック入力端子(「>」で示す。)には、調整された外部クロック信号であるWCLKint信号がバッファを介して入力される。前処理フリップフロップFF1は、データ入力端子(D)に入力されたC/A信号(CAint)を、クロック入力端子に入力されたWCLKint信号のポジティブエッジ(立上がりエッジ:図3におけるtD−FF1のタイミング)でラッチし、そのラッチするデータ(C/Aintの値)の反転データを次のポジティブエッジまでデータ反転出力端子Q_bから出力し続ける(図2及び図3におけるCA1参照:但し、簡単のため図3においてはtrue信号で表す。)。本実施の形態においては、前処理フリップフロップFF1の出力を第1の中間C/A信号(CA1)として参照する。この第1の中間C/A信号(CA1)は、後処理フリップフロップFF2のデータ入力端子(D)に入力される。
【0035】
後処理フリップフロップFF2もまた、ポジティブエッジトリガタイプのフリップフロップであり、後処理フリップフロップFF2のクロック入力端子(>)には、内部クロック信号(intCLK)が入力される。内部クロック信号(intCLK)は、レジスタ40に入力された外部クロック信号WCLK(図3におけるWCLK@Reg)を出力バッファ遅延(内部クロック信号intCLKから内部C/A信号CAoutまでの遅延時間)とモジュール上のC/A信号の伝搬遅延(内部C/A信号CAoutがDRAMデバイスに到着するまでの時間)分だけ前倒ししたクロック信号である。
【0036】
後処理フリップフロップFF2は、データ入力端子(D)に入力された第1の中間C/A信号(CA1)を、クロック入力端子に入力された内部クロック信号(intCLK)のポジティブエッジ(図3におけるtD−FF2のタイミング)でラッチし、そのラッチしたデータ(第1の中間C/A信号(CA1)の値)を少なくとも次のポジティブエッジまでデータ出力端子Qから出力し続ける(図2及び図3におけるCA2参照:但し、図3においては簡単のためtrue信号で表す。)。本実施の形態において、後処理フリップフロップFF2の出力は、第2の中間C/A信号(CA2)として参照される。この第2の中間C/A信号(CA2)は、プリドライバ408及び出力インバータ409からなるドライバ、即ち、レジスタ40の出力部を介して、内部C/A信号(CAout_j,CAout_i)として内部C/Aバス130を介してDRAMデバイス60に供給される(図3におけるCA@DRAM−avg)。
【0037】
図3を参照すると、本実施の形態によれば、レジスタ40内部において十分なセットアップタイム(tS)及びホールドタイム(tH)が確保されていることが理解される。このように、一つの動作周波数にのみ対応させることを目的とする場合、本実施の形態によるレジスタは有益であることが理解される。また、DRAMデバイスにおいても同様に十分なセットアップタイム及びホールドタイムが確保されている。また、本実施の形態によれば、C/A信号をレジスタ40に取り込む外部クロック信号WCLKの立ち上がりエッジから、そのC/A信号がDRAMデバイス60で利用されるまでの必要クロック数(アディショナルレイテンシ:Additional Latency)も2.0におさえられている(WCLK@Reg及びCA@DRAM−avg参照)。
【0038】
なお、上述した第1の実施の形態においては、フリップフロップとして、ディレイFF(D−FF)を採用した例を示してきたが、その接続関係を次のように変更しても動作は基本的に同じである。すなわち、前処理フリップフロップFF1のデータ出力端子(Q)を後処理フリップフロップFF2のデータ入力端子(D)に接続する。この場合、後処理フリップフロップFF2は、前述の第1の中間C/A信号(CA1)の反転信号をラッチすることとなるので、後処理フリップフロップFF2のデータ出力端子(Q)から出力される信号もまた、前述の第2の中間C/A信号(CA2)を反転したものとなる。その代わりに、後処理フリップフロップFF2のデータ反転出力端子(Q_b)から出力される信号は、前述の第2の中間C/A信号(CA2)と同じ信号となることから、それをプリドライバ408に入力する。このような接続関係の変更は、本発明の実施の形態による動作を本質的には何ら変更するものではなく、従って、本発明の概念下に含まれる。また、本発明の概念を逸脱しない限り、上述した第1の実施の形態におけるD−FFに代えて、他のフリップフロップを採用することとしても良い。
【0039】
(第2の実施の形態)
本発明の第2の実施の形態によるレジスタは、前述の第1の実施の形態のレジスタを所定の動作周波数範囲に対応可能に改良したものであり、その構成は図4に示される。なお、本実施の形態によるレジスタの対応可能な動作周波数範囲は200MHz〜300MHzである。
【0040】
図4を参照すると、レジスタ40aは、第1の実施の形態におけるレジスタ40と同様に、クロック用入力回路401とDLL回路402とを備えている。クロック用入力回路401外部クロック信号WCLKとその反転信号WCLK_bを入力し、WCLKint信号を生成する。DLL回路402は、このWCLKint信号を受け、出力バッファ遅延のレプリカとディレイレプリカ(伝播遅延)50とを利用した遅延制御を行って、内部クロック信号intCLKを生成する(図5におけるintCLK@FF2参照)。なお、図5は、WCLKの周波数が300MHzでレイテンシ=2.0のケースのタイミングダイアグラムを示す。
【0041】
本実施の形態において、調整された外部クロック信号であるWCLKint信号は、1/2分周器403にも入力される。これにより、1/2分周器403は、外部クロックの1/2の周波数を有する第1の一時的外部クロック信号を生成する。第1の一時的外部クロック信号は、1/2分周器403の後段に設けられた付加的なDLL回路404により、1/2分周器403における遅延等を考慮した遅延制御を施され、第2の一時的外部クロック信号(0.5WCLKint信号)として出力される(図5における0.5WCLKint@FF1参照)。
【0042】
一方、外部C/Aバス120を伝播してきたC/A信号(CAin_i,CAin_j等)は、各信号ごとに、本実施の形態による内部C/A信号生成処理を受ける。以下においては、一つのC/A信号(CAin_j)を例にとり、説明する。
【0043】
C/A信号(CAin_j)は、レジスタ40aに到達すると、まず、CA信号用入力回路405により、基準電圧Vrefと比較され、電圧変動の影響が低減されたC/A信号(CAint)に変換される(図5におけるCAint@Reg参照)。このC/A信号(CAint)は、第1及び第2の前処理フリップフロップFF1a及びFF1bのデータ入力端子(D)に入力される。
【0044】
第1及び第2の前処理フリップフロップFF1a及びFF1bは、ポジティブエッジトリガタイプのフリップフロップであり、第1の前処理フリップフロップFF1aのクロック入力端子(>)には、第2の一時的外部クロック信号(0.5WCLKint)が、第2の前処理フリップフロップFF1bのクロック入力端子(>)には第2の一時的外部クロック信号(0.5WCLKint)の反転信号が入力される。第1の前処理フリップフロップFF1aは、データ入力端子(D)に入力されたC/A信号(CAint)を、クロック入力端子に入力された第2の一時的外部クロック信号のポジティブエッジ(立上がりエッジ:図5におけるtD−FF1aのタイミング)でラッチし、そのラッチするデータ(C/Aintの値)の反転データを次のポジティブエッジまでデータ反転出力端子Q_bから出力し続ける(図4及び図5における0.5CA−a参照:但し、図5においては簡単のためtrue信号で表す。)。同様に、第2の前処理フリップフロップFF1bは、データ入力端子(D)に入力されたC/A信号(CAint)を、第2の一時的外部クロック信号の反転信号のポジティブエッジ(図5におけるtD−FF1bのタイミング)でラッチし、そのラッチするデータ(C/Aintの値)の反転データを次のポジティブエッジまでデータ反転出力端子Q_bから出力し続ける(図4及び図5における0.5CA−b参照:但し、図5においては簡単のためtrue信号で表す。)。これにより、第1及び第2の前処理フリップフロップFF1a及びFF1bは、第2の一時的外部クロック信号(0.5WCLKint)の1/2周期分(すなわち外部クロック信号WCLKの一周期分)だけズレたラッチ動作を行うことになり、夫々、C/A信号(CAint)の奇数番目の値又は偶数番目の値のみをラッチすることとなる。そのため、例えば、第1の前処理フリップフロップFF1aがC/A信号(CAint)の奇数番目の値のみをラッチ結果として出力する場合、第2の前処理フリップフロップFF1bはC/A信号(CAint)の偶数番目の値のみをラッチ結果として出力することになり、しかも、第1の前処理フリップフロップFF1aの出力の位相は、第2の前処理フリップフロップFF1bの出力の位相と、第2の一時的外部クロック信号(0.5WCLKint)の1/2周期分だけズレることとなる。本実施の形態においては、第1の前処理フリップフロップFF1aの出力を第1の中間C/A信号(0.5CA−a)として参照し、第2の前処理フリップフロップFF1bの出力を第2の中間C/A信号(0.5CA−b)として参照する。これら第1の中間C/A信号(0.5CA−a)及び第2の中間C/A信号(0.5CA−b)は、第1及び第2の後処理フリップフロップFF2a及びFF2bのデータ入力端子(D)に入力される。
【0045】
第1及び第2の後処理フリップフロップFF2a及びFF2bもまた、ポジティブエッジトリガタイプのフリップフロップであり、第1及び第2の後処理フリップフロップFF2a及びFF2bのクロック入力端子(>)には、内部クロック信号(intCLK)が入力される。
【0046】
第1の後処理フリップフロップFF2aは、データ入力端子(D)に入力された第1の中間C/A信号(0.5CA−a)を、クロック入力端子に入力された内部クロック信号(intCLK)のポジティブエッジ(図5におけるtD−FF2aのタイミング)でラッチし、そのラッチしたデータ(第1の中間C/A信号(0.5CA−a)の値)を少なくとも次のポジティブエッジまでデータ出力端子Qから出力し続ける(図4及び図5におけるCA−a参照:但し、図5においては簡単のためtrue信号で表す。)。同様に、第2の後処理フリップフロップFF2bは、データ入力端子(D)に入力された第2の中間C/A信号(0.5CA−b)を、内部クロック信号(intCLK)のポジティブエッジ(図3におけるtD−FF2bのタイミング)でラッチし、そのラッチしたデータ(第2の中間C/A信号(0.5CA−b)の値)を少なくとも次のポジティブエッジまでデータ出力端子Qから出力し続ける(図4及び図5におけるCA−b参照:但し、図5においては簡単のためtrue信号で表す。)。本実施の形態において、第1の後処理フリップフロップFF2aの出力は、第3の中間C/A信号(CA−a)として参照され、第2の後処理フリップフロップFF2bの出力は、第4の中間C/A信号(CA−b)として参照される。この第3及び第4の中間C/A信号(CA−a及びCA−b)は、少なくとも、C/A信号(CAint)の奇数番目又は偶数番目の信号値を、外部クロック信号の周期で、交互に保持するものとなる。例えば、mを自然数とすると、第3の中間C/A信号(CA−a)がある時点でC/A信号(CAint)のm−1番目の信号値を示している場合、次の外部クロック信号の周期の間、第4の中間C/A信号(CA−b)は、C/A信号(CAint)のm番目の信号値を示すこととなり、更に、続く外部クロック信号の周期の間、第3の中間C/A信号(CA−a)は、C/A信号(CAint)のm+1番目の信号値を示すこととなる。なお、上記したm−1番目の信号値を示した期間の次の期間であって上記したm+1番目の信号値を示した期間の前の期間において、第3の中間C/A信号は、m−1番目又はm+1番目のいずれかの信号値を示すこととなる。同様に、上記したm番目の信号値を示した期間の次の期間であってm+2番目の信号値を示した期間の前の期間において、第4の中間C/A信号は、m番目又はm+2番目のいずれかの信号値を示すこととなる。このような第3及び第4の中間C/A信号(CA−a及びCA−b)は、セレクタ406に入力される。
【0047】
セレクタ406は、付加的な1/2分周器407の出力に従ってセレクト動作を行う。詳しくは、付加的な1/2分周器407は、DLL回路402の生成した内部クロック信号(intCLK)を1/2分周し、内部クロック信号(intCLK)の2倍の周期を有する一時的内部クロック信号(0.5intCLK)を生成する(図3における0.5intCLK@Selector参照)。セレクタ406は、この一時的内部クロック信号(0.5intCLK)に従って、入力された第3及び第4の中間C/A信号(CA−a及びCA−b)を交互に選択し、選択C/A信号として出力する。この選択C/A信号は、C/A信号(CAint)と同じ信号内容を有するものであり、プリドライバ408及び出力インバータ409からなるドライバ(即ち、レジスタ40aの出力部)を介して、内部C/A信号(CAout_j,CAout_i)として内部C/Aバス130を介してDRAMデバイス60に供給される(図5におけるCA@DRAM−avg)。
【0048】
図5を参照すると、本実施の形態によれば、レジスタ40a内部において十分なセットアップタイム(tS)及びホールドタイム(tH)が確保されていることが理解される。また、DRAMデバイスにおいても同様に十分なセットアップタイム及びホールドタイムが確保されている。図5は、300MHzの場合(周期=3333ps)のタイミングダイアグラムであるが、その動作を理解すればWCLKの周波数が200MHzの場合(周期=5000ps)であっても十分なセットアップタイム及びホールドタイムが確保されることが理解される。また、本実施の形態によれば、C/A信号をレジスタ40aに取り込む外部クロック信号WCLKの立ち上がりエッジから、そのC/A信号がDRAMデバイス60で利用されるまでの必要クロック数(アディショナルレイテンシ:Additional Latency)も2.0におさえられている(WCLK@Reg及びCA@DRAM−avg参照)。
【0049】
(第3の実施の形態)
本発明の第3の実施の形態によるレジスタは、前述の第2の実施の形態の変形例であり、その構成は図6に示される。図4及び図6を参照すれば明らかなように、本実施の形態によるレジスタ40bは、付加的なDLL回路404及びそのループを構成するレプリカなどを有しない点を除き、前述の第2の実施の形態によるレジスタ40aと同じ構成を備える。
【0050】
すなわち、本実施の形態においては、1/2分周器403から出力された一時的外部クロック信号(0.5WCLKint)が第1の前処理フリップフロップFF1aに入力され、一時的外部クロック信号(0.5WCLKint)の反転信号が第2の前処理フリップフロップFF1bに入力される。これにより、第1及び第2の前処理フリップフロップFF1a及びFF1bにおけるラッチ動作は、前述の第1の実施の形態におけるそれらの動作と比較して、1/2分周器403による遅延量分だけズレることとなるが、少なくとも動作周波数範囲として200MHz〜300MHzを想定した場合には、1/2分周器403による遅延量は許容範囲にあり、従って、本実施の形態によっても、十分なセットアップタイム及びホールドタイムが確保されることとなる。
【0051】
なお、上述した第2及び第3の実施の形態においては、フリップフロップとして、ディレイFF(D−FF)を採用した例を示してきたが、第1の実施の形態に関する説明において注記したように、その接続関係を次のように変更しても動作は基本的に同じである。すなわち、第1及び第2の前処理フリップフロップFF1a及びFF1bのデータ出力端子(Q)を、夫々、第1及び第2の後処理フリップフロップFF2a及びFF2bのデータ入力端子(D)に接続する。この場合、第1及び第2の後処理フリップフロップFF2a及びFF2bは、夫々、前述の第1及び第2の中間C/A信号(0.5CA−a,0.5CA−b)の反転信号をラッチすることとなるので、第1及び第2の後処理フリップフロップFF2a及びFF2bのデータ出力端子(Q)から出力される信号もまた、前述の第3及び第4の中間C/A信号を反転したものとなる。その代わりに、第1及び第2の後処理フリップフロップFF2a及びFF2bのデータ反転出力端子(Q_b)から出力される信号は、前述の第3及び第4の中間C/A信号と同じ信号となることから、それらをセレクタ406に入力する。このような接続関係の変更は、本発明の実施の形態による動作を本質的には何ら変更するものではなく、従って、本発明の概念下に含まれる。また、本発明の概念を逸脱しない限り、上述した第2及び第3の実施の形態におけるD−FFに代えて、他のフリップフロップを採用することとしても良い。
【0052】
(第4の実施の形態)
本発明の第4の実施の形態によるレジスタは、前述の第3の実施の形態のレジスタを、入力されたC/A信号のデータレート変換を2倍ではなく4倍にするように、変形した例であり、その構成は図7に示される。なお、本実施の形態によるレジスタの適応動作周波数範囲は500MHz〜600MHzである。
【0053】
図7を参照すると、レジスタ40cは、第1乃至第3の実施の形態におけるレジスタ40,40a,40bと同様に、クロック用入力回路401とDLL回路402とを備えている。これらクロック用入力回路401とDLL回路402の動作は、前述の通りであるので、ここでは省略する。なお、図8は、WCLKの周波数が500MHzでレイテンシ=3.0のケースのタイミングダイアグラムを示す。
【0054】
本実施の形態において、調整された外部クロック信号であるWCLKint信号は、スイッチ410にも入力される。このスイッチ410は、WCLKint信号から、周期がWCLKint信号の4倍で且つデューティ比が1/4である第1乃至第4のスイッチ信号S1〜S4を生成する。これら第1乃至第4のスイッチ信号S1〜S4は、WCLKint信号の一周期分ずつ位相のズレたものであり、夫々、第1乃至第4の前処理フリップフロップFF1a〜FF1dのクロック入力端子(>)に供給される(図8におけるS1〜S4参照)。なお、本実施の形態においては、スイッチ410の出力する第1乃至第4のスイッチ信号S1〜S4をダイレクトに第1乃至第4の前処理フリップフロップFF1a〜FF1dのクロック入力端子(>)に入力しているが、前述の第2の実施の形態における概念を適用して、スイッチ410と第1乃至第4の前処理フリップフロップFF1a〜FF1dの間に、スイッチ410における遅延量を補償するためのDLL回路を設けることとしても良い。このようにDLL回路を介在させる構成は、前述の第1の実施の形態によるレジスタ(図2参照)にも同様に適用可能である。
【0055】
外部C/Aバス120を伝播してきたC/A信号(CAin_i,CAin_j等)は、各信号ごとに、本実施の形態による内部C/A信号生成処理を受ける。以下においては、一つのC/A信号(CAin_j)を例にとり、説明する。
【0056】
C/A信号(CAin_j)は、レジスタ40cに到達すると、まず、CA信号用入力回路405により、基準電圧Vrefと比較され、電圧変動の影響が低減されたC/A信号(CAint)に変換される(図8におけるCAint@Reg参照。)。このC/A信号(CAint)は、第1乃至第4の前処理フリップフロップFF1a〜FF1dのデータ入力端子(D)に入力される。
【0057】
第1乃至第4の前処理フリップフロップFF1a〜FF1dは、ポジティブエッジトリガタイプのフリップフロップであり、夫々、クロック入力端子(>)に入力された第1乃至第4のスイッチ信号S1〜S4の立上がりのタイミングで入力されたデータをラッチする(図8におけるS1@FF1a〜S4@FF1d参照)。
【0058】
ここで、第1乃至第4のスイッチ信号S1〜S4は、前述したように、デューティ比が1/4であり、且つ、WCLKint信号の一周期分ずつ位相のズレたものであることから、第1乃至第4の前処理フリップフロップFF1a〜FF1dは、C/A信号として連続して送られてきた値を、WCLKint信号一周期毎に順々にラッチすることとなる。また、次のポジティブエッジが入力されるのは、WCLKint信号の四周期後であるので、第1乃至第4の前処理フリップフロップFF1a〜FF1dは、夫々、ラッチするデータ(C/Aintの値)の反転データを次のポジティブエッジ(WCLKint信号の周期に換算して四周期後)までデータ反転出力端子Q_bから出力し続ける(図7及び図8におけるCA´−a,CA´−b,CA´−c,CA´−d参照:但し、図8においては、夫々、簡単のためtrue信号で表す。)。本実施の形態においては、第1乃至第4の前処理フリップフロップFF1a〜FF1dの出力を、夫々、第1乃至第4の中間C/A信号(CA´−a,CA´−b,CA´−c,CA´−d)として参照する。これら第1乃至第4の中間C/A信号(CA´−a,CA´−b,CA´−c,CA´−d)は、第1乃至第4の後処理フリップフロップFF2a〜FF2dのデータ入力端子(D)に入力される。
【0059】
第1乃至第4の後処理フリップフロップFF2a〜FF2dもまた、ポジティブエッジトリガタイプのフリップフロップであり、第1乃至第4の後処理フリップフロップFF2a〜FF2dのクロック入力端子(>)には、内部クロック信号(intCLK)が入力される。
【0060】
第1乃至第4の後処理フリップフロップFF2a〜FF2dは、データ入力端子(D)に入力された第1乃至第4の中間C/A信号(CA´−a,CA´−b,CA´−c,CA´−d)を、クロック入力端子に入力された内部クロック信号(intCLK)のポジティブエッジでラッチし、ラッチするデータ(第1乃至第4の中間C/A信号(CA´−a,CA´−b,CA´−c,CA´−d)の値)を少なくとも次のポジティブエッジまでデータ出力端子Qから出力し続ける(図7及び図8におけるintCLK@FF2及びCA−a,CA−b,CA−c,CA−d参照:但し、図8においては簡単のためtrue信号で表す。)。本実施の形態において、第1乃至第4の後処理フリップフロップFF2a〜FF2dの出力は、第5乃至第8の中間C/A信号(CA−a,CA−b,CA−c,CA−d)として参照される。kを自然数とすると、この第5乃至第8の中間C/A信号(CA−a,CA−b,CA−c,CA−d)は、夫々、少なくともC/A信号(CAint)のk、k+1、k+2、k+3番目の信号値を、外部クロック信号の4倍の周期で且つ外部クロック信号の一周期分ずつずれた状態で保持するものとなる。このような第5乃至第8の中間C/A信号(CA−a,CA−b,CA−c,CA−d)は、セレクタ412に入力される。
【0061】
セレクタ412は、スイッチ411の出力に従ってセレクト動作を行う。スイッチ411は、スイッチ410と同構成を有するものであり、内部クロック信号intCLKから、周期が内部クロック信号の4倍で且つデューティ比が1/4である第5乃至第8のスイッチ信号を生成する。これら第5乃至第8のスイッチ信号は、順々に内部クロック信号の一周期分ずつ位相のズレたものであり、セレクタ412は、この第5乃至第8のスイッチ信号に従って、入力された第5乃至第8の中間C/A信号(CA−a,CA−b,CA−c,CA−d)を順々に選択し、選択C/A信号として出力する。この選択C/A信号は、C/A信号(CAint)と同じ信号内容を有するものであり、プリドライバ408及び出力インバータ409からなるドライバ(即ち、レジスタ40cの出力部)を介して、内部C/A信号(CAout_j,CAout_i)として内部C/Aバス130を介してDRAMデバイス60に供給される(図8におけるCA@DRAM−avg)。
【0062】
図8を参照すると、本実施の形態によれば、レジスタ40c内部において十分なセットアップタイム(tS)及びホールドタイム(tH)が確保されていることが理解される。また、DRAMデバイスにおいても同様に十分なセットアップタイム及びホールドタイムが確保されている。図8は、500MHzの場合(周期=2000ps)のタイミングダイアグラムであるが、その動作を理解すればWCLKの周波数が200MHzの場合(周期=5000ps)であっても十分なセットアップタイム及びホールドタイムが確保されることが理解される。また、本実施の形態によれば、C/A信号をレジスタ40cに取り込む外部クロック信号WCLKの立ち上がりエッジから、そのC/A信号がDRAMデバイス60で利用されるまでの必要クロック数(アディショナルレイテンシ:Additional Latency)は3.0となっている(WCLK@Reg及びCA@DRAM−avg参照)。
【0063】
なお、上述した第4の実施の形態においては、フリップフロップとして、ディレイFF(D−FF)を採用した例を示してきたが、第1乃至第3の実施の形態に関する説明において注記したように、その接続関係を次のように変更しても動作は基本的に同じである。すなわち、第1乃至第4の前処理フリップフロップFF1a〜FF1dのデータ出力端子(Q)を、夫々、第1乃至第4の後処理フリップフロップFF2a〜FF2dのデータ入力端子(D)に接続する。この場合、第1乃至第4の後処理フリップフロップFF2a〜FF2dは、夫々、前述の第1乃至第4の中間C/A信号(CA´−a,CA´−b,CA´−c,CA´−d)の反転信号をラッチすることとなるので、第1乃至第4の後処理フリップフロップFF2a〜FF2dのデータ出力端子(Q)から出力される信号もまた、前述の第5乃至第8の中間C/A信号を反転したものとなる。その代わり、第1乃至第4の後処理フリップフロップFF2a〜FF2dのデータ反転出力端子(Q_b)から出力される信号は、前述の第5乃至第8の中間C/A信号と同じ信号となることから、それらをセレクタ412に入力する。このような接続関係の変更は、本発明の実施の形態による動作を本質的には何ら変更するものではなく、従って、本発明の概念下に含まれる。また、本発明の概念を逸脱しない限り、上述した第4の実施の形態におけるD−FFに代えて、他のフリップフロップを採用することとしても良い。
【0064】
【発明の効果】
以上説明したように、本発明によれば、レジスタにおいてラッチ対象となるC/A信号を一旦外部クロック信号にてラッチした後、そのラッチ出力を内部クロック信号で更にラッチする構成を採用することとしたため、動作周波数が一定である限り搭載デバイス数によらず、レジスタ内部におけるラッチ動作に関し、十分なセットアップタイム及びホールドタイムを確保することができる。
【0065】
更に、本発明によれば、レジスタ内部においてC/A信号を一時的にn2倍の周期を有するように伸長し、その伸長されたデータを内部クロック信号でラッチすることとしたことから、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、十分なセットアップタイム及びホールドタイムを確保することができる。
【0066】
上述した効果は、特に、動作周波数範囲が200MHz以上であるときに顕著となる。
【0067】
また、レジスタ内部においてC/A信号を一時的に2倍の周期を有するように伸長した場合にあっては、比較的簡易な構成にて、上記効果を達成できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるメモリモジュールの動作環境を示す概略図である。
【図2】本発明の第1の実施の形態によるレジスタの概略構成を示す図である。
【図3】図2に示されるレジスタの動作を示すタイミングダイアグラムである。
【図4】本発明の第2の実施の形態によるレジスタの概略構成を示す図である。
【図5】図4に示されるレジスタの動作を示すタイミングダイアグラムである。
【図6】本発明の第3の実施の形態によるレジスタの概略構成を示す図である。
【図7】本発明の第4の実施の形態によるレジスタの概略構成を示す図である。
【図8】図7に示されるレジスタの動作を示すタイミングダイアグラムである。
【符号の説明】
10 クロックジェネレータ
20 チップセット
30 メモリモジュール
40,40a レジスタ
40b,40c レジスタ
50 ディレイレプリカ
60 DRAMデバイス
100 WCLKバス(WCLKd及びWCLKd_b)
110 WCLKバス(WCLK及びWCLK_b)
120 外部C/Aバス
130 内部C/Aバス
150 終端抵抗
401 入力回路
402 DLL回路
403 1/2分周器
404 付加的なDLL回路
405 入力回路
406 セレクタ
407 付加的な1/2分周器
408 プリドライバ
409 出力インバータ
410 スイッチ
411 スイッチ
412 セレクタ
Claims (14)
- 複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路と、
前記外部クロック信号に応じて、該C/A信号をラッチして、第1の中間C/A信号を生成する第1のラッチ手段と、
前記内部クロック信号に応じて、前記第1の中間C/A信号をラッチして第2の中間C/A信号を生成する第2のラッチ手段と、
前記第2の中間C/A信号に応じて前記内部C/A信号を出力する出力手段と
を備えることを特徴とするレジスタ。 - 複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路と、
前記C/A信号を受けて、該C/A信号の1/n2(nは2以上の自然数)の周波数を有する第1乃至第nの中間C/A信号を生成するレート変換手段であって、前記第1乃至第nの中間C/A信号は、前記C/A信号の前記連続した複数の値を、順々に且つ夫々n−1個おきに選択した値を有している、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第1乃至第nの中間C/A信号をラッチして第n+1乃至第2nの中間C/A信号を生成するラッチ手段と、
前記内部クロック信号の1/n2の周波数で前記第n+1乃至第2nの中間C/A信号を順々に選択して、前記内部C/A信号を出力する出力手段と
を備えることを特徴とするレジスタ。 - 複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド/アドレス(C/A)信号を供給されて、前記メモリデバイスに対する内部C/A信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するDLL(Delay Locked Loop)回路と、
前記C/A信号を受けて、該C/A信号の1/2の周波数を有する第1及び第2の中間C/A信号を生成するレート変換手段であって、前記第1の中間C/A信号が前記C/A信号の奇数番目又は偶数番目のいずれか一方の値を有するものであり、且つ、前記第2の中間C/A信号が前記C/A信号の偶数番目又は奇数番目のいずれか他方の値を有するものである、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第1及び第2の中間C/A信号をラッチして第3及び第4の中間C/A信号を生成するラッチ手段と、
前記内部クロック信号の1/2の周波数で前記第3及び第4の中間C/A信号を交互に選択して、前記内部C/A信号を出力する出力手段と
を備えることを特徴とするレジスタ。 - 前記第1の中間C/A信号と前記第2の中間C/A信号の位相差が、前記外部クロック信号の一周期分である、ことを特徴とする請求項3記載のレジスタ。
- 前記レート変換手段は、
前記外部クロック信号を1/2分周して、該外部クロック信号の2倍の周期を有する第1の一時的外部クロック信号を生成する1/2分周器と、
該1/2分周器に接続され、前記第1の一時的外部クロック信号に対して前記1/2分周器における遅延を考慮した遅延制御を行い第2の一時的外部クロック信号を生成する付加的なDLL回路と、
前記付加的なDLL回路に接続され、前記第2の一時的外部クロック信号に応じて、前記C/A信号をラッチして前記第1の中間C/A信号を生成する第1の前処理フリップフロップ(FF)と、
前記付加的なDLL回路に接続され、前記第2の一時的外部クロック信号の反転信号に応じて、前記C/A信号をラッチして前記第2の中間C/A信号を生成する第2の前処理FFと
を備えることを特徴とする請求項4記載のレジスタ。 - 前記レート変換手段は、
前記外部クロック信号を1/2分周して、該外部クロック信号の2倍の周期を有する一時的外部クロック信号を生成する1/2分周器と、
前記1/2分周器に接続され、前記一時的外部クロック信号に応じて、前記C/A信号をラッチして前記第1の中間C/A信号を生成する第1の前処理フリップフロップ(FF)と、
前記1/2分周器に接続され、前記一時的外部クロック信号の反転信号に応じて、前記C/A信号をラッチして前記第2の中間C/A信号を生成する第2の前処理FFと
を備えることを特徴とする請求項4記載のレジスタ。 - 前記ラッチ手段は、
前記DLL回路及び前記第1の前処理FFに接続され、前記内部クロック信号に応じて、前記第1の中間C/A信号をラッチして、前記第3の中間C/A信号を出力する第1の後処理FFと、
前記DLL回路及び前記第2の前処理FFに接続され、前記内部クロック信号に応じて、前記第2の中間C/A信号をラッチして、前記第4の中間C/A信号を出力する第2の後処理FFと
を備えることを特徴とする請求項5又は6記載のレジスタ。 - 前記出力手段は、
前記内部クロック信号を1/2分周して、該内部クロック信号の2倍の周期を有する一時的内部クロック信号を生成する付加的な1/2分周器と、
該付加的な1/2分周器と前記第1及び第2の後処理FFに接続され、該一時的内部クロック信号に応じて、前記第3及び第4の中間C/A信号を交互に選択して選択C/A信号として出力するセレクタと、
該選択C/A信号に応じて、前記内部C/A信号を生成するドライバと
を備えることを特徴とする請求項7記載のレジスタ。 - 前記外部クロック信号と該外部クロック信号の反転信号とのクロスポイントを利用して調整された外部クロック信号を生成し、該調整された外部クロック信号を前記外部クロック信号として前記DLL回路及び前記レート変換手段に供給する外部クロック調整手段を更に備える、ことを特徴とする請求項3記載のレジスタ。
- 前記外部クロック信号の周波数が200MHz以上600MHz以下である、ことを特徴とする請求項1乃至3のいずれか一項に記載のレジスタ。
- 請求項1乃至3のいずれか一項に記載のレジスタと、複数のメモリデバイスとを一つの基板上に搭載してなるメモリモジュール。
- 前記メモリデバイスの数は4以上18以下である、ことを特徴とする請求項11記載のメモリモジュール。
- 請求項11記載のメモリモジュールとチップセットを含むメモリシステム。
- メモリモジュールに搭載されたレジスタであって、
前記メモリモジュールの外部から導入されたコマンド/アドレス(C/A)信号を第1のクロック信号にしたがってラッチし、そのラッチ出力を第1の内部C/A信号として出力する第1のラッチ回路と、
前記第1の内部C/A信号を第2のクロック信号にしたがってラッチし、そのラッチ出力を第2の内部C/A信号として出力する第2のラッチ回路と、を備え、
前記第1のクロック信号は前記メモリモジュールの外部から導入された外部クロックであり、前記第2のクロック信号は、前記外部クロック信号を基に生成された内部クロック信号であって、
前記外部クロック信号を基に、遅延制御された前記内部クロック信号を生成するDLL回路を更に備えることを特徴とするレジスタ。
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