TW573244B

TW573244B - Register without restriction of number of mounted memory devices and memory module having the same

Info

Publication number: TW573244B
Application number: TW91116923A
Authority: TW
Inventors: Yoji Nishio; Seiji Funaba; Kayoko Shibata; Toshio Sugano; Hiroaki Ikeda
Original assignee: Elpida Memory Inc; Hitachi Tobu Semiconductor Ltd; Hitachi Ltd
Priority date: 2001-07-30
Filing date: 2002-07-29
Publication date: 2004-01-21
Also published as: JP2003044350A; US20030031060A1; KR20030011697A; CN1224874C; JP4812976B2; DE10235739B4; DE10235739A1; KR100523716B1; US6707726B2; CN1400514A

Description

五、發明說明（1) 發明之領域 η:係關於—註冊記憶體模組’尤其係關於在暫存 °八有一延遲鎖住迴路（delay locked loop，DU )電路之記憶體模組。 P， LL j電發明之背景之技：(片以斷下的r匯: 相：：藝中曰為片=技藝)已經被提出以回應高頻帶。在號wclk係分配Γ ΐ數個記控^器）所傳送之外部時脈信體模組之基底上裝£ ’其係配置於每-記憶憶體模組之；L位相關技藝中，⑼晶片傳送至記記二：基存底為：存…^ 至一對應的記情體f置1 /閂鎖的C/A信號係被分配告前，上置作為一内部C/A信號。四至；八個;己二』記：體模組已經進入市㉟，其具有實現何種容量= 功能或是否操作頻率係會變化的。°己匕體m之記憶體裝置之在另一方面，在相關技藝中，告數量不同日夺，如果操作頻率祐二己:隐體裝置每-記憶體裝置。這是因為：用:個別的暫存器於中，設定（set_UD) ^形成一問鎖電路之正反器 UP)時間和維持（h〇1 573244 Ά Jjll 6923 — 1 - 五、發明說明（2) 適當的。元件的效率會惡化，當設計和势你甘因為所安裝的記憶體裝置數量不同，德：，暫存器’只是此外，在相關技藝中，可以瞭解：同的 -暫存器對應於-寬操作頻帶是困u暫存器的事實，單在上述的情況下，必須提供無關认的暫存器，以改善元件的效率。再者]女，的裝置數量寬頻帶(亦即，20。至300兆赫之時脈頻率)應於- 發明之概述因此，本發明之目的在於提供一暫存器，苴 =f生一内部C/A信號，而無關於所安 /體、田數量，只要操作頻率恆定。〃 c G體裝置的於一 ίΪ;之另一目的在於改進上述之暫存器，其可對應

-内部c;aV;為’為了獲得一暫存器，其可以適當地產生只要操作頻二定而，無暫關/口所勺安入裝一W 一晶片之一外邮生子态匕3 一DLL電路，其根據來自信號，以規定二ϋ #號控制延€，並且產生-内部時脈時脈信號來勃三Α刼作。閂鎖操作係由以上所產生之内部 c/Α信號之門，由於在記憶體裝置之外部時脈信號和有半個週期θ之外t差（傳播延遲）會被吸收。然而，當從具卜部時脈信號偏離之同步C/A信號係被内部 ?· 8· 25 修正 --^^J1116923 曰五、發明說明⑶ 時脈信號鎖住時，备間和維持時間的問i 閃鎖操作中無法完全確定設定時為了解決上述問顆，A ± 由外部時脈信號來，申請人認為，CM信號可以暫時脈信號鎖住。而被鎖住的輸出可以再由内部時以對2一2☆研Ϊ出-方法，藉由此方法，暫存器可作為研究結果'，：暫所安裝的記憶體裝置的數量。住C/A信號，C/“”二：，作為一預先處理，以用來鎖後，結果信M H週期是Θ倍（亦即，二或四倍），之完全確定，：二在：二因此，維持時間和設定時間可以閂鎖操作。、在暫存器中之對應於不同的操作頻率之已註上ί問題，根據以上所述，提供用於模組。勺。己匕體模組之暫存器以及具有此暫存器之記憶體本發明之暫存器係安裝一數記憶體裝置，用來接收一外部時：二、且^包含複模組外之晶片，以；《 &八/丨|卞脈彳》就，來自在記憶體於，1孫士 - * 指令/位址（以後，簡稱為C/Α)产 "係由複數連續值來表示，並且產生一内/ 〇號，用於記憶體裝置。内邛C/A信延ϋΪί本發明之第一形態，其提供-暫存器，包含· 1遲鎖住迴路（以後，簡稱為DLL)電路，用來接广3 ’ -時脈信號，㈣延遲數量，並且產生|接^一外部第-鎖住單元，用來鎖住一 C/A信號，根 573244 案號 91116923

五、發明說明（4) 號，並且產生一第一中間C/Α信號；—第二 _ K住J第一中間C/A信號’根據該内部時脈信；= 產生一第二中間C/A信號；以及—輸出裝置，用ϋ 内部C/Α信號，根據該第二中間c/a信號。别出4 根據本發明之第二形態’其提暫存器，包含.一 DLL電路，用來接收一外部時脈信號，調整延遲數旦士”一内部時脈信號；以及一速率轉換單元里率二早疋接收一C/Α信號，並且產生第一以及 $二1換號’其具有該C/Α信號之半個頻率。第一中 θ ^ 數個以及第偶數個C/Α信號之其中一個，而^二中門第^ 號具有第奇數個以及第偶數個C/A信號之另=:/A信明第二形態之暫存器另包含一鎖住單元，用來鎖住該發一和第二中間C/A信號，根據該内部時脈信號，並且：四:間C/Α信號，以及一輸出裝置，用來選擇該, :和第四中間C/Α信號，藉由該内部時脈率，並且輸出内部C/A信號。现之+頻根據本發明之第三形態，其提供一暫存器，人· DLL電路，用來接收一外部時脈信號，調整延遲數量\ ·並一 i產ΐ:内r部時脈信號；以及一速率轉換單元。速率轉換早凡接收-C/Α錢，並且第一至第〇個中間c/A信號，其、具有C/Α信號之》頻率（n是一個自然數而且不小於一至第η個中間C/Α信號具有在（n—丨）個、）第號：複數連續值之間，被連續選出的值〆:明，=: 之暫存器另包含一鎖住單元，用來鎖住第一至第

2130-5075-PFl(N).ptc

第9頁 573244 修正曰五、發明說明（5) _ ° llu以及一輸出裝置，用來連續地選擇第 (二1 )/Λ2η山個十間C/A信號’藉由内部時脈信號之义頻羊並且輸出内部C/A信號。带能51發明巾，提供一記憶體模組，其包含第-至第三裝：單：ίϊ:7個暫存器，以及複數記憶體裝置，其安數量=於;Π::間提供記憶體模組，其記憶體裝置體模晶；本發明中，提供-記憶體系、统’其包含記憶此外，在本發明中，提供一記憶體系统，其包含提供於一記憶體模組，其包含複數記憶體裝置來接收-外部時脈信號和一C/A信號，其係由來自在 =f組外之晶片之複數個連續值來表示，並且產生該記‘:隐裝置之内部時脈信號。暫存器包含一DLL·電路，用來接〜收，外部時脈信號’調整延遲數量’並且產生一内信號。從用來，出該C/A信號至該暫存器之該外部時脈信唬之一上緣至精由該外部時脈信號取出對應該C/A信號之該内部C/A信號至該記憶體裝置數量至少為2. 0。卞脈發明之詳細說明以下將配合圖示詳細說明本發明之實施例之暫存器以 1 國第10頁 2130-5075-PFl(N).ptc 573244 . 8 9cr --案號 91116923 车’ q 五、發明說明（6) 及具有此暫存器之註冊的記憶體模組。 (第一實施例）根據本發明之第一實施例，暫存器可以對應於一記憶體模組，其具有四至十八個記憶體裝置。在詳細描述暫存，之前，將先描述具有此暫存器之記憶體模組、時脈產生器曰曰片，以及相似物之整體結構。其中，記憶體模組具有共計十八個DRAM裝置，其在主機板（未顯示）之每一邊包含九個DRAM裝置。根據第一實施例，記憶體模組係插入配置在電腦之主機板上之插槽。

請參考第1圖，一時脈產生器丨〇、一晶片2〇，以及複數個記憶體模組30係安裝於主機板上。時脈產生器丨〇和晶片20形式一記憶體系統，連同記憶體模組3〇。每一記憶體包含一暫存器4〇、一延遲複製品50，以及複數個 DRAM 裝置60。一广/^脈產生器1〇提供一基本時脈至晶片20。晶片20提二A广號^20或類似物至記憶體模組30之暫存器40，相 ΐΪΐ脈。以下將描述的是，暫存㈣包含-DU電，。暫存器40產生一内部C/A信號sl3〇,根

Γ製:5=送所產生的信號至_裝置6〇,當利用延複製品5 0控制一延遲η主日日+ 、 Α ^ ^ ^ 遲時間時。延遲複製品50係取決於相 =所女裝的記憶體裴置的數量。根: 裝的記憶體裝置的數量係設定在四至十八之間。J所根據第一實施例’更為具體的是’-DQ匯流排(未顯

573244 案號 91116923 曰修正五、發明說明（7) 示）以及WCLK匯流排100和1 1〇具有一92個片斷結構。特別是，用於DRAM裝置60之WCLK匯流排100係配置於每一DRAM 裝置60，其安裝於記憶體模組3〇之一邊。供應至用於DRAM 裝置6 0之W C L K匯流排1 〇〇之時脈信號係稱做一時脈信號 WCLKd，以與供應至用於暫存器4〇之WCLK匯流排11〇之時脈 WCLK區分開來。然後，根據第一實施例，WCLK匯流排丨〇〇會傳播一補充信號’其包含外部時脈信號用於dram 裝置60以及一外部時脈信號WCLKd之反向信號WCLKd —b。參考符號—b 1表示反向’之後其他的參考信號也表示相同的意義。WCLK匯流排11 0會傳播一互補信號，其包含外部時脈#號WCLK以及一外部時脈信號MLK之反向信號wCLK_b。一匯流排（外部C/A匯流排）12〇，用於從晶片2〇傳送至記憶體模組30之C/Λ信號，具有大約25個片斷結構。具有上述。片斷結構的匯流排係藉由一終止電阻器15〇來終止。匯流排（内部C/A匯流排）130，用於從暫存器4〇傳送至每一 dram 裝置60之内部C/A信號S130使用一二段式（tw〇 —stepped ) 匯流排結構（之後將稱為一雙τ分支結構）。、請參考第2圖。暫存器40包含一。時脈之輸入電路仙，以及DLL電路402。輸入電路4〇1輸入外部時脈信號WCLK 和反向信號WCLK_b，並且產生一時脈信號ffCLKint。亦 II 脈信號WCLKint係利用在外部時脈信號WCLK和反向 ^霞LK_b之間的交又點來產生’並且係為—已調整的信號，因此其在電壓變化上的影響係被壓抑的。dll電路4〇2 接收時脈信號WCLKint，利用輸出緩衝器延遲之複製品以

573244 案號91116923_年· ％曰修正五、發明說明（8) 及延遲複製品（傳播延遲）50來控制延遲，以及產生一内部時脈信號CLKint (第3圖之CLKint@FF2 )。第3圖顯示一時序圖，當外部時脈信號WCLK之頻率是3 00兆赫，而額外延遲是2. 0。經由外部C/A匯流排120被傳播的C/A信號（CAin—i至 CAin_ j )係隸屬於内部c/A信號產生處理每一信號。以下，會以一個C/A信號CAin一 j作為實例說明。請參考第2 圖。為了方便起見，在複數個C/A信號CAin一 i至CAin_j 中’僅顯示處理C/A信號CA in一j之結構，然而，處理其他 C/A k ί虎之結構是相同於上述之結構。 C/A信號CAin一j輸入至暫存器4〇。然後，所輸入的C/A 信號CAin一 j與一參考電壓Vref做比較，藉由用於以信號的輸入電路405，並且轉換成由一C/A信號CAint (第3圖之 CAi nt@Reg)其係藉由壓制電壓變化的影響所獲得的。 C/A信號CA—int係輸入至前置處理正反器Fn的資料輸入端。月’J置處理正反器F F 1是一正緣觸發型 -iP〇AAVr^die"triSSer'tyPe } °WCLKintif im，、之二:卜部時脈信號，係輸入至前置處理正反益m之時脈輸入㈣’經由一緩衝器^ 器m鎖住C/A信號⑴nt，在被調正反 WCLKmt之正緣（第3圖中對應於時_^夺脈^號 C/Μ言號CAint係輸入至資料輸入端D，夕卜部時脈/) 而11^係輸人至時脈輪人⑽。前置處理正反^】連續 2130-5075-PFl(N).ptc 第13頁 573244 曰案號 91116923 五、發明說明（9) 輸出被鎖住的資料之反向資料（C/A信號CAint之值），其來自一資料反向輸出端Q一b，直到下一個正緣（第2與3圖之 C A1 )。附帶地，為了簡單說明，請參考第3圖，輸出係由一真貫信號來表示。根據第一實施例，前置處理正反器 FF1之輸出係稱為一第一中間C/A信號CA1。第一中間c/A信號CA1係輸入至後置處理正反器FF2之資料輸入端d。後置處理正反器FF2也是一正緣觸發型

(positive-edge - trigger-type)正反器。内部時脈信號 CLKint係輸入至後置處理正反器吓2之時脈輸入端CK。内部時脈信號CLK i n t係一時脈信號，其藉由前部裝載外部時 (第3圖之WCLK@Reg)獲得，外部時脈信號wcLK 係輸入至暫存器4 0，藉由輸出緩衝器之延遲時間以及在記憶體模組上之C/A信號之傳播延遲時間。輸出緩衝器之延遲時間是指從内部時脈信號CLKint至一内部C/A信號CAout 之延遲時間。在記憶體模組上之C/A信號的傳播延遲時間是指内部C/A信號CAout至DRAM裝置60之到達時間。後置處理正反器FF2係在内部時脈信號CLKint之正緣 (第3圖之時間tD-FF2)鎖住第一中間C/A信號CA1 ，第一中間C/A指號CA1係輸入至資料輸入端D，而内部時脈信號 CLKint係輸入至時脈輸入端CK。後置處理正反器叮？連續輸出=鎖住的資料（第一中間C/A信號CA1的值），從一資料輸出端Q，直到至少下一個正緣（第2和3圖之CA2)。附帶地，為了簡單說明，請參考第3圖，輸出係由一真實信號來表示。根據第一實施例，前置處理正反器FF2之輪出係

第14頁 5 «· 573244 修正曰案號 91116923 五、發明說明（10) 稱為-第二中間C/A信號CA2。第二中間c/A信號ca2係經由 :驅動器（暫存器40之輸出裝置）來傳輸，驅動器包含一前置驅動器408以及一輸出轉換器4〇9，並且經由一内呷c/a 匯流排130，提供至DRAM裝置6〇，作為一内部c/a信號 C^out—jC第3圖之CA@DRAM-avg)。其餘的C/A信號係被處理。根據第一實施例，請參考第3圖，可以瞭解的是，在暫存器40中之設定時間（ts)與維持時間（tH)係完全確定。二上=，可以瞭解的是，第一實施例之暫存器具有只有個刼作頻率的優點。再者，對DRAM裝置6〇的設定時間 t S以及維持時間（t H)也完全確定。根據第一實施例，從用來取出C/A信號至暫存器4〇之外部時脈信號…^之上緣至在DRAM裝置60中之C/A信號之使用時間（亦即，額外延遲），所需之時脈數量係壓制至2·〇(參考wclk@r CA@DRAM-avg)。例如’根據第一實施例，顯示作為正反器之延遲 FHfF) f作為實例。然而，假如一延遲ff的連接關係被 ^ ^ j延遲叮之運作如上所述。亦即，前置處理正反 ^FF1之貝料輸出端Q係連接至後置處理正反器FF2之資料輸入端D。在這種情況下，後置處理正反器吓2鎖住上述一中間C/A信號CA1之反向信號。因此，從後置處理正反 FF2之貝料輸出端q輪出之信號也成為上述第二中間c/a信° 號CA2的反向信號。從後置處理正反器m之資料反向輪。端Q一b所輸出之信號變成為與第二中間c/a信號CA2相同之

第15頁 573244 案號 91116923 敗 β· 25 年月曰修正五、發明說明（11) 信號。因此，從資料反向輸出端Q一b輸出之信號係前置驅動器4 0 8。以上所述的連接關係的改變基本輪入至上改變本發明第一實施例之操作，而其係包含於本發3 會神中。其他的正反器可以用來取代第一實施例之而不會背離本發明的精神廷遲Fp (第一貫施例）本發明第二實施例之暫存器係藉由改進對應於—〜操作頻帶之第一實施例之暫存器而獲得的。根據第二$ = 例，暫存器可以對應於2〇〇至3 0 0兆赫之操作頻帶。施為第二實施例之暫存器之結構圖。請參考第4圖。暫存器4〇a包含時脈之輸入電路4〇1以電路4G2 ’相似於第-實施例之暫存器4Q。輸入電路二 > —外部時脈信號WCLK和一外部時脈信號WCLK之反 /fJV^WCLK-b，並且產生一時脈信號WCLKint。DLL電路、收時脈# ^WCLKint，利用輸出緩衝器延遲之複製品、及k遲複製品（傳播延遲）來控制延遲，並且產生一 =1 =脈化號CLKint (第5圖之CLKint@FF2 )。第5圖顯示 ^“、@圖，當外部時脈信號1(：：1^之頻率是30()兆赫，而額夕卜邱ΪΪί f實施例，一WCLKint信號，其為一被調整的之一广^ t唬，亦係輸入至一二分之一除法器403。二分 ^ 1态4〇3產生一第一暫時外部時脈信號，其具有外邵呀脈之一主相Φ 牛’員率。一附加的DLL電路係連接至二分之一 573244 案號 91116923

五、發明說明（12) 除法器40 3之後面階段。第一暫時外部時脈信號係受到延遲控制的支配，藉由附加的DLL電路404，根據在二分之_ 除法器40 3中的延遲’並且輸出一第二暫時外部時脈信號 (0· 5 WCLKint信號），經由一緩衝器B1(第5圖之〇· 5 " WCLKint@FFl) 。 * 經由外部C/A匯流排120被傳播的C/A信號（CAin—i至 CAin—j )係受到内部C/A信號產生處理每一信號的支配。以下，會以一個C/A信號CAin—j作為實例說明。請參考第4 圖。為了方便起見，在複數個C/A信號CAinj至CAi^j 中，僅顯示處理C/A信號CAin—j之結構，然而，處理其他 C / A信號之結構是相同於上述之結構。、 C/Α信號CAin—j輸入至暫存器4〇a。然後，所輸入的 C/A信號CAin—j與一參考電壓Vref做比較，藉由用於c 號的輸入電路405，並且轉換成一 C/A信號以丨以（第5圖^ CAir^®Reg)，其係藉由壓制電壓變化的影響所獲得的。 C/Α信號CA—int係輸入至第一前置處理正反器吓“以及二前置處理正反器FFlb之資料輸入端。昂第一和第二前置處理正反器FFla和FFlb是正緣觸發别 ip〇S1tlve-edge-trigger_type)正反器。 = 時脈信號（0.5 WCLKint)係輸入至第一前置處理正反f卜# FFla之時脈輸入端CK，而第二暫時外部時脈信」信號（0.5 WCLKint)係輸入至第二前置處理正反号”“反向時脈輸入端ck。第-前置處理正反器FFla CMnt，在第一暫時外部時脈信號之正緣（第㈣中口對應於

573244 修正 #號 911169妁五、發明說明（13) :間:IT: t t緣）’ C/A信號CAint係輸入至資料輸入第二置户一理卜部時脈信號係輸人至時脈輸入端CK。料(C/“言號CA int之：連Λ白出”住的資料之反向資古毛丨丁加丁之值），其來自一資料反向輸出端Q—b，單」mi第4與5圖之〇.5 cA_a)。附帶地，為了簡 u明本二參考。圖’輸出係由一真實信號來表示。根 rt 九前置處理正反器FFlb鎖住C/A信號 CAlnt，在第二暫時外部時脈信號之反向信號（0.5 = = )之正緣（第5圖中對應於時間tD_FFib之上緣）， C/Ak號Caint係輸入至資料輸入端D。器FHb連續輸出被鎖住的資料之反向資料(c/a信號ca w 之^) ’其來自-資料反向輸出端Q_b，直到下一個正緣第5圖之0.5 CA_b)。附帶地，為了簡單說明，請參考第5圖，輸出係由一真實信號來表示。目此，第—和第二前置處理正反器FFla和FFlb執行問鎖操作，藉由第二暫時外部時脈信號延遲二分之一週期（〇 . 5 WCLK i n t)(亦即，外部f脈信號WCLK之二分之一週期）。換句話說，第一和第別置 >處理正反器FFla和FFlb僅鎖住一第偶數個或第奇數固(A #號Caint的值。例如，當第一前置處理正反器FFla 僅鎖住並且輸出第奇數個C/a信號CAint的值時，第二前置 f理正反器吓15僅鎖住並且輸出第偶數個C/A信號[in j的值。第一前置處理正反器FFla之輸出階段與第二前置處理正反器FFlb之輸出階段之間距為第二暫時外部時脈信號的二分之一週期（〇· 5 WCLKint)。口〜 573244 修正 ^S 91116923 五、發明說明（14) 根據第二實施例，第一前置處理正反器FF丨a的輸出係稱為一第一中間C/A信號（0· 5 CA-a)，而第二前置處理正反器FFlb之輸出係稱為一第二中間C/A信號（〇· 5 CA-b)。第一中間C/A信號（〇· 5 CA-a)以及第二中間C/A信號（〇· 5 CA-b)係輸入至第一和第二後置處理正反器FF2a和吓21)之資料輸入端D。第一和第二後置處理正反器FF 2a和FF2b為正緣觸發型 (positive-edge - trigger-type)正反器。内部時脈信號 CLKint係輸入至第一和第二後置處理正反。第一後置處理正反器FF2a鎖住第一中間C/A信號（〇. 5 CA-a) ’在内部時脈信號CLKint之正緣（第5圖中對應於時間tD-FF2a之上緣），第一中間C/A信號係輸入至資料輸入端D ’而内部時脈信號CLKint係輸入至時脈輸入端CK。第一後置處理正反器F F 2 a連續輸出被鎖住的資料（第一中間 C/A信號（〇. 5 C/A-a)之值），其來自資料輸出端q，直到下一個f緣（第4與5圖之〇· 5 CA-a)。附帶地，為了簡單說明，=參考第5圖，輸出係由一真實信號來表示。根據第，實施例，第二後置處理正反器吓21)鎖住第二中間c/A信號（0· 5 CA-b)，在内部時脈信號CUint之正緣（第3圖之時間tD-FF2b)，第二中間C/A信號係輸入至資料輸入端 D。第二後置處理正反器吓礼連續輸出被中間C/A信號(0.5CA — b)之值），其來自資料輸出貝二(，第直到至y下一個正緣（第4與5圖之CA —b)。附帶地，為了簡單說明’凊參考第5圖，輸出係由一真實信號來表示。根據

573244 五、發明說明（15) 第二實施例，第一後置處理正反器吓仏之輪出係稱為一二中間C/Α信號CA-a，而第：後置處理正反器ff輸第係稱為-第四中間C/A信號CA —b。第三和第四中間C出 CA-a和CA-b交替地維持在第奇數個或第偶數個c/a庐號。儿 CAint之至少一個信號值，位於外部時脈信號wclk^^ 期。例如，當m是一個自然數時，如果第三中間c/a信號 CA-a表示第（m-1)個C/A信號CAint之信號值，那麼第四儿中間C/A信號CA-b表示第m個c/Α信號CAint之信號值，在下一個外部時脈信號WCLK之週期期間。再者，在下一個外呷時脈信號WCLK的週期期間，第三中間C/A信號C/A_a表示第 (m+1 )個C/A信號CAint之信號值。附帶地，由於在表示第 (m+Ι)個C/A #號CAint之信號值之前之週期係作為表示第 (m-l )個C/Α信號CAint之信號值之下一個週期，第三中間 C/Α信號CA-a表示第（m —1)個或第（m + 1)個c/a信號CAin1;之任何一個。再者，由於在表示第（111 + 2)個C/A信號CAint：之信號值之前之週期係作為表示第m個(：/A信號CAint之信號值之下一個週期，第四中間C/A信號CA —b表示第^個或第 (m + 2)個C/Α信號CAint之任何一個。上述之第三和第四中間C/Α信號CA-a和CA-b係輸入至選擇器40 6。選擇器406選擇信號，根據一附加的二分之一除法器 4 0 7之輸出。比較具體的是，附加的二分之一除法器4 〇 7將内部時脈信號CLKint劃分成一半，内部時脈信號CLKint係由DLL電路402所產生的，並且產生一暫時内部時脈信號 (0·5 CLKint)，其具有内部時脈信號（CLKint)的兩倍週期

2130-5075-PFl(N).ptc 第20頁 573244 案號 91116923 曰修正五、發明說明（16) (第3圖之0.5 CLKint@Selector)。選擇器406交替地選擇被輸入的第三與第四中間C / A信號C A - a和C A - b，根據暫時内部時脈信號（0.5 CLKint)，並且輸出被選擇的c/a信號。被選擇的信號具有與C / A信號C A i n t相同的内容。被選擇的C / A信號係經由一驅動器（亦即，暫存器4 〇 a的輸出裝置）傳送，驅動器包含一前置驅動器4 〇 8和一輸出轉換器 40 9 ’並且被提供至DRAM裝置60，經由一内部c/Α匯流排 130，作為一内部C/A信號CAout—j(對應於第5圖之 CA@DRAM-avg)。其餘的C/Α信號係相似地被處理。根據第二實施例，請參考第5圖，可以瞭解的是，在暫存器4 0 a中之設定時間（t S )與維持時間（t Η)係完全確定。再者，在DRAM裝置60的設定時間（tS)以及維持時間 (tH)也完全確定。第5圖為一時序圖，當外部時脈信號 W C L K的頻率是3 0 0兆赫（週期是3 3 3 3微秒）。可以瞭解的 f，根據操作，設定時間（tS)與維持時間（tH)也是完全確定’當外部時脈信號WCLK的頻率是2〇〇兆赫（週期是5〇〇〇微粆）時。根據第二實施例，從用來取出C / a信號至暫存5| 術之外部時脈信魏LK之上緣至在DRAM裝中暫之^信號之使用時間（亦即，另外的潛在因素），所需之時脈數量係壓制至2.〇(參考第5圖之界(：1^@1^£和〇人@01^河-&¥运）。 (第三實施例）本發明第三實施例之暫存器之結構係藉由修改第二實施例之暫存器而獲得的。第三實施例之暫存器之結構係顯

2130-5075-PFl(N).ptc

第21頁 573244 曰修正案號 91116923 五、發明說明（17) 示於弟6圖。請參考第4和6圖，可以清楚瞭解的是，第三二施例之暫存器4〇b具有與第二實施例之暫存器4〇a相同之、、°構，除了複製品之外包含了附加的DLL電路404及其迴路。為了方便起見，第6圖僅顯示在複數個C/A信號CAin_i 至CAin—j中，處理C/A信號CAin—j之結構。然而，處理其他C/A信號之結構是相同於上述之結構。根據第三實施例，從二分之一除法器4 〇 3輸出之暫時 =部時脈信號（0· 5 WCLKint)係輸入至第一前置處理正反器FFla，而暫時外部時脈信號之反向信號（〇.5 WCLKint) 係輸入至第二前置處理正反器吓113。因此，第一和第二前置處理正反器FF la和FFlb之閂鎖操作與第二實施例之閂鎖操作係間隔一分之一除法器4 〇 3之延遲時間。然而，當操作頻帶係設定為至少200至3〇〇兆赫，二分之一除法器4〇3 之延遲時間存在一可允許的範圍。因此，根據第三實施例，設定時間（tS)與維持時間（tH)完全確定。根據第一與第二實施例，顯示作為正反器之延遲 F F (D F F )以作為貝例。然而，如第一實施例中所述，假如一延遲FF的連接關係被改變後，該延遲吓之運作如上所述。亦即，第一與第二前置處理正反_FFla與吓。之資料輸出端Q係連接至第一與第二後置處理正反器吓2&與吓21) 之資料輸入端D。在這種情況下，第_盥第二後處反器吓“與吓仏鎖住第一與第二中間C/A信號之反向信號 (〇· 5 CA-a and 0. 5 CA-b)。因此，第一與第二後置處理正反器FF2a與FF2b之資料輸出端q之輪出信號係為第三與

第22頁 V5曰修正案號 91116923 五、發明說明（18)

573244 第四中間C/A信號CA-a與CA-b的反向信號。第—與第一 / 置處理正反器FF2a與FF2b之資料反向輸出端q —b之輪出$ 號變成為與第三與第四中間C/A信號CA-a與CA-b相^之I 號，因此，其輸入至選擇器4 〇 6。以上所述的連接關係仏改變基本上不會改變本發明第三實施例之操作，而包人#、本發明的精神中。其他的正反器可以用來取代第二實施例之延遲FF，而不會背離本發明的精神。 ^ ~ (第四實施例）本發明第四實施例之暫存器之結構係藉由修改第三垂施例之暫存器而獲得的。根據第四實施例，暫存器中了貝輸入的C/A信號的資料速率轉換為四倍，而非兩倍。第7 $ 顯示第四實施例之暫存器之結構圖。請參考第7圖，為° 方便起見，在複數個C/A信號CAin_i至CAin一 j中，僅顯八處理C/A #號CA i n— j之結構，然而，處理其他c/a信號之妗構是相同於上述之結構。根據第四實施例，暫存器$以= 應於5 0 0至6 0 0兆赫之操作頻帶。請參考第7圖。暫存器4〇c包含用來時脈之輸入電路 401，以及DLL電路402，其相似於第一至第三實施例之暫存器40, 40a和40b。輸入電路401 *DLL電路4〇2的操作如上所述，因此，在此不再描述。第8圖顯示一時序圖，冬部時脈信號WCLK的頻率是500兆赫，而另外的 :: 3.0。 # 口 I 疋根據第四實施例，信號WCLKint，其為被調整的外部

573244

時脈信號，亦係輸入至一開關410。開關41〇根據信號生！一至ϊ四開關信號以至以，其週期信號 WCLKmt之四倍，而其責任週期為1/4。第一至第四號S1至S4係藉由偏離信號乳^丨^的相位一個週期而獲口得。第一至第四開關信號S1至34係提供至第一至第四% 處理正反器FFla至FFld之時脈輸入端CK(請參考第8圖=S1 至S4)。根據第四實施例，第一至第四開關信號§1至^係直接輸入至第一至第四前置處理正反器FFla至吓“之時脈輸入端CK。然而，藉由應用第二實施例之上述概念，用^ 補償開關410之延遲時間之附加的DLL電路可以配置於開關 410和第一至第四前置處理觸發吓“至”^之間。附加汗的 DLL電路的插入結構可以應用於第一實施例之暫存器（請參經由外部C/A匯流排120被傳播的c/Α信號CAin—i至 CAin—j係受到内部c/A信號產生處理每一信號的支配。以下，會以一個C/A信號CAin—j作為實例說明。當C/A信號CAin—j到達暫存器4〇c時，其會與參考電壓 Vref做比較，藉由用於CA信號的輸入電路4〇5，並且轉換成C/A信號CAint，其係藉由壓制電壓變化的影響所獲得的 (請參考第8圖之CAint@Reg)。C/A信號CA-int係輸入至第一至第四前置處理正反器FF1 a至FF Id之資料輸入端D。第一至第四前置處理正反器吓18至吓1(1是正緣觸發型 (positive-edge-trigger-type)正反器。第一至第四前置處理正反器FFla至FFld在第一至第四開關信號S1至“之

573244

輪=圖— 1 d) 〇上所述，第一至第四開關信號S1至S4具有責任週期 4，·而其相位偏離信號…[以^一個週期。因此，在信號 int的每一週期’第一至第四前置處理正反器^^丨^至 ^曰連續地鎖住C / a信號持續傳送的值。下一個信號的正緣=信號WCLKint的四個週期後被輸入。因此，第一至第四則置處理正反器F F1 a至F F丨d連續輸出被鎖住的資料之反向資料（C/A信號CAint的值），從資料反向輸出端Q_b，直到下一個正緣（在信號KLK i nt週期所轉換的四個週期之後）（請參考第 7 和8 圖之 CA，-a，CA，-b，CA，-c*CA，-d)cm f地為了間早描述’請參考第8圖’輸出係由一真實信號來指定。根據第四實施例，第一至第四前置處理正反器 FFla至FFld之輸出係分別稱為第一至第四中間c/A信號 CA’ -a，CA’ -b，CA’ -c和CA，-d。第一至第四中間C/A信號 CA’ -a，CA’ -b，CA’ -c和CA’ -d係輸入至第一至第四後置處理正反器FF2a至FF2d之資料輸入端D。第一至第四後置處理正反器FF 2a至FF 2d是正緣觸發型 (positive-edge - trigger - type)正反器。内部時脈信號 CLKint係輸入至第一至第四後置處理正反器FF2a至FF2d之時脈輸入端CK。第一至第四後置處理正反器FF2a至FF 2d鎖住第一至第四中間C/A信號CA，-a，CA，-b，CA’ -c和CA’ -d，在内部時脈信號CLKint的正緣，第一至第四中間C/A信號

2130-5075-PFl(N).ptc 第25頁 573244 羞正案號 91116923 五、發明說明（21) CA -a, CA’ -b，CA’ -c和CA’ -d係輸入至時脈輪至第四後置處理正反器FF2a至FF2d從資料仏^ 。第出被鎖住的資料(第一至第四中間C/A::輪出端Q連續輸，真H: ί二為了=單描述，在第8圖中，’輸出係由真只化唬所選定。根據第四實施例，第— r:器c:?「r2d之輸出係稱為第… 。二ΐ :c#°CA_d。其中，k是—自然數。第五至小第k二ϊ λ _a’CA-b’CA-cMA-d維持信號值，至 )和(k+3)個C/A信號CAint，其偏離外部

1Ϊ: 週期’維持的期間為外部時脈信號WCLK 的四么週期。第五至第八中間C/A信號CA CA-d係輸入至選擇器412。，u b，CA c和選擇器412選擇信號，根據開關411之輸出。開關411 二J與，關4U相同的結構。開關411產生第五至第八開關二號。，具有内部時脈信號CLKint的四倍週期以及功率比五至第八開關信號之相位係偏離内部時脈信號 CLKmt —個週期。選擇器412連續選擇被輸入的第五至第二1 :C:A ^#bCA—a，CA—b，CA""c和以―d，根據第五至第八開關#唬，並且輸出被選擇的C/A信號。被選擇的c/a信號 :=C/A信號CAint相同的信號内容。被選擇的c"信號係、、生由一驅動器來傳送，驅動器包含前置驅動器408以及輸出轉換器（亦即，暫存器40c的輸出裝置），且該被選擇

573244 案號 91116923 五、發明說明（22) 的C/A信號係透過内部C/A匯流排1 3 0被提供至DRAM裝置 6〇 ’ 作為内部C/A信號CAout_j(CA@DRAM-avg in Fig 8)。其餘的C/A信號係相似地被處理。根據第四實施例，請參考第8圖，可以瞭解的是，在暫存器40c中之設定時間（tS)與維持時間（tH)係完全確定。再者，在DRAM裝置60的設定時間（tS)以及維持時間 (tH)也完全確定。第8圖為一時序圖，當外部時脈信號 W C L K的頻率是5 0 0兆赫（週期是2 0 0 0微秒）。可以瞭解的是，根據此操作，設定時間（t S )與維持時間（t Η)也是完全確定，當外部時脈信號WCLK的頻率是20 0兆赫（週期是5000 微秒）時。根據第四實施例，從用來取出C/Α信號至暫存器 40c之外部時脈信號WCLK之上緣至在DRAM裝置60中之C/A信號之使用時間（亦即，額外延遲），所需之時脈數量係壓制至 3· 0(請參考第8 圖之WCLK@Reg 和 CA@DRAM-avg)。根據第四實施例，顯示作為正反器之延遲FF(D-FF)以作為實例。然而，如第一至第三實施例中所述，假如一延遲FF的連接關係被改變後，該延遲FF之運作如上所述。亦即，第一至第四前置處理正反器FF la至FFld之資料輸出端 Q係連接至第一至第四後置處理正反器FF2a至FF2d之資料輸入端D。在這種情況下，第一至第四後置處理正反器 FF2a至FF2d鎖住第一至第四中間C/A信號 CA -a，CA’_b，CA’-c和CA’_d之反向信號。因此，第一至第四後置處理正反器FF2a至FF2d之資料輸出端Q之輸出信號係為第五至第八中間C/A信號CA-a，CA-b, CA-c和CA-d的反

2130-5075-PFl(N).ptc 第27頁案號 11116923 五、發明說明（23) 向h號。第一至第四德署未向輸出端Q_b之輸出信號处理正反器叮23謂2(1之資料反 CA-a，CA-b，CA-c和成為與第五至第八中間C/A信號器412。以上所述的連接°之心號’因此，其輸入至選擇明第四實施例之摔作，1的改變基本上不會改變本發正反器可以取代第四實：二含於本發明的精神中。其他的的精神。 …之延遲FF ’而不會背離本發明如上所述，在本發明構中，C/A信號作為一被’子器使用一結才冓，在此結暫時鎖住，爾後，被鎖住&VV 係被外部時脈信號鎖住。因此，只要部時脈信號進-步間可以完全確定，由於在暫二ο，β又疋時間和維持時裝的記憶體裝置的數量。在：：：：閃鎖操作無關於被安縮，以暫時具w倍：週t : :;c/A信號係被㈣存器中之内部時脈信號：二：解係由在暫可以完全確定，因為在暫在=此β又疋時間和維持時間裝的記憶體裝置的數量以及；：η:係無關於被安時具有在暫存器中之兩兆上赫= 簡單的結構來達成。 ’ 述的優點可以利用相對一雖然本發明已以較佳實施例揭露如上，秋限定本發明，任何熟習此技蓺：、、、八“卜用以和範圍内，當可作更動與潤；者因本發明，視後附之申請專利範圍所界定者為準。之保遵乾圍$ 573244 案號 91116923 曰修正圖式簡單說明第1圖為本發明第一實施例之記憶體模組之操作環境之示意圖。第2圖為本發明第一實施例之暫存器之結構示意圖。第3圖為用來說明第2圖之暫存器之操作之時序圖。第4圖為本發明第二實施例之暫存器之結構示意圖。第5圖為用來說明第4圖之暫存器之操作之時序圖。第6圖為本發明第三實施例之暫存器之結構示意圖。第7圖為本發明第四實施例之暫存器之結構示意圖。第8圖為用來說明第7圖之暫存器之操作之時序圖。符號說明 1 0〜時脈產生器； 3 0〜記憶體模組； 5 0〜延遲複製品； 110〜WCLK匯流排； 130〜内部C/A匯流排； 402〜DLL電路； 4 0 4〜附加D L L電路； 40 6〜選擇器； 4 0 8〜前置驅動器； 4 1 0〜開關； 412〜選擇器； FF2〜後置處理正反器 20〜晶片； 40〜暫存器； 60〜DRAM裝置； 120〜外部C/A匯流排； 40 1〜輸入電路； 4 0 3〜二分之一除法器； 405〜輸入電路； 407〜二分之一除法器； 40 9〜輸出轉換器； 4 11〜開關； FF卜前置處理正反器；

2130-5075-PFl(N).ptc 第29頁

Claims

573244 修正皇I虎 9111fum 六、申請專利範圍記情體穿Ϊ暫t =二安裝在一記憶體模組上，包含複數個紹，時脈信；； = 組外之晶片，接收 _费，用於兮並且產生一内部指令/位址信 |唬=於忒纪憶體裝置，該暫存器包含：整延遲數Ϊ貞：Τ ί電4 ’用來接收該外部時脈信號，調 * π ί 並且產生一内部時脈信號； ^ 25第一鎖住裝置， 3外部時脈信I，並且產生 ^唬’根據該日. ，，匕tit，用來鎖住該第一中間指令/位址信號，根據遠内部時脈信號，並 f址信號；以及弟一中間私令/位輸出裝置，用來輸出該内部指令第二中間指令/位址信號。。立址U ’根據4 暫::之， : = 號以及-指令/位址信號，該指令丄號，用於該記憶不該内部指令/位址信整延遲Ϊ;鎖路内：來接收該外部時脈信號，調 ^ t JL且產生一内部時脈信號；速率轉換裝置，用來接收一指令/位址信號’並且產 2130-5075-PFl(N).ptc 第30頁 573244 修正曰丄 _案號91】1即乃 /、、申請專利範圍信號之半=^中=^曰令/位址信號，其具有該指令/位址及第偶數個指ί /位二;之間Λ令/:址具有第奇數個以信號具有第奇數個以及第偶數個中/八個/該第二中間w 個；弟偶數個4曰令/位址信號之另外一鎖住裝置，用來鎖住該第一和第_中間$ j ;虎，根據該内部時脈信號，並且一中位址信 /位址信號，·以及 I 1產生第二和第四中間指令泸，蕻f哀置’用來選擇該第三和第四中間指令/位址俨部時脈信號之一半頻率，並且輸出二信號4之；以;2=項之暫存器，其中該外部時脈頌半係介於200兆赫至600兆赫之間。指令㈣範圍第3項之暫存器’其中該第—中間為，夕卜：主和該第二*間指令/位址信號之間的相位差為邊外部時脈信號之週期。相位差裝置6包ί申請專利範圍第3項之暫存器，其中該速率轉換分成二:ί ί 一除法器’用來將該外部時脈信號之頻率割有$ # # 1帶，並且產生一第一暫時外部時脈信號，t且有忒外部時脈信號之兩倍週期；其具〇〇 :附加延遲鎖住迴路電路，連接至該二分之—除+ 二哚來控制該二分之一除法器相對該第一暫時外邻昧以之延m產生n時外部時脈時脈 ι^ΐϋΐ 第31頁 2130-5075-PFl(N).ptc 573244 曰修正 9111692,S 六、申請專利範圍一第—前置處理正反器，連接時脈信號，並且產生哕$ φ pf4t根據该第二暫時外部一第一 i ί t °亥弟一中間指令/位址信號；以及電路，用來鎖住該指令/位址信號，根據附加延遲鎖住迴路時脈信號之反向信號，並 χ°二第一暫時外部號。玍该第一中間指令/位址信了·如申請專利範圍第3項之暫裝置包含：為其中該速率轉換一二分之分成二個頻帶外部時脈信號一第一前用來鎖住該指並且產生該第一第二前用來鎖住該指反向信號，並 8.如申請包含：一第一後以及該第一前位址信號，根令/位址信號 -，法器’用來將該外部時脈信號之=生一暫時外部時脈信號，該之兩倍週期； :處理正反器’連接至該二分之一除法器， π /位址#唬，根據該暫時外部時脈信號，一中間指令/位址信號；以及，處理正反H，連接至該二分之—除法器， 7/位址信號，根據該暫時外部時脈信號之且產生該第二中間指令/位址信號。專利範圍第6項之暫存器’其中該鎖住裝置置處理正反益，連接至該延遲鎖住迴路電路置處理正反器，用來鎖住該第一中間指令/ 據該内部時脈信號，並且輸出該第三中間指 ;以及

573244 _案號91116923_夢曰修正__ 六、申請專利範圍一第二後置處理正反器，連接至該延遲鎖住迴路電路以及該第二前置處理正反器，用來鎖住該第二中間指令/ 位址信號，根據該内部時脈信號，並且輸出該第四中間指令/位址信號。 9.如申請專利範圍第7項之暫存器，其中該鎖住裝置包含：一第一後置處理正反器，連接至該延遲鎖住迴路電路以及該第一前置處理正反器，用來鎖住該第一中間指令/ 位址信號，根據該内部時脈信號，並且輸出該第三中間指令/位址信號；以及一第二後置處理正反器，連接至該延遲鎖住迴路電路以及該第二前置處理正反器，用來鎖住該第二中間指令/ 位址信號，根據該内部時脈信號，並且輸出該第四中間指令/位址信號。 1 0.如申請專利範圍第8項之暫存器，其中該輸出裝置包含：一額外二分之一劃分器，用來將該内部時脈信號之頻率劃分成二個頻帶，並且產生一暫時内部時脈信號，其具有該内部時脈信號之兩倍週期；一選擇器，連接至該額外二分之一除法器以及該第一和第二後置處理正反器，用來選擇該第三和第四中間指令 /位址信號，根據該暫時内部時脈信號，並且輸出一被選出的指令/位址信號；以及一驅動器，用來產生該内部指令/位址信號，根據該

2130-5075-PFl(N).ptc 第33頁 573244 β- it

Ι號91〗IRQ乃六、申請專利範圍被選出的指令/位址信號。包含1:1·如中請專利範圍㈣項之暫存器，其中該輸出Μ 一額外二分之一除法器，率劃分成二個頻帶，並且產生内部時脈信號之頻有該内部時脈信號之兩倍週期； ' 部時脈#號，其具一選擇器，連接至該額外i八和第二後置處理正反器，除法器以及該第一 /位址信號’根據來、擇该第三和第四中間指令出的指令/位址信號；以及Η脈^5虎’並且輸出一被選被選出的指令/位❹❹令/位址信號’根據該 1 :·如申請專利範圍第3項之外部時脈調整F w，田办太:仔态另包含· 藉由使用在該外部i rr产ΐ來產生一外部時脈信號，其係之間之交又點來調整；3:::時脈信號之反向信號信號，當作該外邱f f用來七、應該被調整的外部時脈該速率轉換裝置°。、仏號，至該延遲鎖住迴路電路以及個記3體了憶體m，包含複數收一外部時脈信;ίί。”該記憶體模組外之晶片，接號係由複數個連^值 θ令/位址信號，該指令/位址信信號，用於該表示’並且產生一内部指令/位址一項记憶體裝置，該暫存器包含·· ’、鎖住迴路電路，用來接收該外部時脈信號，調 2130-5075-PFl(N).ptc 第34頁 573244 修正日 mt 9ilm^ 六、申請專利範圍整延遲數量’並且產生一速率轉換裝置，用來接二信號，·士、生第一至第a個中間指令/ 二旨令/位址信號，並且產 17 位址“號，其具有該指令/位址 Y吕5虎之頻率（η是一個白姑如够加士叫共a / 個自然數而且不小於2)，該第一至第η個中間4日令/位址作雖目士并八/你u、5虎/、有在（η-1)個值的間隔，從該味妒if ^ M ^來鎖住該第一至第η個中間指令/位址作間指令/位址信號=及就並且產生第(η+1)至第2η個，輸出裝置，用來連續地選擇第（n+l)至第^個中間指令/位址信號，藉由該内部時脈信號之义頻率，並且該内部指令/位址信號。 51出 1 4·如申請專利範圍第1 3項之暫存器’其中該外部時脈信號之頻率係介於2 〇〇兆赫至6 〇〇兆赫之間。 1 5. —種記憶體模組，包含申請專利範圍第丨項之暫疒器，以及複數個記憶體裝置，其全部安裝於單一基底上。子 1 6·如申請專利範圍第丨5項之記憶體模組，其"中該。憶體裝置之數量係界於四與十八之間。 ^ ° 1 7 · —種§己憶體系統，包含申請專利範圍第1 5項之憶體模組，以及一晶片。、° 1 8· —種記憶體模組，包含申請專利範圍第3項之暫存器，以及複數個記憶體裝置，其全部安裝於單一基底上^ 1 9.如申請專利範圍第1 8項之記憶體模組，其中該記 2130-5075-PFl(N).ptc 第35頁 573244

銮號 91116923 六、申請專利範圍裝置之數量係界於四與十八之間。 20· —種記憶體系統，包含申請專利範園二憶體模組，以及一晶片。項之Z 2 1 · —種記憶體模組，包含申請專利範園第丨3工存器，以及複數個記憶體裝置，其全部安步項之暫上。、於早-基底 2 2 ·如申請專利範圍第2 1項之記憶體桓έΒ 憶體裝置之數量係界於四與十八之間。 /、τ β 5己 2 3 · —種記憶體系統，包含申請專利範圍憶體模組，以及一晶片。第21項之記 2 4 · —種δ己憶體糸統，包含一記憶體模組、存器安裝在該記憶體模組上，該暫存器係勺人、並有暫體裝置，且從該記憶體模組外之晶片接收=二複數個記憶以及一指令/位址信號，該指今/位址信卜部時脈信號值來表示，並且產生該記憶體裝置之—=卹由複數個連續號；鬥°卩指令/位址信其中，該暫存器包含一該外部時脈信號，調整延、迴路電路，用來接收號；以及里，並且產生一内部時脈信從用來取出該指令/位脈信號之-上緣至藉由該5就至該暫存器之該外部時位址信號之該内部指令/位。二時脈信號取出對應該指令/ 間，所需之外部時脈數量信號至該記憶體裝置之時 25. 一種暫存器，安裝在^、為2.〇。

2l30'5075'PFl(N).ptc 5己憶體模組上，該暫存器 Η 苐36頁 573244

修正案號911〗fiQ9Cj 六、申請專利範圍包含：指八第住電路，用來鎖住來自該記憶體模組外之一位址化號，根據一第一時脈信號，並且輸出一閂鎖作為：第—内部指令/位址信號；以及號4第二鎖住電路’用來鎖住該第一内部指令/位址信第、内址，4號。，並且輸出-問鎖輸出，作為- 脈信是如來申自二時脈信號是一内c:之一外部時脈信㉟，而該第來產生。時脈信E，其係根據該外部時脈信號 27.如申请專利範圍以—延遲鎖住迴路電败^/存益，另包含：據該外部時脈信號。…產生該内部時脈信號，根

44 2 73 5 一Μ'·?::>一 3‘ '' νπρ Γ -P5 IL、C 頁正修式圖號修正日期：92.8.25 煩讀'-v;^,:·: 疹正本有無^i 110 WCLK oLK—b ibCLKin Vref CAinli 麟12°l - CAinJ 厂 Vref 8: d ·Q所提之 ;?·;·准于修iLc M 4m

、402 、^&鵷洚雜准胳~粦雔和 /(CLKinMOoAout) § ♦^Λ3l+0.5WCLKiniitT^ii WCLKint

CLKint

FF2b

§ 滿

vF2a M06 仁09

VDDQ CAOUrj CAOs-i 573244 煩讀委,,.: 修正本r'>: 92 2 110 WCLK WCLK—b fbCLKin Vref 120 Vref CAin CAin ,日所提之 l:'·,'^;、·:/#正〇 50

CAOUrj •CAOUt