JP2004171738A - 高速データの出力のためのパイプラッチ回路 - Google Patents

Abstract

【課題】 制御が簡単であり、さらに回路面積が最小化し、高速動作に有利なパイプラッチ回路を提供する。
【解決手段】 第１データを入力される第１入力レジスタ７０ａと、それぞれ直列接続した複数のレジスタを備え第１入力レジスタの出力を選択的に格納し選択的に出力する複数の第１直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋと、複数の第１直列パイプラッチから出力されるデータを格納する第１接続レジスタ７０ｂと、第２データを入力される第２入力レジスタ７０ａ’と、それぞれ直列接続した複数のレジスタを備え第２入力レジスタの出力を選択的に格納し選択的に出力する複数の第２直列パイプラッチ７０’ｃ＿１〜７０’ｃ＿ｋと、複数の第２直列パイプラッチから出力されるデータを格納する第２接続レジスタ７０’ｂと、第１及び第２の接続レジスタに格納されたデータを立ち上がりエッジ用又は立ち下がりエッジ用の出力データに選択して出力するマルチプレクサ８０と、複数の第１及び第２の直列パイプラッチとマルチプレクサを制御するパイプラッチ回路制御部２００ｃとを備える。
【選択図】 図１

Description

本発明は、半導体メモリ装置に関し、特にセル領域から出力されるデータを入力されてラッチした後、外部に出力するためのパイプラッチ回路に関する。

通常、同期式メモリは連続的なデータの出力のためにパイプラッチ回路を有する。パイプラッチ回路は、セル領域から伝達されたデータを格納し、クロックに同期させて順に出力バッファに出力する役割を果たす回路である。こうしたパイプラッチ回路を制御する回路としてパイプラッチ回路制御装置があるが、パイプラッチ回路制御装置はセル領域から伝達されるデータをクロックに同期させて順にパイプラッチ回路に格納し、出力できるように制御する装置である。

図１３は、通常のＤＤＲ（Double Date Rate）同期式メモリ装置を示すブロック構成図である。

図１３を参照して説明すると、ＤＤＲ同期式メモリ装置はローアドレスを入力されてデコーディングして出力するローアドレス入力部４００と、カラムアドレスを入力されてデコーディングして出力するカラムアドレス入力部３００と、ローアドレス入力部４００とカラムアドレス入力部３００から出力される信号によって該当するデータを出力するセル領域５００と、クロック信号と命令語信号などを入力されてデコーディングする命令語解釈部６００と、セル領域５００から出力されるデータを順に入力されて出力バッファに出力するパイプラッチ回路１００と、クロック信号と命令語解釈部６００の出力信号を入力されてパイプラッチ回路１００を制御するパイプラッチ回路制御部２００と、パイプラッチ回路１００の出力を外部の出力データに出力するための出力バッファ７００とを備える。

クロックの立ち上がりエッジと立ち下がりエッジにそれぞれデータが出力されるＤＤＲメモリ装置では、パイプラッチ回路１００が偶数データと奇数データをそれぞれセル領域５００から入力され、これを立ち上がりエッジ用のデータと立ち下がりエッジ用のデータとに区分して出力バッファ７００に出力する。偶数データと奇数データは、外部から入力される動作クロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期されて出力するためにセル領域５００からパイプラッチ回路１００に入力されるデータである。

一方、パイプラッチ回路１００は、入力されてラッチするデータの数に応じて構成されるレジスタの数が変わり、パイプラッチ回路１００を構成するレジスタの個数はメモリ装置のＣＡＳ（column address strobe）レイテンシなどにより決定される。また、制御する方法によってレジスタが直列に接続されて構成される直列パイプラッチ回路と、レジスタが並列に接続されて構成される並列パイプラッチ回路などがある。

図１４は従来技術によりレジスタを並列に構成した並列パイプラッチ回路を示すブロック構成図である。

図１４を参照して説明すると、並列パイプラッチ回路１００ａは、偶数データを入力されるために並列に配置された複数のレジスタ２０＿１、２０＿２、．．．、２０＿ｎと、奇数データを入力されるために並列に配置された複数のレジスタ２０´＿１、２０´＿２、．．．、２０´＿ｎと、レジスタ２０＿１、２０＿２、．．．、２０＿ｎ、２０´＿１、２０´＿２、．．．２０´＿ｎの前段にそれぞれ備えられ、ｎ個の偶数入力制御信号１〜ｎに制御されて入力される偶数データをレジスタ２０＿１、２０＿２、．．．、２０＿ｎにそれぞれ格納するようにするパス回路１０＿１、１０＿２、．．．、１０＿ｎと、ｎ個の奇数入力制御信号１〜ｎに制御されて入力される奇数データをレジスタ２０´＿１、２０´＿２、．．．、２０´＿ｎにそれぞれ格納するようにするパス回路１０´＿１、１０´＿２、．．．、１０´＿ｎと、各レジスタ２０＿１、２０＿２、．．．、２０＿ｎ、２０´＿１、２０´＿２、．．．、２０´＿ｎから偶数データと奇数データをそれぞれ選択的に出力するためのｎ個のマルチプレクサ３０＿１〜３０＿ｎと、マルチプレクサ３０＿１〜３０＿ｎの出力端に備えられ、ｎ個の偶数出力制御信号１〜ｎとｎ個の奇数出力制御信号１〜ｎにより制御されてマルチプレクサ３０＿１〜３０＿ｎから出力されるデータを立ち上がりエッジ用のデータまたは立ち下がりエッジ用のデータに出力するためのパス回路４０＿１、４０＿２、．．．、４０＿ｎ、４０´＿１、４０´＿２、．．．、４０´＿ｎとを備える。

図１５は、図１４に示されたパイプラッチ回路１００ａを制御するためのパイプラッチ回路制御部２００ａのブロック構成図である。

図１５を参照して説明すると、パイプラッチ回路制御部２００ａはクロック信号とデータ出力タイミング制御信号を入力されて２ｎ個の入力制御信号と、２ｎ個の出力制御信号及びｎ個のマルチプレクサ選択信号を出力する。ここで、２ｎ個はｎ個の偶数用の制御信号とｎ個の奇数用の制御信号とを足した数である。

以下、図１４及び図１５を参照して並列パイプラッチ回路の動作について説明する。

まず、読み出すアドレスに対応するデータがセル領域からパイプラッチ回路１００ａに入力されると、パイプラッチ回路制御部２００ａから出力されるｎ個の偶数入力制御信号１〜ｎ及びｎ個の奇数入力制御信号１〜ｎにより２ｎ個のパス回路１０＿１、１０＿２、．．．、１０＿ｎ、１０´＿１、１０´＿２、．．．、１０´＿ｎが順にターンオンされ、ターンオンされるパス回路によって偶数データ及び奇数データが順にレジスタ２０＿１、２０＿２、．．．、２０＿ｎ、２０´＿１、２０´＿２、．．．、２０´＿ｎに格納される。

次いで、パイプラッチ回路制御部２００ａから出力されるｎ個のマルチプレクサ選択信号１〜ｎによりｎ個のマルチプレクサ３０＿１、３０＿２、．．．、３０＿ｎではレジスタ２０＿１、２０＿２、．．．、２０＿ｎ、２０´＿１、２０´＿２、．．．、２０´＿ｎから出力されるデータを立ち上がりエッジ用のデータに出力するか、または立ち下がりエッジ用のデータにそれぞれ選択して出力する。

次いで、パイプラッチ回路制御部２００ａから出力されるｎ個の奇数出力制御信号１〜ｎとｎ個の偶数出力制御信号１〜ｎによりパス回路４０＿１、４０＿２、．．．、４０＿ｎ、４０´＿１、４０´＿２、．．．、４０´＿ｎが選択的にターンオンされて、ｎ個のマルチプレクサ１〜ｎから出力されるデータを出力バッファ（図１３の７００）に出力する。

前述した並列パイプラッチ回路１００ａは、入力されるデータを一回のみラッチし、出力制御信号により出力するように構成されているため、高速でデータを出力できるという長所を有する。しかし、並列パイプラッチ回路２００ａを用いる場合は、パイプラッチ回路制御部２００ａで入力制御信号と出力制御信号とをそれぞれ別に生成して出力しなければならないため、パイプラッチ回路制御部２００ａの構造が複雑になるという短所がある。

例えば、１６個のレジスタを用いてパイプラッチ回路を構成すると仮定すると、１６個の入力制御信号（偶数入力制御信号：８、奇数入力制御信号：８）と１６個の出力制御信号（偶数出力制御信号：８、奇数出力制御信号：８）を互いに異なるタイミングで生成しなければならない。また、この場合の並列パイプラッチ回路は、８個のマルチプレクサが必要であるが、マルチプレクサはその特性上、大きい面積を占有するため、マルチプレクサを複数備えなければならない並列パイプラッチ回路は集積回路の面積が大きくなるという短所がある。

上記の問題を解決するため、最小限の面積と簡単な制御構造を用いるにはレジスタを直列に接続して構成する直列パイプラッチ回路を用いることもある。

図１６はレジスタを直列に構成した直列パイプラッチ回路１００ｂ及びパイプラッチ回路制御部２００ｂを示すブロック構成図である。

図１６を参照して説明すると、直列パイプラッチ回路１００ｂは、偶数データを入力されて順に伝達するために直列に接続された複数のレジスタ５０＿１、５０＿２、．．．、５０＿ｎと、レジスタ５０＿１、５０＿２、．．．、５０＿ｎの間にそれぞれ備えられて後段に接続されたレジスタにデータを伝達させるための複数のパス回路６０＿１、．．．、６０＿ｎ−１と、奇数データを入力されて順に伝達するために直列に接続された複数のレジスタ５０´＿１、５０´＿２、．．．、５０´＿ｎと、レジスタ５０´＿１、５０´＿２、．．．、５０´＿ｎの間にそれぞれ備えられて後段に接続されたレジスタにデータを伝達させるための複数のパス回路６０＿１、．．．、６０＿ｎ−１と、ｎ番目のレジスタ５０＿ｎ、５０´＿ｎに格納されたデータを立ち上がりエッジ用のデータと立ち下がりエッジ用のデータとに区分して出力するためのマルチプレクサ６０ａとを備える。

また、パイプラッチ回路制御部２００ｂは、クロック信号とデータ出力タイミング制御信号を入力されて、２（ｎ−１）個の入出力制御信号と、出力制御信号及びマルチプレクサ選択信号を出力する。

以下、図１６を参照して直列パイプラッチ回路１００ｂの動作を説明する。

まず、アドレスが入力されると、入力されたアドレスに対応する偶数データと奇数データがセル領域からパイプラッチ回路１００ｂに順に出力されるが、偶数データ用のレジスタ５０＿１、５０＿２、．．．、５０＿ｎと奇数データ用のレジスタ５０´＿１、５０´＿２、．．．、５０´＿ｎは、これを順に格納する。この場合、パイプラッチ回路制御部２００ｂは、偶数データと奇数データが順に各レジスタ５０＿１、５０＿２、．．．、５０＿ｎ、５０´＿１、５０´＿２、．．．、５０´＿ｎに格納されるように順にパス回路６０＿１、．．．、６０＿ｎ−１をターンオンさせるｎ−１個の偶数入出力制御信号１〜ｎ−１とｎ−１個の奇数入出力制御信号１〜ｎ−１とを出力する。

次いで、パイプラッチ回路制御部２００ｂからマルチプレクサ６０ａに出力される選択信号によって終段レジスタ５０＿ｎ、５０´＿ｎに格納された偶数データと奇数データが立ち上がりエッジ用のデータと立ち下がりエッジ用のデータに選択され、出力制御信号により出力バッファ（図１の７００）にそれぞれ出力する。

直列パイプラッチ回路１００ｂでは、レジスタに入力されるデータと出力されるデータの制御が入出力制御信号により同時に行なわれるため、パイプラッチ制御部を並列パイプラッチ回路より簡単に制御できるという長所を有する。

例えば、１６個のレジストで直列パイプラッチ回路１００ｂを構成するようになると、１４個の入出力制御信号のみを生成すれば良い。従って、生成する入出力制御信号の数が並列パイプラッチ回路１００ａでは計４０個の制御信号（入力制御信号１６個、出力制御信号１６個、マルチプレクサ制御信号８個）が必要であるが、直列パイプラッチ回路では１６個の制御信号（入出力制御信号１４個、選択信号１個、出力制御信号１個）のみ生成すれば良いので、直列パイプラッチ回路１００ｂが並列パイプラッチ回路１００ａより簡単に制御できるという長所を有する。

また、直列パイプラッチ回路１００ｂは、マルチプレクサを最終出力レジスタ側に１つのみ備えれば良いので、並列パイプラッチ回路１００ａより回路の面積を大きく減らすことができるという長所がある。マルチプレクサはレジスタより大きい面積が必要であるため、マルチプレクサの数が減少すると、回路の面積が大きく減少する。
米国特許第６，３５３，５７４Ｂ１号明細書

しかし、直列パイプラッチ回路１００ｂは、データの入力から出力まで直列に接続されているレジスタを順に制御する構成になっているため、高速でデータを出力させるには多くの制限がある。すなわち、１つのデータがレジスタに入力されてから、次に接続されているレジスタに移動しなければ、次のデータを入力されることができない。

結論的に、直列パイプラッチ回路１００ｂは並列パイプラッチ回路１００ａに比べて集積回路の面積や制御信号を発生させるにおいて有利であるが、高速で動作するには大きい制約がある。従って、次第にメモリ装置の高速動作が求められている中で、制御方式が簡単、かつ、高速で動作可能なパイプラッチ回路が要求される。

そこで、本発明は、前記従来の技術の問題点に鑑みてなされたものであって、その目的は、制御が簡単であり、さらに回路面積を最小化し、高速動作に有利なパイプラッチ回路を提供することにある。

上記の目的を達成するため、本発明は、それぞれ順に入力される複数個の第１データと第２データを格納し、これを立ち上がりエッジ用の出力データまたは立ち下がりエッジ用の出力データに出力するためのパイプラッチ回路において、前記第１データを入力されるための第１入力レジスタと、それぞれ直列接続された複数のレジスタを備え、前記第１入力レジスタの出力を選択的に格納し、選択的に出力するための複数の第１直列パイプラッチと、前記複数の第１直列パイプラッチから出力されるデータを格納するための第１接続レジスタと、前記第２データを入力されるための第２入力レジスタと、それぞれ直列接続された複数のレジスタを備え、前記第２入力レジスタの出力を選択的に格納し、選択的に出力するための複数の第２直列パイプラッチと、前記複数の第２直列パイプラッチから出力されるデータを格納するための第２接続レジスタと、前記第１接続レジスタと前記第２接続レジスタに格納されたデータを前記立ち上がりエッジ用の出力データまたは前記立ち下がりエッジ用の出力データに選択して出力するためのマルチプレクサと、前記複数の第１及び第２直列パイプラッチと、前記マルチプレクサを制御するためのパイプラッチ回路制御部とを備えるパイプラッチ回路を提供する。

上述したようになされる本発明によると、回路面積が減少し、さらに制御が簡単であり、高速でデータを入出力できる半導体装置のパイプラッチ回路を具現できる。

以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。

図１は本発明の一実施の形態に係るパイプラッチ回路のブロック構成図である。

図１を参照して説明すると、本実施の形態に係るパイプラッチ回路１００ｃは、偶数データを入力されるための第１入力レジスタ７０ａと、それぞれ直列接続された複数のレジスタを備えて第１入力レジスタ７０ａの出力を選択的に格納し、選択的に出力するための複数の第１直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋと、複数の第１直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋから出力されるデータを格納するための第１接続レジスタ７０ｂと、奇数データを入力されるための第２入力レジスタ７０´ａと、それぞれ直列接続された複数のレジスタを備えて前記第２入力レジスタ７０´ａの出力を選択的に格納し、選択的に出力するための複数の第２直列パイプラッチ７０´ｃ＿１〜７０´ｃ＿ｋと、複数の第２直列パイプラッチ７０´ｃ＿１〜７０´ｃ＿ｋから出力されるデータを格納するための第２接続レジスタ７０´ｂと、第１接続レジスタ７０ｂと第２接続レジスタ７０´ｂに格納されたデータを立ち上がりエッジ用の出力データまたは立ち下がりエッジ用の出力データに選択して出力するためのマルチプレクサ８０と、複数の第１及び第２の直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋ、７０´ｃ＿１〜７０´ｃ＿ｋと出力マルチプレクサ８０とを制御するためのパイプラッチ回路制御部２００ｃとを備える。

また、パイプラッチ回路制御部２００ｃは、クロック信号とデータ出力タイミング制御信号を入力されてｎ−２個の奇数入出力制御信号と、ｎ−２個の偶数入出力制御信号と、出力制御信号及びマルチプレクサ選択信号を出力する。

図２は、図１に示された直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋ、７０´ｃ＿１〜７０´ｃ＿ｋのうち、一例を示すブロック構成図である。

図２を参照して説明すると、直列パイプラッチ（例えば、７０ｃ＿１）は、第１入力レジスタ７０ａから出力される偶数データを伝達するための第１パス回路７０ｃ＿１＿１と、第１パス回路７０ｃ＿１＿１により伝達されたデータを順に伝達するために直列接続された複数のレジスタ７０ｃ＿１＿１´、７０ｃ＿１＿２´、．．．、７０ｃ＿１＿ｍ´と、直列接続された複数のレジスタ７０ｃ＿１＿１´、７０ｃ＿１＿２´、．．．、７０ｃ＿１＿ｍ´の間にそれぞれ備えられ、前段のレジスタに格納されたデータを後段のレジスタに伝達するための複数の第２パス回路７０ｃ＿１＿２、７０ｃ＿１＿３、．．．、７０ｃ＿１＿ｍと、直列接続された複数のレジスタのうち、終段のレジスタ７０ｃ＿１＿ｍ´に格納されたデータを第１接続レジスタ７０ｂに伝達するための第３パス回路７０ｃ＿１＿ｍ＋１とを備える。図１に示された直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋ、７０´ｃ＿１〜７０´ｃ＿ｋは、いずれも図２に示されているような構成を有している。ここで、「ｋ」はパイプラッチを構成する直列パイプの数であり、ｍは１つの直列パイプを構成するレジスタの数である。従って、１つの直列パイプを構成するレジスタの数（ｍ＝（ｎ−２）／ｋ）は、パイプラッチ回路１００ｃで偶数または奇数のデータパスにそれぞれ用いられるレジスタの数（ｎ）から２個（入力レジスタ、接続レジスタ）を引いた数（ｎ−２）を直列パイプの数（ｋ）で割った値である。

図３は、図１に示されたパイプラッチ回路制御部２００ｃのブロック構成図である。

図３を参照して説明すると、パイプラッチ回路制御部２００ｃは、データ出力タイミング制御信号にイネーブルされて入力されたクロック信号を伝達し、前記クロック信号の１周期ごとに順にイネーブルされる複数の初期化信号ａ＿１〜ａ＿ｋ、ｂ＿１〜ｂ＿ｋを出力する制御信号発生部２１０と、前記複数の初期化信号ａ＿１〜ａ＿ｋ、ｂ＿１〜ｂ＿ｋのうち、１つによってイネーブルされて前記クロック信号を入力されて複数の直列パイプラッチ７０ｃ＿１〜７０ｃ＿ｋ、７０´ｃ＿１〜７０´ｃ＿ｋにそれぞれ備えられる第１ないし第３のパス回路を順にターンオンさせるための複数の直列パイプラッチ制御部２２０＿１〜２２０＿ｋ、２２０´＿１〜２２０´＿ｋを備える。

図４は、図３に示されている複数の直列パイプラッチ制御部２２０＿１〜２２０＿ｋ、２２０´＿１〜２２０´＿ｋのうち、１つの一実施の形態を示すブロック構成図である。

図４を参照して説明すると、直列パイプラッチ制御部（例えば、２２０＿１）は選択された初期化信号ａ＿１にイネーブルされて直列パイプラッチ７０ｃ＿１に備えられる第１ないし第３のパス回路７０ｃ＿１＿１、７０ｃ＿１＿２、．．．、７０ｃ＿１＿ｍ＋１の数（ｍ＋１）だけ、前記クロック信号をカウントしてｍ＋１個のマルチプレクサ制御信号を出力するためのｍ＋１ビットカウンタ２２０＿１ａと、カウントされたクロック信号を用いて直列パイプラッチ７０ｃ＿１に備えられた第１ないし第３のパス回路７０ｃ＿１＿１、７０ｃ＿１＿２、．．．、７０ｃ＿１＿ｍ＋１を順にターンオンさせるｍ＋１個だけの入出力制御信号を出力するためのマルチプレクサ２２０＿１ｂとを備える。

図５は、図３に示されている複数の直列パイプラッチ制御部２２０＿１〜２２０＿ｋ、２２０´＿１〜２２０´＿ｋのうち、１つの第２実施の形態を示すブロック構成図である。

図５に示された直列パイプラッチ制御部２２０＿１´は、図４に示されている直列パイプラッチ制御部２２０＿１からマルチプレクサ２２０＿１ｂに入力されるクロック信号が遅延回路２２０＿１ｃを経て入力されるように構成されている。これはクロック信号を入力されるｍ＋１ビットカウンタ２２０＿１ａの動作タイミングに余裕を与えるためである。すなわち、ｍ＋１ビットカウンタ２２０＿１ａに出力されるｍ＋１個のマルチプレクサ制御信号が先にマルチプレクサ２２０＿１ｂに入力され、クロック信号は遅延回路２２０＿１ｃを通過してマルチプレクサ２２０＿１ｂに入力されるようにする。

図６は従来技術と本発明に係るパイプラッチ回路の回路とを比較した表である。図６を参照して、従来用いられてきた直列パイプラッチ回路及び並列パイプラッチ回路と、本発明によるパイプラッチ回路に用いられる単位素子の数や制御信号の数とを比較する。図６における括弧内の数字は、８個の偶数データ用レジスタと、８個の奇数データ用レジスタであり、計１６個のレジスタを用いてパイプラッチ回路を構成する場合を示すものであって、便宜上、括弧内の数字を中心に説明する。

まず、並列パイプラッチ回路の場合は、立ち上がりエッジ用の出力データまたは立ち下がりエッジ用の出力データに出力するために、偶数データと奇数データパスにそれぞれ８個のレジスタが配置される。また、８個の偶数データと８個の奇数データをそれぞれ選択的に出力するためにマルチプレクサは８個必要である。

また、パス回路は入力されるデータを格納するために１６個、格納されたデータを出力するために１６個、計３２が必要である。制御信号の数はパス回路の数だけ必要であるため、パス回路の制御信号は３２個必要であり、ここにマルチプレクサ選択信号は８個必要である。従って、この場合、並列パイプラッチ回路の制御部は、計４０個の互いに異なるタイミングを有する入出力制御信号を生成して並列パイプラッチ回路に出力しなければならない。

一方、直列パイプラッチ回路は偶数用データを順にそれぞれ入力されるために８個のレジスタが直列接続されて配置され、奇数用データを順にそれぞれ入力されるため、８個のレジスタが直列接続されて配置される。この場合は、直列接続された８個のレジスタのうち、終段のレジスタに格納されたデータが立ち上がりエッジ用のデータまたは立ち下がりエッジ用のデータに出力されるため、マルチプレクサは１つのみ備えられる。

また、パス回路は直列接続されたレジスタの間にのみ備えられ、偶数用データパスのための８個のレジスタと奇数用データパスのための８個のレジスタにそれぞれ７個のパス回路が必要であるため、計１４個のパス回路が必要である。従って、直列パイプラッチ回路において必要な制御信号はパス回路制御信号１４個とマルチプレクサ選択信号及び出力制御信号が必要であり、計１６個となる。

一方、本発明によるパイプラッチ回路は、１６個のレジスタのうち、１つの直列パイプラッチに幾つのレジスタが備えられるかによって制御信号の個数が決まる。ここでは、２個のレジスタが１つの直列パイプラッチに備えられると仮定する。

本発明のパイプラッチ回路の場合は、計１６個のレジスタのうち、入力レジスタとして２個、接続レジスタとして２個が用いられ、残り１２個のレジスタは６個の直列パイプラッチにそれぞれ２個ずつ備えられる。この場合、マルチプレクサは２個の接続レジスタと接続される１個のみ必要であり、パス回路は１つの直列パイプラッチに３個ずつ計１８個が必要である。従って、パイプラッチ回路制御部では１８個のパス回路制御信号とマルチプレクサ選択信号及び出力制御信号を含めて、計２０個の制御信号が出力されなければならない。

一方、パス回路は最も簡単に伝送ゲートで構成でき、レジスタは２個のインバータを用いたラッチを用いることができる。マルチプレクサは入力される２個の信号を立ち上がりエッジ用のデータ出力または立ち下がりエッジ用のデータ出力に選択して出力しなければならないので、基本的にレジスタ１つよりは大きい面積を占有する。

従って、本発明のパイプラッチ回路は直列パイプラッチ回路のように１つのマルチプレクサを用いるため、並列パイプラッチ回路に比べてパイプラッチ回路の回路集積面積を大きく減らすことができる。また、必要な制御信号の数も前述したように並列パイプラッチ回路に比べて大きく減少するため、（並列パイプラッチ回路制御信号：４０、本発明のパイプラッチ回路制御信号：２０）、パイプラッチ回路の制御部を簡単に構成でき、制御や動作も簡単になる。

本発明によるパイプラッチは、並列パイプラッチ回路に比べて前記のような長所を有し、一方では入力レジスタに入力されたデータを複数の直列パイプラッチが選択的に入力される構造であるため、直列パイプラッチ回路より高速でデータを伝達されて出力することができる。直列パイプラッチ回路はその構造上、次のレジスタにデータが伝達されないと、セル領域からデータが伝達されないため、高速で動作することができなかった。

しかし、本発明ではセル領域から伝達されたデータが入力レジスタを介して１つの直列パイプラッチに伝達された後、前記直列パイプラッチにデータが格納されている状態であっても、入力レジスタに複数の直列パイプが接続されており、またセル領域からデータを入力されて入力レジスタを介して他の直列パイプに伝達できる。

結論的に本発明によるパイプラッチ回路は、並列パイプラッチ回路に比べて簡単に制御可能であるが、並列パイプラッチ回路が有する最も大きい長所である高速データ入出力が可能な構造である。

図７ないし図１２は、１６個のレジスタを用いて本発明の好ましい実施の形態に係るパイプラッチ回路を構成したブロック構成図、及び回路図とその動作に関する図面である。

図７を参照して説明すると、本実施の形態に係るパイプラッチ回路１００ｄは、偶数データを入力される第１入力レジスタ７０ａ＿１と、第１入力レジスタ７０ａ＿１に格納されたデータを選択的に入力されて選択的に出力し、それぞれ２個のレジスタを備えている３個の直列パイプラッチ７０ｃ＿１ａ、７０ｃ＿２ａ、７０ｃ＿３ａと、直列パイプラッチ７０ｃ＿１ａ、７０ｃ＿２ａ、７０ｃ＿３ａから選択的に出力するデータを格納するための第１接続レジスタ７０ｂ＿１と、奇数データを入力される第２入力レジスタ７０´ａ＿１と、第２入力レジスタ７０´ａ＿１に格納されたデータを選択的に入力されて選択的に出力し、それぞれ２個のレジスタを備えている３個の直列パイプラッチ７０´ｃ＿１ａ、７０´ｃ＿２ａ、７０´ｃ＿３ａと、直列パイプラッチ７０´ｃ＿１ａ、７０´ｃ＿２ａ、７０´ｃ＿３ａから出力されるデータを格納する第２接続レジスタ７０｀ｂ＿１と、第１及び第２の接続レジスタ７０ｂ＿１、７０´ｂ＿１から出力されるデータを立ち上がりエッジ用の出力データまたは立ち下がりエッジ用の出力データに選択して出力するための出力マルチプレクサ８０＿１と、６個の直列パイプ７０´ｃ＿１ａ、７０´ｃ＿２ａ、７０´ｃ＿３ａ、７０´ｃ＿１ａ、７０´ｃ＿２ａ、７０´ｃ＿３ａと出力マルチプレクサ８０＿１を制御するためのパイプラッチ回路制御部（図９の２００ｄを参照）とを備える。

図８は図７に示されている６個の直列パイプラッチのうち、１つの内部ブロック図を示すものである。

図８を参照して説明すると、直列パイプラッチ７０ｃ＿１ａは、直列接続された２個のレジスタ７０ｃ＿１ａ＿１、７０ｃ＿１ａ＿２と、レジスタ７０ｃ＿１ａ＿１の入力端に備えられたパス回路７０ｃ＿１＿１と、レジスタ７０ｃ＿１ａ＿１の出力端に備えられたパス回路７０ｃ＿１＿３と、２個のレジスタ７０ｃ＿１ａ＿１、７０ｃ＿１ａ＿２の間に備えられたパス回路７０ｃ＿１＿２とを備える。

図９は、図７に示されているパイプラッチ回路の制御部２００ｄを示すブロック構成図である。

図９を参照して説明すると、パイプラッチ回路の制御部２００ｄは、データ出力タイミング信号にイネーブルされてクロック信号及び初期化信号ａ＿１、ａ＿２、ａ＿３を直列パイプ制御部２２０ａ＿１、２２０ａ＿２、２２０ａ＿３にそれぞれ伝達し、出力制御信号及び選択信号を生成して出力マルチプレクサ８０＿１に出力する制御信号発生部２１０ａと、初期化信号ａ＿１、ａ＿２、ａ＿３にそれぞれイネーブルされて、同期化されたクロック信号を用いて３個の偶数入出力制御信号Ａ１〜Ａ３、Ｂ１〜Ｂ３、Ｃ１〜Ｃ３をそれぞれ出力する３個の直列パイプラッチ制御部２２０ａ＿１、２２０ａ＿２、２２０ａ＿３と、３個の初期化信号にそれぞれイネーブルされて、同期化されたクロック信号を用いて３個の奇数入出力制御信号をそれぞれ出力する３個の直列パイプラッチ制御部（図示せず）とを備える。ここで、奇数入出力制御信号Ｄ１〜Ｄ３、Ｅ１〜Ｅ３、Ｆ１〜Ｆ３を出力するための３個の直列パイプラッチ制御部の図は省略した。

１つの直列パイプラッチ制御部（例えば、２２０ａ＿１）は、初期化信号ａ＿１にイネーブルされて同期化されたクロック信号をカウントする３ビットカウンタ２２０ａ＿１ａと、カウンタ２２０ａ＿１ａから出力される３個のマルチプレクサ制御信号により同期化されたクロック信号を選択的に出力することによって、３個の偶数入出力制御信号Ａ１〜Ａ３を生成するマルチプレクサ２２０ａ＿１ｂとから構成される。

図１０は、図９に示されている６個の直列パイプラッチ制御部のうち、１つの直列パイプ制御部２２０ａ＿１を示す回路図である。

図１０に示された「２２０＿１ａ」は３ビットカウンタであって、初期化信号によりリセットされ、同期化されたクロック信号を入力されてカウントして第１ないし第３の信号ｐｏｕｔ＜０＞〜ｐｏｕｔ＜２＞を出力する。初期化信号がハイレベルに入力されると、ＮＡＮＤゲートＮＤ１、ＮＤ２とＮＯＲゲートＮＲ１はインバータに動作するようになって、それぞれに対応するインバータＩ１、Ｉ２、Ｉ３と共にラッチに動作するようになる。

初期化信号が入力されて３ビットカウント２２０＿１ａがイネーブルされた状態で、３ビットカウント２２０＿１ａでは入力される同期化されたクロック信号Ｓｙｎｃをカウントしながら、順に第１信号ｐｏｕｔ＜０＞ないし第３信号ｐｏｕｔ＜２＞をマルチプレクサ２２０＿１ｂに出力する。

マルチプレクサ２２０＿１ｂは、順に入力される第１信号ｐｏｕｔ＜０＞ないし第３信号ｐｏｕｔ＜２＞により伝送ゲートＴ１〜Ｔ３を順にターンオンさせ、これによって同期化されたクロック信号Ｓｙｎｃがそれぞれ偶数入出力制御信号Ａ１〜Ａ３に出力する。

図１１は、図７に示されているパイプラッチ回路を、レジスタは２個のインバータを用い、パス回路は伝送ゲートを用いて構成した回路図である。理解のため、図７に示されている図面符号をそのまま使用する。

図１１を参照して説明すると、セル領域から出力されて入力レジスタ７０ａ＿１にラッチされた偶数データは、順に入力される偶数入出力制御信号Ａ１〜Ａ３により直列パイプ７０ｃ＿１ａに移動される。次いで、セル領域から出力されて入力レジスタ７０ａ＿１にラッチされた次の偶数データは、偶数入出力制御信号Ｂ１〜Ｂ３により直列パイプ７０ｃ＿２ａに移動される。次に入力された偶数データは、偶数入出力制御信号Ｃ１〜Ｃ３により直列パイプ７０ｃ＿３ａに移動される。

次いで、接続レジスタ７０ｂ＿１では直列パイプ７０ｃ＿１ａ、７０ｃ＿２ａ、７０ｃ＿３ａから出力されるデータをマルチプレクサ８０＿１に伝達する。奇数データの移動経路も偶数データの移動経路と同様であるため、説明は省略する。

マルチプレクサ８０＿１は、選択信号により接続レジスタ７０ｂ＿１、７０´ｂ＿１にラッチされたデータを立ち上がりエッジ用のデータまたは立ち下がりエッジ用のデータに選択し、出力制御信号によりデータを出力する。

図１２は、図７に示されているパイプラッチ回路の動作のうち、偶数データが入力されて出力される過程を示す波形図である。奇数データに対するパイプラッチ回路の動作波形は偶数データの場合と同様であるため、省略した。

ここで、偶数入出力制御信号Ａ１〜Ａ３は直列パイプラッチ制御部２２０ａ＿１から出力される信号であり、偶数入出力制御信号Ｂ１〜Ｂ３は直列パイプラッチ制御部２２０ａ＿２から出力される信号であり、偶数入出力制御信号Ｃ１〜Ｃ３は直列パイプラッチ制御部２２０ａ＿３から出力される信号である。

図１２を参照して説明すると、セル領域から偶数データＡ、Ｂ、Ｃ、．．．が順に入力されると、パイプラッチ回路制御部２００ｄから適切なタイミングで出力される９個の偶数入出力制御信号Ａ１〜Ａ３、Ｂ１〜Ｂ３、Ｃ１〜Ｃ３によって、直列パイプラッチ７０ｃ＿１ａ、７０ｃ＿２ａ、７０ｃ＿３ａに備えられた６個のレジスタと接続レジスタ７０ｂ＿１及び入力レジスタ７０ａ＿１にそれぞれ格納される。

接続レジスタ７０ｂ＿１に格納された偶数データは、パイプラッチ回路制御部２００ｄから出力される選択信号によって立ち上がりエッジ用のデータまたは立ち下がりエッジ用のデータに選択され、出力制御信号により出力バッファを介して外部に出力する。

従って、第１入力レジスタ７０ａ＿１に格納された第１偶数データＡが３個の直列パイプラッチのうち、１つの直列パイプラッチ（例えば、７０ｃ＿１ａ）に伝達されてから、直列パイプラッチ７０ｃ＿１ａに格納された第１偶数データＡが後段のレジスタに伝達されなくても第１入力レジスタ７０ａ＿１ではセル領域から第２偶数データＢを連続的に入力されて他の直列パイプラッチ（例えば、７０ｃ＿２ａ）に伝達できるので、高速でデータを入力され得る。すなわち、高周波の動作が可能になる。

尚、本発明は、前記実施の形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の一実施の形態に係るパイプラッチ回路のブロック構成図である。 図１に示された直列パイプラッチの一実施の形態を示すブロック構成図である。 図１に示されているパイプラッチ回路制御部のブロック構成図である。 図３に示されている直列パイプラッチ制御部の一実施の形態を示すブロック構成図である。 図３に示されている直列パイプラッチ制御部の第２実施の形態を示すブロック構成図である。 従来技術と本発明に係るパイプラッチ回路を比較した図表である。 １６個のレジスタを用いて本発明に係るパイプラッチ回路を構成したブロック構成図である。 図７に示されている直列パイプラッチを示すブロック構成図である。 図７に示されているパイプラッチ回路の制御部を示すブロック構成図である。 図９に直列パイプラッチ制御部を示す回路図である。 図７に示されているパイプラッチ回路を示す回路図である。 図７に示されているパイプラッチ回路の動作を示す波形図である。 通常のＤＤＲ同期式ＤＲＡＭを示すブロック構成図である。 従来技術によりレジスタを並列に構成したパイプラッチ回路を示すブロック構成図である。 図１４に示されたパイプラッチ回路を制御するためのパイプラッチ回路制御部のブロック構成図である。 従来技術によりレジスタを直列に構成したパイプラッチ回路及びその制御部のブロック構成図である。

符号の説明

１００ｃ、１００ｄ…パイプラッチ回路、７０ａ…第１入力レジスタ、
７０´ａ…第２入力レジスタ、７０ｂ…第１接続レジスタ、
７０´ｂ…第２接続レジスタ、７０ｃ＿１〜７０ｃ＿ｋ…第１直列パイプラッチ、
７０´ｃ＿１〜７０´ｃ＿ｋ…第２直列パイプラッチ、
７０ｃ＿１＿１…第１パス回路、７０ｃ＿１＿２〜７０ｃ＿１＿ｍ…第２パス回路、
７０ｃ＿１＿ｍ＋１…第３パス回路、７０ｃ＿１＿１´〜７０ｃ＿１＿ｍ´…レジスタ、
８０、８０＿１…マルチプレクサ、２００ｃ、２００ｄ…パイプラッチ回路制御部、
２１０、２１０ａ…制御信号発生部、
２２０＿１〜２２０＿ｋ、２２０´＿１〜２２０´＿ｋ…直列パイプラッチ制御部。

Claims (6)

1. それぞれ順に入力される複数個の第１データと第２データを格納し、これを立ち上がりエッジ用の出力データまたは立ち下がりエッジ用の出力データに出力するためのパイプラッチ回路において、
   前記第１データを入力されるための第１入力レジスタと、
   それぞれ直列接続された複数のレジスタを備え、前記第１入力レジスタの出力を選択的に格納し、選択的に出力するための複数の第１直列パイプラッチと、
   前記複数の第１直列パイプラッチから出力されるデータを格納するための第１接続レジスタと、
   前記第２データを入力されるための第２入力レジスタと、
   それぞれ直列接続された複数のレジスタを備え、前記第２入力レジスタの出力を選択的に格納し、選択的に出力するための複数の第２直列パイプラッチと、
   前記複数の第２直列パイプラッチから出力されるデータを格納するための第２接続レジスタと、
   前記第１接続レジスタと前記第２接続レジスタに格納されたデータを前記立ち上がりエッジ用の出力データまたは前記立ち下がりエッジ用の出力データに選択して出力するためのマルチプレクサと、
   前記複数の第１及び第２の直列パイプラッチと前記マルチプレクサを制御するためのパイプラッチ回路制御部と
   を備えることを特徴とするパイプラッチ回路。
2. 前記第１直列パイプラッチは、
   前記第１入力レジスタから出力されるデータを伝達するための第１パス回路と、
   前記第１パス回路により伝達されたデータを順に伝達するために直列接続された複数のレジスタと、
   前記直列接続された複数のレジスタの間にそれぞれ備えられ、前段のレジスタに格納されたデータを後段のレジスタに伝達するための複数の第２パス回路と、
   前記直列接続された複数のレジスタのうち、終段に備えられたレジスタに格納されたデータを前記第１接続レジスタに伝達するための第３パス回路を備えることを特徴とする請求項１に記載のパイプラッチ回路。
3. 前記パイプラッチ回路制御部は、
   データ出力イネーブル信号にイネーブルされて入力されたクロック信号を伝達し、前記クロック信号の１周期ごとに順にイネーブルされる複数の初期化信号を出力する制御信号発生部と、
   前記複数の初期化信号のうちの１つによってイネーブルされて前記クロック信号を入力されて前記複数の第１直列パイプラッチにそれぞれ備えられる第１ないし第３のパス回路が順にターンオンされるようにするための複数の直列パイプラッチ制御部と
   を備えることを特徴とする請求項２に記載のパイプラッチ回路。
4. 前記直列パイプラッチ制御部は、
   選択された初期化信号にイネーブルされて前記直列パイプラッチに備えられる第１ないし第３のパス回路の数だけ前記クロック信号をカウントするためのカウント手段と、
   前記カウントされたクロック信号によって前記直列パイプラッチに備えられた第１ないし第３のパス回路を順にターンオンさせる複数の入出力制御信号を出力するためのマルチプレクサと
   を備えることを特徴とする請求項３に記載のパイプラッチ回路。
5. 前記第１及び第２の入力レジスタは、
   ２つのインバータを用いた反転ラッチを備えることを特徴とする請求項４に記載のパイプラッチ回路。
6. 前記第１及び第２の接続レジスタは、
   ２つのインバータを用いた反転ラッチを備えることを特徴とする請求項４に記載のパイプラッチ回路。

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