JP2000090696A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2000090696A
JP2000090696A JP10295624A JP29562498A JP2000090696A JP 2000090696 A JP2000090696 A JP 2000090696A JP 10295624 A JP10295624 A JP 10295624A JP 29562498 A JP29562498 A JP 29562498A JP 2000090696 A JP2000090696 A JP 2000090696A
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circuit
clock signal
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input
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Tsukasa Oishi
司 大石
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Mitsubishi Electric Corp
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    • G11C—STATIC STORES
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 大容量で高速な読出および書込動作が可能
で、低コスト、かつ高速に動作試験することができる同
期型半導体記憶装置を提供する。 【解決手段】 同期型半導体記憶装置１０００は、テス
ト動作モードにおいてはデータの入出力は外部から与え
られる外部クロック信号ｅｘｔ．ＣＬＫまたは信号ＤＳ
Ｑに同期して行い、内部回路の動作は、内部制御クロッ
ク生成回路１８により生成される外部クロック信号ｅｘ
ｔ．ＣＬＫよりも高速なクロック信号に同期して行なわ
れる。テスト動作モードでは、データ入出力端子のうち
の特定の端子に与えられたデータに基づきデコード回路
１０８８が書込データを生成し、データ読出時は、特定
の端子に複数の読出データの比較結果が出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、外部クロック信号に同期して動作す
る半導体集積回路装置に関する。より特定的には、この
発明は、外部クロック信号に同期して動作する、たとえ
ば同期型半導体記憶装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。
【０００３】このような、ＳＤＲＡＭ等の内部動作の制
御は、ロウ系動作およびコラム系動作に分割して制御さ
れる。
【０００４】一方、ＳＤＲＡＭにおいては、一層の高速
動作を可能とするために、メモリセルアレイを互いに独
立動作が可能なバンクに分割した、バンク構成が用いら
れている。すなわち、各バンクごとに、その動作は、ロ
ウ系動作およびコラム系動作について独立に制御されて
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＳＤＲ
ＡＭ等の半導体記憶装置の動作の高速化に伴い、その製
造工程中あるいは製品出荷前段階における動作テストに
は、以下のような問題点が存在している。
【０００６】すなわち、半導体記憶装置の記憶容量の増
大に伴い、そのテストに要する時間も増大し、このこと
は、ひいてはテストに要するコストの増大ならびに製品
そのものの製造コストの増大をもたらしている。
【０００７】従来、半導体記憶装置の記憶容量の増大に
伴うテスト時間の増加に対する対策としては、まず、複
数の半導体記憶装置を並列してテストすることにより、
テスト効率を向上させることが行なわれている。しかし
ながら、上述したような半導体記憶装置の記憶容量の増
大は、たとえば、半導体記憶装置に与えるアドレス信号
のビット数の増大およびデータ入出力インタフェースの
多ビット化等をもたらし、１つの半導体記憶装置当りの
制御信号の入力ピンの数および入出力ピンの数が増大す
ることによって、同時並列に試験することが可能な半導
体記憶装置の数が制限されることとなっている。
【０００８】一度に、テスタ装置において同時測定でき
る半導体記憶装置のチップ数は、テスタ側が有するピン
の数とチップ側が必要とするピンの数の関係で決まり、
一般には以下の式で表わされる。
【０００９】（テスタの有するピンの数）／（チップの
必要とするピンの数）＞（同時測定できるチップ数） さらには、半導体記憶装置自体の動作速度が向上するの
に合せて、それをテストするためのテスタ装置の動作速
度をも向上させるものとすると、極めて高価なテスタ装
置が必要となり、このことも試験コストの増大をもたら
す。
【００１０】本発明は、上記のような問題点を解決する
ためになされたものであって、記憶よりが増大した場合
においても、同時並列テストを行なうことが容易な同期
型半導体記憶装置を提供することである。
【００１１】この発明の他の目的は、高速動作を行なう
場合でも、テスタ側の負荷を減少させることが可能で、
安価に動作試験を行なうことが可能な同期型半導体記憶
装置を提供することである。
【００１２】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、アドレ
ス信号と制御信号とを取りこむ同期型半導体記憶装置で
あって、行列状に配置される複数のメモリセルを有する
メモリセルアレイと、同期型半導体記憶装置の同期動作
を制御する内部クロック生成回路とを備え、内部クロッ
ク生成回路は、第１の動作モードにおいて、外部クロッ
ク信号と同じ周波数の第１の内部クロック信号を生成
し、第２の動作モードにおいて、第１の内部クロック信
号と、外部クロック信号に同期しかつ外部クロック信号
よりも周波数の高い第２の内部クロック信号とを生成
し、第１の内部クロック信号に同期して、アドレス信号
を取りこむアドレス信号入力回路と、第１の動作モード
においては第１の内部クロック信号に同期し、第２の動
作モードにおいては第２の内部クロック信号に同期し
て、アドレス信号に応じて、１つの書込みサイクル中に
少なくともｎ個（ｎ：自然数）のメモリセルを選択する
メモリセル選択回路と、メモリセルへの書込みデータあ
るいはメモリセルからの読出データが与えられるデータ
入出力ノードと、選択回路により選択されたメモリセル
とデータ入出力ノードとの間に設けられ、書込データの
授受を行うインターフェース回路とを備え、インターフ
ェース回路は、入出力ノードにシリアルに与えられた少
なくともｎ個のデータを保持し、第１の動作モードにお
いては第１の内部クロック信号に同期して、第２の動作
モードにおいては第２の内部クロック信号に同期して、
書込みデータをパラレルに選択されたメモリセルに与え
る。
【００１３】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、少なくともｎ個のデータを保
持することが可能な第１のデータラッチ回路と、外部か
ら与えられるクロック信号に同期して、データ入出力ノ
ードにシリアルに与えられる書込みデータを第１のデー
タラッチ回路に与える第１のデータ取りこみ回路と、第
１の動作モードにおいては第１の内部クロック信号に同
期して、第２の動作モードにおいては第２の内部クロッ
ク信号に同期して、第１のデータラッチ回路に保持され
た書込みデータをパラレルに選択されたメモリセルに与
える、第１のデータ取り出し回路とを含む。
【００１４】請求項３記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
データ入出力ノードは、ｍ個（ｍ：自然数）存在し、選
択回路は、１つの書込みサイクル中にｍ×ｎ個のメモリ
セルを選択し、インターフェース回路は、ｍ×ｎ個のデ
ータを保持することが可能な第１のデータラッチ回路
と、外部から与えられるクロック信号に同期して、デー
タ入出力ノードにシリアルに与えられる書込みデータを
データラッチ回路に与える第１のデータ取りこみ回路
と、第１の動作モードにおいては第１の内部クロック信
号に同期して、第２の動作モードにおいては第２の内部
クロック信号に同期して、第１のデータラッチ回路に保
持された書込みデータを少なくともｍ個ずつパラレルに
選択されたメモリセルに与える第１のデータ取り出し回
路とを含む。
【００１５】請求項４記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、ｍ個のデータ入出力ノードご
とに連続して与えられるｎ個の書込みデータを受ける、
請求項３記載の同期型半導体記憶装置。
【００１６】請求項５記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、第２の動作モードにおいて、
ｍ個のデータ入出力ノードのうち、ｐ個のデータ入出力
ノードに特定の時点で与えられたｐ個の書込みデータに
基づいて、ｍ×ｎ個の書き込みデータを生成し、第１の
データラッチ回路に与えるデコード回路をさらに含む。
【００１７】請求項６記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、第１の動作モードにおいては
第１の内部クロック信号に同期して、第２の動作モード
においては第２の内部クロック信号に同期して、選択さ
れたメモリセルからの少なくともｎ個の読出データを受
けて保持し、入出力ノードに対してシリアルに読出デー
タを与える。
【００１８】請求項７記載の同期型半導体記憶装置は、
請求項６記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、少なくともｎ個のデータを保
持することが可能な第２のデータラッチ回路と、第１の
動作モードにおいては第１の内部クロック信号に同期し
て、第２の動作モードにおいては第２の内部クロック信
号に同期して、選択されたメモリセルからの読出データ
を第２のデータラッチ回路にパラレルに与える第２のデ
ータ取りこみ回路と、データ入出力ノードに第２のデー
タラッチ回路に保持された読出データをシリアルに与え
る第２のデータ取出し回路とを含む。
【００１９】請求項８記載の同期型半導体記憶装置は、
請求項３記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、ｍ×ｎ個のデータを保持する
ことが可能な第２のデータラッチ回路と、第１の動作モ
ードにおいては第１の内部クロック信号に同期して、第
２の動作モードにおいては第２の内部クロック信号に同
期して、選択されたメモリセルからの読出データを第２
のデータラッチ回路に少なくともｍ個ずつパラレルに与
える第２のデータ取りこみ回路と、外部から与えられる
クロック信号に同期して、第２のデータラッチ中に保持
される読出データをデータ入出力ノードのそれぞれにシ
リアルに与える第２のデータ取り出し回路とを含む。
【００２０】請求項９記載の同期型半導体記憶装置は、
請求項８記載の同期型半導体記憶装置の構成に加えて、
インターフェース回路は、ｍ個のデータ入出力ノードご
とにｎ個の読出データを連続して与える。
【００２１】請求項１０記載の同期型半導体記憶装置
は、請求項８記載の同期型半導体記憶装置の構成に加え
て、インターフェース回路は、第２の動作モードにおい
て、パラレルに与えられたｍ個の読出データのうち、ｑ
個（ｑ：自然数）のグループごとに、期待値データを生
成するスクランブル回路と、パラレルに与えられたｍ個
の読出データのうち、ｑ個（ｑ：自然数）のグループご
とに、期待値データとの一致・不一致を示す判定データ
を生成する比較回路をさらに含む。
【００２２】請求項１１記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置の構成に加
えて、判定データは、ｍ個のデータ入出力ノードのうち
のｐ個のデータ入出力ノードに与えられる。
【００２３】請求項１２記載の同期型半導体記憶装置
は、請求項１０記載の同期型半導体記憶装置の構成に加
えて、スクランブル回路は、第２の動作モードの読出動
作の所定の時点において、書込み動作時にｐ個のデータ
入出力ノードに与えられるｐ個の書込みデータに基づい
て、期待値データを生成する。
【００２４】請求項１３記載の同期型半導体記憶装置
は、外部クロック信号に同期して、アドレス信号と制御
信号とを取りこむ同期型半導体記憶装置であって、行列
状に配置される複数のメモリセルを有するメモリセルア
レイと、同期型半導体記憶装置の同期動作を制御する内
部クロック信号を生成する内部クロック生成回路とを備
え、内部クロック信号に同期して、アドレス信号を取り
こむアドレス信号入力回路と、内部クロック信号に同期
して、アドレス信号に応じて、メモリセルを選択するメ
モリセル選択回路と、メモリセルへの書込みデータある
いはメモリセルからの読出データが与えられるデータ入
出力ノードと、選択回路により選択されたメモリセルと
データ入出力ノードとの間に設けられ、書込データの授
受を行うインターフェース回路とをさらに備え、インタ
ーフェース回路は、入出力ノードに与えられた複数のデ
ータを保持し、テストモードにおいては、複数のデータ
をデコードしたテストデータパターンを書込みデータと
して生成し、書込みデータを選択されたメモリセルに与
える。
【００２５】請求項１４記載の同期型半導体記憶装置
は、請求項１３記載の同期型半導体記憶装置の構成に加
えて、インターフェース回路は、複数のデータのうちの
一部のデータを時間軸方向の変化の基準として、順次時
間的に変化するテストデータパタ−ンを生成する。
【００２６】請求項１５記載の同期型半導体記憶装置
は、請求項１４記載の同期型半導体記憶装置の構成に加
えて、内部クロック生成回路は、通常動作モードにおい
て、外部クロック信号と同じ周波数の第１の内部クロッ
ク信号を内部クロック信号として生成し、テストモード
において、内部クロック信号として、外部クロック信号
に同期しかつ外部クロック信号よりも周波数の高い第２
の内部クロック信号を生成する。
【００２７】請求項１６記載の同期型半導体記憶装置
は、請求項１３記載の同期型半導体記憶装置の構成に加
えて、インターフェース回路は、テストモードにおける
読出動作の開始時に外部から与えられたデータに基づい
て生成したデータと、選択されたメモリセルから読み出
されたデータとの比較結果を出力する。
【００２８】請求項１７記載の同期型半導体記憶装置
は、外部クロック信号に同期して、アドレス信号と制御
信号とを取りこむ同期型半導体記憶装置であって、行列
状に配置される複数のメモリセルを有するメモリセルア
レイと、同期型半導体記憶装置の同期動作を制御する第
１の内部クロック生成回路とを備え、第１の内部クロッ
ク生成回路は、互いに一定の位相差をもった第１および
第２のクロック信号を含む相補クロック信号を受けて、
位相差に相当する活性期間を有する内部クロック信号を
生成し、内部クロック信号に同期して、メモリセルを選
択するメモリセル選択回路と、選択回路により選択され
たメモリセルとデータの授受を行う入出力回路とをさら
に備える。
【００２９】請求項１８記載の同期型半導体記憶装置
は、請求項１７記載の同期型半導体記憶装置の構成に加
えて、第１の内部クロック生成回路は、相補クロック信
号の活性化に応じて、相補クロック信号の１周期の間に
位相差に相当する活性期間を所定回数有する内部クロッ
ク信号を生成する発振回路を含む。
【００３０】請求項１９記載の同期型半導体記憶装置
は、請求項１８記載の同期型半導体記憶装置の構成に加
えて、相補クロック信号に同期して、制御信号を取込む
制御信号取込み回路をさらに備える。
【００３１】請求項２０記載の同期型半導体記憶装置
は、請求項１８記載の同期型半導体記憶装置の構成に加
えて、外部クロック信号に同期したクロック信号を生成
する第２の内部クロック信号生成回路と、第１および第
２の内部クロック信号生成回路の出力を受けて、通常動
作モードにおいては、第２の内部クロック信号生成回路
の出力を、テスト動作モードにおいては、第１の内部ク
ロック信号生成回路の出力を内部クロック信号として出
力する選択回路とをさらに備える。
【００３２】請求項２１記載の同期型半導体記憶装置
は、請求項２０記載の同期型半導体記憶装置の構成に加
えて、通常動作モードにおいては外部クロック信号を、
テスト動作モードにおいては相補クロック信号をそれぞ
れ受ける、クロック信号入力端子さらに備える。
【００３３】請求項２２記載の同期型半導体記憶装置
は、外部クロック信号に同期して、アドレス信号と制御
信号とを取りこむ同期型半導体記憶装置であって、行列
状に配置される複数のメモリセルを有するメモリセルア
レイと、同期型半導体記憶装置の同期動作を制御する内
部クロック生成回路とを備え、内部クロック生成回路
は、外部クロック信号の活性化に応じて、外部クロック
信号の周期とは独立な活性期間を有する内部クロック信
号を生成し、内部クロック信号に同期して、メモリセル
を選択するメモリセル選択回路と、選択回路により選択
されたメモリセルとデータの授受を行う入出力回路とを
さらに備える。
【００３４】請求項２３記載の同期型半導体記憶装置
は、請求項２２記載の同期型半導体記憶装置の構成に加
えて、内部クロック生成回路は、外部クロック信号の活
性化に応じて、外部クロック信号の１周期の間に活性期
間を所定回数有する内部クロック信号を生成する発振回
路を含む。
【００３５】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
を示す概略ブロック図である。
【００３６】ＳＤＲＡＭ１０００は、外部から与えられ
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子１６と、外部
クロック端子１６に与えられたクロック信号をバッファ
処理するクロック入力バッファ１５０および１５２と、
クロックバッファ１５０および１５２の出力を受けて、
第１の内部クロック信号ｉｎｔ．ＣＬＫ１および第２の
内部クロック信号ｉｎｔ．ＣＬＫ２を生成する内部制御
クロック信号生成回路１８と、外部制御信号入力端子１
０を介して与えられる外部制御信号を、第２の内部クロ
ック信号ｉｎｔ．ＣＬＫ２に応じて動作する入力バッフ
ァ１０１２〜１０２１を介して受けるモードデコーダ２
０とを備える。
【００３７】内部制御信号入力端子１０には、信号ＣＫ
Ｅと、チップセレクト信号／ＣＳと、行アドレスストロ
ーブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡ
Ｓと書込制御信号／ＷＥと、データマスク信号ＤＭ０〜
ＤＭ３が与えられる。
【００３８】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
【００３９】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
【００４０】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
【００４１】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。
【００４２】モードデコーダ２０は、これら外部制御信
号に応じて、ＳＤＲＡＭ１０００の内部回路の動作を制
御するための内部制御信号を出力する。モードデコーダ
２０は、たとえば内部制御信号として、信号ＲＯＷＡ、
信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号ＲＥＡＤ、
信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを出力す
る。信号ＲＯＷＡは、ロウ系のアクセスが行なわれるこ
とを示す信号であり、信号ＣＯＬＡはコラム系アクセス
が行なわれることを示す信号であり、信号ＡＣＴはワー
ド線の活性化を指示する信号である。
【００４３】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
【００４４】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
【００４５】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始の指示および動作の制御
をするためのセルフリフレッシュタイマ１０５４と、セ
ルフリフレッシュタイマ１０５４からの指示に従って、
リフレッシュ動作を行なうアドレスを発生するためのリ
フレッシュカウンタ１０５６を含む。
【００４６】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１２を介して与えられるアドレス信
号と、上述した外部制御信号との組合せに応じて、所定
の動作モードに対する情報、たとえばバースト長に対す
るデータや、後に説明するようなシングルデータレート
動作およびダブルデータレート動作のいずれが指定され
ているかに関する情報を保持するモードレジスタ１０４
６と、第２の内部クロック信号ｉｎｔ．ＣＬＫ２に応じ
て動作するアドレス信号入力バッファ１０３２〜１０３
８を介してアドレス信号を受けて、行アドレスが入力さ
れるタイミングにおいて、入力された行アドレスを保持
するロウアドレスラッチ２５０と、アドレス信号Ａ０〜
Ａ１２を受けて、列アドレスが入力されるタイミングに
おいてこの列アドレスを保持するコラムアドレスラッチ
５５０と、リフレッシュアドレスカウンタ１０５６から
の出力とロウアドレスラッチ２５０からの出力とを受け
て、通常動作においてはロウアドレスラッチ２５０から
の出力を、セルフリフレッシュ動作中はリフレッシュア
ドレスカウンタ１０５６からの出力を選択して出力する
マルチプレクサ１０５８と、マルチプレクサ１０５８か
らの出力を受けて行アドレスをプリデコードするための
ロウプリデコーダ３６と、コラムアドレスラッチ５５０
に保持された列アドレスを基準として、モードレジスタ
１０４６からのバースト長のデータに応じて内部列アド
レスを生成するバーストアドレスカウンタ１０６０と、
バーストアドレスカウンタ１０６０の出力を受けて、対
応する列アドレスのプリデコードを行なうコラムプリデ
コーダ３４と、アドレス入力端子に与えられるバンクア
ドレスＢＡ０〜ＢＡ２を、内部クロック信号ｉｎｔ．Ｃ
ＬＫ２に応じて動作する入力バッファ１０４０〜１０４
４を介して受け、指定されたバンクアドレス値を保持す
るバンクアドレスラッチ１０５２と、バンクアドレスラ
ッチ１０５２の出力を受けて、バンクアドレスをデコー
ドするバンクデコーダ２２とを備える。
【００４７】なお、アドレス信号入力端子１２に与えら
れるアドレス信号は、モードレジスタへの動作モード情
報の書込を行なう際に、その何ビットかの組合せによっ
て、モードレジスタ中にデータを書込むためにも用いら
れる。たとえば、バースト長のＢＬや、ＣＡＳレイテン
シＣＬの値などの設定が、アドレス信号の所定のビット
数の組合せにより指定される。
【００４８】また、バンクアドレス信号ＢＡ０〜ＢＡ２
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１２に与え
られたバンクアドレス信号ＢＡ０〜ＢＡ２は、バンクア
ドレスラッチ１０５２に取込まれた後、バンクデコーダ
２２によりデコードされた後、各メモリアレイブロック
（バンク）に伝達される。
【００４９】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１５として動作するメモリアレイブ
ロック１００ａ〜１００ｐと、バンクデコーダ２２から
の出力およびロウプリデコーダ１０６２からの出力に応
じて、対応するバンク中の行（ワード線）を選択するた
めのロウデコーダ４４と、コラムプリデコーダ３４から
の出力に応じて対応するバンク中の列（ビット線対）を
選択するためのコラムデコーダ４２と、読出動作におい
ては選択されたバンク中の選択されたメモリセルから読
出されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与
え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達さ
れた書込データを対応するバンクに与えるＩ／Ｏポート
６６と、書込動作において、外部からシリアルに与えら
れた書込データを保持し、パラレルデータとしてバスＧ
−Ｉ／Ｏに与え、読出動作において、バスＧ−Ｉ／Ｏに
よりパラレルに伝達される読出データを保持してシリア
ルデータに変換するデータ入出力回路１０８６と、テス
ト動作モードの書込み動作において、所定のデータ入出
力端子に与えられたデータをデコードして書込みデータ
を生成するデコード回路１０８８と、テスト動作モード
の読出動作において、読み出されたデータと期待値との
比較を行うための比較回路１０９０と、データ入出力回
路１０８６とデータ入出力端子１０７０との間で入出力
データＤＱ０〜ＤＱ３１のやり取りを行なうための双方
向入出力バッファ１０７２〜１０８２とを含む。
【００５０】双方向入出力バッファ１０７２〜１０８２
は、後に説明するようにモードレジスタ１０４６に保持
された動作モードデータに応じて、ダブルデータレート
ＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと称す）動作モ
ード第では１の内部クロック信号ｉｎｔ．ＣＬＫ１に同
期して、シングルデータレートＳＤＲＡＭ（以下、ＳＤ
Ｒ−ＳＤＲＡＭと称す）動作モードでは第２の内部クロ
ック信号ｉｎｔ．ＣＬＫ２に同期して動作する。
【００５１】入出力端子１０６８に対して双方向入出力
バッファ１０６９を介して授受される信号ＱＳ０〜ＱＳ
３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ
７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４
からＤＱ３１のデータ授受のタイミングを示す信号であ
る。
【００５２】後に説明するＳＤＲ−ＳＤＲＡＭ動作モー
ドでは、信号信号ＱＳ０〜ＱＳ３を信号ＱＳと総称し、
ＤＤＲ−ＳＤＲＡＭ動作モードでは、信号信号ＱＳ０〜
ＱＳ３を信号ＤＱＳと総称する。
【００５３】図２は、図１に示したようなＳＤＲＡＭを
パッケージに封止した場合の制御信号の入力ピンおよび
データの入出力ピンの配置を説明するための概念図であ
る。
【００５４】図２においては、ＳＤＲＡＭ１０００が８
８ピンのパッケージに封止されている場合を示してい
る。
【００５５】図２においては、１番ピン、１４番ピン、
２３番ピン、３１番ピンおよび４４番ピンに外部電源電
圧Ｖｄｄが与えられ、４５番ピン、５８番ピン、６６番
ピン、７５番ピンおよび８８番ピンに接地電位Ｖｓｓが
与えられている。
【００５６】また、３番ピン、９番ピン、３６番ピン、
４３番ピン、５０番ピン、５６番ピン、７７番ピンおよ
び８３番ピンの合計８本の電源ピンに対して、出力用の
外部電源ＶｄｄＱが与えられ、６番ピン、１２番ピン、
３３番ピン、３９番ピン、５３番ピン、８０番ピンおよ
び８６番ピンの８本の電源ピンに対しては、出力用接地
電位ＶｓｓＱが与えられている。
【００５７】後に説明するように、データ入出力端子は
合計３２ピン存在するので、データ入出力端子の４ピン
ごとに出力用電源ＶｄｄＱと出力用接地電位ＶｓｓＱと
が与えられる構成となっている。
【００５８】これは、入出力バッファ部により生じるノ
イズが、内部回路の電源配線へ影響を与えるのを避ける
ために、入出力バッファ部については、電源配線をそれ
ぞれ独立に設ける構成としているためである。
【００５９】データ入出力端子としては、ＤＱ０〜ＤＱ
３１の合計３２ピンが割当てられ、８本のデータ入出力
ピンごとに、データマスク動作を指定するための入力ピ
ンＤＭ０〜ＤＭ３が設けられている。
【００６０】他の制御信号の入力ピンとしては、信号／
ＷＥ、信号／ＣＡＳ、信号／ＲＡＳ、信号／ＣＳ、信号
ＣＫＥ、信号ＱＳ等に対して、それぞれ１つのピンが対
応しており、制御関係には、合計１１ピンが用いられて
いる。また、アドレス関係としては、Ａ０〜Ａ１２の１
３本のアドレスピンと、バンクアドレスを指定するため
のＡ１３〜Ａ１５（ＢＳ０〜ＢＳ２）の３ピンで合計１
６ピンが割当てられている。
【００６１】したがって、制御用入出力ピン、アドレス
ピンおよびデータ入出力ピンを合計すると、このＳＤＲ
ＡＭ１０００を動作させるためには、５９本の接続ピン
が必要となる。
【００６２】図３は、このようなＳＤＲＡＭ１０００の
すべての入力ピンおよびデータ入出力ピンを制御するこ
とで、ＳＤＲＡＭチップ１０００．１、１００．２、…
１０００．ｎ１−１、１０００．ｎ１の計ｎ１個を並列
試験する場合の構成を示す概念図である。
【００６３】この場合、各チップの動作制御に必要なピ
ン数をｍ１（＝５９ピン）とすると、ｎ１個のチップに
対しては、合計（ｎ１×ｍ１）ピンを、テスタ９０００
が同時に制御することとなる。言換えると、テスタ９０
００は、確実に制御可能なピン数として、（ｎ１×ｍ
１）よりも多くのピン数であるＮピンの制御を行なうこ
とが必要となる。
【００６４】図４は、図１に示したＳＤＲＡＭ１０００
のダブルデータレート動作の概略を説明するためのタイ
ミングチャートである。
【００６５】上述したとおり、ＳＤＲＡＭ１０００は、
ダブルデータレート動作およびシングルデータレート動
作を切換えて動作可能である。ただし、以下では、主
に、ダブルデータレートでの動作を中心にその動作を説
明することにする。
【００６６】図４においては、バースト長が８で、リー
ド動作のＣＡＳレイテンシが２の場合の動作を説明す
る。
【００６７】ここで、バースト長が８、リード時のＣＡ
Ｓレイテンシが２の場合を示している。ＣＡＳレイテン
シが２とは、コマンド入力後２クロック目にデータ出力
が開始されることを意味する。
【００６８】［ＤＤＲ−ＳＤＲＡＭモードでの書込動
作］図４を参照して、時刻ｔ０における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号／
ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、ＳＤＲＡＭの活性化が指示される。時刻ｔ０におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ２５０およびバンクアドレスラ
ッチ１０５２中に保持される。
【００６９】続いて、時刻ｔ１において内部クロック信
号ｉｎｔ．ＣＬＫの活性化のエッジで信号／ＣＳ、信号
／ＣＡＳおよび信号／ＷＥが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ５５０がその値を保持する。
このとき、バーストライトの動作モードを設定すること
で、次のサイクル以降での書込作業は、バーストテスト
カウンタ１０６０によりＳＤＲＡＭ１０００内部におい
て自動的にコラムアドレスをインクリメントさせながら
進行することになる。
【００７０】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。
【００７１】その後は、たとえば、ＳＤＲＡＭ１０００
に与える信号ＤＱＳに同期して、外部において書込デー
タを変化させることで、書込データの取込が行なわれ
る。
【００７２】さらに、シリアルに書きこまれたデータ
は、データ入出力回路１０８６において、１つのデータ
入出力端子あたり、２ビットごとにパラレルデータに変
換され、時刻ｔ３以後、時刻ｔ４〜ｔ６において、選択
されたメモリセルに書きこまれる。
【００７３】［ＤＤＲ−ＳＤＲＡＭモードでの読出動
作］次に、読出動作においては、時刻ｔ１０において、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号／ＣＳおよび信号ＲＡＳが活性状態である
ことに応じて、ワード線を活性化させるためのＡＣＴコ
マンドの入力が行なわれる。この時点で、ワード線を指
定するアドレスの入力も同時に行なわれる。
【００７４】続いて、時刻ｔ１１において、信号／ＣＳ
および信号／ＣＡＳが活性状態であることに応じて、読
出動作の指定が行なわれる。このとき、列アドレスの指
定が行なわれ、コラムアドレスラッチ５５０に保持され
る。コラムアドレスラッチ５５０に保持された列アドレ
スに基づいて、バーストアドレスカウンタ１０６０が内
部アドレスを生成する。ワード線が活性化され、選択さ
れたメモリセルから２ビット並列に読出され、センスア
ンプにより増幅されたデータは、ＳＤＲＡＭ１０００中
で生成される読出クロックＲＣＬＫに同期して読出され
る。
【００７５】２ビット並列に読み出されたデータは、デ
ータ入出力回路１０８６に保持され、シリアルデータに
変換されて、時刻ｔ１３から順次データ入出力端子１０
７０に対して出力されていく。
【００７６】ここで、バーストリードの動作モードに対
する設定が行なわれていると、時刻ｔ１４以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、２ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
【００７７】このとき、データ出力に同期して、ＳＤＲ
ＡＭ１０００から信号ＤＱＳを出力し、ＳＤＲＡＭ１０
００の外部に対してデータ出力のタイミングを与える。
【００７８】以上説明したとおり、コラム系のアクセス
においては、アドレス信号はコラムアドレスラッチ５５
０に取込まれる。この列アドレスのバースト時における
変化の仕方は、後に説明するように、インタリーブ方式
とシーケンシャル方式との２種類がある。そのいずれの
変化の仕方を選択するかは、アドレス信号の組合せによ
り、モードレジスタ１０４６中に動作情報として蓄積さ
れる。このモードレジスタ１０４６の制御に従って、バ
ーストアドレスカウンタ１０６０の変化の仕方が異なる
ことになる。
【００７９】ＤＤＲ−ＳＤＲＡＭ動作モードでは、外部
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ１０６０から出力されるアドレス信号
は、この２個のデータを読出すための２つのアドレスを
一度に発生させることが必要となる。
【００８０】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
【００８１】たとえば、外部から列アドレス信号として
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。
【００８２】したがって、偶数のアドレスでの列選択が
行なわれる場所と、これとペアになる奇数のアドレスで
の列選択（列選択信号が活性化される列）の場所とが異
なることになる。
【００８３】このために、ＳＤＲＡＭ１０００では、偶
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
【００８４】たとえば、メモリセルアレイバンク０にお
いては、偶数アドレスに対応する領域１００ａ０および
１００ａ１と、奇数アドレスに対応する領域１００ａ２
および１００ａ３とにメモリアレイブロックが分割され
ている。
【００８５】以上の点を考慮して、ＤＤＲ−ＳＤＲＡＭ
動作モードでの書込み動作および読出動作を見直すと以
下のようである。
【００８６】最初の列アクセスサイクルにおけるアドレ
ス信号は、外部から入力されたままの値がコラムプリデ
コーダ３４に伝達される。
【００８７】次のバーストサイクルにおいては、偶数ア
ドレス用のアドレスカウンタと奇数アドレス用のアドレ
スカウンタに対応した処理がそれぞれなされた後、コラ
ム系のプリデコーダ３４に伝達されることになる。
【００８８】ＤＤＲ−ＳＤＲＡＭとして動作する場合、
データの入力動作は、両方向同期の場合（以下、バイデ
ィレクショナルモードと呼ぶ）には、外部から入力され
るＤＱＳクロックに同期して実施される。
【００８９】データ出力動作は、ＳＤＲＡＭ１０００内
の内部制御クロック生成回路１８において生成される同
期クロックに同期して行なわれる。
【００９０】ライト動作時においては、まず、コマンド
とファーストアドレスが入力される。データは、外部ク
ロックの倍の周波数で、これらコマンドやファーストア
ドレスよりも少し遅れて入力される。外部クロックに対
しては遅れるものの、外部から入力されるＤＱＳクロッ
クをタイミングとしてデータの取込動作を行なうのであ
れば、この遅れは問題とならない。
【００９１】ライトコマンド入力が認識されると、モー
ドデコーダ２０はライトフラグＷＲＩＴＥを活性化し、
内部制御クロック発生回路１８からは外部クロック信号
ｅｘｔ．ＣＬＫに対応してライトクロック信号ＷＣＬＫ
が発生される。データの入力がやや遅れているため、そ
の分ライトクロック信号も遅延させる必要がある。
【００９２】図４においては、若干のマージンを見込ん
で、外部クロック信号に対して２クロック信号分だけ遅
れた位相でライトクロック信号を活性化させる。データ
入出力端子１０７０において、外部クロック信号の２倍
の周波数の内部クロック信号ｉｎｔ．ＣＬＫ１に同期し
てデータ入出力回路１０８６に取込まれたライトデータ
は、このライトクロック信号ＷＣＬＫに同期して、２ビ
ット同時（偶数アドレス分と奇数アドレス分）に、グロ
ーバルＩ／ＯバスＧ−Ｉ／Ｏとアレイ状のメインＩ／Ｏ
線対Ｍ−Ｉ／Ｏを介して伝達される。選択されたメモリ
アレイブロック中の所定の列に対する列選択信号が活性
化することにより、選択されたビット線対を介して、メ
モリセルに対してデータの書込が行なわれる。バースト
サイクルにおける２回目のアクセス以降は、バーストア
ドレスカウンタ１０６０からは、バーストの方式に合わ
せて変化する内部列アドレス信号が出力され、ライトク
ロック信号ＷＣＬＫに合わせて２ビットずつライトデー
タの書込が順次行なわれる。
【００９３】リード動作においては、コマンドとファー
ストアドレスが入力されて、モードデコーダ２０が、リ
ードコマンド入力を認識すると、モードデコーダ２０
は、リードフラグＲＥＡＤを活性化する。これに応じ
て、内部制御クロック生成回路１８から出力される外部
クロック信号と同一の周波数を有する内部クロック信号
ｉｎｔ．ＣＬＫ２に応答して、リードクロック信号ＲＣ
ＬＫが発生される。このリードクロック信号ＲＣＬＫに
合わせて、列選択信号ＹＳが活性化され、センスアンプ
から２ビット（偶数アドレス群と奇数アドレス群）のデ
ータが同時に読出される。
【００９４】この読出された２ビット分のデータは、メ
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏを介して、リードデータとしてデータ入出力
回路１０８６に伝達されラッチされる。このデータ入出
力回路１０８６において、パラレルに入力された２ビッ
ト分の読出データは、シリアル変換が行なわれた後、内
部制御クロック生成回路１８から出力され、外部クロッ
ク信号に対して２倍の周波数で変化する内部クロック信
号ｉｎｔ．ＣＬＫ１に同期して、ＣＡＳレイテンシのタ
イミングよりも少し早めのクロックタイミングで出力さ
れる。
【００９５】バーストサイクルにおける２回目のアクセ
ス以降は、バーストアドレスカウンタ１０６０から、バ
ーストアドレスの方式に合わせて変化する内部列アドレ
ス信号が出力され、これに応じて、リードクロック信号
ＲＣＬＫに合わせて選択されたメモリセルブロック（バ
ンク）からリードデータの読出が順次行なわれる。
【００９６】［ダブルデータレート動作時におけるデー
タ入出力ピンと書込／読出データとの対応］図５および
図６は、図４に示したダブルデータレート時のＳＤＲＡ
Ｍ１０００の動作のうち、データ入出力ピンと、それに
対応して書込あるいは読出される内部データとの対応を
より詳しく説明するためのタイミングチャートである。
【００９７】図５においては、図４に示したＳＤＲＡＭ
１０００の動作のうち、書込動作について示している。
【００９８】図４および図５を参照して、時刻ｔ０にお
いて、信号／ＣＳおよび信号／ＲＡＳが活性状態である
ことに応じてＳＤＲＡＭ１０００に対してＡＣＴコマン
ドが与えられる。
【００９９】時刻ｔ１において、信号／ＣＳ、信号／Ｃ
ＡＳおよび信号／ＷＥが活性状態であることに応じて、
ＳＤＲＡＭ１０００にＷＲＩＴＥコマンドが与えられ
る。
【０１００】時刻ｔ２における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジに応じて、データ入出力端
子ＤＱ０〜ＤＱ３にそれぞれ与えられるデータＤ００、
Ｄ１０、Ｄ２０およびＤ３０は、データ入出力回路１０
８６において、パラレルデータに変換され、時刻ｔ３に
おいて、グローバルＩ／ＯバスＧ−Ｉ／Ｏに対して出力
される。
【０１０１】以下では、図１で示したＳＤＲＡＭ１００
０の構成のうち、バンク０〜バンク７のうちの偶数アド
レスに対応した領域に書込まれるデータをデータＤＬＥ
と呼び、奇数アドレス領域に書込まれるデータをＤＬＯ
と呼ぶことにする。
【０１０２】同様にして、バンク８からバンク１５の奇
数アドレス領域に書込まれるデータをＤＵＥと呼び、奇
数アドレス領域に書込まれるデータをＤＵＯと呼ぶこと
にする。
【０１０３】したがって、データ入出力端子ＤＱ０〜Ｄ
Ｑ３に入力されたデータＤ００〜Ｄ３０は、時刻ｔ３に
おいて、対応するバンクの偶数アドレス領域（たとえ
ば、バンク０においては、領域１００ａ０および１００
ａ１）において、１つの列選択線が活性化することによ
り同時に選択される４つのメモリセルに対して同時に書
込まれる。
【０１０４】以下同様にして、データ入出力端子ＤＱ４
〜ＤＱ７、データ入出力端子ＤＱ８〜ＤＱ１１、データ
入出力端子ＤＱ１２〜ＤＱ１５のそれぞれに対して上述
したデータＤ００と同時に書込まれたデータＤ４０〜Ｄ
７０、データＤ８０〜Ｄ１１０、Ｄ１２０〜Ｄ１５０
は、それぞれ対応するバンクの偶数アドレス領域に書込
まれる。
【０１０５】データ入出力端子ＤＱ１６〜ＤＱ３１に、
データＤ００と同時に与えられたデータについても、デ
ータＤＵＥとして、それぞれ対応するバンクに、書込が
行なわれる。
【０１０６】一方、時刻ｔ２から始まる外部クロック信
号ｅｘｔ．ＣＬＫの周期において、クロック信号の立下
がりのエッジに同期してデータ入出力端子ＤＱ０〜ＤＱ
３に書込まれたデータＤ０１〜Ｄ３１は、データ入出力
回路１０８６において、パラレルデータに変換され、対
応するバンクの奇数アドレス領域（たとえば、バンク０
においては、領域１００ａ２および１００ａ３）に書込
まれる。
【０１０７】データ入出力端子ＤＱ４〜ＤＱ１５に対し
て、データＤ０１と同時に書込まれたデータについて
も、データＤＬＯとして、それぞれ対応するバンクの奇
数アドレス領域に書込が行なわれる。
【０１０８】さらに、データ入出力端子ＤＱ１６〜ＤＱ
３１に対して、データＤ０１と同時に与えられたデータ
は、データＤＵＯとして、それぞれ対応するバンクの奇
数アドレス領域に書込が行なわれる。
【０１０９】以後は、同様にして、外部クロック信号ｅ
ｘｔ．ＣＬＫの立上がりのエッジに応答してデータ入出
力端子に与えられたデータは、対応するバンクの偶数ア
ドレス領域に書込まれ、外部クロック信号ｅｘｔ．ＣＬ
Ｋの立下がりのエッジに応答してデータ入出力端子に与
えられたデータは、対応するバンクの奇数アドレス領域
に対して書込まれる。
【０１１０】図６は、図４に示したＳＤＲＡＭ１０００
の動作のうち、読出動作におけるデータ入出力端子にそ
れぞれ与えられるデータの流れをより詳細に説明するた
めのタイミングチャートである。
【０１１１】図４および図６を参照して、時刻ｔ１０に
おいて、ＳＤＲＡＭ１０００にＡＣＴコマンドが与えら
れたのち、時刻ｔ１１において、ＲＥＡＤコマンドが与
えられるのに応じて、各バンクの奇数アドレス領域およ
び偶数アドレス領域から一斉にデータの読出が行なわれ
る。バンクから読出された後、グローバルＩ／ＯバスＧ
−Ｉ／Ｏを介して、データ入出力回路１０８６に伝達さ
れた読出データは、まず、データ入出力回路１０８６中
のラッチ回路に保持される。
【０１１２】続いて、時刻ｔ１３において、まず各バン
クの偶数アドレス領域から読出されたデータＤＬＥおよ
びＤＵＥが、それぞれ対応するデータ入出力端子に出力
される。
【０１１３】続いて、時刻ｔ１３より始まる外部クロッ
ク信号ｅｘｔ．ＣＬＫのサイクル中のクロック信号の立
下がりのエッジに応答して、各バンクの奇数アドレス領
域から読出されたデータＤＬＯおよびＤＵＯが対応する
データ入出力端子に出力される。
【０１１４】以後は、同様にして、外部クロック信号ｅ
ｘｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬ
Ｋの周期で、各バンクからパラレルに読出されたデータ
が、データ入出力回路１０８６において保持された後、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジお
よび立下がりのエッジにそれぞれ応答して、順次シリア
ルデータに変換されて対応するデータ入出力端子に出力
される。
【０１１５】以上のような通常のデータの入出力動作に
おいては、上述したとおり、１つのチップ当り合計５９
ピンの入力ピンおよびデータ入出力ピンが必要となり、
１台のテスタにより同時並列にテストすることが可能な
チップ数が制限されてしまうことになる。
【０１１６】［テストモード動作におけるデータ書込お
よびデータ読出の動作］図７は、図１に示したＳＤＲＡ
Ｍ１０００をテストモード動作を指定して動作させた場
合に、テスタ９０００により同時並列にテストする構成
を説明するための概念図である。
【０１１７】図７に示した構成においては、後に説明す
るように、アドレス信号入力端子は、図３に示したのと
同様のビット数を用いるものの、制御信号入力端子およ
びデータ入出力端子については、テストモードにおいて
は、必要とされる端子数を減少させて動作する。
【０１１８】したがって、１チップ当りに必要なピン数
はｍ２（＜ｍ１）ピンとなるため、テスタ９０００が同
時に制御することが可能な総ピン数がＮで一定である場
合においても、同時並列にテストすることが可能なチッ
プ数ｎ２を増加させることが可能となる。
【０１１９】図８は、図７において説明したようなテス
ト動作モードにおけるＳＤＲＡＭ１０００の動作を説明
するためのタイミングチャートであり、図５に示した通
常動作におけるデータ書込のタイミングチャートと対比
される図である。
【０１２０】テストモード動作においては、主に以下の
２点が相違している。まず第１に、外部クロック信号ｅ
ｘｔ．ＣＬＫの周期は、たとえば、４０ｎｓであって、
ＳＤＲＡＭ１０００の内部回路の動作可能周波数よりも
大きな周期で変化していることである。
【０１２１】後に説明するように、ＳＤＲＡＭ１０００
においては、この外部クロック信号ｅｘｔ．ＣＬＫに基
づいて、これに同期し、かつ、より周波数の大きな内部
クロック信号ｉｎｔ．ＣＬＫを生成して、これに基づい
て回路動作を行なう。
【０１２２】さらには、図８に示した例においては、デ
ータ入出力端子ＤＱ０〜ＤＱ３１のうち、データ入出力
端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、Ｄ
Ｑ２０、ＤＱ２４およびＤＱ２８の８個のデータ入出力
ピンに与えられたデータに基づいて、テスト動作用の内
部書込データを生成する構成となっている。
【０１２３】したがって、時刻ｔ０における外部クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、Ｓ
ＤＲＡＭ１０００に対してＡＣＴコマンドが与えられ、
外部クロック信号としてはその１周期後、内部クロック
信号としてはその４周期後の時刻ｔ１において、ＳＤＲ
ＡＭ１０００に対してＷＲＩＴＥコマンドが与えられ
る。この時刻ｔ１において、上述した８個のデータ入出
力端子ＤＱ０〜ＤＱ２８のそれぞれに対して、書込デー
タが与えられる。
【０１２４】データ入出力端子ＤＱ０、ＤＱ４、ＤＱ８
およびＤＱ１２に与えられた４ビットのデータに基づい
て、データＤＬＥおよびデータＤＬＯとして対応するバ
ンクに書込まれる３２×４ビットのデータが生成され
る。一方、データ入出力端子ＤＱ１６、ＤＱ２０、ＤＱ
２４およびＤＱ２８に与えられる４ビットのデータに基
づいて、データＤＵＥおよびＤＵＯとして対応するバン
クに書込まれる３２×４ビットのデータが生成される。
【０１２５】すなわち、時刻ｔ３においては、データＤ
ＬＥとして４×４ビットのデータが生成され、データＤ
ＬＯとして４×４ビットのデータが生成される。これ
が、それぞれ対応するバンクの偶数アドレス領域および
奇数アドレス領域に書込まれる。一方、同様にして、時
刻ｔ３において、データＤＵＥとして、４×４ビットの
データが生成され、データＤＵＯとして４×４ビットの
データが生成された上で、これらのデータが、対応する
バンクの偶数アドレス領域および奇数アドレス領域にそ
れぞれ書込まれる。
【０１２６】つまり、時刻ｔ１において、外部から与え
られるデータは８ビットであるものの、これに基づいて
同時に書込まれる６４ビット分のデータが生成される。
以後、内部クロック信号の周期に応じて、６４ビットず
つのデータが生成され、順次対応するバンクの偶数アド
レス領域および奇数アドレス領域に書込まれていく。
【０１２７】なお、図８においては、図５に示した通常
動作モードにおけるのと異なり、外部クロック信号ｅｘ
ｔ．ＣＬＫがＳＤＲＡＭ１０００の動作可能周波数に比
べて十分ゆっくりと変化しているため、ライトコマンド
と同時に書込みデータがＳＤＲＡＭ１０００に与えられ
るものとしている。
【０１２８】図９は、テストモード動作におけるＳＤＲ
ＡＭ１０００の動作を説明するためのタイミングチャー
トである。
【０１２９】時刻ｔ１０における内部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、ＳＤＲＡＭ１
０００にＡＣＴコマンドが与えられた後、外部クロック
信号ｅｘｔ．ＣＬＫの１周期後の時刻ｔ１１において、
ＳＤＲＡＭ１０００に対してＲＥＡＤコマンド（読出動
作を指定するコマンド）が与えられると同時に、データ
書込時に用いられた８つのデータ入出力端子ＤＱ０〜Ｄ
Ｑ２８のそれぞれに対して、図８におけるデータ書込時
に与えたのと同様のデータが与えられる。
【０１３０】後に説明するように、ＳＤＲＡＭ１０００
は、これら時刻ｔ１１において与えられたデータに基づ
いて生成される期待値データと、各バンクから読出され
た読出データとに対して、その比較結果を示すデータを
出力する。
【０１３１】すなわち、まず時刻ｔ１１におけるＲＥＤ
コマンドが与えられた後に、各バンクの偶数アドレス領
域および奇数アドレス領域からは並列して６４ビットの
データが読出される。このうち、たとえばデータＤＬＥ
に対応するデータのうち、１つの列選択線により同時に
活性化されるメモリセルから読出された４ビットのデー
タ、たとえば、通常の読出モードにおいては、データ入
出力端子ＤＱ０〜ＤＱ３に対応して与えられるべき４ビ
ットのデータＤＬＥ０は、データ入出力端子ＤＱ０、Ｄ
Ｑ４、ＤＱ８およびＤＱ１２に時刻ｔ１１において与え
られたデータに基づいて、その読出されるべき期待値と
の間の比較が行なわれ、時刻ｔ１３において、この期待
値と４ビットデータとの比較結果を示す１ビットのデー
タがデータ入出力端子ＤＱ０に出力される。
【０１３２】同様にして、時刻ｔ１３から始まる内部ク
ロック信号ｉｎｔ．ＣＬＫのサイクルのうちのクロック
信号の立下がりのエッジにおいては、データＤＬＯのう
ち、通常動作モードにおいて、データ入出力端子ＤＱ０
〜ＤＱ３に対して出力される４ビットのデータが、時刻
ｔ１１においてデータ入出力端子ＤＱ０〜ＤＱ１２に与
えられたデータに基づいてＳＤＲＡＭ１０００中で生成
された期待値と比較され、この比較結果を示す１ビット
のデータがデータ入出力端子ＤＱ０に与えられる。
【０１３３】さらに、時刻ｔ１４においては、データＤ
ＬＥのうち、次の内部クロック信号ｉｎｔ．ＣＬＫの周
期に応じて読出された４ビットのデータと時刻ｔ１１に
おいてデータ入出力端子ＤＱ０〜ＤＱ１２に与えられた
データに基づいて生成された期待値との比較結果を示す
データがデータ入出力端子ＤＱ０に与えられる。
【０１３４】以後、信号ＤＬＥのうち、通常動作におい
てデータ入出力端子ＤＱ０〜ＤＱ３に対して出力される
データに対応した４ビットのＤＬＥ０の値と上記期待値
との間の比較結果および、データＤＬＯのうち、通常動
作モードにおいてはデータ入出力端子ＤＱ０〜ＤＱ３に
対してそれぞれ与えられる４ビットの読出データＤＬＯ
０と上記期待値との比較結果がデータ入出力端子ＤＱ０
から内部クロック信号ｉｎｔ．ＣＬＫの立上がりエッジ
および立下がりのエッジにそれぞれ応答して出力され
る。
【０１３５】他のデータ入出力端子ＤＱ４、ＤＱ８、Ｄ
Ｑ１２についても同様である。また、データ入出力端子
ＤＱ１６に対しても、通常動作モードにおいては、デー
タ入出力端子ＤＱ１６〜ＤＱ１９にそれぞれ対応して出
力されるべき４ビットの読出データを上記期待値と比較
した結果のデータが、順次データ入出力端子ＤＱ１６か
ら出力される。
【０１３６】他のデータ入出力端子ＤＱ２０、ＤＱ２４
およびＤＱ２８についても同様である。
【０１３７】以上のような動作を行なうことで、テスト
動作モードにおいては、外部から与えられる外部クロッ
ク信号ｅｘｔ．ＣＬＫの周期が大きい場合でも、内部ク
ロック信号ｉｎｔ．ＣＬＫはこれよりも高速に変化す
る。ＳＤＲＡＭ１０００の内部回路は、この内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期して動作するので、ＳＤＲ
ＡＭ１０００をテストするテスト装置の負荷を軽減させ
ることが可能である。
【０１３８】しかも、３２ピンあるデータ入出力端子の
うち、テスト動作モードにおいては８ピンのデータ入出
力端子のみを用いればよいため、テスタが、１チップの
ＳＤＲＡＭ１０００当り制御しなければならない入力ピ
ンおよびデータ入出力ピンの総数を削減することが可能
で、テスタ９０００において同時並列にテストすること
が可能なチップ数を増加させることが可能となる。
【０１３９】［テスト動作モードにおける入出力ピンの
割り当て］図１０は、図１に示したＳＤＲＡＭ１０００
の入力ピンおよびデータ入出力ピンのテスト動作モード
時における使用状況を説明するための図である。
【０１４０】図８および図９において説明したテスト動
作モードにおいては、外部クロック入力端子ｅｘｔ．Ｃ
ＬＫおよび／ｅｘｔ．ＣＬＫはともに使用状態である。
一方、制御信号入力端子群のうち、信号ＣＫＥ、信号／
ＣＳ、信号／ＲＡＳ、信号／ＣＡＳおよび信号／ＷＥに
ついては使用するものの、データマスク動作を指定する
ためのデータマスク信号ＤＭ０〜ＤＭ３を入力する入力
ピンについては非使用である。また、データ入力のタイ
ミングを規定するために外部から与えられる信号ＱＳの
入力端子についても非使用である。
【０１４１】さらに、入力されるデータの基準電位を受
けるためのデータ基準電位入力端子Ｖｒｅｆについても
非使用とする。この場合、たとえばＳＤＲＡＭ１０００
内において、電源電位Ｖｃｃに基づいてデータ基準電位
を生成する構成とすることで、外部からデータ基準電位
Ｖｒｅｆが与えられなくても、データレベルの判定を行
なわせることが可能である。
【０１４２】また、アドレス信号入力端子群Ａ０〜Ａ１
２については、上述したとおり、行アドレスおよび列ア
ドレスを指定するためにすべて用いることとするもの
の、バンク信号入力端子群ＢＡ０〜ＢＡ２については、
すべてのバンクを同時に活性化させて、テストデータの
書込を行なう構成とすることで、バンク信号入力端子群
については非使用とすることが可能である。
【０１４３】また、データ入出力端子群については、上
述したとおり１６×２ビットのうち、４×２ビットのみ
を使用する構成とする。ここで、データ入出力ピンの数
を通常動作モードに比べてテストモードにおいて４分の
１とした理由は以下のとおりである。
【０１４４】すなわち、上述したとおり、ＳＤＲＡＭ１
０００においては、１本の列選択線が活性化されること
で４ビットのメモリセルが同時に選択される。このよう
な列選択線の選択単位は、一般には冗長列への置換単位
であり、このような４ビットごとにデータパターンを生
成してデータ書込および読出を行なうこととするのが効
率よく、かつ冗長列への置換の判定を行なう上でも有利
だからである。
【０１４５】ただし、データ入出力端子群の一部を行系
の動作の活性化時において、行アドレス信号を入力する
ための入力ピンの一部として使用することとすれば、テ
スト時に必要なアドレス信号入力端子の数をさらに削減
することが可能である。これは、図１に示したＳＤＲＡ
Ｍ１０００においては、列アドレスとして与えられるア
ドレス信号のビット数よりも、行アドレスとして与えら
れるアドレス信号のビット数の方が大きいためである。
【０１４６】さらに、出力用外部電源ＶｄｄＱを与える
端子、出力用接地ＶｓｓＱを与える接地および外部電源
電位Ｖｄｄを与える端子および世知電位Ｖｓｓを与える
端子はすべて使用状態である。
【０１４７】［テスト動作モードにおける処理の流れ］
図１１は、図８および９に示したテスト動作モードにお
いて、ＳＤＲＡＭが行なう処理のうち、内部アドレスの
生成および書込データの生成の各処理ブロックの流れを
説明するための図である。
【０１４８】外部クロックｅｘｔ．ＣＬＫおよび／ｅｘ
ｔ．ＣＬＫに基づいて、内部クロック信号ｉｎｔ．ＣＬ
Ｋを生成するためのトリガを発生される（ステップＰ１
０）。通常動作モードにおいては、このトリガに基づい
て、内部クロックｉｎｔ．ＣＬＫの発生が直接行なわれ
るのに対し、テスト動作モードにおいては、まず、この
トリガに基づいて、ｎ倍の周波数の信号が発生される
（ステップＰ１２）。続いて、この外部クロック信号ｅ
ｘｔ．ＣＬＫおよび／ｅｘｔ．ＣＬＫのｎ倍の周波数を
持つ信号に基づいて、内部クロック信号ｉｎｔ．ＣＬＫ
が生成される（ステップＰ１４）。
【０１４９】一方、外部コマンドは、外部クロック信号
に同期して取込が行なわれ（ステップＰ２０）、コマン
ドデータのデコードおよびラッチ動作が行なわれる（ス
テップＰ２２）。
【０１５０】このコマンドデータと内部クロック信号ｉ
ｎｔ．ＣＬＫに応じて、ＳＤＲＡＭ１０００内部での書
込動作が行なわれる（ステップＰ２４）。
【０１５１】外部アドレス信号についても、外部クロッ
ク信号ｅｘｔ．ＣＬＫに同期して取込動作が行なわれ
（ステップＰ３０）、ロウアドレスラッチ２５０または
コラムアドレスラッチ５５０において、アドレス信号が
ラッチされる（ステップＰ３２）。
【０１５２】このアドレス信号に基づいて、内部クロッ
ク信号ｉｎｔ．ＣＬＫに同期しつつ、バーストアドレス
カウンタ１０６０は、バースト動作に対応した内部アド
レス信号を生成する（ステップＰ３４）。
【０１５３】外部データは、上述したとおり８個のデー
タ入出力端子ＤＱ０〜ＤＱ２８に対して、外部クロック
信号ｅｘｔ．ＣＬＫに同期して取込動作が行なわれ（ス
テップＰ４０）、続いて、８ビットのデータに基づい
て、同時に書込が行なわれるべき６４ビットのデータが
デコードされ生成される（ステップＰ４２）。
【０１５４】デコードにより生成された６４ビット分の
データは、ラッチ回路により保持され（ステップＰ４
４）、内部クロック信号ｉｎｔ．ＣＬＫに同期して、対
応するバンクに対して書込が行なわれる（ステップＰ４
６）。
【０１５５】図１２は、図９において説明したテスト動
作モードにおける読出動作の処理ステップを説明するた
めの図である。
【０１５６】図１１と同様に、外部クロック信号ｅｘ
ｔ．ＣＬＫおよび／ｅｘｔ．ＣＬＫに応じて、内部クロ
ック生成のためのトリガ信号が生成される（ステップＰ
５０）。さらに、発生したトリガに応じて、外部クロッ
ク信号ｅｘｔ．ＣＬＫのｎ倍の周波数を持つ信号が生成
され（ステップＰ５２）、このｎ倍周波数の信号に基づ
いて、内部クロック信号ｉｎｔ．ＣＬＫが生成される
（ステップＰ５４）。
【０１５７】また、外部制御信号は、外部クロック信号
ｅｘｔ．ＣＬＫに応じて、モードデコーダ２０中に取込
まれ（ステップＰ６０）、デコードおよびラッチ処理が
行なわれた後（ステップＰ６２）、このデコードされた
内部制御信号に応じて、内部クロック信号ｉｎｔ．ＣＬ
Ｋに同期しつつＳＤＲＡＭ１０００内部での読出動作が
行なわれる（ステップＰ６４）。
【０１５８】また、外部アドレス信号については、外部
クロック信号ｅｘｔ．ＣＬＫに同期して、ロウアドレス
ラッチ２５０およびコラムアドレスラッチ５５０に取込
まれ（ステップＰ７０）、かつこれらアドレス値が保持
される（ステップＰ７２）。コラムアドレスラッチ５５
０に保持された列アドレスに応じて、バーストアドレス
カウンタ１０６０が、バースト動作のための内部アドレ
ス信号を生成する（ステップＰ７４）。
【０１５９】一方、データ入出力端子においては、図９
に示した時刻ｔ１１において、期待値データを生成する
ために、８つのデータ入出力端子ＤＱ０〜ＤＱ２８から
データの取込が行なわれ（ステップＰ８０）、この取込
まれた８ビットのデータに基づいて、期待値データがデ
コード回路１０８８により生成され（ステップＰ８
２）、ラッチ回路により保持される（ステップＰ８
４）。
【０１６０】内部アドレス信号に応じて、各バンクから
データ読出が行なわれ（ステップＰ８６）、この読出さ
れたデータが、ステップＰ８４において保持されている
期待値データと比較される（ステップＰ９０）。さら
に、この比較結果は、入出力データ端子ＤＱ０〜ＤＱ３
１のそれぞれに対応して設けられているラッチ回路中に
保持され（ステップＰ９２）、内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりのエッジおよび立下がりのエッジ
にそれぞれ応答して対応するデータ入出力端子ＤＱ０〜
ＤＱ３１から外部に出力される。
【０１６１】図１３は、図１１および図１２に示した処
理ステップのうち、外部から与えられたデータに基づい
て、テストモード時における書込データをデコードして
生成する過程をより詳しく説明するための概念図であ
る。
【０１６２】この場合、書込データの生成は、それぞれ
１６個のデータ入出力端子ＤＱ０〜ＤＱ１５およびＤＱ
１６〜ＤＱ３１を１つのグループとして生成される。
【０１６３】以下では、データ入出力端子ＤＱ０〜ＤＱ
１５に対応してテスト動作モード時に生成される内部書
込データについて説明する。
【０１６４】なお、データ入出力端子ＤＱ１６〜ＤＱ３
１についても全く同様にしてテスト動作モード時に内部
書込データが生成される。
【０１６５】データ入出力端子ＤＱ０〜ＤＱ１５のう
ち、テスト動作モード時においては、データ入出力端子
ＤＱ０、ＤＱ４、ＤＱ８およびＤＱ１２に対して４ビッ
トのデータが与えられる。この４ビットのデータの組合
せとしては、図１３に示すとおり１６通りが考えられ
る。テスト動作モードにおいては、この４ビットのデー
タのうち上位の２ビット、すなわち、データ入出力端子
ＤＱ１２およびＤＱ８に与えられるデータにより時間軸
方向のデータパターンが決定され、４ビットのデータの
うちの下位の２ビット、すなわち、データ入出力端子Ｄ
Ｑ４およびＤＱ０に与えられるデータによりデータ入出
力端子ＤＱ０〜ＤＱ１５のそれぞれに対応した書込デー
タのデータパターンが生成される。
【０１６６】つまり、たとえば４ビットのデータが“１
０１１”である場合、時間軸方向には、このデータ“１
０”を繰返し並べたデータが基準とされ、データ入出力
端子ＤＱ０〜ＤＱ１５のそれぞれについては、４ビット
のデータのうちの下位の２ビットのデータ“１１”が繰
返されたデータが基準とされる。
【０１６７】すなわち、時間軸方向に“１０１０…”と
並んでいるデータと、データ入出力端子の方向について
は“１１１１…”と並んでいるデータの、それぞれにつ
いて排他的論理和をとることで、テスト動作モード時の
書込データが生成される。
【０１６８】つまり、４ビットのデータが“１０１１”
である場合、各データ入出力端子ＤＱ０〜ＤＱ１５に対
して、書込まれるデータは、時間軸に沿っては、“０１
０１…”となる。
【０１６９】図１４は、このようにして生成されたテス
ト動作モード時の書込データが、各バンク中のメモリセ
ルアレイに書込まれる様子を説明するための概念図であ
る。
【０１７０】上述したとおり、各バンクにおいては、１
つの列選択線が活性化することにより４ビット分のメモ
リセル列が選択される。一方、外部から与えられたアド
レス信号に応じて、１つの行（ワード線）が選択されて
いる。１本の列選択線ＳＣＬ０が活性化することに応じ
て選択される列のグループＣＬＧ０には、たとえば４ビ
ットのデータが“０１０１”の場合に生成されるデータ
パターン“０１０１”が同時に書込まれる。
【０１７１】内部クロック信号ｉｎｔ．ＣＬＫの後の周
期に選択される列グループＣＬＧ１に対しては、データ
入出力端子ＤＱ０〜ＤＱ１２に与えられたデータパター
ンが“０１０１”の場合を考えているので、データパタ
ーンとして“１０１０”が書込まれる。
【０１７２】以下、同様にして、バースト動作により時
系列的に順次次の周期で選択される列グループＣＬＧ２
に対してはデータパターン“０１０１”が、その次の周
期で選択される列グループＣＬＧ２に対してはデータパ
ターン“１０１０”が書込まれる。
【０１７３】図１５は、このようにして、テスト動作モ
ード時においてメモリセルに書込んだデータに対し、読
出動作において、期待値との比較結果が出力される場合
の動作を説明するための概念図である。
【０１７４】読出動作における最初の読出周期におい
て、列グループＣＬＧ０が選択され、かつ、選択された
メモリセルに欠陥がない場合、図１４において書込まれ
ていたデータパターン“０１０１”がパラレルに読出さ
れる。読出動作時のリードコマンドが与えられるサイク
ルにおいて、データ入出力端子ＤＱ０〜ＤＱ１２に与え
られているデータに基づいて、書込動作時に行なったの
と同じデコード動作により生成された期待値データと、
読み出されたデータとが４ビットごとに比較され、その
比較結果がデータ入出力端子ＤＱ０に出力される。読出
動作の次のサイクルにおいては、メモリセル列グループ
ＣＬＧ１が選択され、読出されたデータと、期待値デー
タとの比較が行なわれて、同様にしてデータ入出力端子
ＤＱ０に対し比較結果のデータが出力される。ここで、
４ビットのデータの比較は排他的論理和演算を行なうこ
とによりなされる。
【０１７５】したがって、読出されたデータと、期待値
データとがすべて一致している場合は、対応するデータ
入出力端子からは“０”レベルのデータが出力されるの
に対し、たとえばいずれか１つの読出データが期待値デ
ータと異なる場合は、対応するデータ入出力端子からは
データ“１”が出力される。
【０１７６】他のデータ入出力端子ＤＱ４、ＤＱ８およ
びＤＱ１２についても同様である。さらに、データ入出
力端子ＤＱ１６、ＤＱ２０、ＤＱ２４およびＤＱ２８に
ついても同様の動作が行なわれる。
【０１７７】このような動作を行なうことで、外部クロ
ック信号の周波数が高くない場合においても、ＳＤＲＡ
Ｍ１０００の内部動作は十分に短い周期を有する内部ク
ロック信号ｉｎｔ．ＣＬＫに応じて動作し、しかもテス
ト動作モードにおける書込動作時に書込まれたデータ
と、期待値との比較結果が４ビットごとにまとめて出力
されるため、テスト動作モード時にテスタがデータをや
り取りしなければならないデータ入出力端子の数を減少
させることが可能である。
【０１７８】［ＳＤＲＡＭ１０００の具体的構成］図１
６は、図１に示したＳＤＲＡＭ１０００の構成をより具
体的に示す概略ブロック図である。
【０１７９】図１６を参照して、ＳＤＡＲＭ１０００
は、外部制御信号入力端子群１０を介して与えられる外
部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等を受け
て、これをデコードし、内部制御信号を発生するモード
デコーダ（コントロール回路）２０と、モードデコーダ
２０から出力される内部制御信号を伝達するコマンドデ
ータバス５３ａおよび５３ｂと、メモリセルが行列状に
配列されるメモリセルアレイ１００とを備える。
【０１８０】メモリセルアレイ１００は、図１６に示す
とおり、全部で１６個のメモリセルブロック１００ａ〜
１００ｐに分割配置されている。たとえば、ＳＤＲＡＭ
１０００の記憶容量が１Ｇビットである場合、各メモリ
セルブロックは６４Ｍビットの容量を有する。各ブロッ
クは、独立にバンクとして動作し得る構成となってい
る。
【０１８１】ＳＤＲＡＭ１０００は、さらに、クロック
信号入力端子１６ａおよび１６ｂに与えられる互いに相
補な外部クロック信号ｅｘｔ．ＣＬＫ、外部クロック信
号／ｅｘｔ．ＣＬＫを受け、コントロール回路２０によ
り制御されて同期動作を開始し、内部クロック信号ｉｎ
ｔ．ＣＬＫ１および内部クロック信号ｉｎｔ．ＣＬＫ２
を出力する内部制御クロック生成回路１８とを含む。
【０１８２】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
コントロール回路２０の制御の下に、第２の内部クロッ
ク信号ｉｎｔ．ＣＬＫ２に同期して、同期型半導体記憶
装置１０００内に取込まれる。
【０１８３】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
【０１８４】一方、アドレス信号入力端子群１２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。
【０１８５】ＳＤＡＲＭ１０００は、さらに、メモリセ
ルブロックの対ごとに設けられ、モードデコーダ２０の
制御の下に、アドレスバス５０ｃにより伝達されたロウ
アドレスをラッチし、プリデコードするロウプリデコー
ダ３６と、ロウプリデコーダ３６からの出力をもとに選
択されたメモリセルブロックの対応する行（ワード線）
を選択するロウデコーダ４４と、メモリセルブロックご
とに設けられ、モードデコーダ２０の制御の下に、アド
レスバス５０ｃにより伝達された列アドレスをラッチ
し、プリデコードするコラムプリデコーダ３４と、プリ
デコーダ３４からの出力を伝達するコラムプリデコーダ
線４０と、コラムプリデコーダ線４０からの出力をもと
に選択されたメモリセルブロックの対応する列（ビット
線対）を選択するコラムデコーダ４２とを含む。
【０１８６】ＳＤＡＲＭ１０００は、さらに、チップ中
央部の長辺方向に沿う領域であって、外部制御信号入力
端子群１０およびアドレス信号入力端子群１２が設けら
れる領域の外側に、それぞれ配置されるデータ入力端子
ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ
入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けら
れる入出力バッファ回路１４ａ〜１４ｆと、入出力バッ
ファと対応するメモリセルブロックとの間でデータの伝
達を行なうデータバス５４と、メモリセルブロック１０
０ａ〜１００ｂにそれぞれ対応して設けられ、データバ
ス５４と選択されたメモリセル列との間でデータの授受
を行なうリード／ライトアンプ３８とを含む。
【０１８７】入出力バッファ回路１４ａ〜１４ｆは、図
１に示した双方向入出力バッファ１０７２〜１０８２に
対応し、データ入出力回路１０８６を介して、メモリセ
ル１００との間でデータの授受を行う。
【０１８８】データ入出力端子ＤＱ０〜ＤＱ３１を介し
てのデータの授受は、ＳＤＲ−ＳＤＲＡＭ動作モードで
あるか、ＤＤＲ−ＳＤＲＡＭ動作モードであるかに応じ
て、第１の内部クロック信号ｉｎｔ．ＣＬＫ１または第
２の内部クロック信号ｉｎｔ．ＣＬＫ１に同期して行な
われる。さらに、動作モードに応じて、データの取りこ
みは、外部から与えられる信号ＤＱＳに同期して行われ
る場合もある。
【０１８９】図１７は、クロックツリー１７０および１
７６の構成を示す概略ブロック図である。
【０１９０】まず、データ出力を司るクロックツリー１
７０は、相補な外部クロック信号ｅｘｔ．ＣＬＫおよび
／ｅｘｔ．ＣＬＫを受けて、シンクロナスミラーディレ
イ回路１６６により発生された、外部クロック信号ｅｘ
ｔ．ＣＬＫに対して２倍の周波数を持つクロック信号ｉ
ｎｔ．ＣＬＫ１が、ツリー状に順次２分割され、最終的
に１６分割した内部クロック信号を出力するクロックツ
リー１６８を介して、対応するデータ入出力端子ＤＱ０
〜７およびＤＱ８〜１５に分配される構成となってい
る。
【０１９１】さらに、同一の遅延時間を有するダミー遅
延回路を通してデータストローブ端子ＱＳにも分配され
る。ここで、データストローブ端子ＱＳが、データ入出
力端子ＤＱ０あるいはＤＱ１５に近接して存在する場
合、上述したようなデータ入出力端子に与えられるクロ
ック信号とＤＱＳ信号入出力端子に与えられるクロック
信号との間の位相の誤差が無視できるため、このような
ダミー遅延回路の構成は省略することが可能である。こ
のようにして分配された内部クロック信号ｉｎｔ．ＣＬ
Ｋ１によりデータの出力動作を制御することが可能であ
る。
【０１９２】一方、バイディレクショナルモード等にお
いて、データ入力が行なわれる際のクロックの配分を行
なうクロックツリー１７６の構成について以下に説明す
る。
【０１９３】クロックツリー１７６は、外部から受けた
信号ＤＱＳ０を受けて、各データ入出力端子まで遅延が
同等となるように、このＤＱＳ信号入力端子ＱＳ０に近
い側から分配経路上に遅延調整量の大きい素子１７６２
から順に遅延調整量の小さい素子１７６４〜１７７４を
配置して、これらの遅延素子１７６２〜１７７４をそれ
ぞれ介して、対応するデータ入出力端子に対して信号Ｄ
ＱＳ０を供給する。
【０１９４】図１７に示した構成においては、信号ＤＱ
Ｓ０は、バス３０２により、対応するデータ入出力端子
ＤＱ０〜７に対して伝達される。バス３０２により伝達
された信号ＤＱＳ０は、バッファ回路３０４および最も
遅延量の大きな遅延素子１７６２を介して、対応するデ
ータ入出力端子ＤＱ０に与えられる。
【０１９５】以下、データ入出力端子ＤＱ１からＤＱ７
の順番に、遅延量の小さな遅延素子を介して、対応する
データ入出力端子ＤＱ１〜７に信号ＤＱＳ０が伝達され
る。
【０１９６】データ入出力端子ＤＱ８〜１５に対して
も、同様の構成により、外部から与えられた信号ＤＱＳ
１が分配される。
【０１９７】図１８は、図１６に示したＳＤＲＡＭ１０
００における、第２の内部クロック信号ｉｎｔ．ＣＬＫ
２を外部制御信号入力端子群１０中の入力端子に、それ
ぞれ分配する構成（以下、クロックツリー１６８とよ
ぶ）を示す概略ブロック図である。
【０１９８】図１８を参照して、クロック信号入力端子
に与えられた外部クロック信号ｅｘｔ．ＣＬＫおよび／
ｅｘｔ．ＣＬＫは、バッファ回路１５０および１５２を
介して、内部制御クロック生成回路１８に与えられる。
【０１９９】内部制御クロック生成回路１８から出力さ
れる内部クロック信号ｉｎｔ．ＣＬＫ２は、まず、バッ
ファ回路７０に与えられる。
【０２００】バッファ回路７０の出力は、さらに２分割
されて、それぞれバッファ回路７２ａ、７２ｂに与えら
れる。
【０２０１】バッファ回路７２ａの出力は、さらに２分
割されて、それぞれバッファ回路７４ａ、７４ｂに与え
られる。
【０２０２】一方、バッファ回路７２ｂの出力も、さら
に２分割されて、それぞれバッファ回路７４ｃ、７４ｄ
に与えられる。
【０２０３】バッファ回路７４ａ、７４ｂ、７４ｃおよ
び７４ｄの出力は、さらに、それぞれ２分割された上
で、それぞれ、バッファ回路７６ａおよび７６ｂ、バッ
ファ回路７６ｃおよび７６ｄ、バッファ回路７６ｅおよ
び７６ｆ、バッファ回路７６ｇおよび７６ｈに与えられ
る。
【０２０４】すなわち、バッファ回路７０の出力は、順
次、２分割され最終的に８つのクロック信号に分割され
る。この８つのクロック信号は、それぞれ、配線７８ａ
〜７８ｈに与えられる。配線７８ａ〜７８ｈのそれぞれ
の端部から供給されるクロック信号に同期して、外部制
御信号入力端子群１０から外部制御信号の取込が行なわ
れる。
【０２０５】配線７８ｈの端部からのクロック信号は、
レプリカバッファ回路６２および遅延調整回路６４を介
して、内部制御クロック生成回路１８に与えられる。内
部制御クロック生成回路１８は、遅延調整回路６４から
の出力とバッファ回路１５０から与えられる外部クロッ
ク信号Ｅｘｔ．ＣＬＫの位相を同期させて、第２の内部
クロック信号ｉｎｔ．ＣＬＫ２を生成する。
【０２０６】ここで、遅延調整回路６４が存在しない場
合を想定すると、バッファ回路１５０とレプリカバッフ
ァ回路６２とは同様の構成を有するので、バッファ回路
１５０に与えられる外部クロック信号Ｅｘｔ．ＣＬＫ
と、レプリカバッファ回路６２に与えられる配線７８ｈ
上のクロック信号との位相が等しくなるように調整され
ることになる。ここで、配線７８ｈ上のクロック信号
と、他の配線７８ａ〜７８ｇ上のクロック信号の位相も
等しくなっている。
【０２０７】すなわち、外部制御信号の取込動作は、外
部クロック信号ｅｘｔ．ＣＬＫに同期して行なわれるこ
とになる。
【０２０８】ここで、遅延調整回路６４が設けられてい
るのは、外部クロック信号Ｅｘｔ．ＣＬＫの振幅レベル
やその周期に対するクロック信号の活性期間の比など
が、内部クロック信号ｉｎｔ．ＣＬＫの対応量と異なる
ために、その調整を行なう必要があるためである。
【０２０９】さらに、図１８においては、外部制御信号
入力端子群１０に対する内部クロック信号ｉｎｔ．ＣＬ
Ｋ２の分配の構成について説明したが、同様の構成が、
アドレス信号入力端子群１２に対応して設けられてい
る。このような構成とすることで、アドレス信号の取込
も外部クロック信号ｅｘｔ．ＣＬＫに同期して行なわれ
ることになる。
【０２１０】図１９は、図１８に示した内部制御クロッ
ク生成回路１８中の同期回路１５６の構成を説明するた
めの概略ブロック図である。
【０２１１】同期回路１５６は、差動増幅器１５０から
の出力と遅延調整回路６４からの出力とを受けて、両者
の位相を比較する位相比較器１５６２と、位相比較器１
５６２からの出力に応じて、可変遅延回路１５６６の遅
延量を制御する遅延制御回路１５６４とを含む。
【０２１２】ここで、可変遅延回路１５６６は、各々の
遅延時間が遅延制御回路１５６４からの遅延制御信号に
より制御される互いに直列に接続された複数段の遅延回
路を含む。
【０２１３】同期回路１５６は、さらに、同期回路１５
６がＤＬＬ回路として動作する場合には、差動増幅器１
５０からの出力を可変遅延回路１５６６に与え、同期回
路１５６がＰＬＬ回路として動作する場合には、可変遅
延回路１５６６に含まれる複数段の遅延回路の中間点か
らの出力信号を可変遅延回路１５６６の入力として与え
るマルチプレクサ１５７０と、ＤＬＬ回路として動作す
る場合には可変遅延回路１５６６の出力をスイッチング
回路１８６に与え、ＰＬＬ回路として動作する場合に
は、可変遅延回路１５６６に含まれる複数の遅延回路の
うち中央の遅延回路からの出力をスイッチング回路１８
６に与えるマルチプレクサ１５７２とを含む。
【０２１４】分周回路１５８は、可変遅延回路１５６６
に含まれる複数の遅延回路のうちの中央の遅延回路から
の出力を受けて、所定の分周比で分周した信号を出力す
る。
【０２１５】スイッチング回路１８８は、分周器１５８
の出力と可変遅延回路１５６６の出力とを受けて、いず
れか一方を選択的に出力する。
【０２１６】スイッチング回路１９０は、クロックドラ
イバ１５４からの出力と、スイッチング回路１８８から
の出力とを受けて、いずれか一方を選択的に内部クロッ
ク信号ｉｎｔ．ＣＬＫ２として出力する。
【０２１７】スイッチング回路１８６は、差動増幅器１
５０の出力とマルチプレクサ１５７２の出力とを受け
て、いずれか一方を選択的にクロックドライバ１５４に
与える。
【０２１８】すなわち、図１９に示した構成では、同期
回路１５６は、アドレス信号と外部制御信号の取込動作
に対する外部クロック信号ｉｎｔ．ＣＬＫ２を供給する
構成となっている。
【０２１９】また、テスト動作モードにおいては、この
内部同期回路はＤＬＬ動作モードからＰＬＬ動作モード
に変化するため、以下ではこの同期回路のことをＤＰＬ
Ｌ回路と呼ぶことにする。
【０２２０】そして、テスト動作モード時に外部から入
力されるクロックの周波数を整数倍する際の倍率は、特
に限定されないが４倍であるものとする。
【０２２１】外部クロック信号としては、ここでは相補
なクロック信号ｅｘｔ．ＣＬＫ、／ｅｘｔ．ＣＬＫであ
るものとする。
【０２２２】また、アドレス信号と外部制御信号の取込
動作は、内部クロック信号ｉｎｔ．ＣＬＫ２の立上がり
エッジにおいて行なわれるものとする。
【０２２３】なお、同期回路１５６が、ＤＬＬ回路とし
て動作するモードにおいて、その出力信号であるｉｎ
ｔ．ＣＬＫ２をデータの入出力の制御に用いる構成とし
てもよいし、テスト動作モード時に外部から入力される
クロックの周波数を整数倍する際の倍率は、８倍や１６
倍あるいはそれ以上とすることも可能である。
【０２２４】以下では、その動作について簡単に説明す
る。可変遅延回路１５６６の出力は、クロックドライバ
１５４により内部回路に分配される。差動増幅回路（入
力バッファ）を通った外部クロック信号ｅｘｔ．ＣＬＫ
は、スイッチング回路１８６により選択され、クロック
ドライバ１５４で駆動力が増加されて、内部回路系に制
御信号の基準信号として分配される。
【０２２５】また、差動増幅器１５０の出力は、マルチ
プレクサ１５７０により選択されて、可変遅延回路１５
６６のトリガ信号として入力される。
【０２２６】通常動作においては、可変遅延回路１５６
６の出力が、スイッチング回路１８８および１９０によ
り優先的にクロックツリー１６８に与えられる。
【０２２７】スイッチング回路１９０を経てドライバ回
路１９１で駆動力を増加したクロック信号は、クロック
ツリー１６８を介して各入出力端子ＤＱ０〜ＤＱ３１に
分配される。クロックツリー１６８により分配された内
部クロック信号ｉｎｔ．ＣＬＫ２の位相はいずれのデー
タ入出力端子に対してもほぼ同一となるように制御され
ている。
【０２２８】クロックツリー１６８を通過したクロック
信号は、クロック信号の入力バッファのレプリカバッフ
ァである３６２を経て、位相比較器１５６２に入力され
る。位相比較器１５６２では、このレプリカバッファか
らの内部クロック信号ｉｎｔ．ＣＬＫ２と、差動増幅器
１５０からの外部クロック信号からの位相が比較され
る。
【０２２９】次に、テスト動作モード時の動作について
説明する。この場合、可変遅延回路１５６６は、その総
遅延量の半分の遅延量を有する遅延回路の出力が、マル
チプレクサ１５７０により選択され、外部クロック信号
の代わりに可変遅延回路１５６６の入力に与えられる。
したがって、可変遅延回路は閉ループを形成することに
なる。
【０２３０】ここでは、マルチプレクサ１５７０にはイ
ンバータ１段分の回路が含まれており、このインバータ
の存在により、可変遅延回路およびこのインバータ回路
で構成されるループ内に含まれる遅延段が奇数段になる
ように構成される。したがって、このループはリングオ
シレータを構成し、自走発振を開始する。
【０２３１】以上の構成において、可変遅延回路１５６
６の総遅延量の半分の部位から出力を取出すこととした
のは、リング発振器の１周期分の遅延量と可変遅延回路
の遅延量とを等しくするためである。このリング発振器
の出力は、分周器１５８を通り１／４の周波数にされた
後、スイッチング回路１８８および１９０により選択さ
れ、クロックツリー１６８を介して、アドレス信号入力
端子群および外部制御信号入力端子群に対して分配され
る。このアドレス信号入力端子群あるいは外部制御信号
入力端子群に供給される内部クロック信号ｉｎｔ．ＣＬ
Ｋ２と外部クロック信号との周期の位相が合うように位
相比較器１５６２および遅延制御回路１５６４により可
変遅延回路１５６６の遅延量が制御される。
【０２３２】したがって、位相が合っている状態におい
ては、リング発振器の出力は、外部クロック信号ｅｘ
ｔ．ＣＬＫの４倍周波数となっている。
【０２３３】この４倍周波数の内部クロック信号ｉｎ
ｔ．ＣＬＫ２が、マルチプレクサ１５７２およびスイッ
チング回路１８６により選択され、クロックドライバ１
５４により駆動力が増加されて、内部回路系に制御信号
として分配される。
【０２３４】以上のような構成とすることで、外部クロ
ック信号ｅｘｔ．ＣＬＫの１クロック分の時間におい
て、リード動作中においても内部回路はバースト４回分
の動作を自動的に実施することになる。
【０２３５】すなわち、このような動作モードでは、外
部クロック信号ｅｘｔ．ＣＬＫの周波数が高くない場合
においても、内部回路自体は高速動作を行なうことが可
能である。
【０２３６】［ＤＤＲ−ＳＤＲＡＭの動作クロックの切
換の構成］図２０は、図１に示した内部クロック生成回
路１８の構成をより詳細に説明するための概略ブロック
図である。
【０２３７】すなわち、内部クロック生成回路１８は、
モードレジスタ１０４６に与えられた動作モードデータ
に応じて、ＤＤＲ−ＳＤＲＡＭ動作モードで動作する場
合と、ＳＤＲ−ＳＤＲＡＭ動作モードで動作する場合、
さらには、テスト動作モードで動作する場合とで、出力
する内部クロック信号ｉｎｔ．ＣＬＫ１および内部クロ
ック信号ｉｎｔ．ＣＬＫ２の周波数および外部クロック
信号ｅｘｔ．ＣＬＫに対する同期動作を切換えて出力す
る。
【０２３８】以下では、その構成およびその動作につい
て説明する。内部制御クロック生成回路１８は、基準電
位Ｖｒｅｆと反転外部クロック信号／ｅｘｔ．ＣＬＫと
を受けて、動作モードデータに応じて制御されるスイッ
チング回路１８０と、基準電位Ｖｒｅｆとスイッチング
回路１８０との出力を受けて、動作モードデータに応じ
て制御されるスイッチング回路１８２と、基準電位Ｖｒ
ｅｆとスイッチング回路１８０の出力とを受けて、動作
モードデータに応じて制御されるスイッチング回路１８
４と、＋入力ノードに外部クロック信号ｅｘｔ．ＣＬＫ
を受け、−入力ノードにスイッチング回路１８２の出力
を受ける差動増幅器１５０と、＋入力ノードにスイッチ
ング回路１８４からの出力を受け、−入力ノードに外部
クロック信号ｅｘｔ．ＣＬＫを受ける差動増幅器１５２
と、差動増幅器１５０の出力を受けて、モードレジスタ
１０４６に保持されたデータに応じて、ＤＬＬ動作モー
ドあるいはＰＬＬ動作モードを切換えて同期信号を生成
する同期回路１５６と、差動増幅回路１５０の出力およ
び同期回路１５６の出力を受けて、動作モードデータに
より制御されるスイッチング回路１８６と、スイッチン
グ回路１８６の出力を受けて、バッファリング処理して
内部クロック信号ｉｎｔ．ＣＬＫ２を出力するクロック
ドライバ１５４とを含む。
【０２３９】クロックドライバ１５４から出力される内
部クロック信号ｉｎｔ．ＣＬＫ２は、ＳＤＲＡＭ１００
０の内部回路、たとえばメモリアレイブロック（バン
ク）に対する行および列の選択動作や、メモリアレイブ
ロック（バンク）からのＩ／Ｏポート１１０６〜１１２
６のデータの読出動作等を制御する内部クロック信号で
ある。
【０２４０】内部制御クロック生成回路１８は、さら
に、同期回路１５６からの出力を受けてｎ倍に分周する
分周回路１５８と、同期回路１５６の出力と分周回路１
５８との出力とを受けて、動作モードデータに応じて制
御されるスイッチング回路１８８と、スイッチング回路
１８８の出力およびクロックドライバ回路１５４の出力
とを受けて、動作モードデータに応じて制御されるスイ
ッチング回路１９０とを含む。
【０２４１】内部制御クロック生成回路１８は、さら
に、差動増幅器１５０の出力と分周回路１５８へ入力さ
れる信号とを受けて、動作モードデータに応じて制御さ
れるスイッチング回路１９７と、スイッチ回路１９７か
らの出力の活性化のエッジに応答してワンショットパル
ス信号を出力するワンショットパルス生成回路１６０
と、差動増幅器１５２の出力と分周回路１５８へ入力さ
れる信号の反転信号とを受けて、動作モードデータに応
じて制御されるスイッチング回路１９８と、スイッチ回
路１９８からの出力を受けて、その活性化のエッジに応
答してワンショットパルスを生成するワンショットパル
ス生成回路１６２と、ワンショットパルス生成回路１６
０および１６２の出力を受けるＯＲ回路１６４と、ＯＲ
回路１６４の出力を受けてこれに同期する信号を生成す
るシンクロナスミラーディレー回路１６６と、シンクロ
ナスミラーディレー回路１６６の出力と、ＯＲゲート１
６４の出力と、ワンショットパルス生成回路１６０の出
力と、分周回路１５８に入力される信号とを受けて、動
作モードデータに応じて制御されるスイッチング回路１
９２とを含む。
【０２４２】なお、図２０においては、アドレス信号入
力端子１２のうち、アドレス信号Ａ０を受けるアドレス
信号入力端子、制御信号入力端子１０のうちチップセレ
クト信号／ＣＳを受ける外部制御信号入力端子、データ
入出力端子１０７０のうちデータＤＱ０を授受するデー
タ入出力端子をそれぞれの代表として示している。
【０２４３】スイッチング回路１９０からの出力は、ア
ドレス信号入力端子群および外部制御信号入力端子群に
対して、クロック信号を位相を揃えて供給するためのク
ロックツリー１６８を経由して、アドレス入力バッファ
１０３２および外部制御信号バッファ１０１４とに与え
られる。
【０２４４】スイッチング回路１９２の出力は、データ
入出力端子群に含まれるデータ入出力端子のそれぞれに
対して内部クロック信号の位相を揃えて供給するための
クロックツリー１７０を介して、スイッチング回路１９
４および１９６に与えられる。
【０２４５】クロックツリー１７０からの出力は、出力
制御回路１７２により制御され、信号ＱＳ入出力端子に
対して、クロック信号ＱＳを出力する出力バッファ１０
６９ａに与えられる。一方、クロック信号ＱＳ入力端子
からの信号は、入力バッファ１０６９ｂを介して、スイ
ッチング回路１９４に与えられる。
【０２４６】スイッチング回路１９４の出力は、データ
入出力端子群１０７０に含まれるデータ入出力端子のそ
れぞれに対して、スイッチング回路１９４から出力され
るクロック信号を位相を揃えて供給するためのクロック
ツリー１７６を介して、データ取込制御回路１７４に与
えられる。データ取込回路１７４に制御されて、データ
入出力端子１０７０に与えられた書込データを入力バッ
ファ１０７２ａが受ける。
【０２４７】一方、クロックツリー１７０およびクロッ
クツリー１６８の出力を受け、動作モードデータにより
制御されるスイッチング回路１９６からの出力に応じ
て、データ入出力端子に対するデータ出力バッファ１０
７２ｂは、読出データの出力を行なう。出力バッファ１
０７２ｂの動作はデータ出力制御回路１７８により制御
されている。
【０２４８】なお、上述の構成のうち、シンクロナスミ
ラーディレー回路１６６については、文献ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ，Ｖｏｌ．３１，Ｎｏ．１１，Ｎｏｖｅｍｂ
ｅｒ １９９６，ｐｐ．１６５６−１６６５（Ｔ．Ｓａ
ｅｋｉ，ｅｔ．ａｌ．）に詳しく説明されている。
【０２４９】［ＤＤＲ−ＳＤＲＡＭ動作モードでの内部
制御クロック制御回路の状態］次に、図２０を参照し
て、ＤＤＲ−ＳＤＲＡＭ動作モードにおけるスイッチン
グ回路１８０〜１９８の動作についてより詳しく説明す
る。
【０２５０】なお、図２０においては、ＤＤＲ−ＳＤＲ
ＡＭ動作モードであって、シンクロナスミラーディレー
回路（ＳＭＤ回路）が使用されて、データ出力が外部ク
ロック信号ｅｘｔ．ＣＬＫの立ち上がりおよび立下りの
エッジに同期して行なわれ、同期回路１５６は非使用で
あって、入力クロック信号は相補なクロック信号が用い
られ、データ入出力動作のモードとしてはバイディレク
ショナルモードが設定されている場合の内部制御クロッ
ク生成回路１８の状態を表わしている。
【０２５１】すなわち、スイッチング回路１８０は、反
転クロック信号／ｅｘｔ．ＣＬＫを受け、スイッチング
回路１８２および１８４に対して出力する側に設定され
ている。スイッチング回路１８２は、スイッチング回路
１８０の出力を受けて、差動増幅器１５０の−入力ノー
ドに与える側に設定されている。スイッチング回路１８
４は、スイッチング回路１８０の出力を受けて、差動増
幅器１５２の＋入力ノードに与える側に設定されてい
る。
【０２５２】スイッチング回路１８６は、差動増幅器１
５０の出力を受けて、クロックドライバ１５４に与える
側に設定されている。
【０２５３】スイッチング回路１８８は同期回路１５６
の出力を受けてスイッチング回路１９０に与える側に設
定されている。スイッチング回路１９０は、クロックド
ライバ１５４の出力を受けてクロックツリー１６８に与
える側に設定されている。
【０２５４】スイッチング回路１９７は差動増幅回路１
５０の出力を受けてワンショットパルス生成回路１６０
に与える側に設定されている。スイッチング回路１９８
は差動増幅回路１５２の出力を受けてワンショットパル
ス生成回路１６２に与える側に設定されている。
【０２５５】スイッチング回路１９２は、シンクロナス
ミラーディレー回路１６６の出力を受けて、クロックツ
リー１７０に与える側に設定されている。
【０２５６】スイッチング回路１９４は、ＱＳ信号入力
バッファ１０６９ｂの出力を受けて、クロックツリー１
７６に与える側に設定されている。スイッチング回路１
９６は、クロックツリー１７０からの出力を受けて、デ
ータ出力バッファ１０７２ｂに与える側に設定されてい
る。
【０２５７】以上のようなスイッチング回路１８２〜１
９６の設定により、以下のようなＤＤＲ−ＳＤＲＡＭ動
作モードが設定される。
【０２５８】すなわち、この動作モードにおいては、デ
ータ出力用の同期クロック信号は、シンクロナスミラー
ディレー回路で発生されたものが用いられる。このシン
クロナスミラーディレー回路１６６からのクロック信号
を用いることで、ＳＤＲＡＭ１０００が高周波で動作し
ており、かつクロックの入力バッファからデータ入出力
端子１０７０に対する出力制御に対して、クロック信号
のスキューが問題になるような場合、そして、コントロ
ーラ側が外部クロックと同じタイミングでデータを取込
みたい場合に、適応したデータ入出力動作が可能とな
る。
【０２５９】一方、たとえば、ＤＬＬ回路として動作し
ている同期回路１５６からの出力信号は入力データ制御
には用いられていない。
【０２６０】この場合、入力される外部クロック信号は
相補な信号のｅｘｔ．ＣＬＫおよび／ｅｘｔ．ＣＬＫと
なっている。
【０２６１】さらに、データ出力時には、ＱＳ信号出力
端子から信号ＱＳが出力され、データ読込時には、コン
トローラ側から与えられる信号ＤＱＳに応じてデータの
取込が行なわれる、バイディレクショナルモードに対応
する構成となっている。
【０２６２】一方、内部回路の動作を制御する内部クロ
ック信号ｉｎｔ．ＣＬＫ２は、差動増幅器１５０からの
出力に応じて、クロックドライバ１５４により生成され
る。このクロックドライバ１５４から出力される内部ク
ロック信号ｉｎｔ．ＣＬＫ２がクロックツリー１６８を
介してアドレス信号入力端子群１２および外部制御信号
入力端子群１０に対して伝達され、これらの信号の入力
タイミングの制御に用いられる。
【０２６３】さらに、ワンショットパルス生成回路１６
０および１６２は、差動増幅器１５０および１５２から
の出力信号の活性化のエッジに対応してワンショットパ
ルスを発生し、ＯＲ回路１６４からは外部クロック信号
ｅｘｔ．ＣＬＫの２倍の周波数の信号が出力される。こ
のＯＲ回路１６４からの出力信号に応じて、シンクロナ
スミラーディレー回路１６６が外部クロック信号ｅｘ
ｔ．ＣＬＫの２倍の周波数を有する内部クロック信号ｉ
ｎｔ．ＣＬＫ１を生成する。
【０２６４】この内部クロック信号ｉｎｔ．ＣＬＫ１
は、クロックツリー１７０を介して、データ出力バッフ
ァ１０７２ｂおよびＱＳ信号出力バッファ１０６９ａに
対して与えられる。
【０２６５】なお、以上の説明では、第１の内部クロッ
ク信号ｉｎｔ．ＣＬＫ１は、外部クロック信号ｅｘｔ．
ＣＬＫの２倍の周波数を有するものとしたが、本発明は
このような場合に限定されることなく、より一般に、、
第１の内部クロック信号ｉｎｔ．ＣＬＫ１は、外部クロ
ック信号ｅｘｔ．ＣＬＫのＮ倍の周波数を有する構成と
しても良い。
【０２６６】通常動作モードの場合、チップが比較的低
周波数において動作しており、動作マージンが十分にあ
るような場合、入力制御用のＤＬＬ回路を使用する必要
がない。一方、チップが高周波数で動作しており、クロ
ックの入力バッファからアドレスやコマンド、データ等
の取込に対してそのスキューが問題になるような場合に
は、ＤＬＬ回路を使用し、これらの制御信号やアドレス
信号の取込を行なうクロック信号としてＤＬＬ回路から
の出力を用いる。
【０２６７】チップが比較的低周波数において動作して
おり、動作マージンが十分であって、チップがデータを
出力してから、メモリコントローラがデータを取込むの
に比較的大きなマージンが存在し、ＳＭＤ回路を使用し
ないでもよいモードの場合、外部クロックに基づいてデ
ータ出力のタイミングをとる構成とする。一方、チップ
が高周波数で動作しており、クロックの入力バッファか
らデータ入出力端子ＤＱの出力信号に対して、そのクロ
ック信号のスキューが問題になるような場合、さらに、
コントローラ側が外部クロックと同じタイミングでデー
タを取込みたい場合には、チップ側は、外部クロックよ
りも数ｎｓ前に出力動作を開始しなければならない。こ
のため、ＳＭＤ回路１６６を使用し、入力バッファから
のデータの出力制御に対しては、ＳＭＤ回路１６６から
の出力をタイミングの基準とする。
【０２６８】［テスト動作モードにおける内部制御クロ
ック生成回路の状態］一方、テスト動作モード時には、
ＤＬＬ回路で発生した外部クロックよりも高い周波数の
クロック信号をチップ動作のマスタクロックとして使用
する。
【０２６９】図２１は、テスト動作モード時におけるＤ
ＤＲ−ＳＤＲＡＭのスイッチング回路１８０〜１９８の
動作を説明するための概念図である。
【０２７０】図２１においては、ＤＤＲ−ＳＤＲＡＭ動
作モードであって、シンクロナスミラーディレー回路
（ＳＭＤ回路）が使用されて、データ出力が内部クロッ
ク信号ｉｎｔ．ＣＬＫ１の立ち上がりおよび立下りのエ
ッジに同期して行なわれ、同期回路１５６はＰＬＬ回路
として使用されて、入力クロック信号は単相クロック信
号が用いられ、データ入出力動作のモードとしてはユニ
ディレクショナルモードが設定されている場合の内部制
御クロック生成回路１８の状態を表わしている。
【０２７１】すなわち、スイッチング回路１８０は、基
準電位Ｖｒｅｆを受け、スイッチング回路１８２および
１８４に対して出力する側に設定されている。スイッチ
ング回路１８２は、基準電位Ｖｒｅｆを受けて、差動増
幅器１５０の−入力ノードに与える側に設定されてい
る。スイッチング回路１８４は、基準電位Ｖｒｅｆを受
けて、差動増幅器１５２の＋入力ノードに与える側に設
定されている。
【０２７２】したがって、差動増幅器１５０は、外部ク
ロック信号ｅｘｔ．ＣＬＫの立上りエッジにおいて出力
信号を活性化させ、差動増幅器１５２は、外部クロック
信号ｅｘｔ．ＣＬＫの立下りエッジにおいて出力信号を
活性化させる。
【０２７３】スイッチング回路１８６は、同期回路１５
６の出力を受けて、クロックドライバ１５４に与える側
に設定されている。
【０２７４】したがって、内部回路は、同期回路１５６
により生成される外部クロック信号ｅｘｔ．ＣＬＫのｎ
倍の周波数の内部クロック信号ｉｎｔ．ＣＬＫ２に同期
して動作する。
【０２７５】スイッチング回路１８８は分周回路１５８
の出力を受けてスイッチング回路１９０に与える側に設
定されている。スイッチング回路１９０は、スイッチン
グ回路１８８の出力を受けてクロックツリー１６８に与
える側に設定されている。
【０２７６】つまり、外部制御信号やアドレス信号の取
りこみは、外部クロック信号ｅｘｔ．ＣＬＫと同じ周波
数を有し、外部クロック信号ｅｘｔ．ＣＬＫと同期する
内部クロック信号ｉｎｔ．ＣＬＫ１に同期して行なわれ
る。
【０２７７】スイッチング回路１９７は分周回路１５８
に与えられる信号を受けて、ワンショットパルス生成回
路１６０に与える側に設定されている。スイッチング回
路１９８は分周回路１５８に与えられる信号の反転信号
を受けてワンショットパルス生成回路１６２に与える側
に設定されている。
【０２７８】スイッチング回路１９２は、シンクロナス
ミラーディレー回路１６６の出力を受けて、クロックツ
リー１７０に与える側に設定されている。
【０２７９】スイッチング回路１９４は、クロックツリ
ー１７０の出力を受けて、クロックツリー１７６に与え
る側に設定されている。スイッチング回路１９６は、ク
ロックツリー１７０からの出力を受けて、データ出力バ
ッファ１０７２ｂに与える側に設定されている。
【０２８０】したがって、データの出力は、外部クロッ
ク信号ｅｘｔ．ＣＬＫのｎ倍の周波数の内部クロック信
号ｉｎｔ．ＣＬＫ２の立上りおよび立下りのエッジに同
期して行なわれる。
【０２８１】図２２は、図１６および図１７に示した構
成におけるデータ入出力端子ＤＱ０〜ＤＱ１５のデータ
入出力回路の構成を説明するための概略ブロック図であ
る。
【０２８２】データ入出力端子ＤＱ０〜ＤＱ１５に対応
した構成は、それぞれテスト動作モードおよび通常動作
モードのいずれにおいてもデータが与えられる、たとえ
ばデータ入出力端子ＤＱ０の構成と、テスト動作モード
時にはデータが与えられず、通常動作モードにおいてデ
ータが与えられるたとえば、データ入出力端子ＤＱ１の
構成をそれぞれ繰返した構成となっている。したがっ
て、以下ではまずデータ入出力端子ＤＱ０に対応した構
成について説明する。
【０２８３】データ入出力端子ＤＱ０に対応しては、デ
ータ入力バッファ１０７２ａが設けられ、データ入力バ
ッファ１０７２ａの出力は、ラッチ回路１１００により
保持される。一方、通常動作モードにおいては、入力バ
ッファ１０７２ａから出力されたデータは、データ入力
を制御する信号ＦＣの立上がりのエッジに応答して取り
込まれるデータを順次保持するラッチ回路１１５６と、
信号ＦＣの立下がりのエッジ、すなわち信号ＦＣの逆相
の信号／ＦＣの立上がりのエッジに応答してデータを順
次保持するラッチ回路１１５４が設けられる。通常動作
モードにおいては、このラッチ回路１１５６および１１
５４に保持されたデータを、外部から与えられたアドレ
ス信号が偶数アドレスであるか奇数アドレスであるかに
応じて、データを伝達するアドレス領域を切換えるため
のマルチプレクサ回路１１５８がさらに設けられてい
る。
【０２８４】ここで、信号ＦＣは、外部からの書込みデ
ータの取りこみのタイミングを制御するためのクロック
信号であり、外部から与えられる信号ＤＱＳが用いられ
る場合や、内部制御クロック生成回路１８により生成さ
れたクロック信号が用いられる場合がある。
【０２８５】一方、テスト動作モードにおいては、デー
タ入出力端子ＤＱ０に対応して設けられているラッチ回
路１１００、データ入出力端子ＤＱ４に対応して設けら
れているラッチ回路１１０２、データ入出力端子ＤＱ８
に対応して設けられているラッチ回路１１０４およびデ
ータ入出力端子ＤＱ１２に対応して設けられているラッ
チ回路１１０６からのデータをもとに、デコード回路１
２００が書込データを生成して、ラッチ回路１１５６お
よび１１５４に与える。
【０２８６】一方、読出動作に対応しては、グローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏから伝達された読出データは、バ
ッファ回路（データレシーバアンプ回路）１１４２およ
び１１４３を経て、ラッチ回路１１４６および１１４８
にそれぞれ蓄えられる。通常動作モードにおいては、こ
のラッチ回路１１４６および１１４８に蓄えられたデー
タが、シリアルに出力バッファ１０７２ｂに与えられ、
データ入出力端子ＤＱ０から出力される。
【０２８７】一方、テスト動作モードにおいては、たと
えば、データ入出力端子ＤＱ０〜ＤＱ３に対応した読出
データのうち、偶数アドレス領域からの読出データ４ビ
ットと、デコーダ１２００からのデコード信号とを受け
て、データスクランブルを行なうスクランブル回路１３
００と、スクランブル回路１３００から出力されたデー
タを排他的論理和演算する排他的論理和演算ゲート１３
０２と、データ入出力端子ＤＱ０〜ＤＱ３に対応した読
出データのうち、奇数アドレス領域から読出されたデー
タと、デコーダ１２００からの期待値データとに応じ
て、データをスクランブル処理するスクランブル回路１
３０４と、スクランブル回路１３０４から出力されたデ
ータに応じて、比較結果のデータを出力する排他的論理
和ゲート１３０６と、排他的論理和ゲート回路１３０２
および１３０６からの出力を受けて、それぞれ奇数アド
レス領域用のラッチ回路１１４８または偶数アドレス用
のラッチ回路１１４６に選択的に出力するマルチプレク
サ回路１４００とが設けられている。
【０２８８】データ入出力端子ＤＱ１に対応した構成
は、基本的にラッチ回路１１００が存在しない点、およ
びテスト動作モードにおいてデータを出力するために必
要な構成であるスクランブル回路１３００、１３０４、
比較回路１３０２、１３０６、マルチプレクサ回路１４
００が設けられていない点を除いて、データ入出力端子
ＤＱ０に対応した構成と同様である。
【０２８９】また、他のデータ入出力端子ＤＱ４〜ＤＱ
７、ＤＱ８〜ＤＱ１１、ＤＱ１２〜ＤＱ１５に対応する
構成も、基本的にデータ入出力端子ＤＱ０〜ＤＱ３に対
応した構成と同様である。
【０２９０】図２３は、図２２に示した構成のうち、デ
ータ入出力端子ＤＱ１２〜ＤＱ１５に対応する構成を拡
大して示す概略ブロック図である。
【０２９１】上述したとおり、ラッチ回路１１０６は、
データパターン発生用のデータデコード用のラッチ回路
であり、ラッチ回路１１５４は、通常動作時においてク
ロックの立上りエッジで入力されるデータを連続して４
ビット分をラッチする回路であり、ラッチ回路１１５５
は通常動作時においてクロックの立上がりエッジで入力
されるデータを連続して４ビット分ラッチするための回
路である。
【０２９２】また、ラッチ回路１１４８は、通常動作時
において、ＣＡＳレイテンシ後の偶数クロックエッジで
出力されるデータを連続して４ビット分ラッチする回路
であり、ラッチ回路１１４６は、通常動作時においてＣ
ＡＳレイテンシ後の奇数クロックエッジで出力されるデ
ータを連続して４ビット分ラッチする回路である。
【０２９３】また、マルチプレクサ回路１２００は、入
力データラッチ１１５６および１１５４のデータを内部
に伝達する際、偶数アドレスの番地か奇数アドレスの番
地かに従って、分配するためのマルチプレクサであり、
出力用ラッチ１１４６および１１４８に対応して設けら
れるマルチプレクサ１５００は、レシーバ１１４２およ
び１１４３からのデータを先に出力するデータと後に出
力するデータの区分で、出力バッファ前のラッチに入力
するためのマルチプレクサである。スクランブル回路１
３２４は、比較器に入力されるデータのスクランブルを
テストリード時にテストリードサイクルの入力データに
従って設定するための回路であり、マルチプレクサ回路
１４０６は、比較結果を、先に出力する結果データ、後
に出力する結果データについて、出力バッファ前のラッ
チに選択的に書込むためのマルチプレクサである。
【０２９４】［データ入出力部の詳細構成］図２４は、
データ入出力端子ＤＱ０に対応する入出力回路３０００
の構成を示す回路図である。
【０２９５】図２４を参照して、アドレスバスＥＶＥＮ
０は、バンク０〜バンク３の偶数アドレス領域に接続さ
れるデータバスであり、アドレスバスＯＤＤ０は、バン
ク０〜バンク３の奇数アドレス領域に接続されるデータ
バスである。また、アドレスバスＥＶＥＮ１は、バンク
４〜バンク７の偶数アドレス領域に接続されるデータバ
スであり、アドレスバスＯＤＤ１は、バンク４〜バンク
７の奇数アドレス領域に接続されるデータバスである。
【０２９６】入出力回路３０００は、選択されたバンク
および出力する最初のデータに相当するアドレスが偶数
であるか奇数であるかに応じてアドレスバスＥＶＥＮ
０、ＯＤＤ０、ＥＶＥＮ１およびＯＤＤ１のうちいずれ
か１つを選択しアドレスバスから伝達されたデータをレ
シーバ活性化信号Ｒ−ＥＮに応じて出力するリードデー
タレシーバ回路１１４２、１１４３と、リードクロック
ＲＣＬＫ（ｃｔｒ）でシフト動作を行ないセレクト信号
を出力するシフトレジスタ１１６２と、シフトレジスタ
１１６２の出力するセレクト信号に応じてそれぞれリー
ドデータレシーバ１１４２、１１４３が出力するデータ
を内部に取込むラッチ回路１１４６、１１４８を含む。
【０２９７】入出力回路３０００は、さらに、スイッチ
ング回路１９６から出力されるクロック信号から偶数番
目の活性化部分のみを抽出したクロック信号ＣＬｅと、
奇数番目の活性化部分のみを抽出したクロック信号ＣＬ
ｏとを受けてＣＡＳレイテンシおよびモードレジスタの
設定に応じてデータ出力用クロックＣＫ１、ＣＫ２とし
て入出力回路内部に伝達するスイッチ１１６６と、出力
クロックＣＫ２に応じてデータをシフトするシフトレジ
スタ１１６４と、出力クロックＣＫ１に応じてデータを
シフトするシフトレジスタ１１７２とを含む。ラッチ１
１４６、１１４８はそれぞれシフトレジスタ１１７２、
１１６４の出力に応じてラッチしたデータを選択し出力
する。
【０２９８】入出力回路３０００は、さらに、イネーブ
ル信号ＯＥによって活性化されデータを端子ＤＱ０に対
して出力する出力バッファ１０７２ｂと、出力クロック
ＣＫ１の活性化に応じてラッチ１１４８の出力を出力バ
ッファ１０７２ｂに与えるスイッチ１１６８と、出力ク
ロックＣＫ２の活性化に応じてラッチ１１４６の出力を
出力バッファ１０７２ｂに与えるスイッチ１１７０とを
含む。
【０２９９】入出力回路３０００は、さらに、端子ＤＱ
０に外部から入力されたデータをイネーブル信号ＷＥに
応じて増幅して入力する入力バッファ１０７２ａと、信
号ＦＣおよび信号／ＦＣにそれぞれ応じて入力バッファ
１５２の出力を内部に伝達するスイッチ１１７６、１１
７８と、信号／ＦＣをシフトクロックとして受けセレク
ト信号を出力するシフトレジスタ１１７４と、信号／Ｆ
Ｃをシフトクロックとして受けセレクト信号を出力する
シフトレジスタ１１８０と、シフトレジスタ１１７４が
出力するセレクト信号に応じて、スイッチ１１７６を介
して伝達された信号を取込むラッチ１１５６と、シフト
レジスタ１１８０が出力するセレクト信号に応じてスイ
ッチ１１７８が伝達する信号を取込むラッチ１１５４と
を含む。
【０３００】入出力回路３０００は、さらに、ライトク
ロックＷＣＬＫ（ｌｏｃ）をシフトクロックとして受け
セレクト信号を出力するシフトレジスタ１１８２と、シ
フトレジスタ１１８２が出力するセレクト信号に応じて
ラッチ１１５４、１１５６が出力するデータを受けるマ
ルチプレクサ回路１１５８とをさらに含む。マルチプレ
クサ回路１１５８は受けたデータを書込むバンクおよび
最初に外部より受け取ったデータを書込むアドレス（フ
ァーストアドレス）が偶数であるか奇数であるかに応じ
てデータバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ１、ＯＤ
Ｄ１にデータを分配して出力し、選択されたバスをドラ
イブする。
【０３０１】通常動作モードにおける動作を簡単に説明
すると、バンク０〜バンク３の偶数アドレス領域、奇数
アドレス領域からくるデータまたはバンク４〜バンク７
の偶数アドレス領域、奇数アドレス領域からくるデータ
のいずれかがレシーバ１１４２、１１４３の入力部に設
けられた４点スイッチ部分で区別され、取込まれる。
【０３０２】ここにはバンクの上位／下位を区別する信
号と、バースト読出時の最初のアドレスが偶数アドレス
か奇数アドレスかを示す信号が入力される。レシーバ１
１４３、ラッチ１１４８、スイッチ１１６８の設けられ
ている経路が最初に出力されるデータの経路でありレシ
ーバ１１４２、ラッチ１１４６、スイッチ１１７０の設
けられている経路が２番目のデータが出力される経路で
ある。
【０３０３】レシーバ１１４３、１１４２の入力部のス
イッチを経たデータはアンプで増幅されラッチ１１４
８、１１４６の入力部のセレクタ部分に転送される。こ
こで、セレクタはラッチに含まれる４経路のうち１つを
選択する。この経路の選択は、セレクト信号をラッチに
入力するシフトレジスタ１１６２に与えられるリード用
の内部クロックＲＣＬＫ（ｃｔｒ）応じて順次シフトさ
れ、入力されてきたデータは順次ラッチされる。
【０３０４】ラッチに格納されたデータは、ラッチに入
力されたときのクロックと異なるクロックを基準として
出力される。出力側のクロックＣＬｅ、ＣＬｏに応じて
シフト動作を行なうシフトレジスタ１１６４、１１７２
が出力するセレクト信号によって順次、ラッチの出力側
の選択経路がシフトする。出力データのうち奇数番目に
出すデータがラッチ１１４８に格納されており、偶数番
目に出力するデータがラッチ１１４６に格納されてい
る。したがって、リードコマンドを認識したリードクロ
ックＲＣＬＫ（ｃｔｒ）からデータを外部に出力するま
でのレイテンシにより、クロックＣＬｅとクロックＣＬ
ｏのいずれがスイッチ１１６８に制御信号として入力さ
れるかが決まり、スイッチ１１７０には他方のクロック
が制御信号として入力される。たとえば、レイテンシ
が、１．５ならばクロックＣＬｏがスイッチ１１６８に
制御信号として入力され、クロックＣＬｅがスイッチ１
１７０の制御信号として入力される。
【０３０５】ライト時には、外部より最初に入力される
データは無条件にラッチ１１５６に転送され、次に入力
されるデータは無条件にラッチ１１５４に転送され、以
降ラッチ１１５６、１１５４に交互にデータが転送され
る。
【０３０６】ラッチされたデータは、ライト用の内部ク
ロックＷＣＬＫ（ｌｏｃ）に応じマルチプレクサ回路１
１５８に伝達される。マルチプレクサ回路１１５８はバ
ンクアドレスとバーストデータの最初のアドレスに応じ
て対応するデータバスにデータを出力する。
【０３０７】一方、テスト動作モードの書込み動作にお
いては、ラッチ回路１１５４および１１５６には、デコ
ーダ回路１２００からの出力信号が直接パラレル与えら
れ、テスト動作モードの読出動作においては、マルチプ
レクサ回路１４００からの出力がラッチ回路１１４６お
よび１１４８に順次与えられる。
【０３０８】ここで、テスト動作モードにおいては、リ
ードクロック信号ＲＣＬＫ、ライトクロック信号ＷＣＬ
Ｋは、外部クロック信号ｅｘｔ．ＣＬＫよりも周波数の
高い内部クロック信号ｉｎｔ．ＣＬＫ２に基づいて生成
され、内部クロック信号ｉｎｔ．ＣＬＫ２と同じ周波数
を有する。
【０３０９】［デコーダ回路の構成の第１の例］図２５
は、図２２に示したデコーダ回路１２００の構成を説明
するための概略ブロック図である。
【０３１０】デコーダ回路１２００は、リードクロック
信号ＲＣＬＫおよびライトクロック信号ＷＣＬＫを受け
て、読出動作モードが指定されているかあるいは書込動
作モードが指定されているかに応じて、その何れかを選
択的に出力するマルチプレクサ１２０２と、テスト動作
モードにおいてデータ入出力端子ＤＱ１２に与えられラ
ッチ回路１１０６に保持されたデータと、データ入出力
端子ＤＱ８に与えられラッチ回路１１０４に保持された
データとをそれぞれ受けて、マルチプレクサ１２０２か
ら出力されるクロック信号に応じて、入力されたデータ
を巡回的にシフト動作させるシフトレジスタ１２０４
と、データ入出力端子ＤＱ０に与えられたデータをラッ
チするラッチ回路１１００からの出力を一方の入力端子
に受ける排他的論理和ゲート１２１２、１２１６、１２
２０、１２２４、１２２８、１２３２、１２３６、１２
４０と、データ入出力端子ＤＱ４に与えられ、ラッチ回
路１１０２に保持されたデータを一方の入力ノードに受
ける排他的論理和ゲート１２１０、１２１４、１２１
８、１２２２、１２２６、１２３０、１２３４および１
２３８とを含む。
【０３１１】排他的論理和ゲート１２１０〜１２４０
は、それぞれ他方の入力ノードには、シフトレジスタ１
２０４から出力されるデータを受ける。
【０３１２】デコーダ回路１２００は、さらに、排他的
論理和ゲート１２１０〜１２４０のそれぞれに対応して
設けられ、マルチプレクサ１２０２から出力されるクロ
ック信号に応じて開閉されるＮチャネルＭＯＳトランジ
スタＮ０〜Ｎ１５と、ＮチャネルＭＯＳトランジスタＮ
０〜Ｎ１５にそれぞれ対応して設けられ、これらのトラ
ンジスタを介して出力されるデータをそれぞれ保持する
ラッチ回路１２５０〜１２８０とを含む。
【０３１３】ラッチ回路１２５０〜１２８０からは、テ
スト動作モードにおいてデコーダ回路から出力されるデ
コードデータＤＤ０〜ＤＤ１５がそれぞれ出力される。
【０３１４】図２６は、図２２に示したスクランブル回
路１３００の構成を示す概略ブロック図である。
【０３１５】スクランブル回路１３００は、データ入出
力端子ＤＱ０〜ＤＱ３にそれぞれ対応して設けられてい
る読出データ用のラッチ回路のうち、ＣＡＳレイテンシ
の後の偶数クロックエッジで出力されるデータを保持し
ているラッチ回路からの読出データＲＤ０〜ＲＤ３をそ
れぞれ一方の入力ノードに受ける排他的論理和ゲート１
３５０〜１３５６を含む。排他的論理和ゲート１３５０
〜１３５６のそれぞれの他方の入力ゲートには、デコー
ダ回路１２００から出力されるデコードデータＤＤ０〜
ＤＤ３がそれぞれ入力している。
【０３１６】排他的論理和ゲート１３５０〜１３５６の
それぞれの出力信号は、排他的論理和ゲート１３０２に
与えられ、排他的論理和ゲート１３０２の演算結果がマ
ルチプレクサ回路１４００に与えられる。
【０３１７】以上のような構成とすることで、テスト動
作モードにおいて、データ入出力端子ＤＱ０〜ＤＱ１２
に対して与えられたデータに基づいて、図１３において
説明したようなデータパターンを有するデコードデータ
ＤＤ０〜ＤＤ１５が生成される。また、テスト動作モー
ドにおける読出動作においては、４つのデータ入出力端
子ＤＤ０〜ＤＤ３に対応する読出データについての期待
値との比較結果のデータが、データ入出力端子ＤＱ０か
ら出力されることになる。
【０３１８】すなわち、図８および図９で説明したとお
り、テスト動作モードにおいては、３２ピンのデータ入
出力端子のうち、８個のデータ入出力端子のみを用いる
ことで、書込データに対する期待値との比較結果を示す
テストデータが外部に出力されることになる。
【０３１９】なお、以上の説明では、スクランブル回路
１３００は、図９の時刻ｔ１１において、８つのデータ
入出力端子ＤＱ０〜ＤＱ２８に与えられたデータに基づ
いて、スクランブル処理をすることとしているが、たと
えば、図８の時刻ｔ１に与えられたデータをラッチ回路
等に保持しておく構成とすることで、時刻ｔ１１にはデ
ータを外部から与えなくても良い構成とすることも可能
である。
【０３２０】［デコーダ回路の構成の第２の例］図２７
は、テスト動作モードにおける他のデータ書込みの構成
を説明するための概念図である。
【０３２１】ずなわち、図２４に示したデータ入力よう
のラッチ１１５４および１１５６の一方を偶数アドレス
用の入力ラッチとし、他方を奇数アドレス用の入力ラッ
チとする。
【０３２２】このとき、データ入出力端子ＤＱ０に対応
する偶数アドレス用の入力ラッチには、交互にデータＡ
１とＡ２とが入力され、奇数アドレス用の入力ラッチに
も、交互にデータＡ１とＡ２とが入力されるとする。
【０３２３】データ入出力端子ＤＱ１に対応する偶数ア
ドレス用の入力ラッチには、交互にデータＢ１とＢ２と
が入力され、奇数アドレス用の入力ラッチにも、交互に
データＢ１とＢ２とが入力されるとする。
【０３２４】このとき、データ入出力端子ＤＱ０に対応
する入力ラッチに保持されたデータＡ１，Ａ２とデータ
入出力端子ＤＱ１に対応する入力ラッチに保持されたデ
ータＢ１，Ｂ２とは、それぞれ、隣接するメモリセルに
書込まれることになる。
【０３２５】データ入出力端子ＤＱ２およびＤＱ３に対
応する入力ラッチにも、それぞれ、データ入出力端子Ｄ
Ｑ０およびＤＱ１に対応する入力ラッチに与えられるの
と同様のデータが与えられる。
【０３２６】他のデータ入出力端子のグループのデータ
入出力端子ＤＱ４〜ＤＱ７、ＤＱ８〜ＤＱ１１、ＤＱ１
２〜ＤＱ１５、ＤＱ１６〜ＤＱ１９、ＤＱ２０〜ＤＱ２
３、ＤＱ２４〜ＤＱ２７、ＤＱ２８〜ＤＱ３１について
も、データ入出力端子のグループＤＱ０〜ＤＱ３と同様
に、対応する入力ラッチにデータが与えられる。
【０３２７】図２８は、図２５に示したデコード回路１
２００の他の例であるデコード回路２４００の構成を説
明するための概略ブロック図である。
【０３２８】図２４において説明したとおり、通常動作
モードでは、データ入出力端子ＤＱ０に与えられたデー
タは、バッファ回路１０７２ａでバッファ処理された
後、データ入力クロックの信号ＦＣまたは／ＦＣに応じ
て開閉するトランジスタＮ２０（図２４のスイッチ１１
７６または１１７８に相当）を介して入力ラッチ１１５
４または１１５６に与えられる。他のデータ入出力端子
ＤＱ１〜ＤＱ３１についてもそれぞれ同様の構成が設け
られている。
【０３２９】これに対して、テスト動作モードにおいて
は、データ入出力端子ＤＱ０に与えられたデータは、テ
スト動作時の入力クロックＴＷＣＬＫにより開閉される
トランジスタＮ２２を介して、ラッチ回路２４１２に与
えられる。ラッチ回路２４１２の出力は、排他的論理和
ゲート２５０２および２５０４の一方の入力ノードに与
えられる。
【０３３０】さらに、テスト動作モードにおいては、デ
ータ入出力端子ＤＱ４に与えられたデータは、テスト動
作時の入力クロックＴＷＣＬＫにより開閉されるトラン
ジスタＮ３２を介して、ラッチ回路２４１４に与えられ
る。ラッチ回路２４１４の出力は、排他的論理和ゲート
２５０６および２５０８の一方の入力ノードに与えられ
る。
【０３３１】同様に、データ入出力端子ＤＱ８に与えら
れたデータは、テスト動作時の入力クロックＴＷＣＬＫ
により開閉されるトランジスタＮ４２を介して、ラッチ
回路２４１６に与えられる。ラッチ回路２４１６の出力
は、排他的論理和ゲート２５０２および２５０６の他方
の入力ノードに与えられる。
【０３３２】一方、データ入出力端子ＤＱ１２に与えら
れたデータは、テスト動作時の入力クロックＴＷＣＬＫ
により開閉されるトランジスタＮ５４を介して、ラッチ
回路２４１８に与えられる。ラッチ回路２４１８の出力
は、排他的論理和ゲート２５０４および２５０８の他方
の入力ノードに与えられる。
【０３３３】排他的論理和ゲート２５０２〜２５０８の
出力は、それぞれ、バッファ回路２５１２〜２６１８を
介して、書込みデータＡ１，Ａ２，Ｂ１およびＢ２とし
て、図２７で説明したように、入力ラッチに与えられ
る。
【０３３４】図２９は、データ入力ラッチ１１５６の１
ビット分の構成を示す概略ブロック図である。たとえ
ば、テスト動作モード時にはデータ入力ラッチ１１５６
のうちの１ビット分のラッチ回路にデータＡ１が与えら
れるとする。
【０３３５】通常動作においては、通常動作時のデータ
ラッチクロックに応じて開閉するトランジスタＮ６２を
介してラッチ回路ＬＡＴにデータが与えられ、データ書
込みクロックに応じて開閉するトランジスタＮ６４を介
して、メモリセルアレイ側に伝達される。
【０３３６】これに対して、テスト動作モードにおいて
は、テスト動作時のデータラッチクロックに応じて開閉
するトランジスタＮ６０を介してラッチ回路ＬＡＴにデ
ータが与えられ、データ書込みクロックに応じて開閉す
るトランジスタＮ６４を介して、メモリセルアレイ側に
伝達される。
【０３３７】データ入力ラッチ１１５４または１１５６
の他の１ビット分のラッチ回路の構成も、与えられるデ
ータが異なるのみで図２９に示した構成と同様である。
さらに、他のデータ入出力端子に対応する入力ラッチの
構成も同様である。
【０３３８】以上のような構成でも、図２５において説
明したデコード回路１２００と同様に、テスト動作モー
ド時のデータ書込みを行うことが可能である。
【０３３９】［実施の形態１の変形例］図３０は実施の
形態１のＳＤＲＡＭ１０００の変形例を説明するための
概略ブロック図である。
【０３４０】図１に示したＳＤＲＡＭ１０００の構成に
おいては、内部クロック生成回路１８中に含まれるＤＤ
Ｌ回路が、外部クロック信号ｅｘｔ．ＣＬＫおよび／ｅ
ｘｔ．ＣＬＫとに基づいて、テスト動作モードにおける
高速な内部クロック信号ｉｎｔ．ＣＬＫ１を生成する構
成であった。
【０３４１】しかしながら、たとえば図１に示したセル
フリフレッシュタイマ１０５４中には、通常セルフリフ
レッシュ動作時の基準クロック信号を生成するために、
ＤＤＬ回路等が内蔵される構成となっている場合が多
い。この場合は、図１に示したように、内部制御クロッ
ク生成回路１８中にＤＬＬ回路およびＰＬＬ回路を切換
えて動作可能な同期信号発生回路を設ける構成としなく
ても、図３０に示すようにテストモード動作中において
は、セルフリフレッシュタイマ１０５４中に含まれるＤ
ＬＬ回路をＤＬＬ動作とＰＬＬ動作とを切換可能な同期
クロック生成回路として用いることも可能である。
【０３４２】このように、同期クロック信号を生成させ
る回路部分を共有化させることで、チップ面積の増大を
抑制しつつ、実施の形態１で説明したのと同様の動作を
行なわせることが可能である。
【０３４３】［実施の形態２］図３１および図３２は、
本発明の実施の形態２のＳＤＲＡＭのテスト動作モード
における動作を説明するためのタイミングチャートであ
る。
【０３４４】ただし、図３１および図３２に示したよう
な動作を行なうためには、ＳＤＲＡＭ１０００の構成に
おいて、後に説明するように、内部制御クロック生成回
路１８中の各スイッチの切換を行なうことで可能とな
る。
【０３４５】まず、図３１を参照して、テスト動作モー
ドにおけるデータ書込み動作は図８において説明したの
と同様であるので、その説明は繰り返さない。
【０３４６】図３２は、実施の形態２のＳＤＲＡＭのテ
スト動作モードにおける読出動作を説明するためのタイ
ミングチャートである。
【０３４７】すなわち、図３２においては、ＳＤＲＡＭ
１０００は、シングルデータレートで動作する。言換え
ると、内部クロック信号ｉｎｔ．ＣＬＫ１の立上がりエ
ッジに応答して、データ出力が行なわれる。
【０３４８】このような動作は、図２４において説明し
たおとり、ＳＤＲＡＭ内部からラッチ回路１１４６およ
び１１４８への書込を行なうためのクロック信号と、ラ
ッチ回路１１４６および１１４８から外部へデータを出
力するためのクロック信号とが独立に与えられる構成と
なっていることにより可能となる。
【０３４９】図３２における動作モードにおいては、デ
ータ出力の際にＳＭＤ回路を使用せず、かつ外部からの
データ出力のタイミング信号ＱＳも使用しない。
【０３５０】このような構成とすることで、データ出力
時のデータレートを下げて試験を行なうことが可能とな
り、よりテスタ装置側の負荷が低減されることになる。
【０３５１】図３３は、実施の形態２のＳＤＲＡＭにお
いて、内部制御クロック生成回路１８中のスイッチの切
換状態を説明するための図である。
【０３５２】図３３に示した構成においては、外部クロ
ック信号のうち、単相の外部クロック信号ｅｘｔ．ＣＬ
Ｋを用いて、差動増幅器１５０が外部クロック信号ｅｘ
ｔ．ＣＬＫの立上りエッジで活性な信号を出力し、同期
回路１５６により生成される外部クロック信号ｅｘｔ．
ＣＬＫの４倍の周波数の内部クロック信号ｉｎｔ．ＣＬ
Ｋ２に同期して内部回路は動作する。
【０３５３】一方、アドレス信号および外部制御信号の
取りこみは、分周回路１５８により内部クロック信号ｉ
ｎｔ．ＣＬＫ２を４倍分周したクロック信号、すなわち
外部クロック信号ｅｘｔ．ＣＬＫと同一の周波数のクロ
ック信号に同期して行なわれる。
【０３５４】データの出力においては、内部クロック信
号ｉｎｔ．ＣＬＫ２をスイッチ回路１９７を介して受け
るワンショットパルス生成回路１６０からの出力信号を
内部クロック信号ｉｎｔ．ＣＬＫと１して、データ出力
バッファを駆動する構成となっている。
【０３５５】［実施の形態３］図３４および図３５は、
本発明の実施の形態３のＳＤＲＡＭ１０００のテスト動
作モードにおける動作を説明するためのタイミングチャ
ートである。
【０３５６】すなわち、実施の形態３においても、ＳＤ
ＲＡＭ１０００の構成自体は実施の形態１と同様のまま
で、内部制御クロック生成回路１８中のスイッチ回路の
切換により、以下に説明するような動作が可能となる。
【０３５７】図３４を参照して、テスト動作モードにお
けるデータ書込み動作は図８において説明したのと同様
であるので、その説明は繰り返さない。
【０３５８】図３５を参照して、実施の形態３において
はデータ出力の際には、読出データは、外部クロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジおよび立下がりの
エッジに応答して外部に出力される。
【０３５９】データ入出力端子ＤＱ０、ＤＱ４、ＤＱ
８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４およびＤ
Ｑ２８にそれぞれ対応して設けられているデータ入出力
回路３０００には、データ出力用のラッチがそれぞれ８
ビット分ずつ設けられているので、合計８×８＝６４ビ
ット分のデータを保持できる。しかも、図２４において
説明したおとり、ＳＤＲＡＭ内部からラッチ回路１１４
６および１１４８への書込を行なうためのクロック信号
と、ラッチ回路１１４６および１１４８から外部へデー
タを出力するためのクロック信号とが独立に与えられる
構成となっていることにより、このようなデータ出力動
作が可能となる。
【０３６０】図３６は、図３５に示したような読出動作
を行なう場合の内部制御クロック生成回路１８のスイッ
チの切換状態を説明するための図である。
【０３６１】図３６においては、外部クロック信号ｅｘ
ｔ．ＣＬＫをクロックバッファ回路１５０の＋入力ノー
ドおよびクロックバッファ回路１５２の−入力ノードに
与え、かつクロックバッファ回路１５０の−入力ノード
およびクロックバッファ回路１５２の＋入力ノードに
は、基準電位Ｖｒｅｆを与える構成としている。このよ
うな構成とすることで、外部クロック信号ｅｘｔ．ＣＬ
Ｋの立上がりのエッジにおいては、クロックバッファ回
路１５０からの信号を受けて、ワンショットパルス発生
回路１６０からワンショットパルスが生成され、外部ク
ロック信号ｅｘｔ．ＣＬＫの立下がりのエッジにおいて
は、クロックバッファ回路１５２からの出力信号に基づ
いて、ワンショットパルス発生回路１６２からワンショ
ットパルスが生成される。
【０３６２】したがって、この外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジおよび立下がりのエッジ
の双方において生成されるワンショットパルスを受ける
ＯＲ回路１６４からは、外部クロック信号ｅｘｔ．ＣＬ
Ｋの２倍周期の信号が出力され、この信号が、クロック
ツリー１７０を介してデータ出力バッファ部に与えられ
る。これにより、図３５に示したとおり、外部クロック
信号ｅｘｔ．ＣＬＫの立上がりエッジおよび立下がりエ
ッジに応答して、テスト動作モードにおける比較結果の
データが外部に順次出力されることとなる。
【０３６３】すなわち、実施の形態２の場合よりも、さ
らに低い周波数でデータ出力が行なわれるため、より一
層テスタ側の負荷が軽減され、より安価なテスタによっ
てもＳＤＲＡＭ１０００のテストを行なうことが可能と
なる。
【０３６４】［実施の形態４］実施の形態１〜実施の形
態３においては、３２ピンあるデータ入出力端子のう
ち、８ビンのデータ入出力端子に与えられるデータに基
づいて、データの書込を行なった上で、読出されるデー
タと期待値データとの比較結果をこの８ピンのデータ入
出力端子から出力させることでテストを行なう構成とし
ていた。
【０３６５】実施の形態４においては、さらにテスト動
作モード時に使用するデータ入出力ピンの本数を減少さ
せることで、同時並列にテストすることが可能なチップ
数を増大させることを可能とする。
【０３６６】なお、以下に説明するように、実施の形態
４のＳＤＲＡＭの構成は、実施の形態１のＳＤＲＡＭ１
０００の構成と比較した場合に、データ入出力部に設け
られるデータデコーダ、データスクランブル回路および
比較器の構成が異なるのみで、その他の点は、実施の形
態１のＳＤＲＡＭ１０００の構成と同様である。
【０３６７】図３７は、３２ピンのデータ入出力端子Ｄ
Ｑ０〜ＤＱ３１のうち、４ピンのデータ入出力端子ＤＱ
０、ＤＱ４、ＤＱ１６およびＤＱ２０を用いてテスト動
作モード時のデータ書込を行なう場合の動作を説明する
ためのタイミングチャートであり、図３８は、この４ピ
ンのデータ入出力端子ＤＱ０〜ＤＱ２０を用いた場合の
テストモード時のデータ読出動作を説明するためのタイ
ミングチャートである。
【０３６８】図３７に示した例においては、データ入出
力端子ＤＱ０〜ＤＱ３１のうち、データ入出力端子ＤＱ
０、ＤＱ４、ＤＱ１６およびＤＱ２０の４個のデータ入
出力ピンに与えられたデータに基づいて、テスト動作用
の内部書込データを生成する構成となっている。
【０３６９】したがって、時刻ｔ０における外部クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、Ｓ
ＤＲＡＭに対してＡＣＴコマンドが与えられ、外部クロ
ック信号としてはその１周期後、内部クロック信号とし
てはその４周期後の時刻ｔ１において、ＳＤＲＡＭに対
してＷＲＩＴＥコマンドが与えられる。この時刻ｔ１に
おいて、上述した４個のデータ入出力端子ＤＱ０〜ＤＱ
２０のそれぞれに対して、書込データが与えられる。
【０３７０】データ入出力端子ＤＱ０、ＤＱ４に与えら
れた２ビットのデータに基づいて、データＤＬＥおよび
データＤＬＯとして対応するバンクに書込まれる３２×
４ビットのデータが生成される。一方、データ入出力端
子ＤＱ１６およびＤＱ２０に与えられる２ビットのデー
タに基づいて、データＤＵＥおよびＤＵＯとして対応す
るバンクに書込まれる３２×４ビットのデータが生成さ
れる。
【０３７１】すなわち、時刻ｔ３においては、データＤ
ＬＥとして４×４ビットのデータが生成され、データＤ
ＬＯとして４×４ビットのデータが生成される。これ
が、それぞれ対応するバンクの偶数アドレス領域および
奇数アドレス領域に書込まれる。一方、同様にして、時
刻ｔ３において、データＤＵＥとして、４×４ビットの
データが生成され、データＤＵＯとして４×４ビットの
データが生成された上で、これらのデータが、対応する
バンクの偶数アドレス領域および奇数アドレス領域にそ
れぞれ書込まれる。
【０３７２】つまり、時刻ｔ１において、外部から与え
られるデータは４ビットであるものの、これに基づいて
同時に書込まれる６４ビット分のデータが生成される。
以後、内部クロック信号の周期に応じて、６４ビットず
つのデータが生成され、順次対応するバンクの偶数アド
レス領域および奇数アドレス領域に書込まれていく。
【０３７３】なお、図３７においては、図５に示した通
常動作モードにおけるのと異なり、外部クロック信号ｅ
ｘｔ．ＣＬＫがＳＤＲＡＭの動作可能周波数に比べて十
分ゆっくりと変化しているため、ライトコマンドと同時
に書込みデータがＳＤＲＡＭに与えられるものとしてい
る。
【０３７４】図３８を参照して、時刻ｔ１０において、
ＡＣＴコマンドが与えられる（図示せず）。続いて、時
刻ｔ１１において、ＲＥＡＤコマンドが与えられるとと
もに、データ入出力端子ＤＱ０、ＤＱ４、ＤＱ１６およ
びＤＱ２０に対して、テスト動作モード時の書込動作に
おいて与えられたのと同一のデータが与えられる。
【０３７５】時刻ｔ１１において、ＲＥＡＤコマンドが
与えられたのに対応して、各バンクから一斉にデータの
読出が行なわれる。データ入出力端子ＤＱ０からは、通
常動作モードにおいては、データ入出力端子ＤＱ０〜Ｄ
Ｑ７に対応して出力されるべき８ビットのデータ、すな
わち、ＤＬＥのうちの４ビットのＤＬＥ０とＤＬＯのう
ち４ビットのＤＬＯ０についての比較結果が、時刻ｔ１
３の外部クロック信号ｅｘｔ．ＣＬＫの立下がりのエッ
ジに応答して外部に出力され、続いて、通常動作モード
においては、データ入出力端子ＤＱ８〜ＤＱ１５に対応
して出力されるべき８ビットのデータ、すなわち、ＤＬ
Ｅのうちの４ビットのＤＬＥ１とＤＬＯのうち４ビット
のＤＬＯ１についての比較結果が、時刻ｔ１５の外部ク
ロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに応答し
て外部に出力される。
【０３７６】以後は、内部クロック信号の立上がりのエ
ッジおよび立下がりのエッジに応答して、８ビットごと
の読出データに対する比較結果が対応するデータ入出力
ピンから出力される。
【０３７７】ここで、このようなデータ読出動作を制御
するための内部クロック信号の生成は、実施の形態３の
図３６において説明したように内部制御クロック生成回
路１８中のスイッチの切換を行なうことで達成される。
【０３７８】図３９は、図３７および図３８で説明した
ように、テスト動作モード時においては、４ピンのデー
タ入出力端子ＤＱ０、ＤＱ４、ＤＱ１６およびＤＱ２０
を用いて、テスト動作モード時における書込データを生
成する場合のデータデコーダの動作を説明するための図
である。
【０３７９】なお、上述の説明のとおり、データ入出力
端子ＤＱ０〜ＤＱ７に対応して、テスト動作モード時に
発生される書込データは、データ入出力端子ＤＱ０およ
びＤＱ４に与えられたデータに基づいて生成され、デー
タ入出力端子ＤＱ１６〜ＤＱ３１に対してテスト動作モ
ード時に生成される書込データは、データ入出力端子Ｄ
Ｑ１６およびＤＱ２０に対して与えられるデータから生
成されるものとする。
【０３８０】図３９においては、データ入出力端子ＤＱ
０およびＤＱ４に与えられる２ビットのデータに基づい
て、１本の列選択線により活性化する４ビット分のデー
タを時間軸方向に沿って４周期分生成した場合のデータ
パターンを示す図である。
【０３８１】たとえば、データ入出力端子ＤＱ０および
ＤＱ４に与えられるビットデータが“０１”である場
合、データ入出力ピンＤＱ０〜ＤＱ３に対してデータＤ
ＬＥとして最初に与えられるデータパターンは“０１０
１”となる。
【０３８２】したがって、データ入出力端子ＤＱ０〜Ｄ
Ｑ３に対応するバンクのうち、偶数アドレス領域におい
て、最初の周期において１本の列選択線で活性化される
４ビットのメモリセルに同時に書込まれるデータパター
ンは“０１０１”となる。
【０３８３】以後、データ入出力端子ＤＱ０〜ＤＱ３に
与えられるデータパターンは、時系列的には変化せず、
この一定のパターン“０１０１”が与えられることにな
る。
【０３８４】図４０は、以上のようにしてデータ入出力
端子ＤＱ０〜ＤＱ３に対応して、テスト動作モード時に
内部発生されたデータが、対応するバンク中のたとえば
偶数アドレス領域に順次書込まれていく様子を説明する
ための概念図である。
【０３８５】選択されているワード線に対して、バース
ト動作中には時系列的に列選択線が順次選択されてい
き、１本の列選択線により同時に活性化される４つの列
に対応した４ビットのメモリセルに対しては、上述した
ように、たとえば、データパターン“０１０１”が同時
に書込まれることになる。
【０３８６】図４１は、図４０において説明したような
データ書込が行なわれた後に、テスト動作モード時にお
けるデータ読出動作を説明するための概念図である。
【０３８７】この場合にも、たとえばデータ入出力端子
ＤＱ０〜ＤＱ３に対応するバンクのうち偶数アドレス領
域を例にとって説明する。
【０３８８】選択され活性化されているワード線（メモ
リセル行）は固定されたまま、バースト動作により時系
列的に順次列選択線が活性化されていく。このとき、１
本の列選択線により活性化される４ビットのメモリセル
から同時に読出されたデータは、スクランブル回路によ
りスクランブルされた後、比較器により奇数アドレス領
域からの４ビットの読出データとの比較結果のデータに
変換されて、対応するデータ入出力端子ＤＱ０に出力さ
れる。
【０３８９】図４２は、実施の形態４のデータ入出力端
子ＤＱ０〜ＤＱ１５部分の構成を説明するための概略ブ
ロック図であり、実施の形態１の図２２と対比される図
である。
【０３９０】上述したとおり、図２２に示した回路構成
と、図４２に示す回路構成の異なる点は、データデコー
ダ回路１６００の構成とデータスクランブル回路１７０
０および比較回路１８００の構成のみであるので、同一
部分には同一符号を付してその説明は繰返さない。
【０３９１】比較回路１７００は、上述したとおり、デ
ータ入出力端子ＤＱ０〜ＤＱ３に対応するバンクのうち
偶数アドレス領域からの読出データと、奇数アドレス領
域からの読出データの合計８ビットのデータを比較し、
その結果のデータがデータ入出力端子ＤＱ０に出力され
ることになる。
【０３９２】図４３は、実施の形態４のデータデコーダ
１６００の構成を説明するための概略ブロック図であ
り、実施の形態１の図２５と対比される図である。
【０３９３】実施の形態４においては、上述したとお
り、たとえばデータ入出力端子ＤＱ０〜ＤＱ１５に対し
ては、２つのデータ入出力端子ＤＱ０およびＤＱ４から
のデータのみに基づいて、この１６個のデータ入出力端
子に対応した書込データを生成する。
【０３９４】データデコーダ１６００は、リードクロッ
クＲＣＬＫおよびライトクロックＷＣＬＫを受けて、書
込動作であるか読出動作であるかに応じて選択してクロ
ック信号を出力するマルチプレクサ１２０２と、マルチ
プレクサ１２０２からの出力に応じて開閉され、データ
入出力端子ＤＱ０に与えられたデータを保持するラッチ
回路１１０からのデータを選択的に伝達するためのＮチ
ャネルＭＯＳトランジスタＮ０、Ｎ２、Ｎ４、Ｎ６、Ｎ
８、Ｎ１０、Ｎ１２およびＮ１４と、マルチプレクサ１
２０２からの出力により開閉され、データ入出力端子Ｄ
Ｑ４により与えられたデータを保持するラッチ回路１１
０２からのデータを選択的に伝達するためのＮチャネル
ＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ
１１、Ｎ１３およびＮ１５と、ＮチャネルＭＯＳトラン
ジスタＮ０〜Ｎ１５にそれぞれ対応して設けられ、これ
らのＮチャネルＭＯＳトランジスタを介して伝達された
データをそれぞれ保持し対応するデコードデータＤＤ０
〜ＤＤ１５をそれぞれ出力するラッチ回路１２５０〜１
２８０とを含む。
【０３９５】図４４は、データスクランブル回路１７０
０および比較回路１８００の構成を説明するための回路
図である。
【０３９６】データスクランブル回路１７００はデータ
入出力端子ＤＱ０〜ＤＱ３に対応する読出データのう
ち、対応するバンクの偶数アドレス領域からの読出デー
タの４ビットをデータスクランブルするための内部スク
ランブル回路１７１０と、データ入出力端子ＤＱ０〜Ｄ
Ｑ３に対応する読出データのうち対応するバンクの奇数
アドレス領域からの読出データをスクランブル処理する
ための内部スクランブル回路１７２０とを含む。
【０３９７】一方、比較回路１８００は、内部スクラン
ブル回路１７１０からの出力を比較する排他的論理和演
算ゲート１８１０と、内部スクランブル回路１７２０か
らの出力を排他的論理和演算する論理ゲート１８２０
と、排他的論理和演算ゲート１８１０および１８２０か
らの出力を排他的論理和演算するための論理ゲート１８
３０とを含む。
【０３９８】図４５は、図４４に示した内部スクランブ
ル回路１７１０の構成のうち、データＲＤｅ１に対応し
て設けられている演算回路１７１２の構成を説明するた
めの回路図である。
【０３９９】演算回路１７１２は、読出データＲＤｅ１
およびデコードデータＤＤ１とを受ける排他的論理和演
算ゲート１７１４と、デコードデータＤＤ０と排他的論
理和演算ゲート１７１４の出力とを受けて、演算結果を
排他的論理和演算ゲート１８１０に出力する排他的論理
和演算ゲート１７１６とを含む。
【０４００】他のデータＲＤｅ３、ＲＤｏ１およびＲＤ
ｏ３に対応して設けられている演算回路１７１２も同様
の構成を有する。
【０４０１】以上のような構成とすることで、３２ピン
あるデータ入出力端子のうち、４ピンのデータ入出力端
子を用いることで、テスト動作モード時のデータ書込お
よび読出データの期待値データとの比較結果をチップ外
部との間で授受することが可能となる。
【０４０２】［実施の形態５］図４６は、本発明の実施
の形態５のＳＤＲＡＭのテスト動作モードにおける書込
み動作を説明するためのタイミングチャートである。
【０４０３】図４６に示した例においては、以下に説明
するように、データ入出力ピンに対して設けられている
スクランブル回路および比較回路の構成が実施の形態４
のＳＤＲＡＭの構成と異なり、かつ内部制御クロック生
成回路１８において、生成される内部クロックの分周数
が実施の形態１に比べてさらに向上している点で異な
る。
【０４０４】すなわち、実施の形態５のＳＤＲＡＭは、
３２ビット幅のデータ入出力を有し、片側で１６ビット
のデータ入出力幅が存在する存在するいわゆるＯＤＩＣ
方式を採用している。
【０４０５】まず、安価なテスタで発生された１６０ｎ
ｓの周波数の外部クロックを受けて、その外部クロック
信号ｅｘｔ．ＣＬＫを用いて、ＳＤＲＡＭ内部で１６倍
周波数の内部クロック信号ｉｎｔ．ＣＬＫを発生する。
これにより、ＳＤＲＡＭ内部においては、１００ＭＨｚ
のクロック信号ｉｎｔ．ＣＬＫに同期した動作が行なわ
れることになる。
【０４０６】まず、時刻ｔ０において、チップを活性状
態にするために、ワード線の選択動作を指示するＡＣＴ
コマンドが入力される。
【０４０７】ここで、コマンドデータの取込みは外部ク
ロック信号の立上がりエッジに応答して行なわれるもの
とする。
【０４０８】外部クロック信号の１周期中に十分にワー
ド線が活性化され、センスアンプ動作により、データ増
幅が終了している。
【０４０９】次に、メモリアレイへのデータ書込を行な
うために、時刻ｔ１において、クロック信号の立上がり
のエッジに応答してライト動作を指定する。
【０４１０】また、このとき、同時に取込むデータによ
り、データパターンを発生する。ここでは、実施の形態
４と同様にして、３２ビットのデータ入出力ピンのう
ち、４ビット分のデータ入出力ピンのデータを用いて、
データパターンの生成が行なわれるものとする。
【０４１１】書込動作を行なう場合のアドレッシング
は、ライトコマンドとともに入力されたアドレスをもと
に生成される。もともと、チップ動作の初期状態におい
ては、バースト長が設定されていることが一般であるた
め、特に何らかの指定動作を行なわなくても、ＳＤＲＡ
Ｍ内部で最初の入力アドレスをもとにバーストアドレス
の生成が行なわれる。
【０４１２】たとえば、バースト長として８が設定され
ている場合、時刻ｔ２以降において、８サイクル分のバ
ーストアドレスが毎サイクル発生され、ライト動作が実
施される。
【０４１３】この他にも、たとえば入力されたアドレス
の何ビットかをデータパターン発生と同じような過程を
経てデコードすることで、任意のアドレスパターンを発
生させる構成とすることも可能である。
【０４１４】また、デコードの対象とするものは、アド
レス入力以外にも、コマンドピンからの信号入力や、モ
ードレジスタによるデータ設定等を用いることも可能で
ある。
【０４１５】図４７は、本発明の実施の形態５のＳＤＲ
ＡＭのテスト動作モードにおける読出動作を説明するた
めのタイミングチャートである。
【０４１６】図４６および図４７に示した例において
は、ＳＤＲＡＭは、シングルデータレートで動作し、か
つバースト長は８に設定されている。
【０４１７】図４７においては、各内部サイクルの周期
に応答して、たとえば、データ入出力端子ＤＱ０〜ＤＱ
７に対応するバンクの奇数アドレス領域および偶数アド
レス領域からの読出データのうちＤＬＥ０、ＤＬＥ１、
ＤＬＯ０およびＤＬＯ１の１６ビットが同時に比較さ
れ、その比較結果のデータが内部サイクルの立上がりエ
ッジにおいてデータ入出力端子ＤＱ０に毎回出力される
構成となっている。
【０４１８】データ入出力端子ＤＱ４からは、ＤＬＥ
２、ＤＬＥ３、ＤＬＯ２およびＤＬＯ３の１６ビットの
比較結果のデータが内部サイクルの立上がりエッジにお
いて出力され、データ入出力端子ＤＱ１６からは、ＤＵ
Ｅ０、ＤＵＥ１、ＤＵＯ０およびＤＵＯ１の１６ビット
の比較結果のデータが内部サイクルの立上がりエッジに
おいて出力され、データ入出力端子ＤＱ２０からは、Ｄ
ＵＥ２、ＤＵＥ３、ＤＬＵ２およびＤＵＯ３の１６ビッ
トの比較結果のデータが内部サイクルの立上がりエッジ
において出力される。
【０４１９】図４８は、このような比較動作を行なうた
めのデータスクランブル回路１９００および比較回路２
０００の構成を説明するための概略ブロック図である。
【０４２０】データスクランブル回路１９００は、デー
タ入出力端子ＤＱ０〜ＤＱ３の対応するバンクのうち、
偶数アドレス領域から読出されたデータＤＬＥ０をスク
ランブル処理するための内部スクランブル回路１９２０
と、データ入出力端子ＤＱ４〜ＤＱ７に対応するバンク
のうち偶数アドレス領域から読出されたデータＤＬＥ１
のスクランブル処理を行なうための内部スクランブル回
路１９４０と、データ入出力端子ＤＱ０〜ＤＱ３に対応
するバンクのうち、奇数アドレス領域から読出されたデ
ータＤＬＯ０をスクランブル処理するための内部スクラ
ンブル回路１９６０と、データ入出力端子ＤＱ４〜ＤＱ
７の対応するバンクのうち、奇数アドレス領域から読出
されたデータＤＬＯ１をスクランブル処理するための内
部スクランブル回路１９８０とを含む。
【０４２１】ここで、たとえば内部スクランブル回路１
９２０の構成は、実施の形態１のデータスクランブル回
路１３００および比較回路１３０２の構成と同様であ
る。
【０４２２】他の内部スクランブル回路１９４０〜１９
８０の構成も同様である。比較回路２０００は、内部ス
クランブル回路１９２０〜１９８０からそれぞれ出力さ
れたスクランブル結果のデータを受けて排他的論理和演
算結果を出力する排他的論理和演算ゲート２０００を含
む。
【０４２３】以上のようなデータスクランブル回路１９
００および比較回路２０００の構成により、順次読出さ
れる１６ビットごとのデータの比較結果が、対応するデ
ータ入出力端子たとえば、ＤＱ０に対して、内部クロッ
ク信号の各サイクルごとに出力されることとなる。
【０４２４】［実施の形態６］図４９は、本発明の実施
の形態６のＳＤＲＡＭのテスト動作モードにおける書込
み動作を説明するためのタイミングチャートである。
【０４２５】図４９に示した書込み動作は、図４６に示
した実施の形態５のテスト動作モードにおける書込み動
作と同様であるのでその説明は繰り返さない。
【０４２６】図５０は、本発明の実施の形態６のＳＤＲ
ＡＭのテスト動作モードにおける読出動作を説明するた
めのタイミングチャートである。
【０４２７】図４７に示した実施の形態５の読出動作と
異なる点は、一度読出データにおいて不良が検出される
と、つまり、期待値データとの不一致が検出されると、
そのサイクルにおいては、不良を示すデータが出力され
続ける構成となっている点である。その他の点は、図４
７と同様であるのでその説明は繰り返さない。
【０４２８】図５１は、このような比較動作を行なうた
めのデータスクランブル回路１９００、比較回路２００
０および２１００の構成を説明するための概略ブロック
図である。
【０４２９】すなわち、図４８において説明した実施の
形態５の構成に加えて、比較回路２０００の出力を受け
て、データ入出力端子に与えるデータを変換する比較回
路２１００がさらに設けられる構成となっている。
【０４３０】比較回路２１００は、読出サイクルの開始
時点で、読出データが一致していることを示すデータ
値、たとえば、”Ｏ”にすべての保持内容がリセットさ
れ、比較回路２０００の出力を受けて、内部クロック信
号ｉｎｔ．ＣＬＫにより順次シフトする８ビット長（バ
ースト長に一致したビット長であればよい）のシフトレ
ジスタ２１１０と、シフトレジスタ２１１０から並列に
出力されるデータを受けて、排他的論理和演算して、対
応するデータ入出力端子に対して設けられているデータ
出力用のラッチ回路に与える排他的論理和演算ゲート２
１２０とを備える。
【０４３１】以上のようなデータスクランブル回路１９
００および比較回路２０００、２１００の構成により、
順次読出される１６ビットごとのデータの比較結果が不
良を示した場合、そのサイクル中の以後の期間では、対
応するデータ入出力端子たとえば、ＤＱ０に対して、不
良結果を示すデータが出力され続けることとなる。
【０４３２】図５２は、本発明の実施の形態６のＳＤＲ
ＡＭのテスト動作モードにおける読出動作の他の例を説
明するためのタイミングチャートである。
【０４３３】図４９に示した読出動作と異なる点は、シ
フトレジスタ２１１０においてそのサイクルにおける読
出データがすべてそろった時点で、シフトレジスタ２１
１０からデータが排他的論理和ゲート２１２０に出力さ
れることであり、その他の点は、図４９と同様であるの
でその説明は繰り返さない。
【０４３４】以上のような構成とすることで、テスタが
ＳＤＲＡＭに与える外部クロック信号ｅｘｔ．ＣＬＫの
周波数が低い場合でも、テスタが不良を検出しやすくな
り、より安価なテスタでもＳＤＲＡＭのテストを行うこ
とができる。
【０４３５】図５３は、以上説明したようなテストモー
ド動作を実現するにあたり、外部からのアドレス信号の
組み合わせにより、テスト動作モードを指定する場合の
ＳＤＲＡＭ５０００の構成を示す概略ブロック図であ
る。
【０４３６】図１示した構成に加えて、テストモード指
定用のモードレジスタ１０４８を備える構成となってい
る。
【０４３７】図５４は、テストモード指定用のモードレ
ジスタ１０４８におけるモードデータの指定の状態を説
明するための図である。
【０４３８】たとえば、外部電源電位Ｖｄｄに対して、
アドレス信号入力端子１２のうちのＡ０ピンに一定電位
高い電位（スーパーＶＩＨ）が与えられたことが検知さ
れると、試験用のモードレジスタにアドレス信号の組み
合わせによりモードデータが設定される。このモードデ
ータに応じて、内部制御クロック生成回路１８等が制御
される。
【０４３９】モードデータとしては、たとえば、アドレ
ス信号Ａ０に応じて周波数加速試験モードの設定を示す
データが設定され、アドレス信号Ａ１に応じて周波数２
倍化設定を示すデータが設定され、アドレス信号Ａ２に
応じて周波数４倍化設定を示すデータが設定され、アド
レス信号Ａ３に応じて周波数８倍化設定を示すデータが
設定され、アドレス信号Ａ４に応じて周波数１６倍化設
定を示すデータが設定される。さらに、たとえば、アド
レス信号Ａ５〜Ａ１２に応じて、リフレッシュアドレス
カウンタの初期設定、連続オートリフレッシュの設定、
コラムバーストの順序、内部電圧値の設定、ワード線の
マルチセレクションの設定等が行なわれる。
【０４４０】［実施の形態７］図５５は、本発明の実施
の形態７のＳＤＲＡＭ４０００の構成を示す概略ブロッ
ク図である。
【０４４１】実施の形態６のＳＤＲＡＭの構成と異なる
点は、テスト動作モードにおいてデータが設定されるこ
とが必要な入出力端子のそれぞれの入出力バッファ１０
１４〜１０８２と内部のラッチ回路等との間にシフトレ
ジスタ４００２〜４０２８が設けられる構成となってい
ることである。このシフトレジスタのそれぞれには、デ
ータ入力端子Ｄｉｎから与えられたデータが順次シフト
されて保持される。
【０４４２】このような、構成によりテスト動作モード
で必要とされる入出力ピンの数を一層低減することが可
能である。
【０４４３】図５６は、このようにしてテストモード時
に必要とされる入出力ピンの数を削減した場合の、対応
関係を示す図である。
【０４４４】このような構成により、外部からのデータ
は、データ入出力端子Ｄｉｎから与えることができ、テ
スト結果のデータは、データ出力端子Ｄｏｕｔからデー
タをシフトさせることにより取り出される。
【０４４５】［実施の形態８］図５７は本発明の実施の
形態８のテスト装置９０００およびテストボード９００
２の構成を示す概略ブロック図である。
【０４４６】各チップの制御に必要なピン数をトータル
として削減し、同時測定可能なチップ数を削減すること
を可能とすることを目的とする。
【０４４７】メモリテスタ９０００から出力される信号
を、テストボード９００２上のバス９００４および９０
０６により、各チップ１０００．１〜１０００．ｎ１に
対して共有される構成とする。
【０４４８】ただし、実際には、チップ側があき状態と
なっている場合も考慮して、チップ側とバス９００４お
よび９００６を選択的に分離可能なリレー回路９００８
〜９０１４が設けられている。
【０４４９】リレー回路９０１０の設定は、チップにア
クセスした際にチップが存在するかどうかの検出をテス
トの最初に行うことで、テスタ装置９０００側から行う
ことが可能である。
【０４５０】このようなテストは、アセンブリ完了後の
チップに対して実施する場合と、ウェハ状態でのチップ
に対して実施する場合のいずれの場合も可能である。特
に、ウエハ状態でのチップに対してテストを実施する場
合では、プローブカードのプローブの配置とウエハ状態
でのチップの位置とが合わない個所が、たとえばウエハ
の端などで出てくる可能性があり、リレー回路９００８
〜９０１４を設けて、バス９００４および９００６とチ
ップ側とを分離することが必要となる。
【０４５１】［実施の形態９］図５８は、本発明の実施
の形態９のＳＤＲＡＭ６０００の構成を示す概略ブロッ
ク図である。
【０４５２】実施の形態６のＳＤＲＡＭの構成と異なる
点は、テストデータパターンを自動生成し、かつ期待値
と読出データの比較を行うＢＩＳＴ回路（Built-in Tes
t 回路）６００２が設けられ、テスト動作モードにおい
てデータが設定されることが必要な入出力端子のそれぞ
れの入出力バッファ１０１４〜１０３８と内部のラッチ
回路等との間にシフトレジスタ６００４〜６０１８が設
けられる構成となっていることである。このシフトレジ
スタのそれぞれには、ＢＩＳＴ回路６００２から与えら
れたデータが順次シフトされて保持される。
【０４５３】このような、構成によりテスト動作モード
で必要とされる入出力ピンの数を一層低減することが可
能である。
【０４５４】図５９は、このようにしてテストモード時
に必要とされる入出力ピンの数を削減した場合の、対応
関係を示す図である。
【０４５５】このような構成により、外部からのデータ
は、データ入出力端子Ｄｉｎから与えることができ、テ
スト結果のデータは、データ入出力端子のうちの所定の
ピンから取り出される。
【０４５６】［実施の形態１０］図６０および図６１
は、本発明の実施の形態１０の同期型半導体記憶装置の
テスト時の動作を説明するためのタイミングチャートで
ある。
【０４５７】実施の形態１０の同期型半導体記憶装置の
基本的な構成は実施の形態１のＳＤＲＡＭ１０００の構
成と同様であり、そのテスト動作の特徴は以下のとおり
である。
【０４５８】第１には、相補な外部クロック信号Ｅｘ
ｔ．ＣＬＫ、／Ｅｘｔ．ＣＬＫが所定の位相差をもっ
て、同期型半導体記憶装置（たとえば、ＳＤＲＡＭ）に
与えられる点である。
【０４５９】第２には、上記位相差に相当する時間を活
性期間（”Ｈ”レベルである期間）とする内部クロック
信号ｉｎｔ．ＣＬＫが生成される点である。この内部ク
ロック信号ｉｎｔ．ＣＬＫは、外部クロック信号／Ｅｘ
ｔ．ＣＬＫの立上りのエッジに応答して生成が開始さ
れ、外部クロック信号／Ｅｘｔ．ＣＬＫの１周期の期間
中に所定の回数（たとえば、図６０、図６１において
は、４回）活性化する。
【０４６０】外部クロック信号ｅｘｔ．ＣＬＫの周期
は、たとえば、５０ｎｓ（周波数２０ＭＨｚに相当）で
あって、同期型半導体記憶装置の内部回路の動作可能周
波数よりも小さな周波数で変化していることである。さ
らに、外部クロック信号／Ｅｘｔ．ＣＬＫの立上りのエ
ッジは、外部クロック信号Ｅｘｔ．ＣＬＫの立上りのエ
ッジから時間τ（たとえば、１０ｎｓ）だけ遅延してい
るものとする。
【０４６１】後に説明するように、実施の形態１０の同
期型半導体記憶装置においては、上述したように、この
外部クロック信号ｅｘｔ．ＣＬＫに基づいて、より周波
数の大きな内部クロック信号ｉｎｔ．ＣＬＫを生成し
て、これに基づいて回路動作を行なう。
【０４６２】さらには、図６０に示した例においては、
データ入出力端子ＤＱ０〜ＤＱ３１のうち、データ入出
力端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、
ＤＱ２０、ＤＱ２４およびＤＱ２８の８個のデータ入出
力ピンに与えられたデータに基づいて、実施の形態１の
ＳＤＲＡＭ１０００と同様に、テスト動作用の内部書込
データを生成する構成となっている。
【０４６３】したがって、時刻ｔ０における外部クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりのエッジから時間τだ
け遅れた時刻ｔ１において、外部クロック信号／Ｅｘ
ｔ．ＣＬＫが立上り、これに応じて、内部クロック信号
ｉｎｔ．ＣＬＫの生成が開始される。この時刻ｔ１にお
ける外部クロック信号／Ｅｘｔ．ＣＬＫの立上り、すな
わち、内部クロック信号ｉｎｔ．ＣＬＫの立上りの応答
して同期型半導体記憶装置に対してＡＣＴコマンドが与
えられる。
【０４６４】内部クロック信号ｉｎｔ．ＣＬＫは、外部
クロック信号／Ｅｘｔ．ＣＬＫの１周期の期間中に４サ
イクル活性化すると、次の外部クロック信号／Ｅｘｔ．
ＣＬＫの活性化まで不活性状態（”Ｌ”レベル）とな
る。
【０４６５】外部クロック信号／Ｅｘｔ．ＣＬＫとして
は時刻ｔ０から１周期後の時刻ｔ３において、同期型半
導体記憶装置に対してＷＲＩＴＥコマンドが与えられ
る。この時刻ｔ３において、上述した８個のデータ入出
力端子ＤＱ０〜ＤＱ２８のそれぞれに対して、書込デー
タが与えられる。
【０４６６】データ入出力端子ＤＱ０、ＤＱ４、ＤＱ８
およびＤＱ１２に与えられた４ビットのデータに基づい
て、データＤＬＥおよびデータＤＬＯとして対応するバ
ンクに書込まれる３２×４ビットのデータが生成され
る。一方、データ入出力端子ＤＱ１６、ＤＱ２０、ＤＱ
２４およびＤＱ２８に与えられる４ビットのデータに基
づいて、データＤＵＥおよびＤＵＯとして対応するバン
クに書込まれる３２×４ビットのデータが生成される。
【０４６７】すなわち、外部クロック信号／Ｅｘｔ．Ｃ
ＬＫが再び活性化する時刻ｔ３から生成された内部クロ
ック信号ｉｎｔ．ＣＬＫに応じて内部回路が動作し、時
刻ｔ４においては、データＤＬＥとして４×４ビットの
データが生成され、データＤＬＯとして４×４ビットの
データが生成される。これが、それぞれ対応するバンク
の偶数アドレス領域および奇数アドレス領域に書込まれ
る。一方、同様にして、時刻ｔ４において、データＤＵ
Ｅとして、４×４ビットのデータが生成され、データＤ
ＵＯとして４×４ビットのデータが生成された上で、こ
れらのデータが、対応するバンクの偶数アドレス領域お
よび奇数アドレス領域にそれぞれ書込まれる。
【０４６８】つづいて、時刻ｔ６における外部クロック
信号／Ｅｘｔ．ＣＬＫの立上りに応答して生成される内
部クロック信号ｉｎｔ．ＣＬＫに同期して、以後、１６
×４ビットごとに、内部クロック信号ｉｎｔ．ＣＬＫの
３周期にわたって、データの書きこみが行なわれる。
【０４６９】つまり、時刻ｔ３において、外部から与え
られるデータは８ビットであるものの、これに基づいて
同時に書込まれる６４ビット分のデータが生成される。
以後、内部クロック信号の周期に応じて、６４ビットず
つのデータが実施の形態１のＳＤＲＡＭ１０００と同様
にして生成され、順次対応するバンクの偶数アドレス領
域および奇数アドレス領域に書込まれていく。
【０４７０】なお、図６０においては、図５に示した通
常動作モードにおけるのと異なり、外部クロック信号ｅ
ｘｔ．ＣＬＫが同期型半導体記憶装置の動作可能周波数
に比べて十分ゆっくりと変化しているため、ライトコマ
ンドと同時に書込みデータが与えられるものとしてい
る。
【０４７１】図６１は、テストモード動作における実施
の形態１０の同期型半導体記憶装置の動作を説明するた
めのタイミングチャートである。
【０４７２】同期型半導体記憶装置にＡＣＴコマンドが
与えられた後、時刻ｔ１０における外部クロック信号Ｅ
ｘｔ．ＣＬＫの立上りから時間τだけ遅れた時刻ｔ１１
において、外部クロック信号／Ｅｘｔ．ＣＬＫが活性化
し、同期型半導体記憶装置に対してＲＥＡＤコマンド
（読出動作を指定するコマンド）が与えられる。同時
に、データ書込時に用いられた８つのデータ入出力端子
ＤＱ０〜ＤＱ２８のそれぞれに対して、図６０における
データ書込時に与えたのと同様のデータが与えられる。
【０４７３】実施の形態１のＳＤＲＡＭ１０００と同様
に、これら時刻ｔ１１において与えられたデータに基づ
いて生成される期待値データと、各バンクから読出され
た読出データとに対して、その比較結果を示すデータが
出力される。
【０４７４】すなわち、まず時刻ｔ１１におけるＲＥＡ
Ｄコマンドが与えられた後に、各バンクの偶数アドレス
領域および奇数アドレス領域からは並列して６４ビット
のデータが読出される。このうち、たとえばデータＤＬ
Ｅに対応するデータのうち、１つの列選択線により同時
に活性化されるメモリセルから読出された４ビットのデ
ータ、たとえば、通常の読出モードにおいては、データ
入出力端子ＤＱ０〜ＤＱ３に対応して与えられるべき４
ビットのデータＤＬＥ０は、データ入出力端子ＤＱ０、
ＤＱ４、ＤＱ８およびＤＱ１２に時刻ｔ１１において与
えられたデータに基づいて、その読出されるべき期待値
との間の比較が行なわれ、時刻ｔ１４において、この期
待値と４ビットデータとの比較結果を示す１ビットのデ
ータがデータ入出力端子ＤＱ０に出力される。
【０４７５】同様にして、時刻ｔ１５の内部クロック信
号ｉｎｔ．ＣＬＫの下がりのエッジにおいては、データ
ＤＬＯのうち、通常動作モードにおいて、データ入出力
端子ＤＱ０〜ＤＱ３に対して出力される４ビットのデー
タが、時刻ｔ１１においてデータ入出力端子ＤＱ０〜Ｄ
Ｑ１２に与えられたデータに基づいて、同期型半導体記
憶装置中で生成された期待値と比較され、この比較結果
を示す１ビットのデータがデータ入出力端子ＤＱ０に与
えられる。
【０４７６】さらに、時刻ｔ１６においては、データＤ
ＬＥ０のうち、次の内部クロック信号ｉｎｔ．ＣＬＫの
周期に応じて読出された４ビットのデータと時刻ｔ１１
においてデータ入出力端子ＤＱ０〜ＤＱ１２に与えられ
たデータに基づいて生成された期待値との比較結果を示
すデータがデータ入出力端子ＤＱ０に与えられる。
【０４７７】以後、信号ＤＬＥのうち、通常動作におい
てデータ入出力端子ＤＱ０〜ＤＱ３に対して出力される
データに対応した４ビットのＤＬＥ０の値と上記期待値
との間の比較結果および、データＤＬＯのうち、通常動
作モードにおいてはデータ入出力端子ＤＱ０〜ＤＱ３に
対してそれぞれ与えられる４ビットの読出データＤＬＯ
０と上記期待値との比較結果がデータ入出力端子ＤＱ０
から内部クロック信号ｉｎｔ．ＣＬＫの立上がりエッジ
および立下がりのエッジにそれぞれ応答して出力され
る。
【０４７８】この比較結果の出力は、時刻ｔ１８におけ
る外部クロック信号／Ｅｘｔ．ＣＬＫの立上りに応じて
生成される内部クロック信号ｉｎｔ．ＣＬＫの立上がり
エッジおよび立下がりのエッジにも、継続して行なわれ
る。
【０４７９】他のデータ入出力端子ＤＱ４、ＤＱ８、Ｄ
Ｑ１２についても同様である。また、データ入出力端子
ＤＱ１６に対しても、通常動作モードにおいては、デー
タ入出力端子ＤＱ１６〜ＤＱ１９にそれぞれ対応して出
力されるべき４ビットの読出データを上記期待値と比較
した結果のデータが、順次データ入出力端子ＤＱ１６か
ら出力される。
【０４８０】他のデータ入出力端子ＤＱ２０、ＤＱ２４
およびＤＱ２８についても同様である。
【０４８１】以上のような動作を行なうことで、テスト
動作モードにおいては、外部から与えられる外部クロッ
ク信号ｅｘｔ．ＣＬＫの周期が大きい場合でも、内部ク
ロック信号ｉｎｔ．ＣＬＫはこれよりも高速に変化す
る。同期型半導体記憶装置の内部回路は、この内部クロ
ック信号ｉｎｔ．ＣＬＫに同期して動作するので、テス
ト装置の負荷を軽減させることが可能である。
【０４８２】しかも、３２ピンあるデータ入出力端子の
うち、テスト動作モードにおいては８ピンのデータ入出
力端子のみを用いればよいため、テスタが、１チップの
同期型半導体記憶装置当り制御しなければならない入力
ピンおよびデータ入出力ピンの総数を削減することが可
能で、テスタにおいて同時並列にテストすることが可能
なチップ数を増加させることが可能となる。
【０４８３】図６２は、実施の形態１０の同期型半導体
記憶装置のテスト動作モードにおける別の動作を説明す
るためのタイミングチャートである。図６０および６１
で説明した動作と基本的には同様であるが、外部クロッ
ク信号／Ｅｘｔ．ＣＬＫの立上りのエッジにおいてＡＣ
Ｔコマンドが与えられ、外部クロック信号／Ｅｘｔ．Ｃ
ＬＫの立下りのエッジにおいて、ＷＲＩＴＥコマンドま
たはＲＥＡＤコマンドが与えられる構成となっている。
【０４８４】すなわち、時刻ｔ０における外部クロック
信号／Ｅｘｔ．ＣＬＫの立上りのエッジに応答して内部
クロック信号ｉｎｔ．ＣＬＫの生成が開始されるととも
に、同期型半導体記憶装置を活性状態とするためにワー
ド線の選択動作を指示するＡＣＴコマンドが与えられ
る。
【０４８５】ＡＣＴコマンドは、同期型半導体記憶装置
内でデコードされる。このデコードされたコマンドに基
づいて、外部クロック信号／Ｅｘｔ．ＣＬＫの１周期の
期間中にワード線の活性化とセンスアンプによるデータ
増幅動作が完了する。
【０４８６】次に、時刻ｔ２において、内部クロック信
号ｉｎｔ．ＣＬＫの立上りのエッジに応答して、同期型
半導体記憶装置にＷＲＩＴＥコマンドが与えられ、同時
に８つのデータ入出力端子ＤＱ０〜ＤＱ２８に与えられ
たデータに基づいてデータパターンの生成が行なわれ
る。すなわち、３２ビットのデータ入出力端子（ＤＱ端
子）のうち、それぞれ、１６個のＤＱ端子については、
４個のＤＱ端子に与えられたデータに基づいて、１６個
のＤＱ端子に相当し、時間的にも変化する書きこみデー
タが生成される。
【０４８７】これらの書きこみデータは、グローバルＩ
／Ｏ線対Ｇ−Ｉ／ＯおよびメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
を介してメモリセルアレイに伝達される。
【０４８８】メモリセルアレイでは、時刻ｔ２からｔ３
までの、内部クロック信号ｉｎｔ．ＣＬＫの活性化のエ
ッジ、時刻ｔ３における外部クロック信号／Ｅｘｔ．Ｃ
ＬＫの立上りのエッジに応答して生成される内部クロッ
ク信号ｉｎｔ．ＣＬＫの活性化のエッジおよび時刻ｔ４
における外部クロック信号／Ｅｘｔ．ＣＬＫの立上りの
エッジに応答して生成される内部クロック信号ｉｎｔ．
ＣＬＫの活性化のエッジのそれぞれにおいて、バースト
カウンタにより生成された内部アドレスにしたがって列
選択線ＹＳ順次活性状態とされ、内部アドレスに対応す
るメモリセルが接続するビット線対に書きこみデータが
伝達される。
【０４８９】データの書きこみは、内部クロック信号ｉ
ｎｔ．ＣＬＫに基づいて生成される書きこみクロックＷ
ＣＬＫに同期して行われる。
【０４９０】ダブルデータレート動作であるため、たと
えば、ＤＱ端子ＤＱ０〜ＤＱ３に対応して生成される４
個の書きこみデータは、１つの列選択線ＹＳにより同時
に選択されるメモリセルに書きこまれる。
【０４９１】以上のように、コマンドの入力も内部クロ
ック信号ｉｎｔ．ＣＬＫに同期して行われるため、コマ
ンドの取込み動作のマージンテストも行うことができ
る。
【０４９２】読出動作においては、時刻ｔ１０において
ＡＣＴコマンドが与えられ、時刻ｔ１１においてＲＥＡ
Ｄコマンドが与えられると、内部クロック信号ｉｎｔ．
ＣＬＫに基づいて生成される読出クロックＲＣＬＫに同
期して、データの読出が行なわれる。
【０４９３】テスタ側においては、内部クロック信号ｉ
ｎｔ．ＣＬＫの周波数が予め設定されており、外部クロ
ック信号／Ｅｘｔ．ＣＬＫの立上りエッジを基点とし
て、データが出力されるべき時刻に、読出データに対す
るストローブ信号を活性化する。すなわち、外部クロッ
ク信号／Ｅｘｔ．ＣＬＫの同一周期内で複数のストロー
ブ信号が活性化される。このストローブ信号の活性化に
応じて同期型半導体記憶装置からデータ出力が行なわれ
る。なお、データの出力は、外部クロック信号／Ｅｘ
ｔ．ＣＬＫのエッジに同期して行う構成としてもよい。
【０４９４】上述したように、１６個のＤＱ端子あたり
４個のＤＱ端子ごとにデータが生成され、データ書き込
みが行なわれることとしたのは、以下の理由による。
【０４９５】すなわち、同時に出力される３２個のデー
タにおいて、１つの列選択線ＹＳにより同時に選択され
るメモリセルの数が４個であり、この１つの列選択線に
より同時に選択されるメモリセル列が冗長列により置換
される単位としているからである。メモリセルの置換を
決定する試験においては、置換単位での比較結果を出力
することが望ましい。そこで、たとえば、図６１におい
ては、４個のメモリセルごとの比較結果が出力される構
成となっている。同時に６４個のデータがメモリセルか
ら読み出され、この６４個のデータについて４個ずつの
比較結果の１６個のデータが、内部クロック信号ｉｎ
ｔ．ＣＬＫの１周期中に出力される。
【０４９６】図６１に示した例よりも、テスト動作モー
ド中使用するＤＱ端子の個数を削減するためには、出力
されるべき比較結果をラッチに保持し、１ＤＱ端子あた
りに出力されるデータ数を増加させ、データ出力のサイ
クル数を多くする構成とすることも可能である。
【０４９７】また、上述のとおり、データ書きこみ時の
アドレッシングは、コマンドとともに入力されたアドレ
スをもとに生成される。そもそも、同期型半導体装置が
動作を開始した初期においては、バースト長が予め設定
されているのが一般的なため、外部から何らかの処理を
施さなくても、最初の入力アドレスに基づいて、同期型
半導体記憶装置内部でバーストアドレスが生成される。
たとえば、予めバースト長が４に設定されているなら
ば、４サイクル分の内部アドレスが毎サイクル生成さ
れ、書きこみ動作が実行される。
【０４９８】この他、入力されたアドレスの何ビットか
をデータパターン発生と同様な構成を用いてデコードす
ることで、任意のアドレスパターンを同期型半導体記憶
装置の内部で生成することも可能である。この際、デコ
ードの対象となるデータは、アドレス信号として入力さ
れたものの他、コマンドピンに与えられたデータや、モ
ードレジスタ中に保持されたデータとすることも可能で
ある。
【０４９９】図６３は、図６０〜６３において説明した
内部クロック信号ｉｎｔ．ＣＬＫを生成するための内部
クロック生成回路７０００の構成を説明するための概略
ブロック図である。
【０５００】図６３を参照して、内部クロック生成回路
７０００は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて
所定時間遅延するダミー遅延回路７０１０と、ダミー遅
延回路７０１０の出力を受けて、セットパルスを生成す
るパルス生成回路７０２０とパルス生成回路７０２０の
出力に活性化に応じて、信号ＦＬＡＧを待機状態の”
Ｈ”レベルから”Ｌ”レベルへと変化させるフリップフ
ロップ回路７０３０と、信号ＦＬＡＧを一方の入力ノー
ドに受け、信号ＳＴ１を出力するＮＯＲ回路７０４０
と、信号ＳＴ１を受けて順次遅延させて伝達する、互い
に直列に接続されたｍ個（ｍ：自然数）のバッファ回路
７１００．１〜７１００．ｍと、バッファ回路７１０
０．１〜７１００．ｍからの出力を受けて、いずれかの
出力を選択的にＮＯＲ回路７０４０の他方の入力ノード
に与える経路選択回路７３００と、経路選択回路７３０
０の出力を受け、モードレジスタにより設定された回数
Ｎ（Ｎ：自然数）だけ活性化の回数をカウントするカウ
ンタ回路７３２０と、カウンタ回路７３２０のカウント
結果に応じてリセットパルスを生成するリセットパルス
生成回路７３３０と、外部クロック信号／Ｅｘｔ．ＣＬ
Ｋを受けて所定時間遅延するダミー遅延回路７２１０
と、ダミー遅延回路７２１０の出力を受けて、セットパ
ルスを生成するパルス生成回路７２２０とパルス生成回
路７２２０の出力に活性化に応じて、信号ＴＣＡＰを待
機状態の”Ｌ”レベルから”Ｈ”レベルへと変化させ、
リセットパルス生成回路７３３０からの出力に応じて信
号ＴＣＡＰを”Ｈ”レベルから”Ｌ”レベルへと変化さ
るフリップフロップ回路７２３０とを備える。
【０５０１】内部クロック生成回路７０００は、さら
に、経路選択回路７３００の出力を受けるバッファ回路
７３１０と、通常動作モードにおいて外部クロック信号
Ｅｘｔ．ＣＬＫ、／Ｅｘｔ．ＣＬＫに同期した内部クロ
ック信号を生成する内部同期信号生成回路７３５０の出
力とバッファ回路７３１０の出力とを受けて、テストモ
ード信号ＴＭに応じていずれか一方を内部クロック信号
ｉｎｔ．ＣＬＫとして出力するマルチプレクサ７３４０
とを備える。
【０５０２】ここで、外部クロック信号Ｅｘｔ．ＣＬＫ
と／Ｅｘｔ．ＣＬＫとは、図１に示したクロック信号入
力端子１６を介して与えられる。すなわち、クロック信
号入力端子１６には、通常動作モードにおいては互いに
相補なクロック信号が与えられ、テスト動作モードにお
いては、上述のような互いに位相差をもつクロック信号
からなる相補クロック信号が与えられる。
【０５０３】図６４は、図６３に示した構成のうち、バ
ッファ回路７１００．１〜７１００．ｍの構成の一部お
よび経路選択回路７３００の構成の一部を抜き出して示
す概略ブロック図である。
【０５０４】ｉ番目のバッファ回路７１００．ｉは、
（ｉ−１）番目のバッファ回路７１００．ｉ−１からの
出力を一方の入力ノードに受けるＮＡＮＤ回路７１１０
と、ＮＡＮＤ回路７１１０からの出力を受けて、反転し
た信号を（ｉ＋１）番目のバッファ回路７１００．ｉ＋
１に出力するインバータ７１２０とを含む。他のバッフ
ァ回路７１００．ｊ（ｊ：自然数）についても同様であ
る。
【０５０５】一方、経路切換回路７３００は、フリップ
フロップ回路７２３０からの出力を受けてワンショット
パルス信号（活性状態：”Ｈ”レベル）の信号を出力す
るワンショットパルス回路７４２０と、バッファ回路７
１００．ｉに対応して設けられ、バッファ回路７１０
０．ｉの出力を一方の入力ノードに受け、ワンショット
パルス回路７４２０の出力を他方の入力ノードに受ける
ＮＡＮＤ回路７４００．ｉを含む。他のバッファ回路７
１００．ｊ（ｊ：自然数）に対しても、同様にＮＡＮＤ
回路７４００．ｊが設けられている。
【０５０６】経路切換回路７３００は、さらに、バッフ
ァ回路７１００．ｉに対応して設けられ、ＮＡＮＤ回路
７４１０．ｉおよび７４１０．ｉ＋１の出力を受ける排
他的論理和演算回路７４１０．ｉを含む。他のバッファ
回路７１００．ｊ（ｊ：自然数）に対しても、同様に排
他的論理和演算回路７４１０．ｊが設けられている。
【０５０７】経路切換回路７３００は、さらに、後に説
明するように、排他的論理和演算回路７４１０．１〜７
４１０．ｍのうち、フリップフロップ回路７２３０の出
力が活性状態（”Ｈ”レベル）となることに応じて、活
性レベル（”Ｈ”レベル）となった排他的論理和演算回
路７４１０．ｊを記憶し、これに対応するバッファ回路
７１００．ｊからの出力を、フリップフロップ回路７２
３０の出力が活性である期間、選択的にＮＯＲ回路７０
４０に与える切換回路７５００を含む。
【０５０８】切換回路７５００は、バッファ回路７１０
０．ｊ（ｊ＝１〜ｍ）にそれぞれ対応して、経路設定回
路７５１０．ｊを備える。たとえば、経路設定回路７５
１０．ｉは、一方の入力ノードに排他的論理和演算回路
７４１０．ｉの出力を受け、他方の入力ノードに転送パ
ルス（たとえば、ワンショットパルス回路７４２０の出
力）を受けるＡＮＤ回路７５１２と、ＡＮＤ回路７５１
２の出力の活性化に応じてセットされ、フリップフロッ
プ回路７２３０の出力の不活性化に応じてリセットされ
るフリップフロップ回路７５１４と、フリップフロップ
回路７５１４の出力を受けるインバータ７５１６と、フ
リップフロップ回路７５１４の出力およびインバータ７
５１６の出力に応じて、バッファ回路７１００．ｉの出
力を回路７０４０に伝達するトランスミッションゲート
７５１８とを含む。
【０５０９】図６５は、図６３および図６４において説
明した内部クロック生成回路７０００の動作を説明する
ためのタイミングチャートである。
【０５１０】時刻ｔ１において、外部クロック信号Ｅｘ
ｔ．ＣＬＫが活性化するのに応じて、パルス生成回路７
０２０からセットパルス信号が出力され、フリップフロ
ップ回路７０３０の出力レベルが”Ｌ”レベルとなる。
これに応じて、ＮＯＲ回路７０４０の出力信号ＳＴ１
が”Ｈ”レベルとなる。
【０５１１】このＮＯＲ回路７０４０の出力レベルの変
化は、バッファ回路７１００．１〜７１００．ｍを伝播
していく。
【０５１２】つづいて、時刻ｔ１から時間τだけ経過し
た時刻ｔ２おいて外部クロック信号／Ｅｘｔ．ＣＬＫ
が”Ｈ”レベルとなるのに応じて、パルス生成回路７２
２０からセットパルス信号が出力され、これに応じてフ
リップフロップ回路７２３０の出力レベルが”Ｈ”レベ
ルとなる。
【０５１３】このとき、たとえば、バッファ回路７１０
０．１〜７１００．ｍを伝播中のＮＯＲ回路７０４０の
出力レベルの変化が、バッファ回路７１００．ｉ−１の
出力ノードまで伝播しているものとする。すなわち、バ
ッファ回路７１００．１〜７１００．ｉ−１の出力レベ
ルは”Ｈ”レベルとなり、バッファ回路７１００．ｉ〜
７１００．ｍの出力レベルは”Ｌ”レベルであるものと
する。
【０５１４】したがって、フリップフロップ回路７２３
０の出力レベルが”Ｈ”レベルとなった時点で、ＮＡＮ
Ｄ回路７４００．１〜７４００．ｉ−１の出力レベル
は”Ｌ”となり、ＮＡＮＤ回路７４００．ｉ〜７４０
０．ｍの出力レベルは”Ｈ”となる。つまり、排他的論
理和演算回路７４１０．１〜７４１０．ｍのうち、排他
的論理和演算回路７４１０．ｉ−１の出力が”Ｈ”レベ
ルとなる。これに応じて、以後、切換回路７５００は、
フリップフロップ回路７２３０の出力が活性である期
間、バッファ回路７１００．ｉ−１の出力をＮＯＲ回路
７０４０の入力ノードに与える。つまり、ＮＯＲ回路７
０４０とバッファ回路７１００．１〜７１００．ｉ−１
とでリングオッシレータが形成されることになる。
【０５１５】したがって、時刻ｔ２から、周期２τで内
部クロック信号ｉｎｔ．ＣＬＫの出力が始まり、バッフ
ァ回路７３１０およびマルチプレクサ７３４０を経由し
て、内部回路に内部クロック信号ｉｎｔ．ＣＬＫが供給
される。
【０５１６】カウンタ回路７３２０は、モードレジスタ
により指示された回数（この場合、は４回）経路選択回
路７３００からの出力が活性化するのをカウントし、内
部クロック信号ｉｎｔ．ＣＬＫの時刻ｔ６における不活
性化に応じて、このカウントが終了すると、リセットパ
ルス生成回路７３３０からリセットパルスが出力され、
フリップフロップ回路７０３０および７２３０がリセッ
トされ、内部クロック生成回路７０００の状態は、初期
状態に復帰する。以後、再び、時刻ｔ７において外部ク
ロック信号Ｅｘｔ．ＣＬＫが活性化すると、上述したの
と同様の動作が、テスト動作期間中は繰り返される。
【０５１７】このような構成とすることで、高速動作を
行なう場合でも、テスタ側の負荷を減少させることが可
能で、安価に動作試験を行なうことが可能である。
【０５１８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０５１９】
【発明の効果】請求項１ないし４記載の同期型半導体集
積回路装置は、第２の動作モードにおいては、データの
書込み速度に比べて、装置内部での処理速度を高めるこ
とができるので、テスト動作時のテスタの負担を軽減し
つつ、高速な同期型半導体集積回路装置の動作試験を行
うことが可能である。
【０５２０】請求項５記載の同期型半導体記憶装置は、
第２の動作モードにおいてデータ書込みに必要なピン数
を低減でき、同時並列に試験できる装置数を増加させる
ことが可能である。
【０５２１】請求項６ないし９記載の同期型半導体集積
回路装置は、第２の動作モードにおいては、データの読
出速度に比べて、装置内部での処理速度を高めることが
できるので、テスト動作時のテスタの負担を軽減しつ
つ、高速な同期型半導体集積回路装置の動作試験を行う
ことが可能である。
【０５２２】請求項１０ないし１２記載の同期型半導体
記憶装置は、第２の動作モードにおいてデータ読出しに
必要なピン数を低減でき、同時並列に試験できる装置数
を増加させることが可能である。
【０５２３】請求項１３および１６記載の同期型半導体
記憶装置は、テスト動作モードにおいて外部データにも
とづいて内部でデータパタ−ンを生成するのでテスタの
負担が軽減される。
【０５２４】請求項１４ないし２３記載の同期型半導体
集積回路装置は、テストモードにおいては、装置内部で
の処理速度を高めることができるので、テスト動作時の
テスタの負担を軽減しつつ、高速な同期型半導体集積回
路装置の動作試験を行うことが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＳＤＲＡＭ１０００
の構成を示す概略ブロック図である。
【図２】 ＳＤＲＡＭ１０００をパッケージに封止した
場合の制御信号の入力ピンおよびデータの入出力ピンの
配置を説明するための概念図である。
【図３】 ＳＤＲＡＭ１０００を並列試験する場合の構
成を示す概念図である。
【図４】 ＳＤＲＡＭ１０００のダブルデータレート動
作の概略を説明するためのタイミングチャートである。
【図５】 ＳＤＲＡＭ１０００のデータ入出力ピンと、
書込まれる内部データとの対応をより詳しく説明するた
めのタイミングチャートである。
【図６】 ＳＤＲＡＭ１０００のデータ入出力ピンと、
読み出される内部データとの対応をより詳しく説明する
ためのタイミングチャートである。
【図７】 テスト動作モードにおいてＳＤＲＡＭ１００
０をテスタ９０００により同時並列にテストする構成を
説明するための概念図である。
【図８】 テスト動作モードにおけるＳＤＲＡＭ１００
０の書込動作を説明するためのタイミングチャートであ
る。
【図９】 テストモード動作におけるＳＤＲＡＭ１００
０の読出動作を説明するためのタイミングチャートであ
る。
【図１０】 ＳＤＲＡＭ１０００の入力ピンおよびデー
タ入出力ピンのテスト動作モード時における使用状況を
説明するための図である。
【図１１】 テスト動作モードにおいて、内部アドレス
の生成および書込データの生成の各処理ブロックの流れ
を説明するための図である。
【図１２】 テスト動作モードにおける読出動作の処理
ステップを説明するための図である。
【図１３】 外部から与えられたデータに基づいて、テ
ストモード時における書込データをデコードして生成す
る過程を説明するための概念図である。
【図１４】 テスト動作モード時の書込データが、各バ
ンク中のメモリセルアレイに書込まれる様子を説明する
ための概念図である。
【図１５】 テスト動作モード時の読出動作において、
期待値との比較結果が出力される場合の動作を説明する
ための概念図である。
【図１６】 ＳＤＲＡＭ１０００の構成をより具体的に
示す概略ブロック図である。
【図１７】 クロックツリー１７０および１７６の構成
を示す概略ブロック図である。
【図１８】 クロックツリー１６８の構成を示す概略ブ
ロック図である。
【図１９】 内部制御クロック生成回路１８中の同期回
路１５６の構成を説明するための概略ブロック図であ
る。
【図２０】 内部クロック生成回路１８の構成をより詳
細に説明するための概略ブロック図である。
【図２１】 テスト動作モード時におけるＤＤＲ−ＳＤ
ＲＡＭのスイッチング回路１８０〜１９８の動作を説明
するための概念図である。
【図２２】 データ入出力端子ＤＱ０〜ＤＱ１５のデー
タ入出力回路の構成を説明するための概略ブロック図で
ある。
【図２３】 データ入出力端子ＤＱ１２〜ＤＱ１５に対
応する構成を拡大して示す概略ブロック図である。
【図２４】 データ入出力端子ＤＱ０に対応する入出力
回路３０００の構成を示す回路図である。
【図２５】 デコーダ回路１２００の構成を説明するた
めの概略ブロック図である。
【図２６】 スクランブル回路１３００の構成を示す概
略ブロック図である。
【図２７】 テスト動作モードにおける他のデータ書込
みの構成を説明するための概念図である。
【図２８】 デコード回路２４００の構成を説明するた
めの概略ブロック図である。
【図２９】 データ入力用ラッチの１ビット分の構成を
示す概略ブロック図である。
【図３０】 ＳＤＲＡＭ１０００の変形例を説明するた
めの概略ブロック図である。
【図３１】 実施の形態２のＳＤＲＡＭのテスト動作モ
ードにおけるデータ書込み動作を説明するためのタイミ
ングチャートである。
【図３２】 実施の形態２のＳＤＲＡＭのテスト動作モ
ードにおける読出動作を説明するためのタイミングチャ
ートである。
【図３３】 実施の形態２のＳＤＲＡＭにおいて、内部
制御クロック生成回路１８中のスイッチの切換状態を説
明するための図である。
【図３４】 実施の形態３のＳＤＲＡＭのテスト動作モ
ードにおけるデータ書込み動作を説明するためのタイミ
ングチャートである。
【図３５】 実施の形態３のＳＤＲＡＭのテスト動作モ
ードにおける読出動作を説明するためのタイミングチャ
ートである。
【図３６】 内部制御クロック生成回路１８のスイッチ
の切換状態を説明するための図である。
【図３７】 ４ピンのデータ入出力端子を用いてテスト
動作モード時のデータ書込を行なう場合の動作を説明す
るためのタイミングチャートである。
【図３８】 ４ピンのデータ入出力端子を用いた場合の
テストモード時のデータ読出動作を説明するためのタイ
ミングチャートである。
【図３９】 ４ピンのデータ入出力端子を用いてテスト
動作モード時における書込データを生成するデータデコ
ーダの動作を説明するための図である。
【図４０】 テスト動作モード時に内部発生されたデー
タが、対応するバンク中に順次書込まれていく様子を説
明するための概念図である。
【図４１】 テスト動作モード時におけるデータ読出動
作を説明するための概念図である。
【図４２】 実施の形態４のデータ入出力端子ＤＱ０〜
ＤＱ１５部分の構成を説明するための概略ブロック図で
ある。
【図４３】 実施の形態４のデータデコーダ１６００の
構成を説明するための概略ブロック図であり、実施の形
態１の図２５と対比される図である。
【図４４】 データスクランブル回路１７００および比
較回路１８００の構成を説明するための回路図である。
【図４５】 演算回路１７１２の構成を説明するための
回路図である。
【図４６】 実施の形態５のテスト動作モード時のデー
タ書込を行なう場合の動作を説明するためのタイミング
チャートである。
【図４７】 実施の形態５のテストモード時のデータ読
出動作を説明するためのタイミングチャートである。
【図４８】 データスクランブル回路１９００および比
較回路２０００の構成を説明するための概略ブロック図
である。
【図４９】 本発明の実施の形態６のＳＤＲＡＭのテス
ト動作モードにおける書込み動作を説明するためのタイ
ミングチャートである。
【図５０】 実施の形態６のテストモード時のデータ読
出動作を説明するためのタイミングチャートである。
【図５１】 データスクランブル回路１９００、比較回
路２０００および２１００の構成を説明するための概略
ブロック図である。
【図５２】 本発明の実施の形態６のＳＤＲＡＭのテス
ト動作モードにおける読出動作の他の例を説明するため
のタイミングチャートである。
【図５３】 外部からのアドレス信号の組み合わせによ
り、テスト動作モードを指定する場合のＳＤＲＡＭ５０
００の構成を示す概略ブロック図である。
【図５４】 テストモード指定用のモードレジスタ１０
４８におけるモードデータの指定の状態を説明するため
の図である。
【図５５】 本発明の実施の形態７のＳＤＲＡＭ４００
０の構成を示す概略ブロック図である。
【図５６】 テストモード時に必要とされる入出力ピン
の数を削減した場合の対応関係を示す図である。
【図５７】 本発明の実施の形態８のテスト装置９００
０およびテストボード９００２の構成を示す概略ブロッ
ク図である。
【図５８】 本発明の実施の形態９のＳＤＲＡＭ６００
０の構成を示す概略ブロック図である。
【図５９】 テストモード時に必要とされる入出力ピン
の数を削減した場合の対応関係を示す図である。
【図６０】 本発明の実施の形態１０の同期型半導体記
憶装置のテスト時の書込動作を説明するためのタイミン
グチャートである。
【図６１】 本発明の実施の形態１０の同期型半導体記
憶装置のテスト時の読出動作を説明するためのタイミン
グチャートである。
【図６２】 実施の形態１０の同期型半導体記憶装置の
テスト動作モードにおける動作を説明するためのタイミ
ングチャートである
【図６３】 内部クロック生成回路７０００の構成を説
明するための概略ブロック図である。
【図６４】 バッファ回路７１００．１〜７１００．ｍ
の構成の一部および経路選択回路７３００の構成の一部
を抜き出して示す概略ブロック図である。
【図６５】 内部クロック生成回路７０００の動作を説
明するためのタイミングチャートである。
【符号の説明】
１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部制御クロック生成回路、２２
バンクデコーダ、３４ コラムプリデコーダ、３６
ロウプリデコーダ、３８ リード／ライトアンプ、４０
コラムプリデコーダ、４２ コラムデコーダ、４４
ロウデコーダ、５０ａ〜５０ｃ アドレスバス、５２
アドレスドライバ、５４ データバス、１５０，１５２
クロック入力バッファ、２５０ ロウアドレスラッ
チ、５５０ コラムアドレスラッチ、１０１２，１０１
４，１０１６，１０１８，１０２０ 制御信号入力バッ
ファ、１０２２ モードデコーダ、１０３２〜１０４４
入力バッファ、１０４６ モードレジスタ、１０５２
バンクアドレスラッチ、１０５４ セルフリフレッシ
ュタイマ、１０５６リフレッシュアドレスカウンタ、１
０５８ マルチプレクサ、１０６０ バーストアドレス
カウンタ、１０６２ ロウプリデコーダ、１０６４ コ
ラムプリデコーダ、１０６６ バンクデコーダ、１０７
０ データ入出力端子、１０７２〜１０８２ 入出力バ
ッファ回路、１０８６ データ入出力回路、１１００，
１１１０，１１２０ メモリアレイブロック、１１０
２，１１１２，１１２２ ロウデコーダ、１１０４，１
１１４，１１２４ コラムデコーダ、１１０６，１１１
６，１１２６ Ｉ／Ｏポート、１０００，５０００，６
０００ 同期型半導体記憶装置、７０００ 内部クロッ
ク生成回路。

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して、アドレス
    信号と制御信号とを取りこむ同期型半導体記憶装置であ
    って、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記同期型半導体記憶装置の同期動作を制御する内部ク
    ロック生成回路とを備え、 前記内部クロック生成回路は、第１の動作モードにおい
    て、前記外部クロック信号と同じ周波数の第１の内部ク
    ロック信号を生成し、第２の動作モードにおいて、前記
    第１の内部クロック信号と、前記外部クロック信号に同
    期しかつ前記外部クロック信号よりも周波数の高い第２
    の内部クロック信号とを生成し、 前記第１の内部クロック信号に同期して、前記アドレス
    信号を取りこむアドレス信号入力回路と、 前記第１の動作モードにおいては前記第１の内部クロッ
    ク信号に同期し、前記第２の動作モードにおいては前記
    第２の内部クロック信号に同期して、前記アドレス信号
    に応じて、１つの書込みサイクル中に少なくともｎ個
    （ｎ：自然数）の前記メモリセルを選択するメモリセル
    選択回路と、 前記メモリセルへの書込みデータあるいは前記メモリセ
    ルからの読出データが与えられるデータ入出力ノード
    と、 前記選択回路により選択されたメモリセルと前記データ
    入出力ノードとの間に設けられ、前記書込データの授受
    を行うインターフェース回路とをさらに備え、 前記インターフェース回路は、前記入出力ノードにシリ
    アルに与えられた少なくともｎ個の前記データを保持
    し、前記第１の動作モードにおいては前記第１の内部ク
    ロック信号に同期して、前記第２の動作モードにおいて
    は前記第２の内部クロック信号に同期して、前記書込み
    データをパラレルに前記選択されたメモリセルに与え
    る、同期型半導体記憶装置。
  2. 【請求項２】 前記インターフェース回路は、 少なくとも前記ｎ個のデータを保持することが可能な第
    １のデータラッチ回路と、 外部から与えられるクロック信号に同期して、前記デー
    タ入出力ノードにシリアルに与えられる書込みデータを
    前記第１のデータラッチ回路に与える第１のデータ取り
    こみ回路と、 前記第１の動作モードにおいては前記第１の内部クロッ
    ク信号に同期して、前記第２の動作モードにおいては前
    記第２の内部クロック信号に同期して、前記第１のデー
    タラッチ回路に保持された前記書込みデータをパラレル
    に前記選択されたメモリセルに与える、第１のデータ取
    り出し回路とを含む、請求項１記載の同期型半導体記憶
    装置。
  3. 【請求項３】 前記データ入出力ノードは、ｍ個（ｍ：
    自然数）存在し、 前記選択回路は、１つの書込みサイクル中にｍ×ｎ個の
    前記メモリセルを選択し、 前記インターフェース回路は、 前記ｍ×ｎ個のデータを保持することが可能な第１のデ
    ータラッチ回路と、 外部から与えられるクロック信号に同期して、前記デー
    タ入出力ノードにシリアルに与えられる書込みデータを
    前記データラッチ回路に与える第１のデータ取りこみ回
    路と、 前記第１の動作モードにおいては前記第１の内部クロッ
    ク信号に同期して、前記第２の動作モードにおいては前
    記第２の内部クロック信号に同期して、前記第１のデー
    タラッチ回路に保持された前記書込みデータを少なくと
    もｍ個ずつパラレルに前記選択されたメモリセルに与え
    る第１のデータ取り出し回路とを含む、請求項１記載の
    同期型半導体記憶装置。
  4. 【請求項４】 前記インターフェース回路は、前記ｍ個
    のデータ入出力ノードごとに連続して与えられるｎ個の
    書込みデータを受ける、請求項３記載の同期型半導体記
    憶装置。
  5. 【請求項５】 前記インターフェース回路は、 前記第２の動作モードにおいて、前記ｍ個のデータ入出
    力ノードのうち、ｐ個のデータ入出力ノードに特定の時
    点で与えられたｐ個の書込みデータに基づいて、前記ｍ
    ×ｎ個の書き込みデータを生成し、前記第１のデータラ
    ッチ回路に与えるデコード回路をさらに含む、請求項３
    記載の同期型半導体記憶装置。
  6. 【請求項６】 前記インターフェース回路は、前記第１
    の動作モードにおいては前記第１の内部クロック信号に
    同期して、前記第２の動作モードにおいては前記第２の
    内部クロック信号に同期して、前記選択されたメモリセ
    ルからの少なくともｎ個の読出データを受けて保持し、
    前記入出力ノードに対してシリアルに前記読出データを
    与える、請求項１記載の同期型半導体記憶装置。
  7. 【請求項７】 前記インターフェース回路は、 少なくとも前記ｎ個のデータを保持することが可能な第
    ２のデータラッチ回路と、 前記第１の動作モードにおいては前記第１の内部クロッ
    ク信号に同期して、前記第２の動作モードにおいては前
    記第２の内部クロック信号に同期して、前記選択された
    メモリセルからの読出データを第２のデータラッチ回路
    にパラレルに与える第２のデータ取りこみ回路と、 前記データ入出力ノードに前記第２のデータラッチ回路
    に保持された前記読出データをシリアルに与える第２の
    データ取出し回路とを含む、請求項６記載の同期型半導
    体記憶装置。
  8. 【請求項８】 前記インターフェース回路は、 前記ｍ×ｎ個のデータを保持することが可能な第２のデ
    ータラッチ回路と、 前記第１の動作モードにおいては前記第１の内部クロッ
    ク信号に同期して、前記第２の動作モードにおいては前
    記第２の内部クロック信号に同期して、前記選択された
    メモリセルからの読出データを第２のデータラッチ回路
    に少なくともｍ個ずつパラレルに与える第２のデータ取
    りこみ回路と、 外部から与えられるクロック信号に同期して、前記第２
    のデータラッチ中に保持される前記読出データをデータ
    入出力ノードのそれぞれにシリアルに与える第２のデー
    タ取り出し回路とを含む、請求項３記載の同期型半導体
    記憶装置。
  9. 【請求項９】 前記インターフェース回路は、前記ｍ個
    のデータ入出力ノードごとにｎ個の前記読出データを連
    続して与える、請求項８記載の同期型半導体記憶装置。
  10. 【請求項１０】 前記インターフェース回路は、 前記第２の動作モードにおいて、前記パラレルに与えら
    れたｍ個の読出データのうち、ｑ個（ｑ：自然数）のグ
    ループごとに、期待値データを生成するスクランブル回
    路と、 前記パラレルに与えられたｍ個の読出データのうち、ｑ
    個（ｑ：自然数）のグループごとに、前記期待値データ
    との一致・不一致を示す判定データを生成する比較回路
    をさらに含む、請求項８記載の同期型半導体記憶装置。
  11. 【請求項１１】 前記判定データは、前記ｍ個のデータ
    入出力ノードのうちの前記ｐ個のデータ入出力ノードに
    与えられる、請求項１０記載の同期型半導体記憶装置。
  12. 【請求項１２】 前記スクランブル回路は、前記第２の
    動作モードの読出動作の所定の時点において、前記書込
    み動作時に前記ｐ個のデータ入出力ノードに与えられる
    前記ｐ個の書込みデータに基づいて、前記期待値データ
    を生成する、請求項１０記載の同期型半導体記憶装置。
  13. 【請求項１３】 外部クロック信号に同期して、アドレ
    ス信号と制御信号とを取りこむ同期型半導体記憶装置で
    あって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記同期型半導体記憶装置の同期動作を制御する内部ク
    ロック信号を生成する内部クロック生成回路とを備え、 前記内部クロック信号に同期して、前記アドレス信号を
    取りこむアドレス信号入力回路と、 前記内部クロック信号に同期して、前記アドレス信号に
    応じて、前記メモリセルを選択するメモリセル選択回路
    と、 前記メモリセルへの書込みデータあるいは前記メモリセ
    ルからの読出データが与えられるデータ入出力ノード
    と、 前記選択回路により選択されたメモリセルと前記データ
    入出力ノードとの間に設けられ、前記書込データの授受
    を行うインターフェース回路とをさらに備え、 前記インターフェース回路は、前記入出力ノードに与え
    られた複数のデータを保持し、テストモードにおいて
    は、前記複数のデータをデコードしたテストデータパタ
    ーンを書込みデータとして生成し、前記書込みデータを
    前記選択されたメモリセルに与える、同期型半導体記憶
    装置。
  14. 【請求項１４】 前記インターフェース回路は、前記複
    数のデータのうちの一部のデータを時間軸方向の変化の
    基準として、順次時間的に変化するテストデータパタ−
    ンを生成する、請求項１３記載の同期型半導体記憶装
    置。
  15. 【請求項１５】 前記内部クロック生成回路は、通常動
    作モードにおいて、前記外部クロック信号と同じ周波数
    の第１の内部クロック信号を前記内部クロック信号とし
    て生成し、テストモードにおいて、前記内部クロック信
    号として、前記外部クロック信号に同期しかつ前記外部
    クロック信号よりも周波数の高い第２の内部クロック信
    号を生成する、請求項１４記載の同期型半導体記憶装
    置。
  16. 【請求項１６】 前記インターフェース回路は、テスト
    モードにおける読出動作の開始時に外部から与えられた
    データに基づいて生成したデータと、前記選択されたメ
    モリセルから読み出されたデータとの比較結果を出力す
    る、請求項１３記載の同期型半導体記憶装置。
  17. 【請求項１７】 外部クロック信号に同期して、アドレ
    ス信号と制御信号とを取りこむ同期型半導体記憶装置で
    あって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記同期型半導体記憶装置の同期動作を制御する第１の
    内部クロック生成回路とを備え、 前記第１の内部クロック生成回路は、互いに一定の位相
    差をもった第１および第２のクロック信号を含む相補ク
    ロック信号を受けて、前記位相差に相当する活性期間を
    有する内部クロック信号を生成し、 前記内部クロック信号に同期して、前記メモリセルを選
    択するメモリセル選択回路と、 前記選択回路により選択されたメモリセルとデータの授
    受を行う入出力回路とをさらに備える、同期型半導体記
    憶装置。
  18. 【請求項１８】 前記第１の内部クロック生成回路は、 前記相補クロック信号の活性化に応じて、前記相補クロ
    ック信号の１周期の間に前記位相差に相当する活性期間
    を所定回数有する内部クロック信号を生成する発振回路
    を含む、請求項１７記載の同期型半導体記憶装置。
  19. 【請求項１９】 前記相補クロック信号に同期して、前
    記制御信号を取込む制御信号取込み回路をさらに備え
    る、請求項１８記載の同期型半導体記憶装置。
  20. 【請求項２０】 前記外部クロック信号に同期したクロ
    ック信号を生成する第２の内部クロック信号生成回路
    と、 前記第１および第２の内部クロック信号生成回路の出力
    を受けて、通常動作モードにおいては、前記第２の内部
    クロック信号生成回路の出力を、テスト動作モードにお
    いては、前記第１の内部クロック信号生成回路の出力を
    内部クロック信号として出力する選択回路とをさらに備
    える、請求項１８記載の同期型半導体記憶装置。
  21. 【請求項２１】 前記通常動作モードにおいては前記外
    部クロック信号を、前記テスト動作モードにおいては前
    記相補クロック信号をそれぞれ受ける、クロック信号入
    力端子さらに備える、請求項２０記載の同期型半導体記
    憶装置。
  22. 【請求項２２】 外部クロック信号に同期して、アドレ
    ス信号と制御信号とを取りこむ同期型半導体記憶装置で
    あって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記同期型半導体記憶装置の同期動作を制御する内部ク
    ロック生成回路とを備え、 前記内部クロック生成回路は、前記外部クロック信号の
    活性化に応じて、前記外部クロック信号の周期とは独立
    な活性期間を有する内部クロック信号を生成し、 前記内部クロック信号に同期して、前記メモリセルを選
    択するメモリセル選択回路と、 前記選択回路により選択されたメモリセルとデータの授
    受を行う入出力回路とをさらに備える、同期型半導体記
    憶装置。
  23. 【請求項２３】 前記内部クロック生成回路は、 前記外部クロック信号の活性化に応じて、前記外部クロ
    ック信号の１周期の間に前記活性期間を所定回数有する
    内部クロック信号を生成する発振回路を含む、請求項２
    ２記載の同期型半導体記憶装置。
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