JPH06202933A - 同期式大規模集積回路記憶装置 - Google Patents

同期式大規模集積回路記憶装置

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JPH06202933A
JPH06202933A JP4359930A JP35993092A JPH06202933A JP H06202933 A JPH06202933 A JP H06202933A JP 4359930 A JP4359930 A JP 4359930A JP 35993092 A JP35993092 A JP 35993092A JP H06202933 A JPH06202933 A JP H06202933A
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signal
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Yuuji Watanabe
辺 裕 待 渡
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【目的】 クロック速度の速いＣＰＵとＣＰＵより速度
の遅いメモリを単一のクロックで動作させることによ
り、システムを複雑化させることなく、高速ＣＰＵシス
テムに対応できる記憶装置を実現する。 【構成】 セルアレイを２つのバンクに分け、マスクの
かかるＣＬＫ信号に同期したアクセス用の信号を発生す
るタイミングジェネレータを備え、ＤＱバッファやレジ
スタを介して２つのバンクのセルアレイのカラム系をパ
イプライン動作させることにより２クロックで１回、コ
ア部との間のアクセスを行わせ、リードモード時は、コ
ア部から読み出したデータを４ビット長のシリアルレジ
スタに２ビットずつインターリーブして転送し、シリア
ルレジスタに転送したデータをシリアルに出力させ、ラ
イトモード時は、シリアルレジスタに順にデータを取り
込み、取り込まれたデータを２ビットずつインターリー
ブしてコア部に書き込む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は同期式大規模集積回路記
憶装置に係り、特に大規模集積回路として構成されるメ
モリを高速ＣＰＵに対応させるに好適な同期式大規模集
積回路記憶装置に関する。
【０００２】
【従来の技術】一般に、コンピュータなどの主記憶装置
として用いられているＤＲＡＭは、ＲＡＳ信号やＣＡＳ
信号等の各種の制御信号を必要とする。これらの制御信
号は、従来、ＣＰＵの動作のために必要な信号として供
給されるクロック信号を加工することにより作り出して
いた。
【０００３】一方、近年、ＣＰＵの動作速度の向上は、
ＤＲＡＭの動作速度の向上を上回ってきている。このた
め、ＣＰＵとＤＲＡＭでシステム構成されるミニコンピ
ュータやワークステーションでは、両者の速度差を埋め
るために、ＤＲＡＭから構成す主記憶を複数バンクとし
たり、インターリーブ動作させる等の対応をとってい
る。ところが、このようなメモリ運用では、メモリ制御
を複雑化し、システムコストを上昇させる。
【０００４】また、ＣＰＵの速度に対応させるために、
メモリ内部を、パイプライン動作させる構成も考えられ
る。しかし、単純にパイプライン動作させるだけでは、
メモリ動作速度は、コア部よりのデータ読み出し速度に
より律速されてしまい、動作速度の向上には寄与しな
い。このため、メモリ速度をＣＰＵ速度に対応させるた
めに、メモリ制御系に特別な工夫をすることが必要であ
った。
【０００５】
【発明が解決しようとする課題】従来の同期式大規模集
積回路記憶装置は、以上のように構成されているので、
ミニコンピュータやワークステーション等の比較的小規
模なシステムに、メモリインターリーブやバンク切り替
え等のメモリ運用方式を適用すると、システムコストの
上昇を招いたり、ダウンサイジングの妨げになるという
問題点がある。また、ＣＰＵの動作速度が５０ＭＨｚと
か１００ＭＨｚと、高速化して行くと、ＣＰＵを使いこ
なすために、メモリ階層構造を、より巧みに構築する必
要があり、メモリシステムをますます複雑化させてしま
う。このような理由から、ＣＰＵの動作速度とメモリの
動作速度の整合性をとるための、メモリ構造やメモリ制
御系に対する強い要求があった。
【０００６】本発明は、上記のような従来技術の課題に
着目してなされたもので、その目的は、システムを複雑
化させることなく、高速ＣＰＵシステムに対応できる同
期式大規模集積回路記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、複数の記憶セ
ルを有するセルアレイ手段と、制御信号の状態に応じて
マスクがかけられるクロック信号に同期した基本信号を
発生するタイミング発生手段と、前記基本信号に同期し
て動作して第２の信号を発生し、予め定められた回数だ
けアクセスを行った後またはストップ信号の入力により
その第２の信号の発生を停止する、信号発生手段と、前
記タイミング発生手段の出力と前記信号発生手段の出力
に基づいて、前記セルアレイ手段を制御する制御手段と
を備える。
【０００８】本発明は更に、複数の記憶セルを有するセ
ルアレイ手段と、外部入力データをクロック信号に同期
して取り込むデータレジスタ手段と、前記データレジス
タの第１の端子に接続される入力用レジスタ手段と、前
記セルアレイ手段に対するデータ入力時には入力データ
が順次前記入力用レジスタ手段に入力されるようにコン
トロールされ、データ入力の順序を切り替えない時は１
つおきの複数ビットがデータ入力状態に置かれるレジス
タ手段とを備える。
【０００９】本発明はまた更に、複数の記憶セルを有す
るセルアレイ手段と、制御信号の状態に応じてマスクが
かけられるクロック信号に同期した基本信号を発生する
タイミング発生手段と、前記基本信号に同期して動作し
て第２の信号を発生し、予め定められた回数だけアクセ
スを行った後またはストップ信号に入力によりその第２
の信号の発生を停止する、信号発生手段と、前記タイミ
ング発生手段の出力と前記信号発生手段の出力に基づい
て前記セルアレイ手段を制御する制御手段と、カラムア
ドレスが入れられるサイクル間隔の偶数倍のビット数の
レジスタ手段に第２の端子の状態を順に取り込み、取り
込んだデータを順に出力し、出力したデータをそれぞれ
カラムアドレスが入れられるサイクル間隔の偶数倍のビ
ット数のレジスタに入力し、入力する前記第２の端子か
らのデータが第１の状態の時に前記レジスタ手段の出力
回路をハイインピーダンス状態にする信号を前記第２の
信号に同期して出力するマスク制御手段とを備える。
【００１０】
【作用】本発明の同期式大規模集積回路記憶装置では、
複数の記憶セルを有する複数バンクのセルアレイ手段を
アクセスするに当り、タイミング発生手段からの基本信
号に基づいて、信号発生手段から第２の信号を発生さ
せ、その第２の信号により、制御手段を通じて、セルア
レイ手段を制御する。
【００１１】本発明の同期式大規模集積回路記憶装置で
は更に、複数の記憶セルを有する複数バンクのセルアレ
イ手段に対するデータ入力時には、外部入力データをＣ
ＬＫ信号に同期して取り込むデータレジスタ手段のＤＱ
端子に接続される入力用レジスタ手段を介して、入力デ
ータを順に入力用レジスタ手段に入力するようにレジス
タ手段をコントロールすると共にデータ入力の順序を切
り替えない時はレジスタ手段の１つ置きの複数ビットを
データ入力状態に置く。
【００１２】本発明の同期式大規模集積回路記憶装置で
は、また更に、複数の記憶セルを有する複数バンクのセ
ルアレイ手段をアクセスするに当り、ワードの半分のビ
ットのレジスタ手段にＤＱＭの状態を順に取り込み、取
り込んだデータを順に出力し、出力したデータをそれぞ
れ特定のワードの半分のビットのレジスタに入力し、入
力するＤＱＭからのデータが第１の状態の時に前記レジ
スタ手段の出力回路をハイインピーダンス状態にする信
号を、タイミング発生手段からの基本信号に基いて信号
発生手段から出力される第２の信号に同期してインピー
ダンス制御手段から出力する。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１４】図１は本発明の一実施例に係る同期式大規
模集積回路記憶装置のブロック図であり、特に、２ＭＸ
８のシンクロナスＤＲＡＭの構成を例示するものであ
る。図において示すように、セルアレイはバンク（Ｉ）
ＢＫ1 とバンク（II）ＢＫ2 に分かれており、レジスタ
ＲＧを介してＤＱバッファＤＱＢＦに接続される。タイ
ミングジェネレータＴＧには／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、ＤＱＭ、ＣＫＥ、ＣＬＫなどの信号が入力
される。アドレス制御のために、リフレッシュカウンタ
ＲＣ、ロウバッファＲＢＦ、カラムカウンタＣＣ、プリ
チャージロジックＰＬＧ等が配置される。バンクＢＫ1
，ＢＫ2 はＢＳ信号により選択される。各バンクＢＫ1
，ＢＫ2 はバンク１プリチャージＰＲ1 およびバンク
２プリチャージＰＲ2 によりプリチャージされる。
【００１５】図８８は図１の構成におけるＤＱライトコ
ントロール部の構成を示すものである。図８８において
は、アドレスＡ９ｃとその反転信号である／Ａ９ｃの共
存部を示している。
【００１６】図８８の構成において、次に図８９、９
０、９１、９２のタイミングチャートに基づいて、その
基本的な動作を説明する。ちなみに、図８９は４ラップ
モードのインターリーブバンクリードの状態を示してお
り、図９０は８ラップモードのインターリーブバンクリ
ードの状態を示しており、図９１は８ラップモードのイ
ンターリーブバンクライトの状態を示しており、図９２
は４ラップモードのアクティブページランダムリードの
状態を示している。
【００１７】さて、同期式大規模集積回路記憶装置では
表１に示す真理値表のバンクアクティブ条件でセルアレ
イが活性化され始める。
【００１８】
【表１】 次に、リードまたはライト等のカラムアクティブ条件に
なり、カラム系を動作させる。
【００１９】そして、リードモード時はカラムアクティ
ブ条件になったサイクルから、別に指定されたレイテン
シ分のサイクルの後に一連のデータを出力する。この
時、一連のデータ長は別にモジュール長として指定され
ている。
【００２０】一方、ライトモード時はカラムアクティブ
条件になったサイクルから一連のデータを入力する。こ
こで、レイテンシは“１”、“２”、“３”、“４”が
リードモード用としており、モジュール長は“１”、
“２”、“４”、“８”、ページ長がある。また、ライ
トの場合は一連のデータを入れ始めるのが、カラムアク
ティブ条件になったサイクルの次のサイクルになるライ
トレイテンシ“１”の場合もある。
【００２１】更に、一連のデータにはラップモード、イ
ンターリーブモードという異なるスクランブルが存在
し、表２〜表６にカラム系活性化順序として、その順序
を示してある。ちなみに、表２はページラップモード、
表３は８ラップモード、表４は８インターリーブモー
ド、表５は４ラップモード、表６は４インターリーブモ
ードをそれぞれ示すものである。
【００２２】
【表２】
【００２３】
【表３】
【００２４】
【表４】
【００２５】
【表５】
【００２６】
【表６】 さて、カラムアクティブ条件は一連のデータアクセス中
ではカラムアクティブ条件を指定したサイクルから偶数
サイクルごとに入ることができる。また、一連のデータ
の一部または全部にマスクをかけることもできる。な
お、マスクをかける時は、リードの場合はマスクをかけ
たいサイクルの１つ前のサイクルクロックの立ち上がり
でＤＱＭを“Ｈ”レベルにする。一方、ライトの場合
は、マスクをかけたいデータを取り込むサイクルのクロ
ックの立ち上がりでＤＱＭを“Ｈ”レベルにする。
【００２７】また、入力ＣＬＫ信号をマスクしておい
て、あたかもＣＬＫ信号が入力されていないように見せ
かける機能もある。これは、マスクをかけたいＣＬＫ信
号の１つ前のＣＬＫ信号の立ち上がりのエッジでＣＫＥ
信号を“Ｌ”レベルにすることにより実現する。また、
指定されたモジュール長分のアクセスが終わると、その
後は任意のサイクルにカラムアクティブサイクルを入れ
ることができる。
【００２８】ここで、カラム系、シリアル系の動作を図
２のブロック図を用いて説明する。ちなみに、図２は本
発明の一実施例に係る同期式大規模集積回路記憶装置の
構成を示すものであり、特に１６ＭのシンクロナスＤＲ
ＡＭのデータ線の構造を例示するものである。図からも
明らかなように、ＤＱピンごとに４ビット長のライトレ
ジスタおよびリードレジスタが設けられ、それらはＲＷ
Ｄ線を介してＤＱバッファとつながっている。このＤＱ
バッファは、ＤＱ線を介して、セルアレイ部との間でデ
ータのやり取りを行う回路である。
【００２９】図８４はＤＱバッファとセルアレイの間の
データのやり取りを行う回路の一例を示す回路構成図で
ある。
【００３０】図７６、図７７はＤＱバッファの構造の説
明図であり、図７６は１Ｍワードの２バンク構成で８ビ
ットのＤＲＡＭの場合の構造であり、図７７は２Ｍワー
ドの２バンク構成で４ビットのＤＲＡＭの場合の構造で
ある。ＤＱバッファは図７６、図７７に示すように、各
セルアレイの両端に４つづつ存在し、それらのなかで活
性化されたセルアレイの両端に対応するＤＱが動作可能
となる。ＤＱバッファを活性化する信号はＱＡＣＴであ
り、図７８の回路構成図に示すようなＤＱバッファ活性
化信号発生回路から供給される。
【００３１】ＤＱ線に選択的にカラムデータを出力する
のは、カラムセレクトラインにより選択されたカラムか
らとなり、カラムセレクトラインにおいては、図５４の
回路構成図に示すようなカラムデコーダの出力であるＣ
ＳＬＡ〜ＣＳＬＨのうちの適当なものが２本選択され、
活性化される。この時に選択されるカラムセレクトライ
ンはスクランブルにより決められたものが選択され、選
択されたカラムセクトラインは、図５８の回路構成図に
示すＣＳＬセレクタ、図５９の回路構成図に示すＣＳＬ
セレクタドライブ、図６０の回路構成図に示すＣＳＬ関
連の論理回路、図６１の回路構成図に示すＣＬＳセレク
タタップ選択信号発生回路などを通じて制御される。ち
なみに、ＣＳＬセレクタタップセットは表７に示すとお
りであり、ＣＳＬセレクタ動作組み合わせは表８に示す
とおりである。
【００３２】
【表７】
【００３３】
【表８】 シリアル系の動作に関しては、図５〜図９の回路が作用
する。図５、図６はカラム活性化検知回路、図７はシリ
アル系基本パルス発生回路、図８はシリアル系リセット
回路、図９はカラム不活性化検知回路をそれぞれ示すも
のである。
【００３４】更に、ワードマスクを実現するために、Ｄ
ＱＭリードレジスタ、ＤＱＭライトレジスタが存在す
る。
【００３５】ＤＱＭリードレジスタはＤＱＭの状態を順
に、“１”−“２”−“３”−“４”−“１”のよう
に、各レジスタに入力し、データをラッチすると同時に
ＤＱＭＲ線に出力する。このＤＱＭＲ線は出力バッファ
に入力され、ＤＱＭが“Ｈ”レベルに対応する時は出力
バッファをハイインピーダンス状態にする。
【００３６】ＤＱＭライトレジスタはライトレジスタと
同じ働きをし、取り込んだＤＱＭの状態を２ビットづつ
ＤＱＭＷ線にスクランブルをかけて出力する。ＤＱＭＷ
線はＤＱＭライトレジスタからのデータが出力される前
に、一旦ライト不可能状態にプリチャージされ、ＤＱＭ
Ｗ線にＤＱＭの状態が出力され、その値が“Ｌ”レベル
である場合のみ、ライト可能な状態となる。
【００３７】以上のような動作は、図３３〜図４０の回
路構成図に示すような構成を通じて制御される。ちなみ
に、図３３はリード動作許可回路、図３４はＤＱＭＲゲ
ート回路、図３５はハイインピーダンスコントロール回
路、図３６はＤＱＭＲレジスタ、図３７はＲＰＲＭ発生
回路、図３８はＧＤＭ発生回路、図３９はＤＱＭライト
レジスタ、図４０はライトレイテンシ対応ＤＱＭオプシ
ョン回路である。
【００３８】また、リード／ライトレジスタの構成につ
いては図１９〜図２８に示すとおりである。ちなみに、
図１９はリードレジスタゲート、図２０はＸＲ用レジス
タ選択信号発生回路、図２１は使用レジスタ群検知回
路、図２２はデータ転送ゲーティング回路、図２３はリ
ードデータ転送回路、図２４はリードデータレジスタ、
図２５はライトレジスタゲート、図２６はデータ転送選
択信号発生回路、図２７はライトデータ転送信号発生回
路、図２８はライトデータレジスタの構成をそれぞれ示
すものである。
【００３９】次に、本実施例のアーキテクチャ、シリア
ル系動作、ワードマスク、クロックマスク、モジュール
長関係動作、バーストストップ、カラム系、カラム系ア
ドレス、カラム系データアクセスについて順に説明す
る。
【００４０】先ず、図１０３のシリアル動作の説明図に
示すように、ＳＤＲＡＭのシリアル系に必要な機能とし
ては、クロックマスクに対応でき、最小２サイクルごと
にカラムアドレスが入れられ、ワードマスクがかけら
れ、１００ＭＨｚで動作する必要がある。
【００４１】以上のような動作に対応するためには、２
サイクルに対応する時間の間にコア部とアクセスできる
必要があるが、レイテンシとの関係で、コア部より読み
出したデータを一時ためておくためのレジスタが必要と
なる。このレジスタはレイテンシが“４”の場合に対処
するために、最低４ビット長である必要がある。こうす
れば、データ出力中にコアから読み出した新データと現
在出力しているレジスタのデータが干渉することがなく
なる。
【００４２】また、２サイクルごとにカラムアドレスを
変更できるため、４ビットのデータの中で、２ビットだ
けが同一のカラムアドレスからのシリアルデータとなり
得る。このため、４ビットレジスタを２ビットづつの２
つのレジスタの集まりとして扱う必要が出てくる。つま
り、２ビット＋２ビット構成のデータレジスタが必要と
なる。
【００４３】一方、図１０４のリードモードとライトモ
ードの説明図に示すように、リードモード時にはＣＬＫ
信号からＲＷＤ線までの系とＲＷＤ線からデータレジス
タまでの系の２系列をパイプライン動作させることによ
り、高速動作に対応させている。このため、リードモー
ド用のデータレジスタは、２ビットづつのレジスタ群を
インターリーブして、２サイクルごとにＲＷＤ線よりデ
ータをレジスタに転送する必要がある。出力は第１番目
のデータレジスタより順に行うようにする。
【００４４】これに対して、ライトモード時には、２ビ
ットづつのレジスタ群をインターリーブして２サイクル
ごとにＲＷＤ線にレジスタのデータを転送する必要があ
る。ライト動作を高速に行うために、ＤＱＭ線を用い
る。ライトデータをＲＷＤ線に出力する前に、ＤＱＭを
ライト不許可状態にしておき、ライトデータ出力と同時
にＤＱＭによるライト許可信号を出力する。このように
することで、ライト動作を遅らせることなく、ライト動
作が高速化される。
【００４５】以上のような動作を高速で実現するために
適用されるのが、図２の回路図に示すような構成であ
る。
【００４６】次に、上記のような構成を採った場合の、
シリアル系の構成について、図１００のシリアル系構成
検討のアーキテクチャ説明図に従って説明する。
【００４７】シリアル系を動作させる基本信号ＣＰを用
意し、このＣＰはシリアル系リセットおよびライトレイ
テンシに対応して止められるようにしておく。さらに、
ＣＰはデータレジスタを動作させるシフトレジスタを選
択するために用いられる。
【００４８】シフトレジスタの出力によりコア部へのア
クセスのメインパスをコントロールする信号Ｋ、２ビッ
ト単位のレジスタ群を選択する信号ＲＥＧ１、ＲＥＧ
２、さらにＤＱＭ用レジスタを選択するＧＤＭなどを動
作させる。
【００４９】更に、ＣＰはファンクションの１つである
クロックマスクに対処する必要がある。このため、ＣＰ
はクロックマスクのかかるＣＬＫ同期信号ＣＰＯＲから
作られる。
【００５０】このように考えると、シリアル系のアーキ
テクチャとしては、図３、図４の構成図に示すような方
法が考えられる。ちなみに、図３、図４はシリアル系コ
ントロール線の構成である。つまり、図３では、基本信
号ＣＰをリード用、ライト用、Ｋ用というように用途別
に分けている。一方、図４では、ＣＰを用途別に分ける
のではなく、シフトレジスタのみを用途別に分けてい
る。図３，図４のそれぞれにおいて、必要とされるシフ
トレジスタの数が異なるが、同時に動くシフトレジスタ
の数は同じになる。
【００５１】次に、各部に必要な基本動作について図１
０１のアーキテクチャ説明図に従って説明する。
【００５２】図３、図４に示される各部分には、次のよ
うな動作が必要となる。
【００５３】メインパス活性化信号ＫはＣＰに同期して
２サイクルごとに動き、シリアル系が止められる際はＫ
も止められる必要がある。また、シリアル系がリセット
される時には、次に第１番目のＣＬＫ信号から動作する
ように初期化される。リードデータレジスタゲートＧＲ
はＣＰに同期して進み、シリアル系がリセットされる際
には、リードレイテンシに応じたＧＲｉから動作するよ
うにする。これは第１のアクセスがＧＲ１から行われる
ようにしておくことに相当る。また、ライトモード中は
不活性状態になるようにしておく。ライトレジスタゲー
トＧＷは、ＣＰに同期して進み、シリアル系がリセット
される時には、次に動き出す時に、ＧＷ１から動き出す
ように、リセットされる。なお、ライトモード以外で
は、第１のデータの取り込みに対処して、ＧＷ１、ＧＷ
３を“Ｈ”レベルに、ＧＷ２、ＧＷ４を“Ｌ”レベルに
する。
【００５４】レジスタ群選択信号ＲＥＧはＣＰに同期し
て２サイクルごとに動作し、シリアル系がリセットされ
る場合、次に動作する時に第１のレジスタ群が選択状態
になるように設定される。ＤＱＭリードレジスタゲート
ＧＤＭは、ＣＰに同期して進み、リードモード以外では
リードレイテンシに応じて“Ｈ”レベルまたは“Ｌ”レ
ベルに固定されるものがある。一方、リードモード中は
データレジスタゲートＧＲと同じ動作となる。
【００５５】次に、リード対応部の基本動作について図
１０２のアーキテクチャ説明図に従って説明する。
【００５６】コア部よりのデータ読み出した際しては、
コア部よりリードデータが読み出されたことを受けて、
リードデータレジスタにデータを転送しなくてはならな
い。また、リードデータレジスタに正規のデータが転送
された後は、リードレジスタゲートを開くようにしなく
てはならない。このため、データ転送信号ＸＲはＫによ
りデータが読み出された後に活性化され、ＧＲ１、ＧＲ
３はＸＲが活性化された後に動作可能となる。
【００５７】以上のようなことを考慮して、図４に示す
ようなシリアル系コントロール部の構成を適用してい
る。
【００５８】次に、リード／ライトモード、アドレスの
取り込みの基本動作について図１０５〜図１０７に従っ
て説明する。ちなみに、図１０５はリードライトモード
取り込み、アドレス取り込み、カウンタ関係について説
明するものであり、図１０６はタップセット時において
各回路で使用するアドレス信号について説明するもので
あり、図１０７は各部で使用する／ＷＥを説明するもの
である。
【００５９】モード、アドレス共にカラムアクセスサイ
クルの第１のＣＬＫ信号で取り込まれ、Ｋが不活性、つ
まり“Ｌ”レベルの間に切り替えられるようにする。こ
れは、モード、アドレスについては、カラム系が不活性
状態になっている間でなければ切り替えてはならないか
らである。
【００６０】また、先頭アドレスは、モジュール長がペ
ージ長となっている時以外は、／Ｒ信号が“Ｈ”レベル
になった時点で、アドレスカウンタの出力準備部にセッ
トされる。ちなみに、／Ｒ信号は、カラムアクセスサイ
クルの第１のサイクルで“Ｈ”レベルになり、Ｋの
“Ｈ”レベルへの遷移で“Ｌ”レベルとなる信号であ
る。一方、先頭アドレスは、モジュール長がページ長の
場合は、Ｋの立ち下がりでカウンタの出力部にセットさ
れる。
【００６１】ところで、カウンタの出力部はモジュール
長がページ長以外の場合は、カラムアクセスサイクルの
次の第１のＫの“Ｌ”レベルの間のみ開いて、他の場合
は閉じている。一方、カウンタの出力部は、モジュール
長がページ長の場合は、カウントアップ信号によりカウ
ントアップする。
【００６２】ここで、シリアル系をリセットまたは止め
る場合の基本動作について図１０８に従って説明する。
ちなみに、図１０８はシリアル系イネーブルについて説
明するものである。
【００６３】リードモード時は、最終データ出力サイク
ル後のレイテンシに応じたサイクル後にカラムアクセス
サイクルが入らない時に、シリアル系をリセットし、次
にカラムアクセスサイクルが入った時に、シリアル系動
作可能となる。
【００６４】ライトモード時は、最終データ入力サイク
ル後にシリアル系を止め、次にカラムアクセスサイクル
が入った時に、シリアル系を動作可能にする。
【００６５】以上のような動作は、図４２〜図４９のよ
うな構成を通じて行われる。ちなみに、図４２はレジス
タ群検知回路の構成を、図４３、図４４はモジュール長
検知手順選択回路の構成を、図４５はモジュール長検知
回路の構成を、図４６はリードモジュールリセット回路
の構成を、図４７はライトモジュールストップ回路の構
成を、図４８はモジュール長検知回路の構成を、図４９
はモジュール数カウンタ回路の構成を、それぞれ示すも
のである。
【００６６】また、ライトレイテンシが“１”の場合
は、ライトモード以外からライトモードに入った時にだ
け第１のサイクルの１サイクル分だけシリアル系を止め
る。このような動作は、図１２の回路図に示すような、
ライトレイテンシ検知回路を通じて行う。
【００６７】次に、上記のような動作に必要な、モード
検知について、図１０９の説明図に基づいて説明する。
【００６８】リードモードやライトモードを検知するの
は、それぞれのモードで必要となる回路のみを動作させ
るためである。このために、リード検知ＲＥＡＤやライ
ト検知ＷＲＩＴＥで対処することになる。これらの信号
は、図１０のリードモード検知回路および図１１のライ
トモード検知回路を通じて発生する。
【００６９】ライトレイテンシ“１”の場合の、カラム
サイクル検知およびアドレスモード取り込みについて、
図１１０、１１１の説明図に基づいて説明する。
【００７０】ライトレイテンシ“１”の場合に、カラム
アクセスサイクルに入ったとき、これを検知するのは、
ライトレイテンシ“０”の場合とは異なる。それは、ア
ドレス、モードを入力するサイクルと実際に使用サイク
ルとは、先に述べたようなコントロールを行っているた
め、１サイクル分だけずれてくるためである。そのため
に、モードが遷移する場合等、場合分けを行って検知す
る必要がある。ちなみに、レイテンシ“０”の場合は、
上記のような場合分けは不要である。
【００７１】つまり、ライトレイテンシが“０”の場
合、図１３のｔａｐアドレスモード取り込みコントロー
ル回路において、制御される。一方、ライトレイテンシ
“１”の場合は、図１４のカラムサイクル検知回路にお
いて、サイクル検知の下に、制御される。
【００７２】なお、シリアル系動作に関して関与する第
１シフトレジスタは図１５の回路図に示すような構成を
有し、第２シフトレジスタは図１６の回路図に示すよう
な構成を有する。また、レジスタ群選択に関しては図１
７に示すような構成が適用され、カラム系基本信号は図
１８に示すような構成を通じて発生される。
【００７３】また、シリアル系動作に関して、図２９に
示すような初段回路、図３０に示すようなアドレスバッ
ファ回路、図３１に示すような、／ＷＥバッファ回路、
図３２に示すようなアドレスモード取り込み信号発生回
路が用いられる。
【００７４】次に、ワードマスク動作について、図１１
２、１１３の説明図に基づいて説明する。ちなみに、図
１１２はＤＱＭリード対応の場合、レイテンシ“４”、
“３”の時に対応する場合に関するワードマスクを説明
するものであり、図１１３はレイテンシ“２”の時に対
応する場合、ＤＱＭハイインピーダンス対応の場合に関
するワードマスクを説明するものである。
【００７５】先ず、リードモード時は、ワードマスクの
レイテンシは“１”であり、リードレイテンシには依存
しない。また、マスクを行うには、リードデータレジス
タに付随する出力バッファにハイインピーダンス状態の
データを出力して行うのが最適であると思われる。ちな
みに、リードデータレジスタとしては、図２４の回路図
に示すような構成が適用可能である。
【００７６】このため、図３５、図３６で示されるＤＱ
Ｍリードレジスタの各出力ＤＱＭＲｉを図２４に示すよ
うに、各リードレジスタに入力すればよい。
【００７７】ＤＱＭリードレジスタの出力は出力のハイ
インピーダンス、ロウインピーダンス状態をコントロー
ルする信号であるため、リードレイテンシに応じて、そ
れぞれＤＱＭリードレジスタのコントロールを変えなく
てはならない。これは、第１のアクセスまでは、出力は
ハイインピーダンスでなければならないためである。そ
して、これらのコントロールは図３３〜図３８の構成を
通じて行われる。
【００７８】次に、図１１４の説明図に基づいて、モジ
ュール後のハイインピーダンス対応について説明する。
【００７９】カラム活性化サイクルからモジュール長以
上の間、次のカラムサイクルが入らなかった場合、出力
には必ずハイインピーダンスが生じることになる。しか
しながら、シリアル系回路は働き続けなければならず、
ＤＱＭの値に無関係にハイインピーダンス状態を作らな
ければならない。このため、各リードレイテンシに対応
して、モジュール長＋レイテンシのＣＬＫ信号でハイイ
ンピーダンスにしなければならなくなってくる。ハイイ
ンピーダンス解除もレイテンシに依存して行われる。こ
れを行うのが、図３５、図３６に示した回路である。
【００８０】また、図１１５の説明図に基づいて、ＤＱ
Ｍライト検討について説明する。
【００８１】ライトモード時のワードマスクに関して
は、先に述べた方法で実施する。これは、図３９、４０
に示した回路を通じて実施する。これに対して、ライト
レイテンシ“１”の場合は、図４０の回路を通じて実施
する。
【００８２】次に、図１１６の説明図に基づいて、クロ
ックマスクについて説明する。
【００８３】これは、ＣＫＥ信号が“Ｌ”レベルのサイ
クルの次のサイクルの動作を止めるためのものである。
これを実現するために、１サイクル前に取り込んだＣＫ
Ｅ信号の状態に応じて、ＣＰＯＲを作るかどうかを制御
する。また、ＣＰ以外の各ファンクション検知器には、
１サイクル前に取り込んだＣＫＥ信号の状態を入力さ
せ、マスクをかける場合は、ファンクション検知器がセ
ットされないようにしておく。ちなみに、ＣＰＯＲは図
４１の回路図に示すような、短周期基本信号発生回路を
通じて発生する。
【００８４】次に、図１１７〜図１２２の説明図に基づ
いてモジュール長関係の動作について説明する。ちなみ
に、図１１７はモジュール長検知動作、図１１８はモジ
ュール動作、モジュールリセット解除動作、図１１９は
モジュール長検知リセット動作、図１２０はリード、ラ
イト動作時のそれぞれのモジュール動作のまとめ、図１
２１はモジュール状態リセット動作、図１２２はカラム
アクティブサイクル検知動作とモジュール長が“１”に
対応する動作、をそれぞれ説明するものである。
【００８５】リードモードでは、モジュール長分のデー
タを出力したサイクル、ライトモードではモジュール長
分のデータを入力したサイクルを、モジュール長の終わ
りとすることができる。
【００８６】以上のような前提に立てば、リードモード
時はレジスタの構成より、最終データアクセスはＧＲ２
またはＧＲ４からのアクセスとなる。更に、最終データ
出力を行うレジスタ群は、先に述べたように、リードレ
ジスタをコントロールしているため、リードレイテンシ
に無関係にモジュール長のみで決まるものとなる。
【００８７】これは、ライトモード時にも言えることで
ある。
【００８８】すなわち、カラムアクセスサイクルでＲＥ
Ｇ１、ＲＥＧ２のいずれかが“Ｌ”レベルであったかを
知れば、最終データアクセスが行われるレジスタを判別
することができる。モジュール長はカラムアクセスサイ
クルの度に数え始めるため、カラムアクセスサイクルで
リセットがかかる。また、ページ長の場合も、後述する
カウンタの動作をさせれば、モジュール長が“８”の場
合と同様に扱うことができるようになる。これらに対処
するために、図４２〜図４９の回路が適用される。
【００８９】次に、図１２３の説明図に基づいて、バー
ストストップについて説明する。
【００９０】バーストストップ動作はバーストサイクル
中にバーストストップコマンドを入力した次のサイクル
でシリアル系をディスエイブルにすることで行われる。
このようなバーストストップ動作はバーストサイクル中
の任意のサイクルでバーストを打ち切るため、図５０の
回路図に示すような、バーストストップコマンド検知回
路が適用される。
【００９１】ここで、カラム系の動作について、図１２
４の説明図に従って説明する。
【００９２】カラム系には図５１の回路図に示すような
カラム系バンク切り替え回路が適用される。Ｋにより全
体がコントロールされ、そのＫについても、カラムアク
セスサイクルで活性化が示されたバンク側に対応するも
のが活性化される。
【００９３】ただし、各バンク固有な回路でないものに
は、バンク指定信号でデコードされていないＫが使用さ
れる。
【００９４】カラム系はＳＤＲＡＭの特長の１つである
スクランブル、すなわちアドレッシングモードに対応す
るための構成をとっており、そのスクランブルに対応し
て、下位アドレスがどのように変化し、それに対してカ
ラムセレクトライン、ＤＱバッファ、データレジスタを
どのように活性化していけばよいかを表２〜表６に示し
ている。
【００９５】各表中において、それぞれ矢印で区切られ
た部分は、１下位のＫサイクルで２ＣＬＫ信号分に対応
する。また、レジスタスクランブルとしてあるのは、図
２３または図２６で示されるデータレジスタへのデータ
転送またはデータレジスタからのデータ転送を行う際
に、どの転送信号を選ぶのかを示すものである。また、
各表には下位のＡ０、Ａ１、Ａ２までのアドレスについ
て説明してあるが、Ａ３以上のアドレスについては、図
５４の回路図に示す、カラムデコーダでデコードされ
る。このカラムデコーダをデコードするのは、図５５の
回路図に示す、カラムパーシャルデコーダである。ま
た、表２〜表６で示すカラムセレクトラインの動きを実
現するために、図５６〜図６１の回路図に示すような構
成が適用される。ちなみに、図５６はスペアＣＳＬ、図
５７はＣＳＬドライバをそれぞれ示すものである。
【００９６】次に、カラム系アドレスについて、図１２
５の説明図に基づいて説明する。
【００９７】カラム系アドレスについては、図６２〜図
７５の構成を通じてアドレス発生とスペア回路動作を行
う。ちなみに、図６２は、アドレス変更基本パルス発生
回路、図６３はカウンタドライバ回路、図６４はスペア
選択信号発生回路、図６５はパーシャルデコードＳ／Ｎ
判別結果取り込み信号発生回路、図６６はアドレスカウ
ンタ回路、図６７〜図７２はアドレスカウンタ回路、図
７３はスペア回路、図７４はＡ１ｃ＝“１”側のＳ／Ｎ
判別回路、図７５はＡ１ｃ＝“０”側のＳ／Ｎ判別回路
である。
【００９８】先ず、カウンタは、ページモード時には８
サイクルごとに変わるパーシャルデコード信号を発生す
るカラムアドレスを発生し、ページモード以外ではカウ
ンタはカウントアップする必要がないため、キヤリーを
伝達する必要がない。このため、ページモードではカラ
ムアクセスサイクルでＣＬＳＥＴＰを用いて先頭アドレ
スをカウンタに出力セットし、バーストサイクル中はカ
ラムアクセスサイクルから５サイクル目から８サイクル
間隔で動作し始める。
【００９９】ページモードのバーストサイクル中のカウ
ントアップサイクルは図６２の回路で検知され、カウン
タは図６３の回路により直接動かされる。カウンタは図
６６のように接続され、それぞれのカウンタは図６７〜
図７２に示すような接続により構成され、所期のアドレ
スカウント動作を行う。
【０１００】カラムスペアはページモード時に、スペア
による遅延を生じさせずにスペア−ノーマルの判別を行
うために、先に示すアドレスカウンタの動作を行い、ス
ペアアドレスと次に出力されるアドレスを比較してお
き、実際にアドレスが使用される前にそのアドレスの判
定を行う。ちなみに、図６４の回路は、ページモード時
は、先頭アドレスに対応するカラムデコーダと、その次
のカラムデコーダが活性化されるため、どちらのデコー
ダに対応する判別結果を使用するかを決めるためのもの
である。
【０１０１】次に、図１２６の説明図に基づいて、カラ
ム系アドレスにおいて、パーシャルデコード信号の切替
とＳ／Ｎ判別結果取り込みについて説明する。
【０１０２】スペア／ノーマル判別信号およびカラムパ
ーシャルデコード信号は、カラムアクセスサイクルから
８サイクル間隔で変更される。スペア／ノーマル判別回
路は図７３に示すように、他の回路と接続され、図７
４、図７５に示すような回路構成となる。ページモード
以外ではバーストサイクル中にカラムデコーダが変更さ
れることはないため、図６５で示される切り替え信号は
一定値のままとなる。
【０１０３】次に、図１２７、図１２８、図１２９の説
明図に従って、カラム系データアクセスの４ビット／８
ビット構成の切り替え動作について説明する。ちなみ
に、図１２７はＸ４とＸ８の変更とＸ４時のＡ９ｃのデ
コードについて示すものであり、図１２８はＸ４ページ
対応について示すものであり、図１２９はＱＡＣＴコン
トロールとＡ９ｃコントロールについて示すものであ
る。
【０１０４】図７６の構成は８ビット時、図７７の構成
は４ビット時の各セルアレイに対応するアドレスおよび
出力番号である。Ｘ８とＸ４を切り替えるには、表９に
示すように、ＲＷＤ線とＤＱバッファのつなぎを変更す
ればよい。
【０１０５】
【表９】 先ず、Ｘ８からＸ４に変更する時には、ＤＱバッファを
活性化する信号ＱＡＣＴをデコードして行うが、表１０
に示すように、Ｘ４のページ長の場合、アクセスするセ
ルアレイが２つにまたがる場合が生じる。しかし、この
時はＱＡＣＴ０、ＱＡＣＴ３が必ず活性化される。
【０１０６】
【表１０】 ＱＡＣＴ０はこれからアクセスを行うセルアレイに、Ｑ
ＡＣＴ３は今までアクセスを行っていたセルアレイに必
ず存在する。従って、旧アクセスアレイ、新アクセスア
レイのＡ９ｃをラッチしておき、２つのセルアレイにま
たがってアクセスを行うタイミングを検知しさえすれ
ば、対処できる。これらの動作は図７９〜図８３の回路
を通じて実行する。ちなみに、図７９、図８０、図８１
はＱＡＣＴ選択回路、図８２はＡ９用カウンタ回路、図
８３はＡ９用カウンタドライブ回路をそれぞれ示すもの
である。
【０１０７】なお、図８４はＤＱバッファの具体的な回
路であり、図８５はＤＱ線リードコントロール回路、図
８６はＤＱ線ライトコントロール回路、図８７はＡ９
ｃ、／Ａ９ｃ共存部におけるＤＱ線リードコントロール
回路、図８８はＡ９ｃ、／Ａ９ｃ共存部におけるＤＱラ
イトコントロール回路をそれぞれ示すものである。
【０１０８】ちなみに、カラム系のバンク切り替えに関
しては図５１の回路でこれを実行し、カラム系の選択は
図５２の回路を通じて行う。また、ＫＩ／ＫＩＩを逆相
信号として使用する場合は、図５３の回路を適用する。
【０１０９】また、本発明は実施例の詳細な動作は図９
３〜図９９のタイミングチャートに示す通りである。ち
なみに、図９３はレイテンシ“２”、モジュール長
“４”の場合の、図９４はレイテンシ“３”、モジュー
ル長“４”の場合の、図９５はレイテンシ“４”、モジ
ュール長“４”の場合の、ＣＬＫ、／ＣＡＳ、ＤＱＭ、
ＣＬＫＩＮ、ＣＰＯＲ、ＣＰ、／ＳＦ１１、／ＳＦ１
２、／ＤＦ１３、／ＳＦ１４、／ＳＦ２１、／ＳＦ２
２、／ＳＦ２３、／ＳＦ２４、ＲＥＧ１、ＲＥＧ２、
Ｋ、ＣＦＰ、ＲＬＬ、ＷＭＲ１、ＷＭＲ２、ＨｉＺ、／
ＲＰＲＭｉｊ、ＧＤＭ１、ＧＤＭ２、ＧＤＭ３、ＧＤＭ
４、ＤＱＭＲ１、ＤＱＭＲ２、ＤＱＭＲ３、ＤＱＭＲ
４、ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４、Ｒ、ＣＬＳＥ
Ｔ、ＤＱ、をそれぞれ示すものである。また図９６はレ
イテンシ“２”、モジュール長“４”、ライトレイテン
シ“０”の場合の、図９７はレイテンシ“３”、モジュ
ール長“４”、ライトレイテンシ“０”の場合の、図９
８はレイテンシ“４”、モジュール長“４”、ライトレ
イテンシ“０”の場合の、レイテンシＣＬＫ、／ＣＡ
Ｓ、／ＷＥ、ＣＯＬＡＣＴ、／ＮＯＮＣＬＡ、ＣＬＫＩ
Ｎ、ＣＰＯＲ、ＣＰ、ＲＥＡＤ、ＷＲＩＴＥ、／Ｒ、Ｃ
ＬＳＥＴ、／ＳＦ１１、／ＳＦ１２、／ＤＦ１３、／Ｓ
Ｆ１４、／ＳＦ２１、／ＳＦ２２、／ＳＦ２３、／ＳＦ
２４、ＲＥＧ１、ＲＥＧ２、Ｋ、／ＰＥＲＭ、ＧＲ１、
ＧＲ２、ＧＲ３、ＧＲ４、ＧＷ１、ＧＷ２、ＧＷ３、Ｇ
Ｗ４、ＲＥＧ１１０、ＲＥＧ１１０、ＲＥＧ１０１、Ｒ
ＥＧ２１０、ＲＥＧ２０１、ＸＲ１１０、ＸＲ１０１、
ＸＲ２１０、ＸＲ２０１、／ＸＷ、ＲＷＤｉｎ、ＤＱ
ｎ、ＣＦＰ、ＲｉＬ、ＷＭＲｉ、／ＲＭＲ、ＭＲＲＳ
Ｔ、ＳＲＳＴ、ＨｉＺ、をそれぞれ示すものである。ま
た、図９９はページモード（Ｘ４）、ｔａｐ＝９の場合
の、ＣＬＫ、Ｋ、ＫＲ、ＰＬＳ１、ＰＬＳ２、ＰＬＳ
３、ＰＬＳ４、ＣＮＴＦ、／ＣＮＴＢ、ＣＮＴＰ、／Ｐ
Ｘ、／ＰＹ、Ｘ、Ｙ、／ＹＣＨＡＮ、ＡＣｉ、ＳＡ〜Ｓ
Ｄ、ＳＥ〜ＳＨ、Ｋｐ、Ｋｐ’、ＳＡＢ、ＳＢＣ、ＳＣ
Ｄ、ＳＤＥ、ＳＥＦ、ＳＦＧ、ＳＧＨ、ＳＨＡ、Ｙ Ａ
／Ｂ／Ｃ、／ＣＤＲＶＡ、／ＣＤＲＶＢ、／ＣＤＲＶ
Ｃ、／ＣＤＲＶＤ、／ＣＤＲＶＥ、／ＣＤＲＶＦ、／Ｃ
ＤＲＶＧ、／ＣＤＲＶＨ、ＣＮＴ９、ＡＣＬ９、／ＱＡ
９Ｃ、Ａ１Ｇｉ、ＱＡＣＴ００、ＱＡＣＴ０１、ＱＡＣ
Ｔ０２、ＱＡＣＴ０３、ＱＡＣＴ１０、ＱＡＣＴ１１、
ＱＡＣＴ１２、ＱＡＣＴ１３、を示すものである。
【０１１０】以上の実施例を通じて、本発明では、 （１）ＣＫＥ信号の状態に応じてマスクの係るＣＫＥ信
号に同期する基本信号を有し、この基本信号に同期して
動作し、予め決められた数だけアクセスを行った後、ま
たはストップ信号が入力した時にストップする第２の信
号により、アクセスされる同期式大規模集積回路記憶装
置を提案する。 （２）また、（１）の構成において、第２の信号により
アクセスするシフトレジスタにより初期の動作を達成す
る構成を提案する。 （３）また、（２）の構成のシフトレジスタを４ビット
のシフトレジスタとし、特定のシフトレジスタの出力に
よりカラム計を活性化させる構成を提案する。 （４）更に、（２）の構成のシフトレジスタとして２組
を持たせた構成を提案する。 （５）そして、（２）の構成において、リードレイテン
シに対応して、初期状態が変化する構成を提案する。 （６）外部入力データをＣＬＫ信号に同期して取り込む
シフトレジスタを有する同期式大規模集積回路記憶装置
であって、各ＤＱピンに４ビット構成の入力用のレジス
タを存在させ、順に入力データが入力用レジスタに入力
されるように、データ入力時にはコントロールされ、デ
ータ入力を順に切り替えない時には、１つとびの計２ビ
ットのレジスタがデータ入力状態に置かれるレジスタを
備える構成を提案する。 （７）４ビットレジスタにＤＱＭの状態を順に取り込
み、取り込んだデータを順に出力し、出力されたデータ
はそれぞれ特定の４ビットレジスタに入力し、入力する
ＤＱＭからのデータが第１の状態の時に、４ビットレジ
スタは出力回路をハイインピーダンス状態にする信号を
（１）の構成の第２の信号に同期して出力するような構
成を提案する。 （８）ＤＱＭをライトモード時のみ第２の信号に同期し
て４ビットレジスタに順に取り込むデータレジスタを有
し、このデータレジスタのデータは２ビットずつ２サイ
クルごとにＤＱＭＷ線にスクランブルをかけて出力さ
れ、ＤＱＭＷ線が決められたサイクル間隔毎にプリチャ
ージされる構成を提案する。 （９）予め定められたアクセス長が“１”の時には、４
ビット長のＤＱＭライトレジスタの第２番目、第４番目
のレジスタ内をマスクデータを取り込んだ時と同じ状態
に固定する構成を提案する。 （１０）ＤＱＭをリードモード時に第２の信号に同期し
て４ビットレジスタに順に取り込むデータレジスタを有
し、このデータレジスタのデータは順にＤＱＭＷ線に出
力され、ＤＱＭＷ線をライトモード時には、出力回路が
ハイインピーダンス状態になる状態に固定するような構
成を提案する。 （１１）予め、決められたアクセス長が“１”の時に
は、４ビット長のＤＱＭリードレジスタの第２番目、第
４番目の出力をマスクデータ出力状態に固定するような
構成を提案する。 （１２）（１）の構成において、ストップ信号を両バン
クプリチャージ後に決められた数のアクセスを行った後
に出力するような構成を提案する。 （１３）さらに、（１）の構成の、ストップ信号はライ
トレイテンシが“１”の時は、非ライト状態からライト
モードに入った第１サイクルの間出力されるようにした
構成を提案する。 （１４）予め、決められたサイクル数を２ビット＋２ビ
ットの計４ビットのレジスタをインターリーブして２ビ
ットずつ選択する信号を用いて数えるような構成を提案
する。 （１５）複数のセルアレイ間をシリアルアクセスする時
に、シリアルアクセスされるセルアレイに対してアクセ
スする際、複数のセルアレイに対して同時にアクセスさ
れる場合が存在するような構成を提案する。 （１６）また、（１５）の構成において、複数のセルア
レイに対して同時にアクセスする時、単独のセルアレイ
にアクセスする時の半分の数のＤＱバッファが各セルア
レイで活性化されるような構成を提案する。 （１７）そして、（１）の構成で、第２の信号が複数用
途別に分かれて、例えば図３のＣＰＫ、ＣＰＷ、ＣＰＲ
等に分かれてそれぞれコントロールされるような構成を
提案する。
【０１１１】以上のように、本発明の同期式大規模集積
回路記憶装置では、セルアレイを２つのバンクに分け、
マスクのかかるＣＬＫ信号に同期したアクセス用の信号
を発生するタイミングジェネレータを備え、ＤＱバッフ
ァやレジスタを介して２つのバンクのセルアレイのカラ
ム系をパイプライン動作させることにより２クロックで
１回、コア部との間のアクセスを行わせる。そして、リ
ードモード時は、コア部から読み出したデータを４ビッ
ト長のシリアルレジスタに２ビットずつインターリーブ
して転送し、シリアルレジスタに転送したデータをシリ
アルに出力させる。ライトモード時は、シリアルレジス
タに順にデータを取り込み、取り込まれたデータを２ビ
ットずつインターリーブしてコア部に書き込む。
【０１１２】その結果、クロック速度の速いＣＰＵとＣ
ＰＵより速度の遅いメモリを単一のクロックで動作させ
ることが可能となり、システムを複雑化させることな
く、高速ＣＰＵシステムに対応できる同期式大規模集積
回路記憶装置を実現することができる。
【０１１３】
【発明の効果】以上述べたように、本発明の同期式大規
模集積回路記憶装置においては、ＣＰＵに適した高速の
単一のクロックによりＣＰＵよりアクセス速度の遅いメ
モリを動作させることができ、これにより、クロック制
御が簡単になり、ＣＰＵの高速化に対しても比較的簡単
に対応が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係る記憶装置のブロック図
である。
【図２】１６ＭのシンクロナスＤＲＡＭのデータ線の構
造を例示する回路図である。
【図３】シリアル系コントロール線の構成の一例を示す
回路図である。
【図４】シリアル系コントロール線の構成の他の例の回
路図である。
【図５】カラム活性化検知回路の部分回路構成図であ
る。
【図６】カラム活性化検知回路の他の部分回路構成図で
ある。
【図７】シリアル系基本パルス発生回路の回路図であ
る。
【図８】シリアル系リセット回路の回路図である。
【図９】カラム不活性化検知回路の回路図である。
【図１０】リードモード検知回路の回路図である。
【図１１】ライトモード検知回路の回路図である。
【図１２】ライトレイテンシ検知回路の回路図である。
【図１３】ｔａｐアドレスモード取り込みコントロール
回路の回路図である。
【図１４】カラムサイクル検知回路の回路図である。
【図１５】第１シフトレジスタの回路図である。
【図１６】第２シフトレジスタの回路図である。
【図１７】レジスタ群選択の回路図である。
【図１８】カラム系基本信号発生回路の回路図である。
【図１９】リードレジスタゲートの回路図である。
【図２０】ＸＲ用レジスタ選択信号発生回路の回路図で
ある。
【図２１】使用レジスタ群検知回路の回路図である。
【図２２】データ転送ゲーティング回路の回路図であ
る。
【図２３】リードデータ転送回路の回路図である。
【図２４】リードデータレジスタの回路図である。
【図２５】ライトレジスタゲートの回路図である。
【図２６】データ転送選択信号発生回路の回路図であ
る。
【図２７】ライトデータ転送信号発生回路の回路図であ
る。
【図２８】ライトデータレジスタのの回路図である。
【図２９】シリアル系の初段回路の回路図である。
【図３０】アドレスバッファ回路の回路図である。
【図３１】／ＷＥバッファ回路の回路図である。
【図３２】アドレスモード取り込み信号発生回路の回路
図である。
【図３３】リード動作許可回路の回路図である。
【図３４】ＤＱＭＲゲート回路の回路図である。
【図３５】ハイインピーダンスコントロール回路の回路
図である。
【図３６】ＤＱＭＲレジスタの回路図である。
【図３７】ＲＰＲＭ発生回路の回路図である。
【図３８】ＧＤＭ発生回路の回路図である。
【図３９】ＤＱＭライトレジスタの回路図である。
【図４０】ライトレイテンシ対応ＤＱＭオプション回路
の回路図である。
【図４１】短周期基本信号発生回路の回路図である。
【図４２】レジスタ群検知回路の回路図である。
【図４３】モジュール長検知手順選択回路の部分構成の
回路図である。
【図４４】モジュール長検知手順選択回路の他の部分構
成の回路図である。
【図４５】モジュール長検知回路の回路図である。
【図４６】リードモジュールリセット回路の回路図であ
る。
【図４７】ライトモジュールストップ回路の回路図であ
る。
【図４８】モジュール長検知回路の回路図である。
【図４９】モジュール数カウンタ回路の回路図である。
【図５０】バーストストップコマンド検知回路の回路図
である。
【図５１】カラム系のバンク切り替えの回路図である。
【図５２】カラム系の選択の回路図である。
【図５３】ＫＩ／ＫＩＩを逆相信号として使用する場合
の回路図である。
【図５４】カラムデコーダの回路構成図である。
【図５５】カラムパーシャルデコーダの回路図である。
【図５６】スペアＣＳＬの回路図である。
【図５７】ＣＳＬドライバの回路図である。
【図５８】ＣＳＬセレクタの回路構成図である。
【図５９】ＣＳＬセレクタドライブの回路構成図であ
る。
【図６０】ＣＳＬ関連の論理回路の回路構成図である。
【図６１】ＣＬＳセレクタタップ選択信号発生回路の回
路構成図である。
【図６２】アドレス変更基本パルス発生回路の回路図で
ある。
【図６３】カウンタドライバ回路の回路図である。
【図６４】スペア選択信号発生回路の回路図である。
【図６５】パーシャルデコードＳ／Ｎ判別結果取り込み
信号発生回路の回路図である。
【図６６】アドレスカウンタ回路の第１の部分の回路図
である。
【図６７】アドレスカウンタ回路の第２の部分の回路図
である。
【図６８】アドレスカウンタ回路の第３の部分の回路図
である。
【図６９】アドレスカウンタ回路の第４の部分の回路図
である。
【図７０】アドレスカウンタ回路の第５の部分の回路図
である。
【図７１】アドレスカウンタ回路の第６の部分の回路図
である。
【図７２】アドレスカウンタ回路の第７の部分の回路図
である。
【図７３】スペア回路の回路図である。
【図７４】Ａ１ｃ＝“１”側のＳ／Ｎ判別回路の回路図
である。
【図７５】Ａ１ｃ＝“０”側のＳ／Ｎ判別回路の回路図
である。
【図７６】１Ｍワードの２バンク構成で８ビットのＤＲ
ＡＭの場合のＤＱバッファの構造の説明図である。
【図７７】２Ｍワードの２バンク構成で４ビットのＤＲ
ＡＭの場合のＤＱバッファの構造の説明図である。
【図７８】ＤＱバッファ活性化信号発生回路の回路構成
図である。
【図７９】ＱＡＣＴ選択回路。
【図８０】ＱＡＣＴ選択回路。
【図８１】ＱＡＣＴ選択回路。
【図８２】Ａ９用カウンタ回路。
【図８３】Ａ９用カウンタドライブ回路。
【図８４】ＤＱバッファとセルアレイの間のデータのや
り取りを行う回路の一例を示す回路構成図である。
【図８５】ＤＱ線リードコントロール回路。
【図８６】ＤＱ線ライトコントロール回路。
【図８７】Ａ９ｃ、／Ａ９ｃ共存部におけるＤＱ線リー
ドコントロール回路。
【図８８】図１の構成におけるＤＱライトコントロール
部の構成を示す回路図である。
【図８９】４ラップモードのインターリーブバンクリー
ドの状態を示すタイミングチャートである。
【図９０】８ラップモードのインターリーブバンクリー
ドの状態を示すタイミングチャートである。
【図９１】８ラップモードのインターリーブバンクライ
トの状態を示すタイミングチャートである。
【図９２】４ラップモードのアクティブページランダム
リードの状態を示すタイミングチャートである。
【図９３】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図９４】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図９５】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図９６】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図９７】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図９８】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図９９】本発明の実施例の詳細な動作を説明するため
のタイミングチャートである。
【図１００】シリアル系構成検討のアーキテクチャ説明
図である。
【図１０１】アーキテクチャ説明図である。
【図１０２】リード対応部の基本動作のアーキテクチャ
説明図である。
【図１０３】シリアル動作の説明図である。
【図１０４】リードモードとライトモードの説明図であ
る。
【図１０５】リード／ライトモード、アドレスの取り込
みの基本動作におけるリードライトモード取り込み、ア
ドレス取り込み、カウンタ関係についての説明図であ
る。
【図１０６】リード／ライトモード、アドレスの取り込
みの基本動作におけるタップセット時において各回路で
使用するアドレス信号についての説明図である。
【図１０７】リード／ライトモード、アドレスの取り込
みの基本動作において各部で使用する／ＷＥの説明図で
ある。
【図１０８】シリアル系をリセットまたは止める場合の
基本動作におけるシリアル系イネーブルについての説明
図である。
【図１０９】モード検知の説明図である。
【図１１０】カラムサイクル検知の説明図である。
【図１１１】アドレスモード取り込みの説明図である。
【図１１２】ＤＱＭリード対応のワードマスク動作の説
明図である。
【図１１３】ＤＱＭハイインピーダンス対応の場合に関
するワードマスク動作の説明図である。
【図１１４】モジュール後のハイインピーダンス対応に
ついての説明図である。
【図１１５】ＤＱＭライト検討についての説明図であ
る。
【図１１６】クロックマスクについての説明図である。
【図１１７】モジュール長検知動作の説明図である。
【図１１８】モジュール動作、モジュールリセット解除
動作の説明図である。
【図１１９】モジュール長検知リセット動作の説明図で
ある。
【図１２０】リード、ライト動作時のそれぞれのモジュ
ール動作のまとめの説明図である。
【図１２１】モジュール状態リセット動作の説明図であ
る。
【図１２２】カラムアクティブサイクル検知動作とモジ
ュール長が“１”に対応する動作の説明図である。
【図１２３】バーストストップの説明図である。
【図１２４】カラム系の動作の説明図である。
【図１２５】カラム系アドレスの説明図である。
【図１２６】カラム系アドレスにおいて、パーシャルデ
コード信号の切替とＳ／Ｎ判別結果取り込みについての
説明図である。
【図１２７】カラム系データアクセスの４ビット／８ビ
ット構成の切り替え動作において、Ｘ４とＸ８の変更と
Ｘ４時のＡ９ｃのデコードについての説明図である。
【図１２８】カラム系データアクセスの４ビット／８ビ
ット構成の切り替え動作において、Ｘ４ページ対応につ
いての説明図である。
【図１２９】カラム系データアクセスの４ビット／８ビ
ット構成の切り替え動作において、ＱＡＣＴコントロー
ルとＡ９ｃコントロールについての説明図である。図９
３の詳細な動作を説明するためのタイミングチャートで
ある。
【符号の説明】
ＢＫ1 バンクＩ ＢＫ2 バンクII ＲＧ レジスタ ＴＧ タイミングジェネレータ ＤＱＢＦ ＤＱバッファ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】複数の記憶セルを有するセルアレイ手段
    と、 制御信号の状態に応じてマスクがかけられるクロック信
    号に同期した基本信号を発生するタイミング発生手段
    と、 前記基本信号に同期して動作して第２の信号を発生し、
    予め定められた回数だけアクセスを行った後またはスト
    ップ信号の入力によりその第２の信号の発生を停止す
    る、信号発生手段と、 前記タイミング発生手段の出力と前記信号発生手段の出
    力に基づいて、前記セルアレイ手段を制御する制御手段
    と、 を備えることを特徴とする同期式大規模集積回路記憶装
    置。
  2. 【請求項２】前記第２の信号により動作し、前記セルア
    レイ手段へのアクセスを制御するデータ保持手段、を備
    える請求項１の同期式大規模集積回路記憶装置。
  3. 【請求項３】前記データ保持手段はカラムアドレスが入
    れられるサイクル間隔の偶数倍のビット数であり、特定
    のデータ保持手段の出力によって前記セルアレイ手段の
    カラム系を活性化する、請求項２の同期式大規模集積回
    路記憶装置。
  4. 【請求項４】前記データ保持手段として２組の独立した
    シフトレジスタを備える、請求項２の同期式大規模集積
    回路記憶装置。
  5. 【請求項５】前記データ保持手段は、リードレイテンシ
    に対応して、初期状態を変化させる、請求項２の同期式
    大規模集積回路記憶装置。
  6. 【請求項６】複数の記憶セルを有するセルアレイ手段
    と、 外部入力データをクロック信号に同期して取り込むデー
    タレジスタ手段と、 前記データレジスタの第１の端子に接続される入力用レ
    ジスタ手段と、 前記セルアレイ手段に対するデータ入力時には入力デー
    タが順次前記入力用レジスタ手段に入力されるようにコ
    ントロールされ、データ入力の順序を切り替えない時は
    １つおきの複数ビットがデータ入力状態に置かれるレジ
    スタ手段と、 を備えることを特徴とする同期式大規模集積回路記憶装
    置。
  7. 【請求項７】複数の記憶セルを有する複数バンクのセル
    アレイ手段と、 制御信号の状態に応じてマスクがかけられるクロック信
    号に同期した基本信号を発生するタイミング発生手段
    と、 前記基本信号に同期して動作して第２の信号を発生し、
    予め定められた回数だけアクセスを行った後またはスト
    ップ信号に入力によりその第２の信号の発生を停止す
    る、信号発生手段と、 前記タイミング発生手段の出力と前記信号発生手段の出
    力に基づいて前記セルアレイ手段を制御する制御手段
    と、 カラムアドレスが入れられるサイクル間隔の偶数倍のビ
    ット数のレジスタ手段に第２の端子の状態を順に取り込
    み、取り込んだデータを順に出力し、出力したデータを
    それぞれカラムアドレスが入れられるサイクル間隔の偶
    数倍のビット数の特定のレジスタに入力し、入力する前
    記第２の端子からのデータが第１の状態の時に前記レジ
    スタ手段の出力回路をハイインピーダンス状態にする信
    号を前記第２の信号に同期して出力するマスク制御手段
    と、 を備えることを特徴とする同期式大規模集積回路記憶装
    置。
  8. 【請求項８】前記第２の端子の状態をライトモード時に
    のみ前記第２の信号に同期して複数のレジスタに順に取
    り込み、取り込んだデータを複数ビットずつ複数サイク
    ルごとに第１のデータ線にスクランブルをかけて出力さ
    せる、データ保持手段と、 前記第１のデータ線を決められたサイクル間隔ごとにラ
    イト不可能な状態にプリチャージする手段と、 を備える請求項７の同期式大規模集積回路記憶装置。
  9. 【請求項９】予め定められたアクセス長が“１”の時に
    は、ワード数の半分のビット数長の前記データ保持手段
    の偶数番目のレジスタ内をマスクデータを取り込んだ時
    と同じ状態に固定する、請求項８の同期式大規模集積回
    路記憶装置。
  10. 【請求項１０】前記第２の端子の状態をリードモード時
    に前記第２の信号に同期して複数のレジスタに順に取り
    込み、取り込んだデータを順にデータ線に出力するデー
    タリードレジスタと、 ライトモード時には、前記データ線につながる出力回路
    がハイインピーダン状態になるように、前記データ線の
    電位を固定する電位固定手段と、 を備える請求項７の名称。
  11. 【請求項１１】予め定められたアクセス長が“１”の時
    に、ワード数の半分のビット数長の前記データリードレ
    ジスタの偶数番目のレジスタ内をマスクデータ出力状態
    に固定する、請求項１０の同期式大規模集積回路記憶装
    置。
  12. 【請求項１２】前記ストップ信号は、全バンクのプリチ
    ャージ後の決められた回数のアクセス後に出力される、
    請求項１の同期式大規模集積回路記憶装置。
  13. 【請求項１３】前記ストップ信号は、ライトレイテンシ
    が“１”の時に、非ライト状態からライトモードに入っ
    た後の第１サイクルの間に出力される、請求項１２の同
    期式大規模集積回路記憶装置。
  14. 【請求項１４】予め決められたアクセス数を、ｎビット
    のレジスタの２組を有するｍ（＝ｎ＋ｎ）ビットのレジ
    スタをインターリーブしてｎビットずつ選択する信号を
    用いて数える、請求項１の同期式大規模集積回路記憶装
    置。
  15. 【請求項１５】セルアレイ手段の複数にまたがってシリ
    アルアクセスするに当り、シリアルアクセスされるセル
    アレイに対してアクセスする時、複数のセルアレイに対
    して同時にアクセス可能な、請求項１の同期式大規模集
    積回路記憶装置。
  16. 【請求項１６】複数のセルアレイに対して同時にアクセ
    スする場合に、単独のセルアレイにアクセスする時の半
    分の数のデータバッファが各セルアレイで活性化され
    る、請求項１５の同期式大規模集積回路記憶装置。
  17. 【請求項１７】第２の信号は、用途別の複数の用途別信
    号として並列に出力され、各用途別信号はそれぞれ個別
    にコントロールされる、請求項１の同期式大規模集積回
    路記憶装置。
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