JPH0745068A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 設定されたレイテンシにかかわらず高速でシ
リアルにデータを出力することのできる同期型半導体記
憶装置を提供する。 【構成】 クロック発生回路１は、外部クロックに同期
する第１の内部クロック（ＣＬＫ１）とレイテンシが１
のときのデータ読出時に外部クロックと非同期的に発生
されるクロックを含む第２の内部クロック（ＣＬＫ２）
とを発生する。第２の内部クロックＣＬＫ２は、データ
読出時にレイテンシが１であれば、リードコマンドが与
えられたときのクロックサイクルにおいて１つ余分のク
ロックを含む。これによりデータ読出部へのデータの先
読みを実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、外部クロック信号に
同期して、アドレス信号、制御信号および入力データな
どの外部信号を取込む同期型半導体記憶装置に関し、特
に、高速でデータを読出すための構成に関する。

【０００２】

【従来の技術】マイクロプロセッサ（ＭＰＵ）は近年、
ますます高速化されてきている。一方、主記憶として用
いられるダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭと称す）は高速化されてきてはいるも
のの、その動作速度は依然ＭＰＵの動作速度に追随する
ことはできない。このため、ＤＲＡＭのアクセスタイム
およびサイクルタイムがボトルネックとなり、システム
全体の性能が低下するということがよく言われる。

【０００３】システムの性能を向上させるために、ＤＲ
ＡＭとＭＰＵとの間に、高速のスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）からなるキャッシュメ
モリと呼ばれる高速メモリを配置する手法がよく用いら
れる。キャッシュメモリに使用頻度の高いデータを格納
する。ＭＰＵが必要とするデータがキャッシュメモリ内
に記憶されている場合には高速のキャッシュメモリへア
クセスする。キャッシュメモリにＭＰＵが要求するデー
タがないときのみＤＲＡＭへアクセスする。使用頻度の
高いデータが高速のキャッシュメモリに格納されている
ため、ＤＲＡＭへのアクセス頻度が大幅に低減され、こ
れによりＤＲＡＭのアクセスタイムおよびサイクルタイ
ムの影響を排除してシステムの性能の向上を図る。

【０００４】

【発明が解決しようとする課題】上述のような、キャッ
シュメモリを用いる方法は、ＳＲＡＭがＤＲＡＭに比べ
て高価であるため、パーソナルコンピュータなどの比較
的安価な装置には適していない。したがって、安価なＤ
ＲＡＭを用いてかつシステムの性能を向上させることが
求められている。

【０００５】このような要求を満たすために、高速ＭＰ
Ｕの主記憶として、クロック信号に同期して動作する同
期型ＤＲＡＭ（シンクロナスＤＲＡＭ；以下、ＳＤＲＡ
Ｍと称す）が提案されている。米国ＪＥＤＥＣ（Ｊｏｉ
ｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅ
ｅｒｉｎｇ Ｃｏｕｎｃｉｌ）によりＳＤＲＡＭの仕様
の標準化作業が行なわれている。この標準仕様の詳細は
明らかにされてはいないが、次の構成が提案されている
（日経エレクトロニクス、１９９２年２月３日号、第８
５頁参照）： （１） 周期１０ないし１５ナノ秒のクロック信号で同
期をとる。

【０００６】（２） 最初のランダム・アクセスでは、
行アドレス信号入力後４ないし６クロックでデータをア
クセスする。その後、１クロックごとに連続するアドレ
スのデータをアクセスすることができる。

【０００７】（３） チップ内回路をパイプライン動作
させる。 （４） シリアル入出力バッファをデータ入出力部に設
けてアクセス時間を短縮する。

【０００８】上述の構成は単に案だけであり、これらを
どのように実現するかについては何ら具体的には述べら
れていない。

【０００９】一般に、ＳＤＲＡＭにおいては、「ラップ
長」および「レイテンシ」という概念が用いられる。
「ラップ長」とは、一度のアドレス指定により連続して
アクセスすることのできるデータ数である。

【００１０】「レイテンシ」とは、アクセス指示が与え
られてから有効データが出力されるまでのクロックサイ
クル数を示す。基準となる制御信号としては、ロウアド
レスストローブ信号／ＲＡＳまたはコラムアドレススト
ローブ信号／ＣＡＳが用いられる。

【００１１】この発明の目的は、レイテンシ数にかかわ
らず、パイプライン態様でデータの読出を行なうことの
できる同期型半導体記憶装置を提供することである。

【００１２】この発明の他の目的は、アクセス指示が与
えられたサイクルの次のクロックサイクルで有効データ
が出力されるようなレイテンシが設定されても、パイプ
ライン態様で高速にデータの読出を行なうことのできる
同期型半導体記憶装置を提供することである。

【００１３】

【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、データ読出指示が与えられてから有効
データが出力されるまでのクロックサイクル数を規定す
るレイテンシを設定するためのレイテンシ設定手段と、
外部クロック信号に同期して内部クロック信号を発生す
る第１のクロック発生手段と、外部クロック信号と非同
期に内部クロック信号を発生する第２のクロック発生手
段と、レイテンシ設定手段に設定されたレイテンシ情報
に従って第１および第２のクロック発生手段からの内部
クロック信号の一方を活性化するゲート手段とを備え
る。

【００１４】

【作用】レイテンシ数に応じて内部クロック信号が変更
される。内部クロック信号に従ってパイプライン的にデ
ータが読出される。したがって、レイテンシに応じて内
部クロック信号をゲート手段により選択することによ
り、パイプラインの動作速度を変更することができ、い
ずれのレイテンシであっても高速でパイプライン的にデ
ータを読出すことができる。

【００１５】

【実施例】まず、この発明が適用されるＳＤＲＡＭの構
成について説明する。

【００１６】ＳＤＲＡＭにおいては、外部から与えられ
るクロック信号に同期して、制御信号、アドレス信号お
よび入力データなどの外部信号の装置内部への取込が実
行される。ＳＤＲＡＭが内部において複数のバンクを備
えていれば、このバンクを交互にアクセスすることによ
り、インターリーブ方式をＳＤＲＡＭ内部で実現するこ
とができる。これにより、高速でＳＤＲＡＭへアクセス
することができる。連続的に複数のバンクをインターリ
ーブ態様でアクセスするために、１つの方法として、外
部制御信号がすべてワンショットのパルス形態で印加さ
れる。動作モードは、クロック信号の立上がりエッジに
おける外部制御信号の状態の組合せで決定される。動作
モードを指定する必要のあるときのみ制御信号が所定の
組合せに設定される。ＳＤＲＡＭ内部では、この設定さ
れた動作モードに従って必要な動作が実行される。

【００１７】外部制御信号をパルス化することにより、
メモリアクセスサイクル開始指示信号である制御信号／
ＲＡＳに従ってアドレス信号を取込む構成においても、
一方のバンクにアクセス中に他方のバンクをプリチャー
ジすることが可能となる。また、この外部制御信号をす
べてパルス化する方法は、外部制御信号がアドレス信号
と同様の信号形態となるため、そのセットアップ時間お
よびホールド時間をアドレス信号と同様とすることがで
き、外部制御信号の生成が極めて容易となるという利点
をも併せて有する。必要とされる信号がすべて同一のパ
ルス形態で発生されるため、外部処理装置に余分の負荷
をかける必要がないためである。

【００１８】図２は、外部制御信号の状態とそのときに
指定される動作モードとの対応関係を示す図である。以
下、図２を参照して外部制御信号と指定される動作モー
ドとの対応関係について説明する。用いられる信号は、
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥおよびデータ入出力／マス
ク信号ＤＱＭである。信号ＤＱＭは、出力イネーブル信
号／ＯＥとデータ書込時における書込データに対しマス
クをかけるためのマスク信号の両機能を備える。

【００１９】（ａ） ／ＣＡＳ＝／ＲＡＳ＝“Ｌ”かつ
／ＣＡＳ＝／ＷＥ＝“Ｈ” この状態の組合せにより、行アドレスの取込が指定され
かつアレイの活性化が指定される。すなわち、行アドレ
スおよびバンクアドレスが取込まれ、選択されたバンク
において行選択に関連する動作が実行される。

【００２０】（ｂ） ／ＣＡＳ＝／ＣＡＳ＝“Ｌ”かつ
／ＲＡＳ＝／ＷＥ＝“Ｈ” この状態の組合せにおいては、列アドレスの取込が指定
されかつデータ読出動作モードが指定される。この動作
モードにおいては、読出データレジスタへの選択メモリ
セルデータの格納および、読出データレジスタからのデ
ータの読出が実行される。

【００２１】（ｃ） ／ＣＳ＝／ＣＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＲＡＳ＝“Ｈ” この状態の組合せは、列アドレスの取込およびデータ書
込動作を指定する。この動作モードにおいては、書込レ
ジスタの活性化が行なわれ、与えられたデータの書込レ
ジスタへの書込および書込レジスタから選択メモリセル
へのデータの転送動作が実行される。

【００２２】（ｄ） ／ＣＳ＝／ＲＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＣＡＳ＝“Ｈ” アレイがプリチャージ状態とされ、かつセルフリフレッ
シュ実行時におけるセルフリフレッシュの終了が指定さ
れる。

【００２３】（ｅ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝
“Ｌ”かつ／ＷＥ＝“Ｈ” この状態の組合せにおいては、リフレッシュが指定され
かつセルフリフレッシュ動作が開始される。この動作モ
ードにおいては、内部でリフレッシュアドレスの生成お
よび選択行におけるメモリセルのリフレッシュが、内蔵
されたアドレスカウンタおよびタイマを用いて実行され
る。

【００２４】 （ｆ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝“Ｌ” この状態の組合せにおいては、モードレジスタにデータ
が設定される。ＳＤＲＡＭにおいては、固有の動作モー
ドを指定するためにモードレジスタが設けられており、
このモードレジスタに設定されたデータに従って所望の
動作が実行される。モードレジスタの用途としては、後
に説明するラップ長の設定、レイテンシの設定などがあ
る。

【００２５】（ｇ） ＤＱＭ＝“Ｌ” この状態においては、先に信号／ＣＡＳおよび／ＷＥに
より決定された動作モードにおいて、データの書込また
は読出が実行される。すなわち、外部から与えられた書
込データの書込レジスタへの格納または読出データレジ
スタに格納されたデータの読出が実行される。

【００２６】（ｈ） ＤＱＭ＝“Ｈ” この状態においては、データの読出が不活性され、かつ
ライトマスク動作（連続ビットデータ（ラップデータ）
におけるマスク動作）が指定される。書込データに対す
るマスクは、信号ＤＱＭが“Ｈ”となったサイクルの次
のクロック信号の立上がりエッジにおいて与えられたデ
ータに対し実行される。

【００２７】（ｉ） ／ＣＳ＝“Ｌ”かつ／ＲＡＳ＝／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態の組合せにおいては、動作に変化はない。新し
い動作モードは指定されない。ＳＤＲＡＭが選択状態に
あり、先に指定された動作を実行する。

【００２８】（ｊ） ／ＣＳ＝“Ｈ” この状態においては、ＳＤＲＡＭは非選択状態であり、
信号／ＲＡＳ、／ＣＡＳおよび／ＷＥは無視される。

【００２９】ここで、図２において、符号“−”で示さ
れる信号状態は「ドントケア」状態を示し、符号“Ｘ”
は「任意」状態を示す。

【００３０】［具体的読出動作シーケンス］図３は、こ
の発明に従うＳＤＲＡＭのデータ読出時における外部信
号の状態を示すタイミングチャート図である。図３にお
いては、ＳＤＲＡＭは、２つのバンク♯Ａおよび♯Ｂを
備える場合のデータ読出動作シーケンスが一例として示
される。以下、データ読出動作について図３を参照して
説明する。

【００３１】サイクル１において、クロック信号ＣＬＫ
の立上がりエッジにおいて、信号／ＲＡＳが“Ｌ”、信
号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定される。
これによりアレイ活性化が指定され、行アドレス信号ビ
ットＡ０ないしＡ１０が行アドレス信号Ｘａとして取込
まれ、内部アドレスが生成される。同時に、バンクアド
レス信号ＢＡも取込まれる。バンクアドレスＢＡに対応
するバンクのみが活性化される。バンクアドレス信号Ｂ
Ａが“０”であり、バンク♯Ａが活性化され、バンク♯
Ａにおいて、行デコード動作およびアレイの活性化が実
行される。

【００３２】１クロックおいて、サイクル３において、
クロック信号ＣＬＫの立上がりエッジで／ＲＡＳおよび
／ＷＥが“Ｈ”に設定され、また信号／ＣＡＳが“Ｌ”
に設定される。この状態は、データの読出を示し（リー
ドコマンドと以下称す）かつこのサイクル３のクロック
信号ＣＬＫの立上がりエッジでアドレス信号ビットＡ０
〜Ａ１０が列アドレス信号Ｙｂとして取込まれる。これ
により、内部で、行アドレス信号Ｘａおよび列アドレス
信号Ｙｂに従う行および列の選択動作が実行され、選択
されたメモリセルのデータが読出データレジスタへ転送
される。

【００３３】このリードコマンドが与えられた第３クロ
ックから４クロックサイクル経過後のサイクル７におい
てデータが読出される。このリードコマンドが与えられ
てから有効データが外部に読出されるまでに必要とされ
るクロックサイクル数がレイテンシであり、図３におい
ては、レイテンシが４の場合のデータ読出動作を示す。

【００３４】サイクル７において、読出用データレジス
タに格納された８個のデータが順次クロック信号ＣＬＫ
の立上がりエッジに同期して読出される。連続８個のデ
ータをデータｂ０〜ｂ７として示す。この連続して読出
されるデータの数をラップ長という。図３においてはラ
ップ長は８である。

【００３５】このデータ読出と並行して、サイクル７に
おいて、クロック信号ＣＬＫの立上がりエッジで信号／
ＲＡＳおよび／ＷＥが“Ｌ”に設定され、信号／ＣＡＳ
が“Ｈ”に設定される。このとき、合わせてバンクアド
レス信号ＢＡが“０”に設定される。これによりバンク
♯Ａに対するプリチャージが指定され、バンク♯Ａに対
するアレイのプリチャージが実行される。データは既に
読出レジスタに格納されており、このプリチャージ動作
と並行して読出レジスタからデータが連続的に読出され
る。

【００３６】信号ＤＱＭは、データ読出時において２ク
ロックサイクル遅れて読出用レジスタの活性化／不活性
化を制御する。データ読出のための制御信号のタイミン
グ設定を容易とするためである。

【００３７】プリチャージ状態に入ったバンク♯Ａは、
所定のＲＡＳプリチャージ期間（２ないし４クロックサ
イクル：これはクロック周波数により変化する）が経過
した後再び活性化することができる。

【００３８】サイクル１１において、クロック信号ＣＬ
Ｋの立上がりエッジで、信号／ＲＡＳが“Ｌ”に設定さ
れ、信号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定さ
れる。バンクアドレス信号ＢＡは“０”に設定される。
行アドレス信号Ｘｃの取込が行なわれるとともにバンク
♯Ａが再び活性化される。

【００３９】サイクル１３におけるクロック信号ＣＬＫ
の立上がりエッジで信号／ＣＡＳが“Ｌ”に設定され、
信号／ＲＡＳおよび／ＷＥがともに“Ｈ”に設定され
る。リードコマンドが与えられ、列アドレス信号Ｙｄの
取込が行なわれるとともにデータ読出動作が指定され
る。バンク♯Ａにおいて、行アドレスＸｃおよび列アド
レスＹｄに従ったメモリセル選択動作が実行され、選択
されたメモリセルのデータが再び読出データレジスタへ
転送される。データの装置外部への出力は、リードコマ
ンドが与えられてから４クロックをカウントした後に行
なわれる。このデータ読出時においては信号ＤＱＭは既
に“Ｌ”となっており、ライトイネーブル／出力イネー
ブル状態を示す。

【００４０】サイクル１７において、クロック信号ＣＬ
Ｋの立上がりエッジに同期して、アドレス信号Ｘｃおよ
びＹｄにより選択されたデータｄ０が読出され、次のク
ロックサイクルから順次クロック信号ＣＬＫの立上がり
に応答して残りのデータｄ１〜ｄ７が順次読出される。

【００４１】サイクル１７において、同時に信号／ＲＡ
Ｓおよび／ＷＥを“Ｌ”とし、バンクアドレス信号ＢＡ
を“０”とする。これにより、バンク♯Ａは再びプリチ
ャージ状態に入る。

【００４２】サイクル１９において、信号／ＲＡＳを
“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”とし、バン
クアドレス信号ＢＡを“１”とする。この状態において
は、バンク♯Ｂが選択され、そのときに与えられていた
アドレス信号ビットＡ０〜Ａ１０が行アドレス信号Ｘｅ
として取込まれる。これにより、バンク♯Ｂにおいて行
アドレス信号Ｘｅに従った行選択動作が実行される。

【００４３】サイクル２１におけるクロック信号ＣＬＫ
の立上がりエッジで、信号／ＲＡＳおよび／ＷＥを
“Ｈ”に設定し、かつ信号／ＣＡＳを“Ｌ”に設定す
る。これにより、バンク♯Ｂに対するデータ読出動作が
指定されるとともに、列アドレス信号Ｙｆが取込まれ
る。信号ＤＱＭは“Ｌ”の状態にあり、出力イネーブル
状態を示している。

【００４４】データ読出レジスタからバンク♯Ａのデー
タ読出と並行して、バンク♯Ｂにおいてメモリセルの選
択および選択メモリセルのデータレジスタへの転送が実
行される（後に説明するように各バンクに対応してデー
タレジスタが設けられている）。バンク♯Ａからのデー
タｄ７がサイクル２４におけるクロック信号ＣＬＫの立
上がりエッジで読出された後、次のクロックサイクル２
５のクロック信号ＣＬＫの立上がりエッジで、バンク♯
Ｂからのデータｆ０が読出される。このときまた、信号
／ＲＡＳが“Ｌ”、信号／ＷＥが“Ｌ”および信号／Ｃ
ＡＳが“Ｈ”に設定される。バンクアドレス信号ＢＡが
“１”であり、バンク♯Ｂに対するプリチャージが指定
される。このサイクル２５以降、続いてバンク♯Ｂから
のデータが読出される。このデータ読出動作と並行して
バンク♯Ｂにおいてプリチャージが実行される。

【００４５】上述のように、信号／ＲＡＳをパルス方式
で印加することにより、動作サイクルの最初の期間の制
御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの所定の状態の
組合せに従って動作モードが指定される。これにより、
バンクの切換を容易に実行することができ、バンク♯Ａ
の活性化時にバンク♯Ｂのプリチャージを実行すること
ができる。したがって、ＲＡＳプリチャージ時間を考慮
する必要がなく、連続して交互にバンク♯Ａおよびバン
ク♯Ｂからデータを読出すことができ、高速でデータを
読出すことが可能となる。

【００４６】［メモリアレイ配置］ＳＤＲＡＭにおいて
は、ラップ長が８の場合、１つのデータが８ビットなら
ば、６４ビットのメモリセルを同時に選択する。これに
より、８ビットデータを８回連続して書込／読出を行な
うことができる。以下この構成について説明する。

【００４７】図４は、この発明が適用されるＳＤＲＡＭ
のチップレイアウトの一例を示す図である。図４におい
て一例として、２Ｍワード×８ビット構成の１６Ｍビッ
トＳＤＲＡＭのレイアウトが示される。ＳＤＲＡＭは、
各々が４Ｍビットの記憶容量を有する４つのメモリマッ
トＭＭ１ないしＭＭ４を含む。メモリマットＭＭ１ない
しＭＭ４の各々は、それぞれ２５６Ｋビットの記憶容量
を有する１６個のメモリアレイＭＡ１〜ＭＡ１６を含
む。

【００４８】メモリマットＭＭ１ないしＭＭ４の一方側
にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲ
Ｄ４がそれぞれメモリマットＭＭ１ないしＭＭ４に対応
して配置される。メモリマットＭＭ１ないしＭＭ４のそ
れぞれのチップ中央側において短辺方向に沿ってコラム
デコーダＣＤ１ないしＣＤ４が配置される。コラムデコ
ーダＣＤ（コラムデコーダＣＤ１ないしＣＤ４を総称的
に示す）からの出力は、対応のメモリマットＭＭ（メモ
リマットＭＭ１ないしＭＭ４を総称的に示す）の各アレ
イを横切って延びる列選択線ＣＳＬに伝達される。１本
の列選択線ＣＳＬは、後に説明するように、８対のビッ
ト線を同時に選択状態とする。

【００４９】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯがまたメモリマットＭＭの長辺方向に沿っ
て各メモリアレイＭＡ１〜ＭＡ１６を横切るように配置
される。

【００５０】メモリマットＭＭ１ないしＭＭ４の各々に
対して、チップ中央側に、選択されたメモリセルのデー
タの増幅を行なうためのプリアンプＰＡと選択されたメ
モリセルへの書込データを伝達するためのライトバッフ
ァＷＢとからなる入出力回路ＰＷ１ないしＰＷ４が配置
される。

【００５１】チップ中央部には、アドレス信号を発生す
るための回路および制御信号を発生するための回路など
を含む周辺回路ＰＨが配置される。

【００５２】図４に示すＳＤＲＡＭは互いに独立にプリ
チャージ動作および活性化動作が実行することのできる
２つのバンク♯Ａおよび♯Ｂを含む。バンク♯Ａはメモ
リマットＭＭ１およびＭＭ２を含み、バンク♯Ｂは、メ
モリマットＭＭ３およびＭＭ４を含む。バンクの数は変
更可能である。

【００５３】メモリマットＭＭ１ないしＭＭ４の各々
は、２つのアレイブロック（１つのアレイブロックは記
憶容量２Ｍビット）を備える。１つのアレイブロックは
メモリアレイＭＡ１ないしＭＡ８から構成され、他方の
アレイブロックはメモリアレイＭＡ９ないしＭＡ１６か
ら構成される。１つのアレイブロックにおいて最大１つ
のメモリアレイＭＡが選択される。同時に活性化される
メモリアレイの数は４個である。図４においては、メモ
リマットＭＭ３のメモリアレイＭＡ１およびＭＡ９と、
メモリマットＭＭ４のメモリアレイＭＡ１とＭＡ９が活
性化された状態が示される。すなわち、選択されたバン
クにおいて、各メモリマットのアレイブロックから１つ
のメモリアレイが選択される。

【００５４】同時に選択される列選択線ＣＳＬの数は８
本である。１本の列選択線ＣＳＬは８対のビット線を選
択する。したがって、同時に８×８＝６４ビットのメモ
リセルが選択される。

【００５５】入出力回路ＰＷは、対応のメモリマットＭ
Ｍの各メモリアレイに対し共通に利用される。入出力回
路ＰＷに含まれるプリアンプＰＡおよびライトバッファ
ＷＢはチップ中央部に集中的に配置される。これらは、
周辺回路ＰＨに含まれる制御回路により駆動される。プ
リアンプＰＡおよびライトバッファＷＢの動作を制御す
るための信号線が応じて短くなり、信号線の負荷が小さ
くなって高速動作を実現することができる。

【００５６】図５は、図４に示すＳＤＲＡＭのＩＯ線配
置を示す図である。図５においては、２つの２Ｍビット
メモリアレイＭＳＡ１およびＭＳＡ２が示される。２Ｍ
ビットメモリアレイＭＳＡ１は、チップ中央部から遠い
位置に配置される２Ｍビットアレイブロックであり、２
ＭビットメモリアレイＭＳＡ２は、チップ中央部に近い
２Ｍビットアレイブロックである。

【００５７】２ＭビットメモリアレイＭＳＡ１およびＭ
ＳＡ２は、ともに、８行８列に配置された６４個の３２
ＫビットメモリアレイＭＫを含む。２Ｍビットメモリア
レイＭＳＡ（メモリアレイＭＳＡ１およびＭＳＡ２を総
称的に示す）は、ワード線ＷＬの延びる方向に沿って４
つのアレイグループＡＧ１〜ＡＧ４に分割される。ワー
ド線ＷＬの延びる方向に沿って隣接する３２Ｋビットメ
モリアレイＭＫの間には、ワード線シャント領域ＷＳが
設けられる。通常、ＤＲＡＭにおいては、ワード線の抵
抗を下げるために、ポリシリコンで構成されるワード線
ＷＬと並行にアルミニウムなどの低抵抗の金属配線が配
置され、このポリシリコンワード線と低抵抗金属配線と
が所定の間隔で電気的に接続される。このポリシリコン
ワード線と低抵抗金属配線とが電気的に接続される領域
をワード線シャント領域と呼ぶ。

【００５８】グローバルＩＯ線対ＧＩＯはワード線シャ
ント領域ＷＳに配置される。１つのワード線シャント領
域ＷＳにおいて、チップ中央部に近い２Ｍビットメモリ
アレイ領域ＭＳＡ２においては、４つのグローバルＩＯ
線対ＧＩＯが配置される。４対のグローバルＩＯ線対の
うち２つのグローバルＩＯ線対はさらにチップ中央部よ
り遠い２Ｍビットメモリアレイ領域ＭＳＡ１において延
びる。チップ中央部よりも遠い２Ｍビットメモリアレイ
領域ＭＳＡ２におけるワード線シャント領域ＷＳにおい
ては、２つのグローバルＩＯ線対が配置される。２つの
グローバルＩＯ線対が２ＭビットメモリアレイＭＳによ
り利用される。

【００５９】選択されたメモリアレイとグローバルＩＯ
線対ＧＩＯとの間でのデータの授受を行なうためにロー
カルＩＯ線対ＬＩＯがアレイグループＡＧ１〜ＡＧ４そ
れぞれに対応して設けられる。１つの３２Ｋビットメモ
リアレイＭＫに対しては、一方側に配設される２つのロ
ーカルＩＯ線対ＬＩＯと他方側に配置される２つのロー
カルＩＯ線対ＬＩＯと合計４対のローカルＩＯ線対が配
置される。

【００６０】ローカルＩＯ線対ＬＩＯは、ワード線ＷＬ
の延びる方向に沿って隣接する同一のアレイグループ内
の３２ＫビットメモリアレイＭＫにより共有される。ロ
ーカルＩＯ線対ＬＩＯはまた、ビット線ＢＬの延びる方
向に沿って隣接する３２ＫビットメモリアレイＭＫによ
っても共有される。メモリアレイＭＫは、後にその構成
を説明するように、交互配置型シェアードセンスアンプ
構成を備える。ビット線ＢＬの延びる方向において隣接
する２つの３２ＫビットメモリアレイＭＫの間の領域に
センスアンプが配置される。

【００６１】グローバルＩＯ線対ＧＩＯとローカルＩＯ
線対ＬＩＯとを接続するために、ブロック選択スイッチ
ＢＳが配置される。ブロック選択スイッチＢＳは、ワー
ド線シャント領域ＷＳとセンスアンプ列との交点に配置
される。

【００６２】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは、アレイグループＡＧ１〜ＡＧ４の
各々において１本が選択状態とされる。１本の列選択線
ＣＳＬは、チップ中央部から遠い領域ＭＳＡ１において
４対のビット線ＢＬＰを選択して対応のローカルＩＯ線
対ＬＩＯへ接続し、かつさらにチップ中央部に近い２Ｍ
ビットメモリアレイ領域ＭＳＡ２において４対のビット
線ＢＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接
続する。

【００６３】すなわち、１本の列選択線ＣＳＬにより８
対のビット線ＢＬＰが選択状態とされ、ローカルＩＯ線
対ＬＩＯを介してグローバルＩＯ線対ＧＩＯに接続され
る。２つのメモリマットが選択され、１つのメモリマッ
トＭＭにおいて８×４＝３２個のビット線対ＢＬＰが選
択される。合計６４個のビット線対ＢＬＰが選択され、
全体で６４ビットのメモリセルに対し同時にアクセスす
ることが可能である。

【００６４】図６は、１つの３２Ｋビットメモリアレイ
に関連する部分の構成を示す図である。図６において、
３２ＫビットメモリアレイＭＫ２は、ロウデコーダから
の行選択信号が伝達されるワード線ＷＬと、このワード
線ＷＬと交差する方向に配設されるビット線対ＢＬＰ
と、ワード線ＷＬとビット線対ＢＬＰとの交差部に対応
して配置されるダイナミック型メモリセルＭＣを含む。
メモリセルＭＣは、アクセス用のトランジスタと、情報
記憶用のキャパシタとを含む。ビット線対ＢＬＰは、互
いに相補な信号が伝達されるビット線ＢＬおよび／ＢＬ
を含む。図６においては、ビット線ＢＬとワード線ＷＬ
との交差部に対応してメモリセルＭＣが配置される状態
が示される。

【００６５】メモリアレイＭＫの両側に、アレイ選択ゲ
ートＳＡＧ１およびＳＡＧ２がそれぞれ配置される。ア
レイ選択ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２と
はビット線対ＢＬＰに対して交互に配置される。アレイ
選択ゲートＳＡＧ１は、アレイ選択信号φＡ１に応答し
て導通状態となり、アレイ選択ゲートＳＡＧ２は、アレ
イ選択信号φＡ２に応答して導通状態となる。

【００６６】ビット線対ＢＬＰはそれぞれアレイ選択ゲ
ートＳＡＧ１およびアレイ選択ゲートＳＡＧ２を介して
センスアンプＳＡ１およびセンスアンプＳＡ２に接続さ
れる。センスアンプＳＡ１は、メモリアレイＭＫ２の一
方側にワード線ＷＬと平行に配置され、センスアンプＳ
Ａ２は、メモリアレイＭＫ２の他方側にワード線ＷＬと
平行に配置される。センスアンプＳＡ１およびＳＡ２
は、メモリアレイＭＫ２のビット線対ＢＬＰについて交
互に両側に配置される。センスアンプＳＡ１は、メモリ
アレイＭＫ１とメモリアレイＭＫ２とにより共有され
る。センスアンプＳＡ２は、メモリアレイＭＫ２とメモ
リアレイＭＫ３により共有される。

【００６７】センスアンプＳＡ１の列と平行にローカル
ＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。センス
アンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ３
およびＬＩＯ４が配置される。図６においては、２つの
ローカルＩＯ線対がセンスアンプＳＡの一方側に設けら
れている配置が示される。ローカルＩＯ線対は、センス
アンプＳＡの両側に配置されてもよい。

【００６８】センスアンプＳＡ１に対し、センスアンプ
ＳＡ１により検知増幅されたデータはローカルＩＯ線対
ＬＩＯ１およびＬＩＯ２へ伝達するための列選択ゲート
ＣＳＧ１が設けられる。同様に、センスアンプＳＡ２に
対しては、センスアンプＳＡ２により検知増幅されたデ
ータをローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達
するための列選択ゲートＣＳＧ２が設けられる。

【００６９】コラムデコーダからの列選択線ＣＳＬは２
つの列選択ゲートＣＳＧ１と２つの列選択ゲートＣＳＧ
２を同時に導通状態とする。これこより、４つのビット
線対ＢＬＰがローカルＩＯ線対ＬＩＯ１、ＬＩＯ２、Ｌ
ＩＯ３およびＬＩＯ４へ同時に接続される。センスアン
プＳＡ１で検知増幅されたデータはローカルＩＯ線対Ｌ
ＩＯ１およびＬＩＯ２へ伝達される。センスアンプＳＡ
２により検知増幅されたデータはローカルＩＯ線対ＬＩ
Ｏ３およびＬＩＯ４へ伝達される。

【００７０】ローカルＩＯ線対ＬＩＯをグローバルＩＯ
線対ＧＩＯへ接続するために、ブロック選択信号φＢに
応答して導通するブロック選択スイッチＢＳが設けられ
る。図６においては、ローカルＩＯ線対ＬＩＯ１とグロ
ーバルＩＯ線対ＧＩＯ１へ接続するためのブロック選択
スイッチＢＳ１と、ローカルＩＯ線対ＬＩＯ２をグロー
バルＩＯ線対ＧＩＯ２へ接続するブロック選択スイッチ
ＢＳ２とが示される。

【００７１】ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４
は、図５に示すように、隣接する２つのグローバルＩＯ
線対ＧＩＯへそれぞれブロック選択スイッチを介して接
続される（図６には示さず）。

【００７２】次に動作について簡単に説明する。選択さ
れたワード線ＷＬがメモリアレイＭＫ２に含まれる場
合、アレイ選択信号φＡ１およびφＡ２が活性状態とな
り、メモリアレイＭＫ２に含まれるビット線対ＢＬＰが
センスアンプＳＡ１およびＳＡ２へ接続される。メモリ
アレイＭＫ１およびＭＫ３に対して設けられたアレイ選
択ゲートＳＡＧ０およびＳＡＧ３は非導通状態となり、
メモリアレイＭＫ１およびＭＫ３はプリチャージ状態を
維持する。

【００７３】各ビット線対ＢＬＰにおいてメモリセルデ
ータが現われた後、センスアンプＳＡ１およびＳＡ２が
活性化され、このメモリセルデータを検知し増幅する。

【００７４】次いで、列選択線ＣＳＬ上の信号が活性状
態の“Ｈ”に立上がり、列選択ゲートＣＳＧ１およびＣ
ＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で検
知増幅されたデータがローカルＩＯ線対ＬＩＯ１ないし
ＬＩＯ４へ伝達される。

【００７５】続いてまたは同時にブロック選択信号φＢ
が活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１
ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧ
ＩＯ４へ接続される。データ読出時においては、このグ
ローバルＩＯ線対ＧＩＯ１ないしＧＩＯ４のデータがプ
リアンプＰＡを介して増幅されて出力される。データ書
込時においては、ライトバッファＷＢにより与えられた
書込データがグローバルＩＯ線対ＧＩＯおよびローカル
ＩＯ線対ＬＩＯを介して対応のビット線対ＢＬＰへ伝達
され、メモリセルへのデータの書込が実行される。

【００７６】ブロック選択信号φＢは、この選択された
ワード線ＷＬが含まれるメモリアレイＭＫ２に対しての
み活性状態となる。アレイ選択信号φＡ１およびφＡ２
も同様である。ブロック選択信号φＢ、アレイ選択信号
φＡ１およびφＡ２は、行アドレス信号の所定数のビッ
ト（たとえば上位４ビット）を用いて生成することがで
きる。

【００７７】１本の列選択線ＣＳＬは同時に８個のビッ
ト線対ＢＬＰを選択状態とする。この１つの列選択線と
データ入出力端子ＤＱとの対応関係を図７に示す。図７
においては、８個のデータ入出力端子ＤＱ０ないしＤＱ
７が設けられた状態が示される。図７において、１つの
列選択線ＣＳＬが１つのデータ入出力端子ＤＱに対応す
る。すなわち、１つの列選択線に関連するグローバルＩ
Ｏ線対ＧＩＯ０ないしＧＩＯ７が、１つのデータ入出力
端子に対応して配置される。この場合、データ入出力端
子ＤＱ０ないしＤＱ７それぞれにおいて、グローバルＩ
Ｏ線対ＧＩＯ０ないしＧＩＯ７を順次接続すれば、連続
的にデータを読出すことができる。図７においては、８
ビットデータａ０およびａ１が順次読出される状態が示
される。データａ０およびａ１のビットをそれぞれａ０
０〜ａ０７およびａ１０〜ａ１７で示す。

【００７８】このような１つのデータ入出力端子ＤＱに
対応させるのではなく、グローバルＩＯ線対ＧＩＯ０〜
ＧＩＯ７がそれぞれデータ入出力端子ＤＱ０〜ＤＱ７に
対応する構成とすることもできる。ラップ長が８の場合
には列選択線ＣＳＬを同時に８本選択状態とすればよ
く、またラップ長が４に設定された場合には列選択ＣＳ
Ｌを同時に４本選択状態とする。これによりラップ長変
更に容易に対応することができる。いずれの構成が利用
されてもよい。

【００７９】［データ読出系］図８は、この発明に従う
ＳＤＲＡＭのデータ読出系の構成を示す図である。図８
において、ＳＤＲＡＭは２つのバンク♯Ａおよび♯Ｂを
含む。また図８においては、１ビットのデータ入出力端
子ＤＱに関連するデータ読出系の構成が示される。

【００８０】図８において、バンク♯Ａは、プリアンプ
イネーブル信号ＰＡＥＡおよび転送指示信号ＴＬＲＡに
従って、対応のグローバルＩＯ線対ＧＩＯ０Ａ〜ＧＩＯ
７Ａ上のデータの増幅およびラッチを行なうリードレジ
スタＲＧ０Ａ〜ＲＧ７Ａと、ラップアドレスＲＷＹｉＡ
および／ＲＷＹｉＡ（ｉ＝０〜７）に従って、対応のリ
ードレジスタのデータを転送する３状態インバータバッ
ファＴＢ０Ａ〜ＴＢ７Ａと、選択された（活性化され
た）インバータバッファＴＢ０Ａ〜ＴＢ７Ａの出力をラ
ッチするラッチ回路ＬＡ−Ａと、ラッチ回路ＬＡ−Ａの
ラッチデータをバンク指定信号ＢＡＡおよびＢＡＢに従
って反転増幅する３状態インバータバッファＴＢ８Ａを
含む。

【００８１】バンク♯Ｂは、バンク♯Ａと同様、プリア
ンプイネーブル信号ＰＡＥＢおよび転送指示信号ＴＬＲ
Ｂに従って対応のグローバルＩＯ線対ＧＩＯ０Ｂ〜ＧＩ
Ｏ７Ｂ上のデータの増幅およびラッチを行なうリードレ
ジスタＲＧ０Ｂ〜ＲＧ７Ｂと、ラップアドレスＲＷＹ０
Ｂ、／ＲＷＹ０Ｂ〜ＲＷＹ７Ｂ、／ＲＷＹ７Ｂに従って
対応のリードレジスタのラッチデータを反転増幅する３
状態インバータバッファＴＢ０Ｂ〜ＴＢ７Ｂと、これら
の３状態インバータバッファのうち活性化された３状態
インバータバッファの出力をラッチするラッチ回路ＬＡ
−Ｂと、ラッチ回路ＬＡ−Ｂのラッチしたデータを反転
増幅する３状態インバータバッファＴＢ８Ｂを含む。３
状態インバータバッファＴＢ８Ｂは、バンク指定信号Ｂ
ＡＡおよびＢＡＢに従って活性化される。

【００８２】３状態インバータバッファＴＢ８Ａは、バ
ンク指定信号ＢＡＡが“１”にあり、バンク指定信号Ｂ
ＡＢが“０”のときに活性化される。３状態インバータ
バッファＴＢ８Ｂは、バンク指定信号ＢＡＢが“１”に
あり、バンク指定信号ＢＡＡが“０”のときに活性化さ
れる。すなわち、これらの３状態インバータバッファＴ
Ｂ８ＡおよびＴＢ８Ｂはバンク選択回路として機能す
る。

【００８３】図８において、ＳＤＲＡＭはさらに、バン
ク♯Ａおよびバンク♯Ｂから読出されたデータ（３状態
バッファＴＢ８ＡまたはＴＢ８Ｂの出力）をラッチする
ラッチ回路１５０と、ラッチ回路１５０の出力を出力イ
ネーブル信号ＯＥＭに従ってデータ入出力端子ＤＱへ伝
達する出力バッファ１６０を含む。出力バッファ１６０
は、出力イネーブル信号ＯＥＭが“１”の活性状態のと
きのみ、ラッチ回路１５０の出力をデータ入出力端子Ｄ
Ｑへ伝達する。

【００８４】ラッチ回路１５０は、制御信号ＤＯＴおよ
び／ＤＯＴに応答して活性化される３状態インバータバ
ッファ１５２と、３状態インバータバッファ１５２の出
力をラッチするラッチ回路１５４を含む。制御信号ＤＯ
Ｔは、データ読出時において内部クロック信号ＣＬＫに
同期して発生される。

【００８５】［リードレジスタ］図９は、図８に示すリ
ードレジスタの具体的構成を示す図である。図８に示す
リードレジスタＲＧ０Ａ〜ＲＧ７ＡおよびＲＧ０Ｂ〜Ｒ
Ｇ７Ｂは同一構成を備えるため、図９においては、参照
符号ＲＧでこれらのリードレジスタを示す。

【００８６】図９において、リードレジスタＲＧは、プ
リアンプイネーブル信号ＰＡＥに応答して活性化され、
対応のグローバルＩＯ線対ＧＩＯｉおよび／ＧＩＯｉ上
のデータを増幅するプリアンプＰＲＡと、プリアンプＰ
ＲＡにより増幅されたデータをラッチするラッチ回路Ｌ
ＲＧと、転送指示信号ＴＬＲおよび／ＴＬＲに応答して
ラッチ回路ＲＧのラッチデータを転送する転送ゲートＲ
ＧＴＲと、転送ゲートＲＧＴＲの出力信号をラッチする
ラッチ回路ＳＬＲＧを含む。

【００８７】プリアンプＰＲＡは、プリアンプイネーブ
ル信号ＰＡＥ（ＰＡＥＡまたはＰＡＥＢ）をゲートに受
ける相補接続されたｐチャネルＭＯＳトランジスタ２５
０およびｎチャネルＭＯＳトランジスタ２５４と、トラ
ンジスタ２５４と接地電位との間に設けられ、そのゲー
トがグローバルＩＯ線／ＧＩＯｉに接続されるｎチャネ
ルＭＯＳトランジスタ２５６と、プリアンプイネーブル
信号ＰＡＥをそのゲートに受ける相補接続されたｐチャ
ネルＭＯＳトランジスタ２５２およびｎチャネルＭＯＳ
トランジスタ２５５と、トランジスタ２５５と接地電位
との間に設けられ、そのゲートがグローバルＩＯ線ＧＩ
Ｏｉに接続されるｎチャネルＭＯＳトランジスタ２５７
を含む。

【００８８】プリアンプＰＲＡはさらに、トランジスタ
２５０と並列に設けられるｐチャネルＭＯＳトランジス
タ２５１と、トランジスタ２５２と並列に設けられるｐ
チャネルＭＯＳトランジスタ２５３を含む。トランジス
タ２５１および２５３はそのゲートとドレインが交差結
合される。

【００８９】ラッチ回路ＬＲＧは、２つの２入力ＮＡＮ
Ｄ回路２６０および２６２を含む。ＮＡＮＤ回路２６０
は、その一方入力がノードＮ１０に接続され、その他方
入力がＮＡＮＤ回路２６２の出力に接続される。ＮＡＮ
Ｄ回路２６２は、その一方入力がノードＮ１２に接続さ
れ、その他方入力がＮＡＮＤ回路２６０の出力に接続さ
れる。ＮＡＮＤ回路２６０の出力は転送ゲートＲＧＴＲ
へ伝達される。

【００９０】ラッチ回路ＳＬＲＧは、転送ゲートＲＧＴ
Ｒの出力を反転するインバータ２２４と、転送指示信号
ＴＬＲおよび／ＴＬＲに応答して活性化され、インバー
タ２２４の出力を反転してインバータ２２４の入力部へ
伝達する３状態インバータバッファ２２６を含む。転送
ゲートＲＧＴＲは３状態インバータバッファで構成され
る。転送ゲートＲＧＴＲおよび３状態インバータバッフ
ァ２２６は、相補的に出力ハイインピーダンス状態およ
び動作状態となる。次に動作について簡単に説明する。
プリアンプイネーブル信号ＰＡＥが“Ｈ”のとき、プリ
アンプＰＲＡはスタンバイ状態にある。この状態におい
ては、トランジスタ２５２および２５０がオン状態、ト
ランジスタ２５４および２５５がオフ状態で、ノードＮ
１０およびＮ１２は“Ｈ”レベルにプリチャージされ
る。この状態ではラッチ回路ＬＲＧのラッチデータは変
化しない。

【００９１】プリアンプイネーブル信号ＰＡＥが“Ｌ”
から“Ｈ”へ立上がると、プリアンプイネーブル信号Ｐ
ＡＲＡが活性化される。トランジスタ２５０および２５
２がオフ状態、トランジスタ２５４および２５５がオン
状態となり、グローバルＩＯ線ＧＩＯｉおよび／ＧＩＯ
ｉのデータが増幅されてノードＮ１０およびＮ１２へ伝
達される。

【００９２】今、グローバルＩＯ線ＧＩＯｉのデータが
ローレベル、グローバルＩＯ線／ＧＩＯｉのデータがハ
イレベルの状態を考える。この状態では、トランジスタ
２５６および２５４を介してトランジスタ２５３のゲー
トが放電され、トランジスタ２５３がオン状態となり、
ノードＮ１０はプリチャージレベルのハイレベルを維持
する。これによりトランジスタ２５１がオフ状態とな
り、ノードＮ１２は接地電位レベルに放電される。

【００９３】ラッチ回路ＬＲＧにおいては、ノードＮ１
２の電位がローレベルに立下がることにより、ＮＡＮＤ
回路２６２の出力がハイレベルへ立上がり、ＮＡＮＤ回
路２６０の出力はローレベルとなる。

【００９４】次いで転送指示信号ＴＬＲおよび／ＴＬＲ
がそれぞれハイレベルおよびローレベルとなり、ＮＡＮ
Ｄ回路２６０の出力が反転してラッチ回路ＳＬＲＧへ伝
達される。この転送動作が完了すると、転送信号ＴＬＲ
がローレベル、転送指示信号／ＴＬＲがハイレベルとな
り、ラッチ回路ＳＬＲＧにおけるインバータバッファ２
２６が活性化され、転送ゲートＲＧＴＲから転送された
データがラッチ回路ＳＬＲＧによりラッチされる。

【００９５】この図９に示すリードレジスタの動作の特
徴は、レイテンシ（列選択動作が始まってからまたはリ
ードコマンドが与えられてから有効データが出力端子Ｄ
Ｑに現われるまでに必要とされるクロックサイクル数）
の１クロックサイクル前において先にデータを先読みラ
ッチ回路１５０の前段にまで読出すことである。これに
より、データ読出の高速化を図る。次に、この図９に示
すリードレジスタの動作をその動作波形図である図１０
を参照して説明する。図１０においては、レイテンシが
３およびラップ長４の場合のデータ読出動作が一例とし
て示される。

【００９６】第１クロックサイクルにおいて、クロック
信号ＣＬＫの立上がりエッジで信号／ＣＳが“Ｌ”に設
定され、リードコマンドが与えられる（列選択動作開始
が指示される）。このときに与えられたアドレスＹａを
列アドレスとして列選択動作が実行される。また、この
とき、バンクアドレスＡが設定され、バンク♯Ａが選択
される。行選択動作は先に与えられている信号／ＲＡＳ
とそのときに与えられているバンクアドレスおよび行ア
ドレスとに従って実行されている。このときリードコマ
ンド印加時に与えられるバンクアドレスＡは、したがっ
てデータ読出系の回路すなわち信号ＣＡＳに関連する回
路のバンク指定を行なう機能を備える。

【００９７】第２クロックサイクルにおいて、クロック
信号ＣＬＫの立上がり時にプリアンプイネーブル信号Ｐ
ＡＥＡが“Ｈ”に立上がる。すなわち、プリアンプイネ
ーブル信号ＰＡＥＡは（レイテンシ−２）クロックサイ
クル時において活性状態とされる。有効データがデータ
入出力端子ＤＱに現われるよりも２クロックサイクル前
においてリードレジスタＲＧにおけるデータの増幅およ
びラッチ（ラッチ回路ＬＲＧによる）が実行される。

【００９８】この第２クロックサイクルにおいて、クロ
ック信号ＣＬＫの立上がりエッジをトリガとして、転送
指示信号ＴＬＲＡが“Ｈ”に立上げられる。これによ
り、図９に示す転送ゲートＲＧＴＲが出力ハイインピー
ダンス状態から活性状態となり、ラッチ回路ＬＲＧにラ
ッチされていたデータ（現アクセスサイクルにより読出
されたメモリセルデータ）を次段のラッチ回路ＳＬＲＧ
へ転送する。転送ゲートＲＧＴＲにより転送されたデー
タは信号ＴＬＲが“Ｌ”に立下がるとラッチ回路ＳＬＲ
Ｇによりラッチされる（３状態インバータバッファ２２
６が活性状態となる）。

【００９９】この第２クロックサイクルにおいてまた、
クロック信号ＣＬＫの立上がりエッジをトリガとして、
ラップアドレス発生回路からラップアドレスが発生され
る。これにより、図８に示す３状態インバータバッファ
ＴＢ０Ａ〜ＴＢ７Ａのうちの１つが活性状態となり、ラ
ッチ回路ＳＬＲＧにラッチされたデータが出力部に設け
られた３状態インバータバッファＴＢ８Ａの前段に設け
られたラッチ回路ＬＡ−Ａによりラッチされる。

【０１００】このラップアドレスＲＷＹｉＡの発生と並
行して、第２クロックサイクルのクロック信号ＣＬＫの
立上がりをトリガとして、バンク指定信号ＢＡＡが
“Ｈ”となる。これにより、ラッチ回路ＬＡ−Ａにラッ
チされたデータが３状態インバータバッファＴＢ８Ａを
介して出力部の先読みラッチ回路１５０の前段にまで伝
達される。

【０１０１】第３クロックサイクル（有効データが出力
されるクロックサイクルよりも１クロックサイクル前）
において、クロック信号ＣＬＫの立上がりエッジをトリ
ガとして、制御信号ＤＯＴが所定期間“Ｈ”となる。こ
れにより、先読みラッチ回路１５０が、既に伝達されて
いたデータを取込みラッチする。制御信号ＤＯＴの発生
と同期して、出力イネーブル信号ＯＥＭが“Ｈ”に立上
がる。これにより、出力バッファ１６０が活性状態とな
り、先読みラッチ回路１５０から伝達されたデータがデ
ータ入出力端子ＤＱへ伝達される。

【０１０２】第３クロックサイクルにおいて、クロック
信号ＣＬＫの立上がりをトリガとして、ラップアドレス
が変更される。

【０１０３】第４クロックサイクルにおいて、出力バッ
ファ１６０の出力データが有効データであると確定す
る。

【０１０４】以降、各クロックサイクルごとにラップア
ドレスＲＷＹｉＡが変化し、制御信号ＤＯＴが発生さ
れ、出力バッファ１６０から４バイトのデータ（１バイ
トデータが４つ）が順次出力される。

【０１０５】第５クロックサイクルにおいて、バンク♯
Ｂの列選択が指定される。この場合においても、同様、
第６クロックサイクルにおいてプリアンプイネーブル信
号ＰＡＥＢが“Ｈ”に設定され、バンク♯Ｂにおいて選
択メモリセルのデータの増幅およびラッチが実行される
（バンク♯Ｂにおいても既に信号ＲＡＳにより行選択が
実行されている）。

【０１０６】すなわち、バンク♯Ａとバンク♯Ｂは並行
にパイプライン態様で活性化することができる。バンク
♯Ｂにおいて、プリアンプイネーブル信号ＰＡＥＢが発
生されたとき、第６クロックサイクルにおいて転送指示
信号ＴＬＲＢが発生され、現アクセスサイクルにおいて
読出されたメモリセルデータがラッチ回路ＳＬＲＧにラ
ッチされる。次いで、ラップアドレスＲＷＹｉＢが順次
発生され、このラップアドレスに従ってデータが先読み
ラッチ回路１５０の入力時にまで伝達される。以降次の
クロックサイクルから制御信号ＤＯＴおよびＯＥＭに従
ってデータが読出される。

【０１０７】制御ＤＯＴは、有効データが出力されてか
らラップ長（図４においては４クロックサイクル）が示
す数のクロック信号をカウントしたときに“Ｌ”とな
り、先読みラッチ回路１５０に含まれる３状態インバー
タバッファ１５２が出力ハイインピーダンス状態とな
る。

【０１０８】レイテンシが１の場合には、列アクセス
（リードコマンド）が指示されたクロックサイクルのク
ロック信号をトリガとしてラップアドレスＲＷＹｉが変
化する。出力制御信号ＤＯＴについても、レイテンシが
１の場合には列アクセス開始（リードコマンド印加時）
のクロックサイクルで“Ｈ”に設定される。

【０１０９】図１１は、図８および図９に示すデータ読
出系におけるデータの流れを示す図である。図１１にお
いて、第１クロックサイクルにおいては、ラッチ回路Ｌ
ＲＧ（リードレジスタの初段のラッチ）は、前アクセス
サイクルのデータをラッチしている。残りのラッチにつ
いても同様である。出力バッファ１６０は出力ハイイン
ピーダンス状態にある。

【０１１０】第１クロックサイクルにおいて、信号ＰＡ
Ｅが発生されると、この信号ＰＡＥに応答してラッチ回
路ＬＲＧのラッチデータが現アクセスサイクルのメモリ
セルデータＱＡに変化する。この時点では、ラッチ回路
ＳＬＲＧの保持データはまだ前アクセスサイクルのデー
タである。

【０１１１】第２クロックサイクルにおいて信号ＴＬＲ
が発生され、ラッチ回路ＳＬＲＧのデータがラッチ回路
ＬＲＧにラッチされていたデータに変更される。

【０１１２】次いで、ラップアドレスＲＷＹｉが発生さ
れ、選択された３状態バッファが活性状態となり、出力
部に設けられたラッチ回路ＬＡ−Ａのラッチデータが現
アクセスサイクルの最初のデータ（ラッチ回路ＳＬＲＧ
からのデータ）に変化する。この時点において、バンク
指定信号ＢＡは確定状態となっており、バンク選択回路
として機能する３状態インバータバッファＴＢ８Ａおよ
びＴＢ８Ｂにより、先読みラッチ回路１５０の入力部に
までこの最初のデータが伝達される。

【０１１３】第３クロックサイクルにおいて、出力制御
信号ＤＯＴが発生され、先読みラッチ回路１５０のラッ
チデータが現サイクルデータＱＡｉとなる。

【０１１４】続いて、出力制御信号ＤＯＴおよび出力許
可指示信号ＯＥＭに従って、出力バッファ１６０の出力
データが変化する。レイテンシ経過後の第４クロックサ
イクルから順次確定データが出力される。

【０１１５】リードレジスタにおいて、転送信号ＴＬＲ
によりデータ転送を行なうのは、同一バンクが連続して
アクセスされる場合に、前のアクセスサイクルのデータ
がすべて読出される前に現アクセスサイクルのメモリセ
ルの読出データによりリードレジスタの内容が破壊され
るのを防止するためである。次に具体的な回路構成につ
いて順次説明する。

【０１１６】［ラップアドレス発生系］図１２は、ラッ
プアドレス発生系の機能的構成を示す図である。図１２
において、ラップアドレス発生系は、プリアンプイネー
ブル信号ＰＡＥとクロック信号ＣＬＫとに応答してワン
ショットのパルス信号φｒｗを発生するパルス発生回路
２７０と、パルス発生回路２７０からのワンショットパ
ルス信号φｒｗに応答して次のクロック信号ＣＬＫの立
下がりをカウントするラップ長カウンタ２７２と、ラッ
プ長カウンタ２７２の出力に応答して選択的にクロック
信号ＣＬＫを通過させるゲート回路２７４と、ワンショ
ットパルス信号φｒｗに応答して最初のラップアドレス
を発生し、次いでゲート回路８５６から与えられるクロ
ック信号ＣＬＫａに応答して順次ラップアドレスを変更
するラップアドレス発生回路２７６を含む。

【０１１７】パルス発生回路２７０は、レイテンシデー
タｌａが２以上のレイテンシを示している場合には、プ
リアンプイネーブル信号ＰＡＥが発生されているときの
クロック信号ＣＬＫの立上がりに応答してワンショット
のパルス信号φｒｗを発生する。レイテンシデータｌａ
がレイテンシ１を示している場合には、パルス発生回路
２７０は、プリアンプイネーブル信号ＰＡＥに応答して
ワンショットパルス信号φｒｗを発生する。

【０１１８】ラップアドレス発生回路２７６は、与えら
れた列アドレスの所定のビット（たとえばビットＡ０〜
Ａ２）をデコードし、最初に選択されるべきリードレジ
スタを指定するアドレスを発生するアドレスデコーダ
と、このアドレスデコーダからのラップアドレスを順次
クロック信号ＣＬＫａに応答して変更して出力する構成
を備える。すなわち、このラップアドレス発生回路２７
６は、列選択指示（リードコマンド）に応答してデコー
ド動作を行ない、そのデコード結果をワンショットパル
ス信号φｒｗに応答して転送して最初のラップアドレス
を発生する。以降、クロック信号ＣＬＫａに従ってラッ
プアドレスを変更する。

【０１１９】ラップ長カウンタ２７２は、ワンショット
パルス信号φｒｗに応答してクロック信号ＣＬＫの立下
がりをラップ長データが示す期間（ｗｒ＋２；ラップ長
＋２）カウントする。ラップカウンタ２７２は、これに
代えて、ワンショットパルス信号φｒｗが発生されてか
ら次のクロック信号ＣＬＫの立上がりをラップ長＋１カ
ウントする構成が利用されてもよい。ラップ長カウンタ
２７２は、その所定のカウント値のカウントを完了する
まではゲート回路２７４を導通状態とする。ゲート回路
２７４は、導通状態となったときにクロック信号ＣＬＫ
を伝達する。これにより、ラップアドレス発生回路２７
６ではクロック信号ＣＬＫａに従って順次ラップアドレ
スが変更される。

【０１２０】図１３および図１４に、ラップアドレス発
生回路の動作波形を示す。図１３においては、レイテン
シ３およびラップ長４の場合のラップアドレスの発生態
様およびデータ読出動作が示される。

【０１２１】図１３において、第２クロックサイクル
（リードコマンドが与えられた後の次のクロックサイク
ル）において、プリアンプイネーブル信号ＰＡＥが発生
される。パルス発生回路２７０がクロック信号ＣＬＫの
立上がりに応答してワンショットのパルス信号φｒｗを
発生する。このワンショットのパルス信号φｒｗに従っ
てラップアドレス発生回路２７０から最初のラップアド
レスが発生される（図１３においてＲＷＹｉ＝１と示
す）。ラップ長カウンタ２７２は、このワンショットパ
ルス信号φｒｗに応答して活性化される。

【０１２２】ゲート回路２７４は、ラップ長カウンタ２
７２のカウント動作期間中クロック信号ＣＬＫを通過さ
せる。ラップアドレス発生回路２７６は、ゲート回路２
７４からのクロック信号ＣＬＫａに従ってそのラップア
ドレスを順次変更する。これによりレイテンシが３の場
合、第２クロックサイクルにおいてラップアドレスが発
生される。ラップ長カウンタ２７２は、そのカウント動
作完了後ラップアドレス発生回路２７６の出力を“Ｌ”
に設定する。ラップアドレス発生回路２７６を必要なと
きのみ動作させて消費電流の低減を図る。ラップアドレ
ス発生回路２７６の出力が維持される構成が利用されて
もよい。

【０１２３】図１２に示す構成において、ラップアドレ
ス発生回路２７６は、ワンショットパルス信号φｒｗで
はなく、クロック信号ＣＬＫａに従って最初のラップア
ドレスから順次ラップアドレスを発生する構成が利用さ
れてもよい。この場合、ワンショットパルス信号φｒｗ
はラップアドレス発生回路２７６へは与えられない。ラ
ップ長カウンタ２７２がワンショットパルス信号φｒｗ
に従ってクロック信号ＣＬＫを通過させる。ラップアド
レス発生回路２７６がクロック信号ＣＬＫａに従って最
初のラップアドレスから順次ラップアドレスを変更す
る。この構成の場合、図１３に示す波形図において、第
２クロックサイクルにおいてクロック信号ＣＬＫａが発
生され、この第２クロックサイクルにおけるクロック信
号ＣＬＫａに従ってラップアドレスが発生される。

【０１２４】ラップアドレスＲＷＹｉはクロック信号Ｃ
ＬＫの立上がりエッジをトリガとして変化するのではな
く、クロック信号ＣＬＫの立下がりエッジをトリガとし
て変化される構成が利用されてもよい。

【０１２５】上述の構成において、レイテンシが１の場
合に、先読みを行なうのが難しくなる。そこで、以下に
レイテンシが１の場合においても、確実に先読みを行な
うことのできる構成について説明する。

【０１２６】図１はこの発明に従うＳＤＲＡＭのデータ
読出に関連する制御信号発生系の構成を示す図である。
図１において、データ読出制御信号発生系は、外部クロ
ック信号ｅｘｔ．ＣＬＫに従って内部クロックＣＬＫを
発生するクロック発生回路１を含む。

【０１２７】クロック発生回路１は、内部クロックｅｘ
ｔ．ＣＬＫに同期した第１の内部クロックＣＬＫ１と、
レイテンシに従って外部クロックｅｘｔ．ＣＬＫと非同
期的に所定期間発生されるクロックを含む第２の内部ク
ロックＣＬＫ２とを発生する。第１の内部クロックＣＬ
Ｋ１は、後に説明するリード検出回路６０、ＷＣＢＲ検
出回路６２、アドレスラッチ６４、およびバンクアドレ
スラッチ回路６６へ与えられる。第２の内部クロックＣ
ＬＫ２は、出力制御回路５０へ与えられる。

【０１２８】リード検出回路６０は、第１の内部クロッ
クＣＬＫ１の立上がりエッジで、信号／ＷＥおよび／Ｃ
Ｓをラッチし、データ読出動作が指定されたか否かを検
出する。すなわち、リード検出回路６０は、リードコマ
ンドが与えられたか否かを検出する。

【０１２９】ＷＣＢＲ検出回路６２は、第１の内部クロ
ックＣＬＫ１の立上がりエッジで信号／ＷＥ、／ＣＳお
よび／ＲＡＳをラッチし、これらの信号の状態に従って
ＷＣＢＲモードが指定されたか否かを検出する。

【０１３０】アドレスラッチ６４は、第１の内部クロッ
クＣＬＫ１の立上がりエッジでアドレスビットＡ０、Ａ
１、Ａ２、Ａ４、およびＡ５をラッチする。これらのア
ドレスビットＡ０〜Ａ２、Ａ４およびＡ５は、レイテン
シおよびラップ長を設定するために利用される。

【０１３１】アドレスラッチ６４からのアドレスビット
Ａ４およびＡ５はレイテンシデコードラッチ６８へ与え
られ、アドレスラッチ６４にラッチされたアドレスビッ
トＡ０〜Ａ２はラップ長デコードラッチ７０へ与えられ
る。

【０１３２】レイテンシデコードラッチ６８は、ＷＣＢ
Ｒ検出回路６２からのＷＣＢＲ検出に応答して、アドレ
スラッチ６４から与えられたアドレスビットＡ４および
Ａ５に従ってレイテンシデータを生成しかつラッチす
る。

【０１３３】ラップ長デコードラッチ７０は、ＷＣＢＲ
検出回路６２からのＷＣＢＲ検出に応答して、アドレス
ラッチ６４からのアドレスビットＡ０〜Ａ２をデコード
してラップ長データを保持する。

【０１３４】ラッチ回路６６は、第１の内部クロックＣ
ＬＫ１と信号／ＣＡＳとに従って、バンクアドレスＢＡ
をラッチする。

【０１３５】出力制御回路５０は、クロック発生回路１
からの第２の内部クロックＣＬＫ２に従って動作し、リ
ード検出回路６０からのリード検出信号φＲ、レイテン
シデコードラッチ６８からのレイテンシデータ、および
ラップ長デコードラッチ７２からのラップ長データなら
びにラッチ回路６６からのバンクアドレスに従って各種
制御信号ＰＡＥ、ＴＬＲ、ＢＡ、ＯＥＭおよびＤＯＴを
発生する。出力制御回路５０は、ラッチ回路６６にラッ
チされたバンクアドレスが指定するバンクに対してのみ
必要な制御信号を発生する。ただし図１においては、バ
ンク♯Ａおよびバンク♯Ｂに対し共通に制御信号が発生
されるように示される。

【０１３６】また、信号／ＷＥ、／ＣＳ、／ＲＡＳ、Ｂ
Ａ、Ａ０〜Ａ２、Ａ４およびＡ５は、外部信号であって
もよく、またバッファ処理された内部信号であってもよ
い。

【０１３７】図１４は、図１に示すリード検出回路の構
成の一例を示す図である。図１４において、リード検出
回路６０は、信号／ＣＡＳを偽入力に受け、信号／ＷＥ
を真入力に受けるゲート回路３０１と、第１の内部クロ
ックＣＬＫ１の立上がりエッジでゲート回路３０１の出
力をラッチするＤ型フリップフロップ３０２と、Ｄ型フ
リップフロップ３０２の出力Ｑと第１のクロックＣＬＫ
１とを受けるＡＮＤ回路３０３とを含む。

【０１３８】ゲート回路３０１は、信号／ＣＡＳが
“Ｌ”にありかつ信号／ＷＥが“Ｈ”にあるときのみ
“Ｈ”の信号を発生する。次にこのリード検出回路６０
の動作をその動作波形図である図１５を参照して説明す
る。

【０１３９】データ読出時においては、第１のクロック
ＣＬＫ１の立上がりエッジで信号／ＣＡＳが“Ｌ”、信
号／ＷＥが“Ｈ”に設定される。Ｄ型フリップフロップ
３０２の出力Ｑは、この第１のクロックＣＬＫ１の立上
がりエッジで“Ｈ”に立上がる。ＡＮＤ回路３０３は、
その両入力の信号がともに“Ｈ”のときに“Ｈ”の信号
を出力する。これにより、信号φＲはリードコマンドが
与えられたときのみ、第１の内部クロックＣＬＫ１とほ
ぼ同じ幅を有するワンショットのパルス信号として発生
される。

【０１４０】図１６は、図１に示すＷＣＢＲ検出回路の
構成の一例を示す図である。図１６において、ＷＣＢＲ
検出回路６２は、信号／ＲＡＳ、／ＣＡＳおよび／ＷＥ
を受けるＮＯＲ回路３０４と、第１の内部クロックＣＬ
Ｋ１の立上がりエッジでＮＯＲ回路３０４の出力をラッ
チするＤ型フリップフロップ３０５と、Ｄ型フリップフ
ロップ３０５の出力Ｑと第１の内部クロックＣＬＫ１と
を受けるＡＮＤ回路３０６を含む。ＮＯＲ回路３０４
は、その３入力がすべて“Ｌ”となったときのみ“Ｈ”
の信号を出力する。次に、この図１６に示すＷＣＢＲ検
出回路の動作をその動作波形図である図１７を参照して
説明する。

【０１４１】第１の内部クロックＣＬＫ１の立上がりエ
ッジで信号／ＲＡＳ、／ＣＡＳおよび／ＷＥが“Ｌ”に
設定される。これにより、ＮＯＲ回路３０４の出力が
“Ｈ”に立上がり、ＷＣＢＲモードが指定される。Ｄ型
フリップフロップ３０５の出力Ｑがこの第１の内部クロ
ックＣＬＫ１の立上がりエッジで“Ｈ”に立上がり、応
じてＡＮＤ回路３０６から出力される信号φＷＣＢＲも
“Ｈ”に立上がる。その後、第１の内部クロックＣＬＫ
１が“Ｌ”に立下がると、信号φＷＣＢＲも“Ｌ”に立
下がる。

【０１４２】次のクロックサイクルにおいては、第１の
内部クロックＣＬＫ１の立上がりエッジにおいてはＮＯ
Ｒ回路３０４の出力が“Ｌ”であり、信号φＷＣＢＲは
“Ｌ”となる。この構成により、ＷＣＢＲモードが指定
されたときのみ信号φＷＣＢＲがアサートされる。

【０１４３】図１８は、図１に示すレイテンシデコード
ラッチの構成の一例を示す図である。図１８において、
レイテンシデコードラッチ６８は、ＷＣＢＲ検出信号φ
ＷＣＢＲに応答して活性化され、与えられたアドレスビ
ットＡ４およびＡ５をデコードするデコーダ３０７と、
ＷＣＢＲ検出信号φＷＣＢＲを所定時間遅延させる遅延
回路３０９と、遅延回路３０９の出力に応答してデコー
ダ３０７の出力をラッチするラッチ回路３０８を含む。
図１８においては、レイテンシが、１、２、３および４
の４種類準備されている状態が示されている。すなわ
ち、デコーダ３０７は２ビットアドレスＡ４およびＡ５
をデコードし、４種類のレイテンシのうちの１つを指定
する信号を発生する。

【０１４４】ラッチ回路３０８は、遅延回路３０９の出
力に応答してデコーダ３０７の出力をラッチする。これ
により、ラッチ回路３０８の出力ＬＡＴ１Ｅ〜ＬＡＴ４
Ｅのうちの１つが活性状態とされ、レイテンシデータｌ
ａが設定される。ここで、出力ＬＡＴ１Ｅ〜ＬＡＴ４Ｅ
はそれぞれレイテンシ１〜４に対応する。

【０１４５】図１９は、図１に示すラップ長デコードラ
ッチの構成を示す図である。図１９において、ラップ長
デコードラッチ７０は、ＷＣＢＲ検出信号φＷＣＢＲに
応答して３ビットのアドレスＡ０〜Ａ２をデコードする
デコーダ３１０と、ＷＣＢＲ検出信号φＷＣＢＲを所定
時間遅延する遅延回路３１２と、遅延回路３１２の出力
に応答してデコーダ３１０の出力をラッチするラッチ回
路３１１を含む。デコーダ３１０は、与えられたアドレ
スビットＡ０〜Ａ２をデコードし、８種類のラップ長の
うちの１つを選択する信号を発生する。ラップ長として
は、４、８、１６、３２および全ページ（１行）などが
準備されている。

【０１４６】ラッチ回路３１１は、デコーダ３１０の出
力をラッチする。ラッチ回路３１１の出力ＬＥＮ１Ｅ、
ＬＥＮ２Ｅ、ＬＥＮ４Ｅ、…、ＬＥＮＡＥのうちの１つ
が選択状態とされる。これによりラップ長データｗｒが
設定される。

【０１４７】なお、図１９において、ラップ長デコード
ラッチ７０に含まれるデコーダ３１０が、ＷＣＢＲ検出
信号φＷＣＢＲに応答してデコード動作を行なうように
示されている。デコーダ３１０は、列選択動作開始指示
に従ってラップアドレスを発生するためのデコーダと兼
用されてもよい。

【０１４８】図１８および図１９に示す遅延回路３０９
および３１２は、デコーダ３０７および３１０の出力を
ラッチ回路３０８および３１１が確実にラッチするため
に設けられる。

【０１４９】図２０は、プリアンプイネーブル信号ＰＡ
Ｅを発生するための回路構成を示す図である。この図２
０に示すプリアンプイネーブル信号発生系は図１に示す
出力制御回路５０に含まれる。

【０１５０】図２０において、プリアンプイネーブル信
号発生系は、リード検出信号φＲに応答して、指定され
たレイテンシに対応するクロック数をカウントするレイ
テンシカウンタ３１３と、レイテンシカウンタ３１３か
らのカウントアップ信号φｕに従って所定のパルス幅を
有するプリアンプイネーブル信号ＰＡＥを発生するＰＡ
Ｅ発生回路３１４とを含む。レイテンシカウンタ３１３
は、図１に示すクロック発生回路１から発生される第２
の内部クロックＣＬＫ２に従って動作する。

【０１５１】ＰＡＥ発生回路３１４は、レイテンシカウ
ンタ３１３からのカウントアップ信号φｕを所定時間遅
延する遅延回路３１５と、遅延回路３１５の出力に応答
して所定のパルス幅を有するワンショットのパルスを発
生するワンショットパルス発生回路３１６を含む。次
に、図２０に示す回路の動作をその動作波形図である図
２１を参照して説明する。

【０１５２】レイテンシカウンタ３１３は、リード検出
信号φＲに応答して第２の内部クロックＣＬＫ２をカウ
ントする。レイテンシカウンタ３１３は、レイテンシデ
ータｌａ（レイテンシ設定信号ＬＡＴ１Ｅ〜ＬＡＴ４
Ｅ）に従ってカウント動作を実行し、そのカウント値が
レイテンシデータｌａに対応する値に等しくなるとカウ
ントアップ信号φｕを発生する。ＰＡＥ発生回路３１４
においては、遅延回路３１５がカウントアップ信号φｕ
を所定時間遅延させる。ワンショットパルス発生回路３
１６は、この遅延出力に応答して所定のパルス幅（たと
えばクロック信号ＣＬＫ２とほぼ同じパルス幅）を有す
るパルス信号を発生する。レイテンシが１または２の場
合には、ＰＡＥ発生回路３１４からは、最初のクロック
信号ＣＬＫ２の立上がり（信号φＲの立上がり）をトリ
ガとしてプリアンプイネーブル信号ＰＡＥが発生され
る。

【０１５３】レイテンシが３以上の場合には、そのレイ
テンシよりも２クロックサイクル前（ｌａ−２）のクロ
ック信号ＣＬＫ２の立上がりをトリガをしてプリアンプ
イネーブル信号ＰＡＥが発生される。プリアンプイネー
ブル信号ＰＡＥが発生された後に、ラップアドレスＲＷ
Ｙｉが発生される（ラップアドレスＲＷＹｉの発生態様
については図１２および図１３参照）。遅延回路３１５
およびワンショットパルス発生回路３１６は、それぞれ
設定されたレイテンシデータに従って遅延時間およびパ
ルス幅が調整されるように構成されてもよい。

【０１５４】図２２は、データ出力制御信号ＯＥＭおよ
び／ＤＯＴを発生するための回路構成を示す図である。
この図２２に示す回路は、図１に示す出力制御回路５０
に含まれる。図２２を参照して、データ出力制御信号発
生系は、リード検出信号φＲに応答して、設定されたレ
イテンシデータｌａに従って第２の内部クロックＣＬＫ
２をカウントするレイテンシカウンタ３１３と、レイテ
ンシカウンタ３１３からのカウントアップ信号φｕに応
答して起動され、設定されたラップ長ｗｒに従って第２
の内部クロックＣＬＫ２をカウントするラップ長カウン
タ３２０と、レイテンシ設定信号／ＬＡＴ１Ｅに応答し
て活性化され、プリアンプイネーブル信号ＰＡＥを通過
させる３状態インバータバッファ３２１を含む。

【０１５５】レイテンシカウンタ３１３は図２０に示す
レイテンシカウンタと同様の構成を備えそのカウント値
が設定されたレイテンシに等しくなるとカウントアップ
信号を発生する（レイテンシが２以上の場合）。ラップ
長カウンタ３２０は、設定されたラップ長ｗｒに等しい
クロック数をカウントしたときにカウントアップ信号
（ＲＳＴ）を発生する。

【０１５６】データ出力制御信号発生系はさらに、レイ
テンシカウンタ３１３からのカウントアップ信号または
３状態インバータバッファ３２１からの出力信号に従っ
てセットされかつラップ長カウンタ３２０からのカウン
トアップ信号（ＲＳＴ）に従ってリセットされるＯＥＭ
発生回路３２２と、ＯＥＭ発生回路３２２の出力と第２
の内部クロックＣＬＫ２に従って出力制御信号／ＤＯＴ
を発生するゲート回路３２３を含む。

【０１５７】ゲート回路３２３は、ＯＥＭ発生回路３２
２からの出力許可信号ＯＥＭおよび第２の内部クロック
ＣＬＫ２がともに“Ｈ”のときに、信号／ＤＯＴを
“Ｌ”に設定する。レイテンシカウンタ３１３ａは、レ
イテンシｌａが１に設定された場合には、リード検出信
号φＲが与えられると、次の第２の内部クロックＣＬＫ
２の立下がりに応答してカウントアップ信号を発生して
ラップ長カウンタ３２０へ与える。レイテンシｌａが２
以上に設定された場合には、レイテンシカウンタ３１３
ａは、第２の内部クロックＣＬＫ２をカウントし、その
カウント値が設定されたレイテンシｌａに等しくなった
ときにカウントアップ信号をラップ長カウンタ３２０へ
与える。

【０１５８】ラップ長カウンタ３２０は、レイテンシカ
ウンタ３１３ａがカウントアップ信号を発生してから、
ラップ長データに等しいクロックサイクル経過後にリセ
ット信号ＲＳＴを発生する。次に、この図２２に示す回
路の動作をその動作波形図である図２３を参照して説明
する。

【０１５９】第２の内部クロックＣＬＫ２の第１クロッ
クサイクルでリードコマンドが与えられたとする。レイ
テンシが２または３に設定されている場合、第２クロッ
クサイクルの第２の内部クロックＣＬＫ２の立上がりに
応答してレイテンシカウンタ３１３ａから出力される信
号ＳＥＴが“Ｌ”に立下がる（レイテンシカウント完
了）。このとき、３状態インバータバッファ３２１は出
力インピーダンス状態である。これに応答して、ＯＥＭ
発生回路３２２から出力される出力許可信号ＯＥＭが
“Ｈ”に立上がる。この出力許可信号ＯＥＭに応答し
て、ゲート回路３２３は、第２の内部クロックＬＣＫ２
を反転して出力制御信号／ＤＯＴを発生する。

【０１６０】一方、ラップ長カウンタ３２０は、レイテ
ンシカウンタ３１３ａからのカウントアップ信号に応答
して内部クロックＣＬＫ２をカウントする。そのカウン
ト値がラップ長ｗｒに等しくなると、次の第ｎサイクル
の第２の内部クロックＣＬＫ２の立上がりに応答してラ
ップ長カウンタ３２０の出力ＲＳＴが“Ｌ”に立下が
る。これにより、ＯＥＭ発生回路３２２はリセットさ
れ、出力許可信号ＯＥＭが“Ｌ”となり出力ディスエー
ブル状態とされる。出力制御信号／ＤＯＴは“Ｈ”とな
る。

【０１６１】レイテンシが１の場合には、レイテンシカ
ウンタ３１３ａは、リード信号φＲに応答して、ラップ
長カウンタ３２０を起動する。一方このとき３状態イン
バータバッファ３２１が作動状態とされ、プリアンプイ
ネーブル信号ＰＡＥに従ってセット信号ＳＥＴを発生す
る（図２３において破線で示す）。これに応答して、Ｏ
ＥＭ発生回路３２２がセットされ、出力許可信号ＯＥＭ
が“Ｈ”に立上がる（図２３において破線で示す）。ラ
ップ長カウンタ３２０から出力されるリセット信号ＲＳ
Ｔが“Ｌ”となるのは、同様ラップ長カウンタ３２０が
ラップ長をカウントアップした後である。

【０１６２】なお、上述の説明においては、レイテンシ
カウンタ３１３ａは、レイテンシｌａが１に設定された
場合には、そのカウントアップ動作に従ってセット信号
ＳＥＴを発生しないように説明している。しかしなが
ら、レイテンシカウンタ３１３ａがレイテンシ１のとき
にもセット信号を発生するように構成されてもよい。Ｏ
ＥＭ発生回路３２２はセット／リセットのフリップフロ
ップの構成を備えるため、先にセット状態にされれば、
続いてセット信号が与えられてもその状態は変化しない
ためである。

【０１６３】図２４は、バンク選択信号発生系の構成を
示す図である。図２４において、バンク選択信号発生系
は、リード検出信号φＲに応答して第２の内部クロック
ＣＬＫ２を所定数カウントするとともにそのカウント値
が所定値に達したときにカウントアップ信号を発生する
カウンタ回路３３２と、カウンタ回路３３２の出力φＳ
Ｏに応答して制御信号を発生するＢＡ発生回路３３４
と、ＢＡ発生回路３３４からの出力信号をセット信号Ｓ
ＥＴとして受け、所定のラップ長をカウントするラップ
長カウンタ３２０ｂと、列アクセス時（リードコマンド
印加時）に与えられたバンクアドレスをラッチするラッ
チ回路６６と、ラッチ回路６６の出力に従ってＢＡ発生
回路３３４の出力をバンク指定信号ＢＡＡまたはＢＡＢ
として発生する選択回路３３６を含む。ラップ長カウン
タ３２０ｂは、図２２に示すラップ長カウンタ３２０と
同様の構成を備える。

【０１６４】カウンタ回路３３２は、リード検出信号φ
Ｒに応答して第２の内部クロックＣＬＫ２を順次シフト
させて伝達することにより、第２の内部クロックＣＬＫ
２をカウントするレイテンシシフトカウンタ３４０と、
レイテンシシフトカウンタ３４０の出力をレイテンシ記
憶回路３３０が記憶するレイテンシ情報に従って選択す
る出力選択回路３４２を含む。

【０１６５】レイテンシ記憶回路３３０は、レイテンシ
情報をラッチして記憶している。レイテンシシフトカウ
ンタ３４０は、第２の内部クロックＣＬＫ２の立上がり
に応答してリード検出信号φＲを取込み、この取込んだ
信号を第２の内部クロックＣＬＫ２に従って順次シフト
する。１つの出力のみが活性状態とされる。出力選択回
路３４２は、レイテンシ記憶回路３３０に格納されたレ
イテンシ情報に従って、設定されたレイテンシよりも２
クロックサイクル前にカウントアップ信号を発生するよ
うにレイテンシシフトカウンタ３４０の出力を選択す
る。すなわち、出力選択回路３４２は、レイテンシシフ
トカウンタ３４０の出力のうち１つをレイテンシ記憶回
路３３０の記憶するレイテンシ情報に従って選択してＢ
Ａ発生回路３３４へ伝達するマルチプレクサの構成を備
える。

【０１６６】指定されたレイテンシが１の場合には、リ
ード検出信号φＲが出力選択回路３４２により選択され
てＢＡ発生回路３３４へ与えられる。ＢＡ発生回路３３
４は、図２２に示すＯＥＭ発生回路３２２と同様のフリ
ップフロップ構成を備える。すなわち、このＢＡ発生回
路３３４は、出力選択回路３４２の出力φＳＯをセット
信号として受けて活性状態の制御信号を発生する。

【０１６７】ラップ長カウンタ３２０ｂは、このＢＡ発
生回路３３４からの信号をセット信号として受けて所定
のラップ長をカウントする。ラップ長カウンタ３２０ｂ
が所定のラップ長をカウントしたとき、ＢＡ発生回路３
３４は、ラップ長カウンタ３２０ｂからのリセット信号
ＲＥＳＴに応答してディスエーブル状態とされる。

【０１６８】ＢＡ発生回路３３４は、第２の内部クロッ
クＣＬＫ２の立下がりに応答して活性化信号を発生す
る。選択回路３３６は、ラッチ回路６６にラッチされた
バンクアドレスＢＡに従ってその出力ＢＡＢおよびＢＡ
Ｂの一方を選択する。これにより、選択されたバンクに
対してのみバンク指定信号ＢＡＡまたはＢＡＢが発生さ
れる。

【０１６９】図２５に、バンク指定信号ＢＡＡ（または
ＢＡＢ）を発生する際の動作波形を示す。図２５におい
ては、レイテンシ１および２の場合には、同一のタイミ
ングで出力選択回路３４２から信号φＳＯが発生される
状態が示される。レイテンシが２の場合には第２の内部
クロックＣＬＫ２の立下がりに応答して活性化信号φＳ
Ｏが発生され、レイテンシが１の場合にはリード検出信
号φＲに応答してより速いタイミングで活性化信号φＳ
Ｏが発生される構成が利用されてもよい。

【０１７０】図２６は、リードレジスタにおけるプリア
ンプからラッチＳＬＲＧへのデータ転送を行なうための
転送制御信号ＴＬＲを発生するための回路構成の一例を
示す図である。図２６において、ＴＬＲ発生系は、第２
の内部クロックＣＬＫ２に従ってプリアンプイネーブル
信号ＰＡＥおよび／ＰＡＥを取込むフリップフロップ４
３０と、フリップフロップ４３０の出力Ｑを受ける３状
態バッファ４３２と、プリアンプイネーブル信号ＰＡＥ
を受ける３状態バッファ４３４と、３状態バッファ４３
２または４３４の出力を所定時間遅延させる遅延回路４
３６と、３状態バッファ４３２まはた４３４の出力と遅
延回路４３６の出力とレイテンシ設定信号／ＬＡＴ１Ｅ
を受けるゲート回路３４８と、ゲート回路４３８の出力
とレイテンシ設定信号ＬＡＴ１Ｅを受けるＯＲ回路４４
０を含む。

【０１７１】フリップフロップ４３０は、第２の内部ク
ロックＣＬＫ２の立上がりエッジでその入力に与えられ
た信号ＰＡＥおよび／ＰＡＥを取込み、第２の内部クロ
ックＣＬＫ２の立下がりでこの取込んだ信号をラッチす
る。

【０１７２】３状態バッファ４３２は、レイテンシ設定
信号ＬＡＴ２Ｅが“Ｌ”のときに動作状態となる。３状
態バッファ４３４は、レイテンシ設定信号／ＬＡＴ２Ｅ
が“Ｌ”のときに活性状態となる。レイテンシが２にセ
ットされた場合には、レイテンシ設定信号ＬＡＴ２Ｅが
“Ｈ”となる。それ以外の場合には、レイテンシ設定信
号ＬＡＴ２Ｅは“Ｌ”となる。

【０１７３】ゲート回路４３８は、遅延回路４３６の出
力が“Ｌ”にありかつバッファ４３２または４３４の出
力が“Ｈ”にあり、かつ信号／ＬＡＴ１Ｅが“Ｈ”のと
きにのみ“Ｈ”の信号φＰを発生する。レイテンシが１
の場合には、信号／ＬＡＴ１Ｅは“Ｌ”であり、それ以
外は、信号／ＬＡＴ１Ｅは“Ｈ”となる。

【０１７４】ＯＲ回路４４０は、信号φＰ（ゲート回路
４３８の出力）とレイテンシ設定信号ＬＡＴ１Ｅを受け
る。レイテンシが１の場合には、信号ＬＡＴ１Ｅは
“Ｈ”である。この場合には、転送制御信号ＴＬＲが
“Ｈ”に固定される。レイテンシが２以上の場合には、
転送制御信号ＴＬＲはゲート回路４３８の出力φＰに従
って変化する。ゲート回路４３８の出力φＰは、信号／
ＬＡＴ１Ｅが“Ｌ”のときには、固定的に“Ｌ”に設定
される。ゲート回路４３８は、レイテンシが２以上の場
合のみ作動状態とされる。ゲート回路４３８は、作動状
態においては、バッファ４３２または４３４の出力の立
上がりエッジから遅延回路４３６が与える遅延時間の間
“Ｈ”となるワンショットのパルス信号を発生する。次
に、この図２６に示すＴＬＲ発生回路の動作をその動作
波形図である図２７を参照して説明する。

【０１７５】レイテンシが１または２の場合、第１クロ
ックサイクルにおける第２の内部クロックＣＬＫ２の立
上がりをトリガとして、プリアンプイネーブル信号ＰＡ
Ｅが発生される。レイテンシが１の場合には、信号ＬＡ
Ｔ１Ｅが“Ｈ”とされ、転送制御信号ＴＬＲは“Ｈ”に
固定される。レイテンシが２の場合には、バッファ４３
４が作動状態とされ、プリアンプイネーブル信号ＰＡＥ
の立上がりに応答して所定のパルス幅を有するパルス信
号φＰがゲート回路４３８から発生される。

【０１７６】レイテンシが３以上の場合には、バッファ
４３２の出力に従ってワンショットパルス信号φＰが発
生される。フリップフロップ４３０は、第２の内部クロ
ックＣＬＫ２の立上がりエッジで信号ＰＡＥおよび／Ｐ
ＡＥを取込む。フリップフロップ４３０の出力Ｑは、第
２の内部クロックＣＬＫ２の立上がりに同期して“Ｈ”
に立上がる。したがって、レイテンシが３以上の場合に
は、ゲート回路４３８からのパルス信号φＰは、クロッ
ク信号ＣＬＫの立上がりをトリガとして所定の期間
“Ｈ”となる。図２７においては、レイテンシが３の場
合のプリアンプイネーブル信号ＰＡＥの発生態様が一例
として示される。レイテンシが３の場合には、第２クロ
ックサイクル（番号２）の第２の内部クロックＣＬＫ２
の立上がりをトリガとしてワンショットパルス信号φＰ
が発生される。これにより、プリアンプイネーブル信号
ＰＡＥが発生され、グローバルＩＯ線対上のデータが増
幅され、リードレジスタの所定のラッチにデータがラッ
チされた後に次段のラッチ（ＳＬＲＤ）に確定データが
転送される。このように、プリアンプイネーブル信号Ｐ
ＡＥが活性化されてから転送制御信号ＴＬＲを発生し、
リードレジスタ内部でラッチ間のデータ転送を行なうこ
とにより、同一バンクに連続的にアクセスしてデータを
読出す場合にリードレジスタにラッチされているデータ
の破壊が防止される。

【０１７７】［クロック発生回路］図２８は、図１に示
すクロック発生回路の具体的構成を示す図である。図２
８において、クロック発生回路１は、外部クロックｅｘ
ｔＣＬＫを受けて第１の内部クロックＣＬＫ１を発生す
るバッファ回路２と、レイテンシ設定信号ＬＡＴ１Ｅお
よび／ＬＡＴ１Ｅに従ってデータ読出時に所定期間内部
クロックを外部クロックと非同期で発生するためのクロ
ック切換制御回路４と、クロック切換制御回路４の出力
とバッファ回路２の出力する第１の内部クロックＣＬＫ
１とに従って第２の内部クロックＣＬＫ２を発生するゲ
ート回路３を含む。

【０１７８】バッファ回路２は、２段の縦続接続された
インバータ回路１１および１２を含む。したがって、第
１の内部クロックＣＬＫ１は、常時外部クロックｅｘｔ
ＣＬＫと同期した信号である。

【０１７９】クロック切換制御回路４は、リードコマン
ド印加時に発生されるリード指示信号／ＲＥＡＤを受け
る３状態インバータバッファ１５と、動作電源電位Ｖｃ
ｃレベルの信号を受ける３状態インバータバッファ１６
を含む。３状態インバータバッファ１５および１６は、
レイテンシ設定回路５からのレイテンシ設定信号ＬＡＴ
１Ｅおよび／ＬＡＴ１Ｅに従って相補的に作動状態とさ
れる。３状態インバータバッファ１５は、レイテンシ設
定信号ＬＡＴ１Ｅが“Ｈ”にあり、レイテンシが１に設
定されたときに作動状態とされる。３状態インバータバ
ッファ１６は、レイテンシ設定信号ＬＡＴ１Ｅが“Ｌ”
にあり、レイテンシが１以外の値に設定されたときに作
動状態とされる。３状態インバータバッファ１５および
１６は、不作動状態のときにはその出力はハイインピー
ダンス状態とされる。

【０１８０】ゲート回路３は、第１の内部クロックＣＬ
Ｋ１とクロック切換制御回路４の出力とを受ける２入力
ＮＯＲ回路１３と、ＮＯＲ回路１３の出力を反転するイ
ンバータ回路１４を含む。次に動作について、その動作
波形図である図２９を参照して説明する。

【０１８１】まず、図２９（Ａ）を参照して、レイテン
シが１の場合の動作について説明する。レイテンシが１
の場合、レイテンシ設定信号ＬＡＴ１Ｅは“Ｈ”であ
る。この場合、クロック切換制御回路４においては、３
状態インバータバッファ１５が作動状態とされ、３状態
インバータバッファ１６は出力ハイインピーダンス状態
とされる。

【０１８２】リードコマンドが与えられると、そのクロ
ックサイクルにおいてクロック（外部クロックｅｘｔＣ
ＬＫまたは内部クロックＣＬＫ１）のローレベルの間に
おいて、読出指示信号／ＲＥＡＤが所定の期間“Ｌ”に
立下がる。これにより、３状態インバータバッファ１５
の出力は“Ｈ”となり、ゲート回路３においてＮＯＲ回
路１３の出力が“Ｌ”となり、第２の内部クロックＣＬ
Ｋ２はこの期間“Ｈ”となる。

【０１８３】リード指示信号／ＲＥＡＤが“Ｈ”の場合
には、３状態インバータバッファ１５の出力はローレベ
ルである。この場合、ＮＯＲ回路１３はインバータ回路
として機能するため、ゲート回路３は、バッファとして
機能し、第１の内部クロックＣＬＫ１と同期した信号を
発生する。

【０１８４】すなわち、レイテンシが１に設定された場
合には、第１クロックサイクルにおいて、外部クロック
ｅｘｔＣＬＫと非同期でワンショットのパルス信号が発
生され、このワンショットパルス信号がクロック信号と
して利用される。これにより、レイテンシ１が設定され
た場合においても、出力バッファのラッチ前段にまでデ
ータを伝達する先読みを実現する。

【０１８５】図２９（Ｂ）に示すように、レイテンシが
２以上の値に設定されたときには、レイテンシ設定信号
ＬＡＴ１Ｅは“Ｌ”である。この場合には３状態インバ
ータバッファ１６が作動状態とされ、この３状態インバ
ータバッファ１６の出力は“Ｌ”に固定される。３状態
インバータバッファ１５は出力ハイインピーダンス状態
に設定される。したがって、この場合リード指示信号／
ＲＥＡＤが発生されても、このリード指示信号は無視さ
れ、ゲート回路３はバッファとして機能し、第２の内部
クロックＣＬＫ２は、外部クロックｅｘｔＣＬＫに同期
した信号となる。

【０１８６】図３０は、リード指示信号発生回路の構成
を示す図である。図３０において、リード指示信号発生
回路２０は、リード検出回路６０からのリード検出信号
φＲを第１の内部クロックＣＬＫ１に従ってラッチする
Ｄラッチ２１と、第１の内部クロックＣＬＫ１を所定時
間遅延させかつ反転させて伝達する遅延反転回路２２
と、Ｄラッチ２１の出力φ１と遅延反転回路２２の出力
φ４を受けるＡＮＤ回路２３と、ＡＮＤ回路２３の出力
φ２に応答してセットされかつ遅延回路２５の出力に応
答してリセットされるセット／リセットフリップフロッ
プ２４と、セット／リセットフリップフロップ２４の出
力φ３を反転するインバータ回路２６を含む。遅延回路
２５は、フリップフロップ２４の出力φ３を所定時間遅
延させてこのフリップフロップ２４のリセット入力Ｒへ
伝達する。インバータ回路２６からリード指示信号／Ｒ
ＡＥＤが発生される。

【０１８７】Ｄラッチ２１は、第１の内部クロックＣＬ
Ｋ１が“Ｌ”のときにラッチ状態となり、第１の内部ク
ロックＣＬＫ１が“Ｈ”のときにスルー状態となる。次
にこの図３０に示すリード指示信号発生回路の動作をそ
の動作波形図である図３１を参照して説明する。

【０１８８】リードコマンドが与えられると、第１の内
部クロックＣＬＫ１の立上がりエッジをトリガとして、
リード検出回路６０からリード検出信号φＲが発生され
る。このリード検出回路６０は先に図１４を参照して説
明した回路構成と同じである。リード検出信号φＲが
“Ｈ”となると、第１の内部クロックＣＬＫ１はこのと
きまだ“Ｈ”であるためＤラッチ２１の出力φ１は
“Ｈ”となる。第１の内部クロックＣＬＫ１が“Ｌ”と
なると、Ｄラッチ２１はラッチ状態となり、この間その
出力信号φ１は“Ｈ”の状態を維持する。

【０１８９】遅延反転回路２２は、第１の内部クロック
ＣＬＫ１を所定時間遅延させかつ反転して伝達する。し
たがって、第１の内部クロックＣＬＫ１が立下がってか
らこの遅延反転回路２２が有する遅延時間が経過した
後、ＡＮＤ回路２３の出力φ２が“Ｈ”となる。このＡ
ＮＤ回路２３の出力φ２は、第１の内部クロックＣＬＫ
１の立上がりに同期して“Ｌ”に立下がる。

【０１９０】信号φ２の立上がりに応答して、セット／
リセットフリップフロップ２４がセット状態とされ、そ
の出力φ３が“Ｈ”に立上がる。遅延回路２５が有する
遅延時間が経過した後、フリップフロップ２４は、この
遅延回路２５の出力によりリセットされる。インバータ
回路２６はこの信号φ３を反転してリード指示信号／Ｒ
ＥＡＤを発生している。したがって、リード指示信号／
ＲＥＡＤのパルス幅は、遅延回路２５が有する遅延時間
と同じである。セット／リセットフリップフロップ２４
としては、ＮＯＲ回路を交差結合したフリップフロップ
を利用することができる。

【０１９１】図３０に示す構成を利用することにより、
第１の内部クロックＣＬＫ１または外部クロックｅｘｔ
ＣＬＫの“Ｌ”の期間においてワンショットのパルス信
号を発生することができる。このように、レイテンシが
１の場合に、外部クロックｅｘｔＣＬＫと非同期でクロ
ック信号を発生することにより、レイテンシが１の場合
であっても先読みを実行することができる。

【０１９２】図２８に示すクロック発生回路を用いた場
合の動作について図８および図３２を参照して説明す
る。図３２においては、レイテンシが１に設定された場
合のデータ読出動作波形が示される。

【０１９３】図３２において、第１クロックサイクル
（数字１で示す）において、メモリアクセスが設定され
る。これによりアドレス信号Ａｄｄが行アドレス信号Ｘ
として取込まれ、選択されたバンクにおける行選択動作
が開始される。第２クロックサイクルにおいて、リード
コマンドが与えられ、そのときに与えられているアドレ
ス信号Ａｄｄが列アドレス信号として選択される。レイ
テンシが１であるため、この第２クロックサイクルの内
部クロックＣＬＫ２の立上がりをトリガとして、ラップ
アドレスＲＷＹｉが発生される。これにより、リードレ
ジスタＲＧに格納されたデータが３状態インバータバッ
ファＴＢ０Ａ〜ＴＢ７Ａ（バンク♯Ａが選択されたと
き）を介してラッチ回路ＬＡ−Ａにまで伝達される。バ
ンク選択信号ＢＡＡおよびＢＡＢが確定状態となり、３
状態インバータバッファ（バンク選択回路）ＴＢ８Ａが
ラッチ回路ＬＡ−Ａにラッチされたデータを伝達する。

【０１９４】次いで、出力許可信号ＯＥＭが発生され出
力バッファ１６０は動作状態となる。

【０１９５】一方、出力制御信号ＤＯＴおよび／ＤＯＴ
がこの第２の内部クロックＣＬＫ２に応答して発生され
る。したがって、まず第２の内部クロックＣＬＫ２のワ
ンショットのパルス信号に従って、このバンク選択回路
から伝達されたデータＲＤが３状態インバータバッファ
１５２を介してラッチ回路１５４に伝達されて次いで出
力バッファ１６０を介して出力される。

【０１９６】一方、この第２の内部クロックＣＬＫ２の
第２クロックサイクルにおける非同期で発生されるワン
ショットのパルスに応答して、ラップアドレスＲＷＹｉ
が次のラップアドレス指定状態となり、バッファＴＢ８
Ａを介して次の選択されたリードレジスタからのデータ
が出力される。次のクロック信号ＣＬＫ２の立上がり
（第３クロックサイクル）に従って出力制御信号ＤＯＴ
が発生され、この３状態インバータバッファ１５２の前
段にまで伝達されたデータＲＤがラッチ回路１５４にラ
ッチされ、次いで出力バッファ１６０を介して出力され
る。

【０１９７】以降、第２の内部クロックＣＬＫ２の立上
がりに従って、出力制御信号ＤＯＴが発生され、ラッチ
回路１５４によりラッチされて次いで出力される。

【０１９８】上述のように、このレイテンシが１の場合
に、外部クロックｅｘｔＣＬＫと非同期でクロックパル
スを発生し、クロック数を１つ増加させることにより、
ラッチ回路ＬＡ−Ａにおいて次のデータをラッチしてお
くことができ、パイプライン態様でデータを読出すこと
ができ、高速にレイテンシが１の場合であってもデータ
の読出を行なうことができる。

【０１９９】図３３に、レイテンシが３の場合のデータ
読出波形を示す。この図３３に示すデータの読出波形
は、図１０に示すものと本質的に同じである。ラッチ回
路ＬＡ−ＡまたはＬＡ−Ｂにデータがラッチされ、次い
で出力制御信号ＤＯＴに従って順次ラッチデータが出力
される。この場合、第２の内部クロックＣＬＫ２は外部
クロックｅｘｔＣＬＫと同期した信号である。

【０２００】以上のように、レイテンシ数に応じてその
内部クロックの発生態様を切換えることにより、レイテ
ンシの数にかかわらず、出力制御用３状態インバータバ
ッファ１５２の前段にまで先読み的にデータが伝達され
るため、高速でデータを読出すことができる。このと
き、３状態インバータバッファ１５２は、出力バッファ
１６０の近傍に配置されているため、その信号伝搬遅延
は極めて少なく、高速にデータを出力することができ
る。

【０２０１】なお、上述の実施例の説明において、ＳＤ
ＲＡＭへは外部制御信号がパルス形態で印加されてい
る。パルス形態で印加されるのではなく、標準ＤＲＡＭ
のようにアクセスサイクル中信号／ＲＡＳが活性状態と
される構成のＳＤＲＡＭであっても上記実施例と同様の
効果を得ることができる。

【０２０２】またＳＤＲＡＭは複数のバンクを備えてい
るとして説明している。バンク構成を持たないＳＤＲＡ
Ｍであっても上記実施例と同様の効果を得ることができ
る。

【０２０３】

【発明の効果】以上のように、この発明に従えば、レイ
テンシ数に従って内部クロックの発生態様を切換えるよ
うに構成したため、レイテンシ数にかかわらず、読出リ
ードレジスタに格納されたデータを出力回路前段にまで
先読みすることができ、高速でデータの読出を実行する
ことができる。

【０２０４】特に、レイテンシが１の場合において、外
部クロックと非同期的に内部クロックを追加的に発生す
ることによりレイテンシが１の場合であっても２つのク
ロックの立上がりエッジを使用することが可能となり、
レイテンシが１であっても先読みを行なうことが可能と
なる。

【図面の簡単な説明】

【図１】この発明の一実施例であるＳＤＲＡＭの出力制
御信号発生系の構成を示す図である。

【図２】この発明が適用されるＳＤＲＡＭの外部制御信
号の論理を一覧にして示す図である。

【図３】この発明が適用されるＳＤＲＡＭのデータ読出
動作を示すタイミングチャート図である。

【図４】この発明が適用されるＳＤＲＡＭのチップレイ
アウトを示す図である。

【図５】この発明が適用されるＳＤＲＡＭのＩＯ線配置
を示す図である。

【図６】この発明が適用されるＳＤＲＡＭのメモリアレ
イの構成を示す図である。

【図７】この発明が適用されるＳＤＲＡＭの列選択線と
データ入出力端子との対応関係を示す図である。

【図８】この発明が適用されるＳＤＲＡＭのデータ読出
時の構成を示す図である。

【図９】図８に示すリードレジスタの構成の一例を示す
図である。

【図１０】この発明に従うＳＤＲＡＭのデータ読出動作
を示すタイミングチャート図である。

【図１１】この発明に従うＳＤＲＡＭのデータ読出動作
を説明するための図である。

【図１２】ＳＤＲＡＭにおけるラップアドレス発生系の
構成を示す図である。

【図１３】図１２に示すラップアドレス発生系の動作を
示す波形図である。

【図１４】図１に示すリード検出回路の構成の一例を示
す図である。

【図１５】図１４に示すリード検出回路の動作を示す信
号波形図である。

【図１６】図１に示すＷＣＢＲ検出回路の構成の一例を
示す図である。

【図１７】図１６に示すＷＣＢＲ検出回路の動作を示す
信号波形図である。

【図１８】図１に示すレイテンシデコードラッチの構成
の一例を示す図である。

【図１９】図１に示すラップ長デコードラッチの構成の
一例を示す図である。

【図２０】プリアンプイネーブル信号発生回路の構成の
一例を示す図である。

【図２１】図２０に示すプリアンプイネーブル信号発生
回路の動作を示す波形図である。

【図２２】出力許可信号および出力制御信号発生系の構
成を示す図である。

【図２３】図２２に示す出力許可信号および出力制御信
号発生系の動作を示す信号波形図である。

【図２４】バンク指示信号発生系の構成を示す図であ
る。

【図２５】図２４に示す回路の動作を示す信号波形図で
ある。

【図２６】リードレジスタにおける転送制御信号を発生
するための回路構成を示す図である。

【図２７】図２６に示す回路の動作を示す信号波形図で
ある。

【図２８】この発明に従うクロック発生回路の構成を示
す図である。

【図２９】図２８に示すクロック発生回路の動作を示す
信号波形図である。

【図３０】図２９に示すリード指示信号発生回路の構成
を示す図である。

【図３１】図３０に示すリード指示信号発生回路の動作
を示す信号波形図である。

【図３２】この発明によるＳＤＲＡＭのレイテンシ１の
ときの動作を示す信号波形図である。

【図３３】この発明に従うＳＤＲＡＭのレイテンシが３
の場合のデータ読出動作を示す信号波形図である。

【符号の説明】

１ クロック発生回路 ２ バッファ回路 ３ ゲート回路 ４ クロック切換制御回路 ５ レイテンシ設定回路 ５０ 出力制御回路 ６０ リード検出回路 ６２ ＷＣＢＲ検出回路 ６４ アドレスラッチ ６６ ラッチ回路 ６８ レイテンシデコードラッチ ７０ ラップ長デコードラッチ ２０ リード指示信号発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して、アドレス信
   号、制御信号および入力データを含む外部信号を取込む
   同期型半導体記憶装置であって、 データ読出指示が与えられてから有効データが出力され
   るまでのクロックサイクル数を規定するレイテンシを設
   定するためのレイテンシ設定手段、 前記クロック信号に同期した内部クロック信号を発生す
   る第１のクロック発生手段、 前記クロック信号と非同期のクロックを含む内部クロッ
   ク信号を発生するための第２のクロック発生手段、およ
   び前記レイテンシ設定手段に設定されたレイテンシ情報
   に従って、前記第１および第２のクロック発生手段から
   の内部クロック信号の一方を活性化するためのゲート手
   段を備える、同期型半導体記憶装置。