KR100524944B1 - 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를갖는 반도체 메모리장치 - Google Patents

고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를갖는 반도체 메모리장치 Download PDF

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Abstract

고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를 갖는 반도체 메모리장치가 개시된다. 주파수 분주기가 외부클럭을 2분주하여 짝수 데이터 페치용 클럭 및 이와 위상이 반대인 홀수 데이터 페치용 클럭을 발생한다. 칼럼선택라인 인에이블 제어회로는 상기 짝수 데이터 페치용 클럭에 응답하여 짝수번째 칼럼선택라인 인에이블 신호들을 발생하고 상기 홀수 데이터 페치용 클럭에 응답하여 홀수번째 칼럼선택라인 인에이블 신호들을 발생한다. 스위칭 회로는 상기 짝수번째 칼럼선택라인 인에이블 신호들에 응답하여 비트라인 쌍을 짝수번째 입출력라인 쌍으로 연결하고 상기 홀수번째 칼럼선택라인 인에이블 신호들에 응답하여 상기 비트라인 쌍을 홀수번째 입출력라인 쌍으로 연결한다. 입출력라인 감지증폭 회로는 상기 짝수 데이터 페치용 클럭에 응답하여 상기 짝수번째 입출력라인 쌍의 데이터를 감지증폭하여 데이터 라인 쌍으로 출력하고 상기 홀수 데이터 페치용 클럭에 응답하여 상기 홀수번째 입출력라인 쌍의 데이터를 감지증폭하여 상기 데이터 라인 쌍으로 출력한다.

Description

고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를 갖는 반도체 메모리장치{Semiconductor memory device having input output architecture capable of increasing write and read operation speed}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조에 관한 것이다.
반도체 메모리장치 특히 디램에서는 고속의 기입 및 독출동작을 구현하기 위해 데이터의 입출력 속도를 향상시키는 것이 필요하다. 그런데 디램의 경우 데이터 입출력 구조가 프리페치(Prefetch) 형태로 구성되는 것이 일반적이다.
프리페치 형태에서는, 독출동작시에는 디램의 메모리 코아(Core)에서 멀티 비트(Multi-bit)의 데이터가 동시에 저속 병렬로 독출되고 외부로 출력시에는 고속 직렬로 출력되며, 기입동작시에는 외부에서 고속 직렬로 데이터가 입력되어 메모리 코아에 저속 병렬로 기입된다.
그런데 이러한 동작 방식에서는 동작속도를 더 높이기 위해서는 병렬 액세스해야하는 프리페치 셀의 개수를 증가시켜야 하는데, 이로 인하여 잡음이 증가하거나 또는 랜덤(Random)한 칼럼선택에 제약이 되어 특정한 동작에서는 오히려 효율을 감소시키는 결과를 초래할 수 있다.
도 1은 종래기술에 따른 입출력 구조를 갖는 반도체 메모리장치를 나타내는 도면이고 도 2는 도 1에 도시된 반도체 메모리장치에서의 독출동작 타이밍도이다.
도 1 및 도 2를 참조하면, 종래기술에서는 칼럼 어드레스 디코더(11)가 메모리장치의 외부에서 입력되는 칼럼 어드레스(ADD)를 디코드하여 그 결과를 칼럼선택라인 인에이블 제어회로(12)에 제공한다. 칼럼선택라인 인에이블 제어회로(12)는 상기 디코드된 결과를 받아 클럭(CLK)에 응답하여 칼럼선택라인 인에이블 신호들(CSLi,CSLj,..., CSLk)을 발생한다.
스위칭 회로(13)는 칼럼선택라인 인에이블 신호들(CSLi,CSLj,..., CSLk)에 응답하여 메모리셀 어레이(10) 내의 메모리셀들(MCi,MCj,..,MCk)에 연결된 비트라인 쌍(BLi,BLj,..,BLk)을 선택적으로 입출력라인 쌍(IO)으로 연결한다.
입출력라인 감지증폭 회로(IOSA)(14A)는 독출동작시 클럭(CLK)에 응답하여 입출력라인 쌍(IO)의 데이터를 감지증폭하여 데이터 라인 쌍(DIO)으로 출력하고 데이터 라인 쌍(DIO)의 데이터는 입출력 버퍼(16)를 통해 입출력핀(DQ)으로 출력된다. 프리차지 회로(15)는 클럭(CLK)의 하강에지에 응답하여 입출력라인 쌍(IO)을 프리차지시킨다.
기입동작시에는 라이트 드라이버(DRV)(14B)가 입출력 버퍼(16)를 통해 입력된 데이터 라인 쌍(DIO)의 데이터를 받아 클럭(CLK)에 응답하여 입출력라인 쌍(IO)으로 전달한다. 입출력라인 쌍(IO)의 데이터는 스위칭 회로(13)를 통해 메모리셀들(MCi,MCj,..,MCk)에 기입된다.
한편 여기에는 도시되지 않았지만 고속 입출력 동작을 위해 여러 비트의 데이터를 동시에 병렬로 독출한 후 이 병렬 데이터를 직렬로 변환하는 레지스터를 입출력 버퍼(16) 부분에 구비하여 사용할 수도 있다.
상기 종래기술에 따른 입출력 구조를 갖는 반도체 메모리장치에서는 독출동작시 다음 독출동작 이전까지 입출력라인 쌍에 대한 등화 및 프리차지가 이루어져야 하므로 실제로 입출력라인 쌍에 대한 디벨럽(Develop) 및 프리차지는 클럭(CLK)의 1주기 내에 이루어져야 한다. 그런데, 반도체 메모리장치의 고집적화 경향에 따라 입출력라인 쌍(IO)의 부하는 점점 더 증가하고 또한 반도체 메모리장치의 입출력 동작을 고속화함에 따라 클럭(CLK)의 1주기 내에 입출력라인 쌍에 대한 디벨럽(Develop) 및 프리차지를 하는 것이 점점 더 어려워지고 있다. 즉 상기 종래기술에 따른 입출력 구조를 갖는 반도체 메모리장치에서는 기입 및 독출동작 속도를 향상시키는 데 제한이 있는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를 갖는 반도체 메모리장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 주파수 분주기, 칼럼선택라인 인에이블 제어회로, 스위칭 회로, 입출력라인 감지증폭 회로, 칼럼 어드레스 디코더, 라이트 드라이버, 제1프리차지 회로, 및 제2프리차지 회로를 구비한다.
상기 주파수 분주기는 외부클럭을 2분주하여 짝수 데이터 페치용 클럭 및 이와 위상이 반대인 홀수 데이터 페치용 클럭을 발생한다.
상기 칼럼선택라인 인에이블 제어회로는 상기 짝수 데이터 페치용 클럭에 응답하여 짝수번째 칼럼선택라인 인에이블 신호들을 발생하고 상기 홀수 데이터 페치용 클럭에 응답하여 홀수번째 칼럼선택라인 인에이블 신호들을 발생한다.
상기 스위칭 회로는 상기 짝수번째 칼럼선택라인 인에이블 신호들에 응답하여 비트라인 쌍을 짝수번째 입출력라인 쌍으로 연결하고 상기 홀수번째 칼럼선택라인 인에이블 신호들에 응답하여 상기 비트라인 쌍을 홀수번째 입출력라인 쌍으로 연결한다.
상기 입출력라인 감지증폭 회로는 상기 짝수 데이터 페치용 클럭에 응답하여 상기 짝수번째 입출력라인 쌍의 데이터를 감지증폭하여 데이터 라인 쌍으로 출력하고 상기 홀수 데이터 페치용 클럭에 응답하여 상기 홀수번째 입출력라인 쌍의 데이터를 감지증폭하여 상기 데이터 라인 쌍으로 출력한다.
상기 칼럼 어드레스 디코더는 상기 반도체 메모리장치의 외부에서 입력되는 칼럼 어드레스를 디코드하여 그 결과를 상기 칼럼선택라인 인에이블 제어회로에 제공한다.
상기 라이트 드라이버는 상기 짝수 데이터 페치용 클럭에 응답하여 상기 데이터 라인 쌍의 짝수 데이터를 받아 상기 짝수번째 입출력라인 쌍으로 전달하고 상기 홀수 데이터 페치용 클럭에 응답하여 상기 데이터 라인 쌍의 홀수 데이터를 받아 상기 홀수번째 입출력라인 쌍으로 전달한다.
상기 제1프리차지 회로는 상기 짝수 데이터 페치용 클럭에 응답하여 상기 짝수번째 입출력라인 쌍을 프리차지시키고 상기 제2프리차지 회로는 상기 홀수 데이터 페치용 클럭에 응답하여 상기 홀수번째 입출력라인 쌍을 프리차지시킨다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 입출력 구조를 갖는 반도체 메모리장치를를 나타내는 도면이고 도 4는 도 3에 도시된 반도체 메모리장치에서의 독출동작 타이밍도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리장치는, 메모리셀들(MCi,MCj,..,MCk)을 포함하는 메모리셀 어레이(30), 주파수 분주기(31), 칼럼 어드레스 디코더(32), 칼럼선택라인 인에이블 제어회로(33), 스위칭 회로(34), 입출력라인 감지증폭 회로 및 라이트 드라이버(35), 제1 및 제2프리차지 회로(36,37), 및 입출력 버퍼(38)를 구비한다.
주파수 분주기(31)는 외부에서 인가되는 클럭(CLK)을 2분주하여 짝수 데이터 페치용 클럭(CLK(E)) 및 이와 위상이 반대인 홀수 데이터 페치용 클럭(CLK(O))을 발생한다. 칼럼 어드레스 디코더(32)는 반도체 메모리장치의 외부에서 입력되는 칼럼 어드레스(ADD)를 디코드하여 그 결과를 칼럼선택라인 인에이블 제어회로(33)에 제공한다.
칼럼선택라인 인에이블 제어회로(33)는 상기 디코드된 결과를 받아, 짝수 데이터 페치용 클럭(CLK(E))에 응답하여 짝수번째 칼럼선택라인 인에이블 신호들(CSLi(E),CSLj(E),..., CSLk(E))을 발생하고 홀수 데이터 페치용 클럭(CLK(O))에 응답하여 홀수번째 칼럼선택라인 인에이블 신호들(CSLi(O),CSLj(O),..., CSLk(O))을 발생한다.
스위칭 회로(34)는 짝수번째 칼럼선택라인 인에이블 신호들(CSLi(E),CSLj(E),..., CSLk(E))에 응답하여, 메모리셀들(MCi,MCj,..,MCk)에 연결된 비트라인 쌍(BLi,BLj,..,BLk)을 짝수번째 입출력라인 쌍(IO(E))으로 연결하고 홀수번째 칼럼선택라인 인에이블 신호들(CSLi(O),CSLj(O),..., CSLk(O))에 응답하여 상기 비트라인 쌍(BLi,BLj,..,BLk)을 홀수번째 입출력라인 쌍(IO(O))으로 연결한다.
스위칭 회로(34)는 스위치 트랜지스터들(Mi(E),Mj(E),..., Mk(E)) 및 스위치 트랜지스터들(Mi(O),Mj(O),..., Mk(O))를 구비한다. 스위치 트랜지스터들(Mi(E),Mj(E),..., Mk(E))은 짝수번째 칼럼선택라인 인에이블 신호들(CSLi(E),CSLj(E),..., CSLk(E))에 응답하여 비트라인 쌍(BLi,BLj,..,BLk)을 짝수번째 입출력라인 쌍(IO(E))으로 연결한다. 스위치 트랜지스터들(Mi(O),Mj(O),..., Mk(O))은 홀수번째 칼럼선택라인 인에이블 신호들(CSLi(O),CSLj(O),..., CSLk(O))에 응답하여 상기 비트라인 쌍(BLi,BLj,..,BLk)을 홀수번째 입출력라인 쌍(IO(O))으로 연결한다.
제1프리차지 회로(36)는 프리차지 트랜지스터(361) 및 프리차지 제어회로(362)를 포함하여 구성되며 짝수 데이터 페치용 클럭(CLK(E))에 응답하여 짝수번째 입출력라인 쌍(IO(E))을 프리차지시킨다. 제2프리차지 회로(37)는 프리차지 트랜지스터(371) 및 프리차지 제어회로(372)를 포함하여 구성되며 홀수 데이터 페치용 클럭(CLK(O))에 응답하여 홀수번째 입출력라인 쌍(IO(O))을 프리차지시킨다.
입출력라인 감지증폭 회로 및 라이트 드라이버(35)는 짝수 데이터용 입출력라인 감지증폭 회로(IOSA(E))(351A), 짝수 데이터용 라이트 드라이버(DRV(E))(351B), 홀수 데이터용 입출력라인 감지증폭 회로(IOSA(O))(352A), 및 홀수 데이터용 라이트 드라이버(DRV(O))(352B)를 구비한다.
독출동작시 짝수 데이터용 입출력라인 감지증폭 회로(351A)는 짝수 데이터 페치용 클럭(CLK(E))에 응답하여 짝수번째 입출력라인 쌍(IO(E))의 데이터를 감지증폭하여 데이터 라인 쌍(DIO)으로 출력한다. 홀수 데이터용 입출력라인 감지증폭 회로(352A)는 홀수 데이터 페치용 클럭(CLK(O))에 응답하여 홀수번째 입출력라인 쌍(IO(O))의 데이터를 감지증폭하여 데이터 라인 쌍(DIO)으로 출력한다. 데이터 라인 쌍(DIO)의 데이터는 입출력 버퍼(38)를 통해 입출력핀(DQ)으로 출력된다.
기입동작시 짝수 데이터용 라이트 드라이버(351B)는 짝수 데이터 페치용 클럭(CLK(E))에 응답하여 데이터 라인 쌍(DIO)의 짝수 데이터를 받아 짝수번째 입출력라인 쌍(IO(E))으로 전달한다. 홀수 데이터용 라이트 드라이버(352B)는 홀수 데이터 페치용 클럭(CLK(O))에 응답하여 데이터 라인 쌍(DIO)의 홀수 데이터를 받아 홀수번째 입출력라인 쌍(IO(O))으로 전달한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리장치에서는, 외부클럭(CLK)을 2분주하여 주기가 2배인 짝수 데이터 페치용 클럭(CLK(E)) 및 홀수 데이터 페치용 클럭(CLK(O))이 발생되고 또한 이 두 개의 클럭들(CLK(E),CLK(O))에 대응하는 두 개의 입출력라인 쌍들(IO(E),IO(O))이 구비됨으로써 선택적인 동작(Alternative operation)에 의해 데이터 전송속도가 증가된다.
좀더 설명하면 종래기술과는 달리 본 발명에 따른 반도체 메모리장치에서는 짝수번째 입출력라인 쌍(IO(E))에 대한 디벨럽(Develop) 및 프리차지가 완료되지 않은 상태에서 또 다른 칼럼 어드레스를 받아 들이더라도 동작이 가능하다.
즉, 짝수번째 입출력라인 쌍(IO(E))에 대한 디벨럽 후 프리차지가 진행되는 동안에 또 다른 칼럼 어드레스가 입력되면, 홀수 데이터 페치용 클럭(CLK(O))에 응답하여 홀수번째 칼럼선택라인 인에이블 신호들(CSLi(O),CSLj(O),..., CSLk(O))중 하나가 인에이블된다. 이에 따라 스위치 트랜지스터들(Mi(O),Mj(O),..., Mk(O))중 하나가 턴온되고 비트라인 쌍들(BLi,BLj,..,BLk)중 하나가 홀수번째 입출력라인 쌍(IO(O))으로 연결되어 홀수번째 입출력라인 쌍(IO(O))에 대한 디벨럽이 동시에 수행된다.
따라서 본 발명에 따른 반도체 메모리장치에서는 기입 및 독출동작 속도가 빨라진다. 또한 상기 선택적인 동작(Alternative operation)에 의해 잡음 분산 효과를 기대할 수 있으며 이에 따라 잡음에 기인하는 속도 열화(speed degradation)을 방지할 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리장치에서는 기입 및 독출동작 속도가 빨라진다. 또한 상기 선택적인 동작(Alternative operation)에 의해 잡음 분산 효과를 기대할 수 있으며 이에 따라 잡음에 기인하는 속도 열화(speed degradation)을 방지할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래기술에 따른 입출력 구조를 갖는 반도체 메모리장치를 나타내는 도면이다.
도 2는 도 1에 도시된 반도체 메모리장치에서의 독출동작 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 입출력 구조를 갖는 반도체 메모리장치를를 나타내는 도면이다.
도 4는 도 3에 도시된 반도체 메모리장치에서의 독출동작 타이밍도이다.

Claims (4)

  1. 외부클럭에 동기되어 데이터를 리드 및 독출하는 반도체 메모리장치에 있어서,
    상기 외부클럭을 2분주하여 짝수 데이터 페치용 클럭 및 이와 위상이 반대인 홀수 데이터 페치용 클럭을 발생하는 주파수 분주기(31);
    상기 짝수 데이터 페치용 클럭에 응답하여 짝수번째 칼럼선택라인 인에이블 신호들을 발생하고 상기 홀수 데이터 페치용 클럭에 응답하여 홀수번째 칼럼선택라인 인에이블 신호들을 발생하는 칼럼선택라인 인에이블 제어회로(33);
    상기 짝수번째 칼럼선택라인 인에이블 신호들에 응답하여 비트라인 쌍을 짝수번째 입출력라인 쌍으로 연결하고 상기 홀수번째 칼럼선택라인 인에이블 신호들에 응답하여 상기 비트라인 쌍을 홀수번째 입출력라인 쌍으로 연결하는 스위칭 회로(34); 및
    상기 짝수 데이터 페치용 클럭에 응답하여 상기 짝수번째 입출력라인 쌍의 데이터를 감지증폭하여 데이터 라인 쌍으로 출력하고 상기 홀수 데이터 페치용 클럭에 응답하여 상기 홀수번째 입출력라인 쌍의 데이터를 감지증폭하여 상기 데이터 라인 쌍으로 출력하는 입출력라인 감지증폭 회로(351a,352a)를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 반도체 메모리장치의 외부에서 입력되는 칼럼 어드레스를 디코드하여 그 결과를 상기 칼럼선택라인 인에이블 제어회로에 제공하는 칼럼 어드레스 디코더(32)를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서,
    상기 짝수 데이터 페치용 클럭에 응답하여 상기 데이터 라인 쌍의 짝수 데이터를 받아 상기 짝수번째 입출력라인 쌍으로 전달하고 상기 홀수 데이터 페치용 클럭에 응답하여 상기 데이터 라인 쌍의 홀수 데이터를 받아 상기 홀수번째 입출력라인 쌍으로 전달하는 라이트 드라이버(351b,352b)를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서,
    상기 짝수 데이터 페치용 클럭에 응답하여 상기 짝수번째 입출력라인 쌍을 프리차지시키는 제1프리차지 회로(36); 및
    상기 홀수 데이터 페치용 클럭에 응답하여 상기 홀수번째 입출력라인 쌍을 프리차지시키는 제2프리차지 회로(37)를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
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