JP3185568B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に初期アドレスを取込んでその初期アドレスを含む複
数のアドレスを順次アクセスする手段を備えたバースト
転送対応型の半導体記憶装置に関する。
特に初期アドレスを取込んでその初期アドレスを含む複
数のアドレスを順次アクセスする手段を備えたバースト
転送対応型の半導体記憶装置に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサ等の外部記憶
装置として、半導体記憶装置が多く利用されている。そ
のマイクロプロセッサが外部記憶装置をアクセスする場
合、当然そのＩ／Ｏバスのビット幅の単位でデータの転
送を行う。しかしながら、通常、マイクロプロセッサが
外部記憶装置にデータを要求する単位としては、Ｉ／Ｏ
バスのビット幅の４倍、あるいは８倍になることが多
い。このような場合、外部記憶装置に対しては、規則性
を持ったアドレス順で、連続して、４回あるいは８回の
アクセスが繰り返し行われることとなる。バースト転送
と呼ばれるこのようなマイクロプロセッサの動作に対応
して、バーストＲＡＭと呼ばれる同期式の半導体記憶装
置が開発されている。バーストＲＡＭでは、初期サイク
ルで、基準クロックに同期して外部アドレス信号を取り
込み、そのアドレスに対応したデータを出力する。その
後の一連のサイクルでは、バーストＲＡＭ内部で、初期
サイクルで取り込んだ外部アドレスを起点として、基準
クロックに同期して規則的に内部アドレスが変化する内
部アドレスを発生し、そのアドレスに対応したデータを
出力する。以下、このようなバーストＲＡＭ型の半導体
記憶装置について、図面を参照し説明する。
装置として、半導体記憶装置が多く利用されている。そ
のマイクロプロセッサが外部記憶装置をアクセスする場
合、当然そのＩ／Ｏバスのビット幅の単位でデータの転
送を行う。しかしながら、通常、マイクロプロセッサが
外部記憶装置にデータを要求する単位としては、Ｉ／Ｏ
バスのビット幅の４倍、あるいは８倍になることが多
い。このような場合、外部記憶装置に対しては、規則性
を持ったアドレス順で、連続して、４回あるいは８回の
アクセスが繰り返し行われることとなる。バースト転送
と呼ばれるこのようなマイクロプロセッサの動作に対応
して、バーストＲＡＭと呼ばれる同期式の半導体記憶装
置が開発されている。バーストＲＡＭでは、初期サイク
ルで、基準クロックに同期して外部アドレス信号を取り
込み、そのアドレスに対応したデータを出力する。その
後の一連のサイクルでは、バーストＲＡＭ内部で、初期
サイクルで取り込んだ外部アドレスを起点として、基準
クロックに同期して規則的に内部アドレスが変化する内
部アドレスを発生し、そのアドレスに対応したデータを
出力する。以下、このようなバーストＲＡＭ型の半導体
記憶装置について、図面を参照し説明する。
【０００３】図７（Ａ），（Ｂ）は従来のこの種の半導
体記憶装置の代表的な一例を示すブロック図及びその第
１の一次デコーダに入力される内部アドレス信号の値を
示す図である。この例では、バースト長、すなわちバー
スト転送されるデータのアドレス数が“４”の場合が示
されている。
体記憶装置の代表的な一例を示すブロック図及びその第
１の一次デコーダに入力される内部アドレス信号の値を
示す図である。この例では、バースト長、すなわちバー
スト転送されるデータのアドレス数が“４”の場合が示
されている。
【０００４】この半導体記憶装置は、基準クロックＣＬ
Ｋ、外部から入力されたアドレス信号ＡＤ（構成ビット
ａ０，ａ１〜ａｎ）の初期アドレスを検知するための初
期アドレス検知信号ＡＤＳ＊（＊は低レベルアクティブ
を示す、以下同じ）、及びアドレス信号ＡＤの初期アド
レスからのアドレスの更新進行期間を示すアドレス進行
信号ＡＤＶ＊を入力し初期値取込み内部クロックＥＣＫ
及び内部アドレス進行クロックＡＣＫを発生する内部ク
ロック発生回路２と、アドレス信号ＡＤの構成ビットａ
０，ａ１〜ａｎそれぞれと対応して設けられ初期値取込
み内部クロックＥＣＫに従って対応する構成ビットを取
込み保持して出力する複数の入力レジスタ４と、初期値
取込み内部クロックＥＣＫにより初期化され内部アドレ
ス進行クロックＡＣＫに同期して順次更新される値の２
ビットのカウント信号ＣＶ１，ＣＶ０を発生する２進カ
ウンタ７１、アドレス信号ＡＤの構成ビットａ０（以
下、アドレス信号ａ０という、その他も同様）とカウン
ト信号ＣＶ０との排他的論理和をとる論理ゲートＧ７
１、及びアドレス信号ａ１とカウント信号ＣＶ１との排
他的論理和をとる論理ゲートＧ７２を備え内部アドレス
進行クロックＡＣＫに同期して順次更新されるアドレス
の内部アドレス信号ａｉ１，ａｉ０を発生する内部アド
レス発生回路７と、内部アドレス信号ａｉ１，ａｉ０を
デコードする第１の一次デコーダ１１と、アドレス信号
ａ２〜ａｎそれぞれと対応する入力レジスタ４の出力信
号を所定ビットずつデコードする複数の第２の一次デコ
ーダ１２と、第１及び第２の一次デコーダ１１，１２の
デコード出力をデコードしてアドレス選択信号ＡＳを出
力する主デコーダ５と、アドレス選択信号ＡＳにより選
択されたアドレスに対しデータの書込み，読出しを行う
メモリセルアレイ部６とを有する構成となっている。
Ｋ、外部から入力されたアドレス信号ＡＤ（構成ビット
ａ０，ａ１〜ａｎ）の初期アドレスを検知するための初
期アドレス検知信号ＡＤＳ＊（＊は低レベルアクティブ
を示す、以下同じ）、及びアドレス信号ＡＤの初期アド
レスからのアドレスの更新進行期間を示すアドレス進行
信号ＡＤＶ＊を入力し初期値取込み内部クロックＥＣＫ
及び内部アドレス進行クロックＡＣＫを発生する内部ク
ロック発生回路２と、アドレス信号ＡＤの構成ビットａ
０，ａ１〜ａｎそれぞれと対応して設けられ初期値取込
み内部クロックＥＣＫに従って対応する構成ビットを取
込み保持して出力する複数の入力レジスタ４と、初期値
取込み内部クロックＥＣＫにより初期化され内部アドレ
ス進行クロックＡＣＫに同期して順次更新される値の２
ビットのカウント信号ＣＶ１，ＣＶ０を発生する２進カ
ウンタ７１、アドレス信号ＡＤの構成ビットａ０（以
下、アドレス信号ａ０という、その他も同様）とカウン
ト信号ＣＶ０との排他的論理和をとる論理ゲートＧ７
１、及びアドレス信号ａ１とカウント信号ＣＶ１との排
他的論理和をとる論理ゲートＧ７２を備え内部アドレス
進行クロックＡＣＫに同期して順次更新されるアドレス
の内部アドレス信号ａｉ１，ａｉ０を発生する内部アド
レス発生回路７と、内部アドレス信号ａｉ１，ａｉ０を
デコードする第１の一次デコーダ１１と、アドレス信号
ａ２〜ａｎそれぞれと対応する入力レジスタ４の出力信
号を所定ビットずつデコードする複数の第２の一次デコ
ーダ１２と、第１及び第２の一次デコーダ１１，１２の
デコード出力をデコードしてアドレス選択信号ＡＳを出
力する主デコーダ５と、アドレス選択信号ＡＳにより選
択されたアドレスに対しデータの書込み，読出しを行う
メモリセルアレイ部６とを有する構成となっている。
【０００５】アドレス信号ＡＤの構成ビットａ０，ａ１
〜ａｎのうち、ａ０，ａ１がバースト動作に関わるアド
レス信号である。基準クロックＣＬＫと初期アドレス検
知信号ＡＤＳ＊とアドレス進行信号ＡＤＶ＊とは内部ク
ロック発生回路２に入力され、初期値取込み内部クロッ
クＥＣＫと内部アドレス進行クロックＡＣＫとを発生す
る。図８（Ａ）に内部クロック発生回路２の一例を示
す。
〜ａｎのうち、ａ０，ａ１がバースト動作に関わるアド
レス信号である。基準クロックＣＬＫと初期アドレス検
知信号ＡＤＳ＊とアドレス進行信号ＡＤＶ＊とは内部ク
ロック発生回路２に入力され、初期値取込み内部クロッ
クＥＣＫと内部アドレス進行クロックＡＣＫとを発生す
る。図８（Ａ）に内部クロック発生回路２の一例を示
す。
【０００６】この内部クロック発生回路２により、初期
アドレス検知信号ＡＤＳ＊（以下、信号名を省略し記号
のみで説明する。他の信号についても同様）が低レベル
の時、ＥＣＫはＣＬＫに同期したクロックとなり、ＡＣ
Ｋは低レベルに固定される。また、ＡＤＳ＊が高レベル
でかつＡＤＶ＊が低レベルの場合、ＡＣＫは、ＣＬＫに
同期したクロックとなり、ＥＣＫは低レベルに固定され
る。ＡＤＳ＊，ＡＤＶ＊がともに高レベルの場合は、Ｅ
ＣＫ，ＡＣＫともに、低レベルに固定される。
アドレス検知信号ＡＤＳ＊（以下、信号名を省略し記号
のみで説明する。他の信号についても同様）が低レベル
の時、ＥＣＫはＣＬＫに同期したクロックとなり、ＡＣ
Ｋは低レベルに固定される。また、ＡＤＳ＊が高レベル
でかつＡＤＶ＊が低レベルの場合、ＡＣＫは、ＣＬＫに
同期したクロックとなり、ＥＣＫは低レベルに固定され
る。ＡＤＳ＊，ＡＤＶ＊がともに高レベルの場合は、Ｅ
ＣＫ，ＡＣＫともに、低レベルに固定される。
【０００７】図８（Ｂ）は入力レジスタ４を示す回路図
で、２段のフリップフロップ（ＩＶ４１，４ＩＶ２のブ
ロック及びＩＶ４３，ＩＶ４４のブロック）から構成さ
れる。
で、２段のフリップフロップ（ＩＶ４１，４ＩＶ２のブ
ロック及びＩＶ４３，ＩＶ４４のブロック）から構成さ
れる。
【０００８】この入力レジスタ４では、ＥＣＫが低レベ
ルの期間に１段目のフリップフロップにアドレス信号ａ
０が転送され、ＥＣＫが高レベルになった瞬間にその情
報がラッチされるとともに、２段目のフリップフロップ
に伝達される。この時、内部アドレス信号ａｒ０が確定
し、再びＥＣＫが低レベルになるとａｒ０はラッチされ
る（ａｒ１についても同様）。ａ２〜ａｎもそれぞれ図
８（Ｂ）に示されるような入力レジスタ４に入力され、
同様の動作となる。
ルの期間に１段目のフリップフロップにアドレス信号ａ
０が転送され、ＥＣＫが高レベルになった瞬間にその情
報がラッチされるとともに、２段目のフリップフロップ
に伝達される。この時、内部アドレス信号ａｒ０が確定
し、再びＥＣＫが低レベルになるとａｒ０はラッチされ
る（ａｒ１についても同様）。ａ２〜ａｎもそれぞれ図
８（Ｂ）に示されるような入力レジスタ４に入力され、
同様の動作となる。
【０００９】バースト初期アドレスを決定する入力バッ
ファ４からのａｒ０，ａｒ１それぞれは２進カウンタ７
１からのカウトン信号ＣＶ０，ＣＶ１の対応するビット
と排他的論理和がとられ、内部アドレス信号ａｉ０，ａ
ｉ１として第１の一次デコーダ１１に入力される。２進
カウンタ７１には、リセットクロックとしてＥＣＫが入
力され、カウントアップクロックとしてＡＣＫが入力さ
れる。したがって、外部からのアドレス信号ＡＤを取り
込む初期サイクルでは、ＥＣＫが高レベルとなりＣＶ１
・ＣＶ０は“００”となり、結果として、内部アドレス
信号ａｉ０・ａｉ１はアドレス信号ａ０・ａ１と同じ値
となる。その後、内部アドレスを進行させるバーストサ
イクルではＡＣＫが発生し、ＣＶ１・ＣＶ０は００→０
１→１０→１１→００と巡環してカウントアップを繰り
返す。このような２進カウンタ７１の出力の変化に応じ
て、ａ１・ａ０の値と対応する内部アドレス信号ａｉ１
・ａｉ０の値は図７（Ｂ）に示すとおりに変化する。
ファ４からのａｒ０，ａｒ１それぞれは２進カウンタ７
１からのカウトン信号ＣＶ０，ＣＶ１の対応するビット
と排他的論理和がとられ、内部アドレス信号ａｉ０，ａ
ｉ１として第１の一次デコーダ１１に入力される。２進
カウンタ７１には、リセットクロックとしてＥＣＫが入
力され、カウントアップクロックとしてＡＣＫが入力さ
れる。したがって、外部からのアドレス信号ＡＤを取り
込む初期サイクルでは、ＥＣＫが高レベルとなりＣＶ１
・ＣＶ０は“００”となり、結果として、内部アドレス
信号ａｉ０・ａｉ１はアドレス信号ａ０・ａ１と同じ値
となる。その後、内部アドレスを進行させるバーストサ
イクルではＡＣＫが発生し、ＣＶ１・ＣＶ０は００→０
１→１０→１１→００と巡環してカウントアップを繰り
返す。このような２進カウンタ７１の出力の変化に応じ
て、ａ１・ａ０の値と対応する内部アドレス信号ａｉ１
・ａｉ０の値は図７（Ｂ）に示すとおりに変化する。
【００１０】この内部アドレス信号ａｉ０，ａｉ１は、
図８（Ｃ）に示すような第１の一次デコーダ１１でデコ
ードされ、また、ａ２〜ａｎ対応の入力バッファ４から
の内部アドレス信号ａｒ２〜ａｒｎは所定ビット（例え
ば２ビット）ずつ第２の一次デコーダ１２（図８（Ｃ）
と同様の回路）でデコードされて主デコーダ５に入力さ
れる。そしてこれら一次デコーダ１１，１２のデコード
出力は主デコーダ５でデコードされてアドレス選択信号
ＡＳとしてメモリセルアレイ部６に供給され、メモリセ
ルアレイ部６ではこのアドレス選択信号ＡＳで選択され
たアドレスをアクセスし、初期アドレスからはじまり、
順次更新される４つのアドレスからのデータが順次出力
（Ｑ）される。また、外部からのデータＤＩが４つのア
ドレスに順次書込まれる。
図８（Ｃ）に示すような第１の一次デコーダ１１でデコ
ードされ、また、ａ２〜ａｎ対応の入力バッファ４から
の内部アドレス信号ａｒ２〜ａｒｎは所定ビット（例え
ば２ビット）ずつ第２の一次デコーダ１２（図８（Ｃ）
と同様の回路）でデコードされて主デコーダ５に入力さ
れる。そしてこれら一次デコーダ１１，１２のデコード
出力は主デコーダ５でデコードされてアドレス選択信号
ＡＳとしてメモリセルアレイ部６に供給され、メモリセ
ルアレイ部６ではこのアドレス選択信号ＡＳで選択され
たアドレスをアクセスし、初期アドレスからはじまり、
順次更新される４つのアドレスからのデータが順次出力
（Ｑ）される。また、外部からのデータＤＩが４つのア
ドレスに順次書込まれる。
【００１１】図９は、上述したバースト動作を示すタイ
ミング図である。初期サイクルでは、ＡＤＳ＊は低レベ
ルで、ＥＣＫがＣＬＫに同期して高レベルとなり、これ
を受けて入力レジスタ４に外部からのアドレス信号ＡＤ
（そのアドレス値Ａｄ０）が取り込まれ、同時にＥＣＫ
によってリセットされた２進カウンタ７１の出力との論
理がとられ、内部アドレス信号ＡＤｉとして、アドレス
信号ＡＤと同じ値Ａｄ０が確定する。その後、一次デコ
ーダ１１，１２、主デコーダ５を経由して、所定のアド
レスのメモリセルが選択され、そのデータＱ０が出力さ
れる。初期サイクルに続くバーストサイクルでは、ＡＤ
Ｖ＊を低レベル、ＡＤＳ＊を高レベルにすることでＡＣ
ＫがＣＬＫに同期して発生し、２進カウンタ７１の出力
のＣＶ０，ＣＶ１が変化することにより、内部アドレス
は、Ａｄ０からＡｄ１に変化する（第１バースト）。こ
れにより、選択メモリセルが変わり、そのデータＱ１を
出力する。この動作を繰り返す事により、外部から１つ
のアドレスを与えられるだけで、４つの異なったアドレ
スのデータを基準クロックＣＬＫに同期し、連続して出
力することができる。
ミング図である。初期サイクルでは、ＡＤＳ＊は低レベ
ルで、ＥＣＫがＣＬＫに同期して高レベルとなり、これ
を受けて入力レジスタ４に外部からのアドレス信号ＡＤ
（そのアドレス値Ａｄ０）が取り込まれ、同時にＥＣＫ
によってリセットされた２進カウンタ７１の出力との論
理がとられ、内部アドレス信号ＡＤｉとして、アドレス
信号ＡＤと同じ値Ａｄ０が確定する。その後、一次デコ
ーダ１１，１２、主デコーダ５を経由して、所定のアド
レスのメモリセルが選択され、そのデータＱ０が出力さ
れる。初期サイクルに続くバーストサイクルでは、ＡＤ
Ｖ＊を低レベル、ＡＤＳ＊を高レベルにすることでＡＣ
ＫがＣＬＫに同期して発生し、２進カウンタ７１の出力
のＣＶ０，ＣＶ１が変化することにより、内部アドレス
は、Ａｄ０からＡｄ１に変化する（第１バースト）。こ
れにより、選択メモリセルが変わり、そのデータＱ１を
出力する。この動作を繰り返す事により、外部から１つ
のアドレスを与えられるだけで、４つの異なったアドレ
スのデータを基準クロックＣＬＫに同期し、連続して出
力することができる。
【００１２】なお、通常、基準クロックＣＬＫの立上が
りエッジに対して、アドレス信号ＡＤを一定期間早く確
定するように規定されており、この時間をセットアップ
時間ｔｓと呼ぶ。また、ＣＬＫの立上りエッジに対し
て、一次デコーダ１１，１２に入力される内部アドレス
が確定するまでにはｔｒの時間がかなり、更に、一次デ
コーダ１１，１２の遅延時間ｔｄ、主デコーダ５の遅延
時間を経てメモリセルアレイ部６からデータＱが出力さ
れる。ＣＬＫの立上りエッジからデータＱの出力までの
時間をクロックアクセス時間ｔｃａと呼ぶ。
りエッジに対して、アドレス信号ＡＤを一定期間早く確
定するように規定されており、この時間をセットアップ
時間ｔｓと呼ぶ。また、ＣＬＫの立上りエッジに対し
て、一次デコーダ１１，１２に入力される内部アドレス
が確定するまでにはｔｒの時間がかなり、更に、一次デ
コーダ１１，１２の遅延時間ｔｄ、主デコーダ５の遅延
時間を経てメモリセルアレイ部６からデータＱが出力さ
れる。ＣＬＫの立上りエッジからデータＱの出力までの
時間をクロックアクセス時間ｔｃａと呼ぶ。
【００１３】この例では、２進カウンタ７１出力（ＣＶ
０，ＣＶ１）と入力レジスタ４の出力（ａｒ０，ａｒ
１）との排他的論理和により、バーストアドレスが確定
し、初期アドレスが偶数のときはバーストアドレスは昇
順となり奇数のときは降順となる。いわゆるインターリ
ーブ方式となっている。バースト方式には、このインタ
ーリーブ方式のほかに、初期アドレスの奇偶には関係な
く常に昇順となる、リニア方式がある。このリニア方式
の半導体記憶装置は、内部アドレス発生回路７の排他的
論理和型の論理ゲートＧ７１，Ｇ７２を、加算回路に置
き換えることにより容易に構成することができる。
０，ＣＶ１）と入力レジスタ４の出力（ａｒ０，ａｒ
１）との排他的論理和により、バーストアドレスが確定
し、初期アドレスが偶数のときはバーストアドレスは昇
順となり奇数のときは降順となる。いわゆるインターリ
ーブ方式となっている。バースト方式には、このインタ
ーリーブ方式のほかに、初期アドレスの奇偶には関係な
く常に昇順となる、リニア方式がある。このリニア方式
の半導体記憶装置は、内部アドレス発生回路７の排他的
論理和型の論理ゲートＧ７１，Ｇ７２を、加算回路に置
き換えることにより容易に構成することができる。
【００１４】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、入力レジスタ４にアドレス信号ＡＤを取込んで
保持し各バーストサイクルの内部アドレス信号ＡＤｉ
（ａｉ０，ａｉ１，ａｉ２〜ａｉｎ）を発生し、一次デ
コーダ１１，１２及び主デコーダ５を経て発生したアド
レス選択信号ＡＳによってメモリセルアレイ部６のアド
レスを選択しアクセスする構成となっていて、入力レジ
スタ４及び内部アドレス発生回路７，一次デコーダ１
１，１２、主デコーダ、並びにメモリセルアレイ部６の
動作時間が順次加算されるため、基準クロックＣＬＫの
所定の立上りエッジからデータＱが出力されるまでのク
ロックアクセス時間ｔｃａが長くなり高速動作が困難で
あるという欠点があり、また、インターリーブ方式とリ
ニア方式とでは内部アドレス発生回路の構成素子が異な
るため、これら方式を切換えて使用する場合には内部ア
ドレス発生回路の構成素子数が増大するという欠点があ
る。
装置は、入力レジスタ４にアドレス信号ＡＤを取込んで
保持し各バーストサイクルの内部アドレス信号ＡＤｉ
（ａｉ０，ａｉ１，ａｉ２〜ａｉｎ）を発生し、一次デ
コーダ１１，１２及び主デコーダ５を経て発生したアド
レス選択信号ＡＳによってメモリセルアレイ部６のアド
レスを選択しアクセスする構成となっていて、入力レジ
スタ４及び内部アドレス発生回路７，一次デコーダ１
１，１２、主デコーダ、並びにメモリセルアレイ部６の
動作時間が順次加算されるため、基準クロックＣＬＫの
所定の立上りエッジからデータＱが出力されるまでのク
ロックアクセス時間ｔｃａが長くなり高速動作が困難で
あるという欠点があり、また、インターリーブ方式とリ
ニア方式とでは内部アドレス発生回路の構成素子が異な
るため、これら方式を切換えて使用する場合には内部ア
ドレス発生回路の構成素子数が増大するという欠点があ
る。
【００１５】本発明の目的はクロックアクセス時間を短
縮して動作の高速化をはかり、また、インターリーブ方
式，リニア方式の切換えがわずかな回路素子の付加で容
易にできる半導体記憶装置を提供することにある。
縮して動作の高速化をはかり、また、インターリーブ方
式，リニア方式の切換えがわずかな回路素子の付加で容
易にできる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、入力されたアドレス信号のうちの下位２ビットから
なる第１のビットをデコードする第１の一次デコーダ
と、前記アドレス信号のうちの前記第１のビット以外の
第２のビットを所定のビット数ずつデコードする第２の
一次デコーダと、基準クロック、前記アドレス信号の初
期アドレスを検知するための初期アドレス検知信号、及
び前記アドレス信号の初期アドレスからのアドレスの更
新進行期間を示すアドレス進行信号を入力し初期値取込
み内部クロック及び内部アドレス進行クロックを発生す
る内部クロック発生回路と、前記第１の一次デコーダの
デコード出力の構成ビットを、初期値取込み内部クロッ
クに従ってラッチして出力する第１の入力レジスタと、
この第１の入力レジスタの出力信号から、入力されたア
ドレス信号の前記第１のビットの初期アドレスが奇数か
偶数かを判定する初期アドレス奇偶判定部と、前記初期
値取込み内部クロックに従って前記第１の入力レジスタ
の出力信号の構成ビットそれぞれを対応するレジスタに
ラッチして出力する双方向ループシフトレジスタとを含
むバーストデコード信号発生回路と、前記第２の一次デ
コーダのデコード出力を前記初期値取込み内部クロック
に従ってラッチして出力する第２の入力レジスタと、こ
の第２の入力レジスタ及び前記バーストデコード信号発
生回路部の双方向ループシフトレジスタのそれぞれの出
力信号をデコードしてアドレス選択信号を出力する主デ
コーダと、前記アドレス選択信号により選択されたアド
レスに対しデータの書込み、読出しを行うメモリセルア
レイ部とを備え、前記バーストデコード信号発生回路部
の初期アドレス奇遇判定部においては、モード指定信号
がインターリーブ・モードを指定するとき、前記初期ア
ドレス奇偶判定部の判定結果により、判定結果が偶数の
ときには、前記双方向ループシフトレジスタの各レジス
タにラッチした信号を順方向にシフト出力する偶数アド
レス進行クロックを、判定結果が奇数のときには、前記
双方向ループシフトレジスタの各レジスタにラッチした
信号を逆方向にシフト出力する奇数アドレス進行クロッ
クを、前記初期値取込み内部クロック及び前記内部アド
レス進行クロックとから生成し、前記モード指定信号が
リニア・モードを指定するときには、前記偶数アドレス
進行クロックまたは奇数 アドレス進行クロックのいずれ
か一方のみを生成するようにして、バースト長４のリニ
ア方式及びインターリーブ方式の２つのバーストアドレ
ス発生モードを選択するようにしたことを特徴としてい
る。
は、入力されたアドレス信号のうちの下位２ビットから
なる第１のビットをデコードする第１の一次デコーダ
と、前記アドレス信号のうちの前記第１のビット以外の
第２のビットを所定のビット数ずつデコードする第２の
一次デコーダと、基準クロック、前記アドレス信号の初
期アドレスを検知するための初期アドレス検知信号、及
び前記アドレス信号の初期アドレスからのアドレスの更
新進行期間を示すアドレス進行信号を入力し初期値取込
み内部クロック及び内部アドレス進行クロックを発生す
る内部クロック発生回路と、前記第１の一次デコーダの
デコード出力の構成ビットを、初期値取込み内部クロッ
クに従ってラッチして出力する第１の入力レジスタと、
この第１の入力レジスタの出力信号から、入力されたア
ドレス信号の前記第１のビットの初期アドレスが奇数か
偶数かを判定する初期アドレス奇偶判定部と、前記初期
値取込み内部クロックに従って前記第１の入力レジスタ
の出力信号の構成ビットそれぞれを対応するレジスタに
ラッチして出力する双方向ループシフトレジスタとを含
むバーストデコード信号発生回路と、前記第２の一次デ
コーダのデコード出力を前記初期値取込み内部クロック
に従ってラッチして出力する第２の入力レジスタと、こ
の第２の入力レジスタ及び前記バーストデコード信号発
生回路部の双方向ループシフトレジスタのそれぞれの出
力信号をデコードしてアドレス選択信号を出力する主デ
コーダと、前記アドレス選択信号により選択されたアド
レスに対しデータの書込み、読出しを行うメモリセルア
レイ部とを備え、前記バーストデコード信号発生回路部
の初期アドレス奇遇判定部においては、モード指定信号
がインターリーブ・モードを指定するとき、前記初期ア
ドレス奇偶判定部の判定結果により、判定結果が偶数の
ときには、前記双方向ループシフトレジスタの各レジス
タにラッチした信号を順方向にシフト出力する偶数アド
レス進行クロックを、判定結果が奇数のときには、前記
双方向ループシフトレジスタの各レジスタにラッチした
信号を逆方向にシフト出力する奇数アドレス進行クロッ
クを、前記初期値取込み内部クロック及び前記内部アド
レス進行クロックとから生成し、前記モード指定信号が
リニア・モードを指定するときには、前記偶数アドレス
進行クロックまたは奇数 アドレス進行クロックのいずれ
か一方のみを生成するようにして、バースト長４のリニ
ア方式及びインターリーブ方式の２つのバーストアドレ
ス発生モードを選択するようにしたことを特徴としてい
る。
【００１７】
【００１８】
【００１９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２０】図１（Ａ），（Ｂ）は本発明の第１の実施
例を示すブロック図、及びこの実施例のバーストデコー
ド信号発生回路の動作を説明するための初期アドレスと
出力との関係を示す図である。
例を示すブロック図、及びこの実施例のバーストデコー
ド信号発生回路の動作を説明するための初期アドレスと
出力との関係を示す図である。
【００２１】この実施例は、外部から入力されたアドレ
ス信号ＡＤ（構成ビットａ０，ａ１〜ａｎ）のうちの所
定の第１のビットａ０，ａ１をデコードする第１の一次
デコーダ１１と、アドレス信号ＡＤのうちの第１のビッ
トａ０，ａ１以外の第２のビットａ２〜ａｎを所定のビ
ット数ずつデコードする複数の第２の一次デコーダ１２
と、基準クロックＣＬＫ，初期アドレス検知信号ＡＤＳ
＊，及びアドレス進行信号ＡＤＶ＊を入力し初期値取込
み内部クロックＥＣＫ及び内部アドレス進行クロックＡ
ＣＫを発生する内部クロック発生回路２と、第１の一次
デコーダ１１のデコード出力ｄｐ０〜ｄｐ３を初期値取
込み内部クロックＥＣＫに従ってラッチして出力する第
１の入力レジスタ３１、この入力レジスタ３１の出力信
号によりアドレス信号の第１のビットａ０，ａ１による
初期アドレスが奇数か偶数かを判定する初期アドレス奇
偶判定部３２、及び初期値取込み内部クロックＥＣＫに
従って入力レジスタ３１の出力信号の構成ビットそれぞ
れを対応するレジスタに取込み初期アドレス奇偶判定部
３２の判定結果が偶数のときはレジスタに取込んだ信号
を順方向に奇数のときは逆方向に内部アドレス進行クロ
ックＡＣＫに同期して循環シフト出力させる双方向ルー
プシフトレジスタ３３を備えたバーストデコード信号発
生回路３と、複数の第２の一次デコーダ１２それぞれの
デコード出力（ＤＰ）を初期値取込み内部クロックＥＣ
Ｋに従ってラッチして出力する複数の第２の入力レジス
タ４と、バーストデコード信号発生回路３の出力信号ｄ
ｂ０〜ｄｂ３及び複数の入力レジスタ４の出力信号ｄｒ
をデコードしてアドレス選択信号ＡＳを出力する主デコ
ーダ５と、アドレス選択信号ＡＳにより選択されたアド
レスに対しデータの書込み、読出しを行うメモリセルア
レイ部６とを有する構成となっている。
ス信号ＡＤ（構成ビットａ０，ａ１〜ａｎ）のうちの所
定の第１のビットａ０，ａ１をデコードする第１の一次
デコーダ１１と、アドレス信号ＡＤのうちの第１のビッ
トａ０，ａ１以外の第２のビットａ２〜ａｎを所定のビ
ット数ずつデコードする複数の第２の一次デコーダ１２
と、基準クロックＣＬＫ，初期アドレス検知信号ＡＤＳ
＊，及びアドレス進行信号ＡＤＶ＊を入力し初期値取込
み内部クロックＥＣＫ及び内部アドレス進行クロックＡ
ＣＫを発生する内部クロック発生回路２と、第１の一次
デコーダ１１のデコード出力ｄｐ０〜ｄｐ３を初期値取
込み内部クロックＥＣＫに従ってラッチして出力する第
１の入力レジスタ３１、この入力レジスタ３１の出力信
号によりアドレス信号の第１のビットａ０，ａ１による
初期アドレスが奇数か偶数かを判定する初期アドレス奇
偶判定部３２、及び初期値取込み内部クロックＥＣＫに
従って入力レジスタ３１の出力信号の構成ビットそれぞ
れを対応するレジスタに取込み初期アドレス奇偶判定部
３２の判定結果が偶数のときはレジスタに取込んだ信号
を順方向に奇数のときは逆方向に内部アドレス進行クロ
ックＡＣＫに同期して循環シフト出力させる双方向ルー
プシフトレジスタ３３を備えたバーストデコード信号発
生回路３と、複数の第２の一次デコーダ１２それぞれの
デコード出力（ＤＰ）を初期値取込み内部クロックＥＣ
Ｋに従ってラッチして出力する複数の第２の入力レジス
タ４と、バーストデコード信号発生回路３の出力信号ｄ
ｂ０〜ｄｂ３及び複数の入力レジスタ４の出力信号ｄｒ
をデコードしてアドレス選択信号ＡＳを出力する主デコ
ーダ５と、アドレス選択信号ＡＳにより選択されたアド
レスに対しデータの書込み、読出しを行うメモリセルア
レイ部６とを有する構成となっている。
【００２２】図２はこの実施例のバーストデコード信号
発生回路３の具体例を示す回路図である。ここで、トラ
ンスファゲートＴＧ３ａ，ＴＧ３ｂ，ＴＧ３１〜ＴＧ３
９は図８（Ｂ）に示されたトランスファゲートＴＧ４１
〜ＴＧ４４と同一回路構成であり、オン，オフ制御用の
信号はＮチャネル型のトランジスタに入力される信号の
み示されている。また、トランスファゲートＴＧ３１〜
ＴＧ３９及びインバータＩＶ３１〜ＩＶ３６で入出力信
号の１ビット当りの回路を構成している。図２ではｄｐ
０，ｄｂ０に対する回路素子のみに符号が付してある。
更に、インバータＩＶ３１，ＩＶ３２と所定のトランス
ファゲートとで第１のフリップフロップを形成し、同様
に、ＩＶ３３，ＩＶ３４で第２のフリップフロップ、Ｉ
Ｖ３５，ＩＶ３６で第３のフリップフロップを形成して
いる。
発生回路３の具体例を示す回路図である。ここで、トラ
ンスファゲートＴＧ３ａ，ＴＧ３ｂ，ＴＧ３１〜ＴＧ３
９は図８（Ｂ）に示されたトランスファゲートＴＧ４１
〜ＴＧ４４と同一回路構成であり、オン，オフ制御用の
信号はＮチャネル型のトランジスタに入力される信号の
み示されている。また、トランスファゲートＴＧ３１〜
ＴＧ３９及びインバータＩＶ３１〜ＩＶ３６で入出力信
号の１ビット当りの回路を構成している。図２ではｄｐ
０，ｄｂ０に対する回路素子のみに符号が付してある。
更に、インバータＩＶ３１，ＩＶ３２と所定のトランス
ファゲートとで第１のフリップフロップを形成し、同様
に、ＩＶ３３，ＩＶ３４で第２のフリップフロップ、Ｉ
Ｖ３５，ＩＶ３６で第３のフリップフロップを形成して
いる。
【００２３】入力レジスタ３１は、入力信号の各ビット
（ｄｐ０〜ｄｐ３）それぞれに対応するインバータＩＶ
３１，ＩＶ３２及びトランスファゲートＴＧ３１，ＴＧ
３２で構成され、双方向ループシフトレジスタ３３は、
入出力信号の各ビット（ｄｐ０，ｄｂ０〜ｄｐ３，ｄｂ
３）それぞれと対応するインバータＩＶ３３〜ＩＶ３６
及びトランスファゲートＴＧ３３〜ＴＧ３９で構成され
ている。
（ｄｐ０〜ｄｐ３）それぞれに対応するインバータＩＶ
３１，ＩＶ３２及びトランスファゲートＴＧ３１，ＴＧ
３２で構成され、双方向ループシフトレジスタ３３は、
入出力信号の各ビット（ｄｐ０，ｄｂ０〜ｄｐ３，ｄｂ
３）それぞれと対応するインバータＩＶ３３〜ＩＶ３６
及びトランスファゲートＴＧ３３〜ＴＧ３９で構成され
ている。
【００２４】また、初期アドレス奇偶判定部３２は、入
力レジスタ３１の出力信号を入力してどのビットが高レ
ベルかを検知して初期アドレスの奇偶を判定する２入力
ＮＡＮＤ型の論理ゲートＧ３１，Ｇ３２と、この判定結
果を保持するフリップフロップＦＦ３１と、このフリッ
プフロップＦＦ３１に保持されている判定結果と対応し
た奇数アドレス進行クロックＣＫＯ（ＣＫＯ＊），偶数
アドレス進行クロックＣＫＥ（ＣＫＥ＊）を発生する２
入力ＮＡＮＤ型の論理ゲートＧ３３，Ｇ３５及び２入力
ＮＯＲ型の論理ゲートＧ３４，Ｇ３６と、動作タイミン
グを制御するトランスファゲートＴＧ３ａ，ＴＧ３ｂ及
びトランジスタＱ３１，Ｑ３２とを含んで構成される。
力レジスタ３１の出力信号を入力してどのビットが高レ
ベルかを検知して初期アドレスの奇偶を判定する２入力
ＮＡＮＤ型の論理ゲートＧ３１，Ｇ３２と、この判定結
果を保持するフリップフロップＦＦ３１と、このフリッ
プフロップＦＦ３１に保持されている判定結果と対応し
た奇数アドレス進行クロックＣＫＯ（ＣＫＯ＊），偶数
アドレス進行クロックＣＫＥ（ＣＫＥ＊）を発生する２
入力ＮＡＮＤ型の論理ゲートＧ３３，Ｇ３５及び２入力
ＮＯＲ型の論理ゲートＧ３４，Ｇ３６と、動作タイミン
グを制御するトランスファゲートＴＧ３ａ，ＴＧ３ｂ及
びトランジスタＱ３１，Ｑ３２とを含んで構成される。
【００２５】奇数アドレス信号クロックＣＫＯ（以下単
にＣＫＯと記載する、他の信号についても同様）は、初
期アドレスが奇数のときＡＣＫと同相のクロックとな
り、偶数のとき高レベルに固定され（ＣＫＯ＊はその逆
相信号）、ＣＫＥは初期アドレスが偶数のときＡＣＫと
同相のクロックとなり、奇数のとき高レベルに固定され
る（ＣＫＥ＊はその逆相信号）。
にＣＫＯと記載する、他の信号についても同様）は、初
期アドレスが奇数のときＡＣＫと同相のクロックとな
り、偶数のとき高レベルに固定され（ＣＫＯ＊はその逆
相信号）、ＣＫＥは初期アドレスが偶数のときＡＣＫと
同相のクロックとなり、奇数のとき高レベルに固定され
る（ＣＫＥ＊はその逆相信号）。
【００２６】初期アドレス（ａ１・ａ０）が偶数（例え
ば００）であるとＡＣＫと同相の偶数アドレス進行クロ
ックＣＫＥが発生し、双方向ループシフトレジスタ３３
に保持された信号を順方向に循環シフトさせ、図３に示
すように、その出力をＣＫＥに同期してｄｂ０→ｄｂ１
→ｄｂ２→ｄＢ３→ｄｂ０の順で高レベル（選択レベ
ル）とする。
ば００）であるとＡＣＫと同相の偶数アドレス進行クロ
ックＣＫＥが発生し、双方向ループシフトレジスタ３３
に保持された信号を順方向に循環シフトさせ、図３に示
すように、その出力をＣＫＥに同期してｄｂ０→ｄｂ１
→ｄｂ２→ｄＢ３→ｄｂ０の順で高レベル（選択レベ
ル）とする。
【００２７】また、初期アドレス（ａ１・ａ０）が奇数
（例えば０１）のときにはＡＣＫと同相の奇数アドレス
進行クロックＣＫＯが発生し、双方向ループシフトレジ
スタ３３に保持された信号を逆方向に循環シフトさせ、
図４に示すように、その出力をＣＫＯに同期してｄｂ１
→ｄｂ０→ｄｂ３→ｄｂ２→ｄｂ１の順で高レベル（選
択レベル）とする（００，０１以外の初期アドレスにつ
いては図１（Ｂ）参照）。
（例えば０１）のときにはＡＣＫと同相の奇数アドレス
進行クロックＣＫＯが発生し、双方向ループシフトレジ
スタ３３に保持された信号を逆方向に循環シフトさせ、
図４に示すように、その出力をＣＫＯに同期してｄｂ１
→ｄｂ０→ｄｂ３→ｄｂ２→ｄｂ１の順で高レベル（選
択レベル）とする（００，０１以外の初期アドレスにつ
いては図１（Ｂ）参照）。
【００２８】以上のようにして、この実施例におけるイ
ンターリーブ方式のバースト動作が進行する。
ンターリーブ方式のバースト動作が進行する。
【００２９】図５はこの実施例における出力信号Ｑが得
られるまでの各部の信号波形を示すタイミング図であ
る。
られるまでの各部の信号波形を示すタイミング図であ
る。
【００３０】本発明では、外部からのアドレス信号ＡＤ
を直ちに一次デコーダ１１，１２でデコードし、バース
トデコード信号発生回路３及び入力レジスタ４に伝達す
る構成となっている。また、初期アドレス（ａ１・ａ
０）のデコード信号ｄｐ０〜ｄｐ３はバーストデコード
信号発生回路３の入力レジスタ３１に入力され、双方向
ループシフトレジスタ３３の第２のフリップフロップ
（ＩＶ３３，ＩＶ３４）を経て主デコーダ５に伝達され
る。初期サイクルにおいては、ＡＣＫ＊は高レベルでト
ランスファゲートＴＧ３４は導通状態となっているの
で、第１及び第２のフリップフロップ（ＩＶ３１〜ＩＶ
３４）等で形成されるレジスタは他の入力レジスタ４と
全く同型となっている。従って、第１の一次デコーダ１
１のデコード信号ｄｐ０〜ｄｐ３がバーストデコード信
号発生回路３を介して主デコーダ５に伝達されるまでの
時間は、第２の一次デコーダ１２のデコード信号が入力
レジスタ４を介して主デコーダ５に伝達されるまでの時
間と同一である。
を直ちに一次デコーダ１１，１２でデコードし、バース
トデコード信号発生回路３及び入力レジスタ４に伝達す
る構成となっている。また、初期アドレス（ａ１・ａ
０）のデコード信号ｄｐ０〜ｄｐ３はバーストデコード
信号発生回路３の入力レジスタ３１に入力され、双方向
ループシフトレジスタ３３の第２のフリップフロップ
（ＩＶ３３，ＩＶ３４）を経て主デコーダ５に伝達され
る。初期サイクルにおいては、ＡＣＫ＊は高レベルでト
ランスファゲートＴＧ３４は導通状態となっているの
で、第１及び第２のフリップフロップ（ＩＶ３１〜ＩＶ
３４）等で形成されるレジスタは他の入力レジスタ４と
全く同型となっている。従って、第１の一次デコーダ１
１のデコード信号ｄｐ０〜ｄｐ３がバーストデコード信
号発生回路３を介して主デコーダ５に伝達されるまでの
時間は、第２の一次デコーダ１２のデコード信号が入力
レジスタ４を介して主デコーダ５に伝達されるまでの時
間と同一である。
【００３１】一次デコーダ１１，１２の動作時間（遅延
時間）ｔｄは、通常、セットアップ時間ｔｓより短いた
め、本発明の構成とすることにより、一次デコーダ１
１，１２の動作時間ｔｄをセットアップ時間ｔｓ内に吸
収することができ、他の部分の動作時間は従来例と変ら
ないので、一次デコーダ１１，１２の動作時間ｔｄの分
だけクロックアクセス時間ｔｃａを短縮することができ
る。
時間）ｔｄは、通常、セットアップ時間ｔｓより短いた
め、本発明の構成とすることにより、一次デコーダ１
１，１２の動作時間ｔｄをセットアップ時間ｔｓ内に吸
収することができ、他の部分の動作時間は従来例と変ら
ないので、一次デコーダ１１，１２の動作時間ｔｄの分
だけクロックアクセス時間ｔｃａを短縮することができ
る。
【００３２】図６は本発明の第２の実施例の初期アドレ
ス奇偶判定部の具体例を示す回路図である。
ス奇偶判定部の具体例を示す回路図である。
【００３３】この実施例の初期アドレス奇偶判定部３２
ａは、第１の実施例の初期アドレス奇偶判定部３２にモ
ード指定信号ＭＯＤＥによって制御されるＮＡＮＤ型の
論理ゲートＧ３７及びＮＯＲ型の論理ゲートＧ３８を付
加したものであり、モード指定信号ＭＯＤＥを低レベル
にすると論理ゲートＧ３１，Ｇ３２の出力信号はそのま
ま論理ゲートＧ３７，Ｇ３８を通過して第１の実施例の
初期アドレス奇偶判定部３２と同一回路構成となってイ
ンターリーブ方式用となる。また、モード指定信号ＭＯ
ＤＥが高レベルになると、論理ゲートＧ３７の出力は高
レベル、Ｇ３８の出力は低レベルとなり、初期アドレス
の奇偶に関係なく常にＣＫＥはＡＣＫと同相のクロック
となり、ＣＫＯは高レベルに固定される。従って、双方
向ループシフトレジスタ３３は保持したデータを常に順
方向に循環シフトし、リニア方式の半導体記憶装置とし
て動作する。
ａは、第１の実施例の初期アドレス奇偶判定部３２にモ
ード指定信号ＭＯＤＥによって制御されるＮＡＮＤ型の
論理ゲートＧ３７及びＮＯＲ型の論理ゲートＧ３８を付
加したものであり、モード指定信号ＭＯＤＥを低レベル
にすると論理ゲートＧ３１，Ｇ３２の出力信号はそのま
ま論理ゲートＧ３７，Ｇ３８を通過して第１の実施例の
初期アドレス奇偶判定部３２と同一回路構成となってイ
ンターリーブ方式用となる。また、モード指定信号ＭＯ
ＤＥが高レベルになると、論理ゲートＧ３７の出力は高
レベル、Ｇ３８の出力は低レベルとなり、初期アドレス
の奇偶に関係なく常にＣＫＥはＡＣＫと同相のクロック
となり、ＣＫＯは高レベルに固定される。従って、双方
向ループシフトレジスタ３３は保持したデータを常に順
方向に循環シフトし、リニア方式の半導体記憶装置とし
て動作する。
【００３４】従って、極めてわずかな回路素子を付加す
るだけで、モード指定信号により、容易にインターリー
ブ方式とリニア方式とを切換えることができる。
るだけで、モード指定信号により、容易にインターリー
ブ方式とリニア方式とを切換えることができる。
【００３５】
【発明の効果】以上説明したように本発明は、外部から
入力されたアドレス信号を直ちにデコードする第１及び
第２の一次デコーダと、この第１の一次デコーダのデコ
ード出力を、初期アドレスの奇偶によって順方向または
逆方向に循環シフトさせる双方向ループシフトレジスタ
を備えたバーストデコード信号発生回路と、第２の一次
デコーダのデコード出力をラッチして出力する第２の入
力レジスタとを設け、バーストデコード信号発生回路及
び前記第２の入力レジスタのデコード出力を主デコーダ
に伝達する構成とすることにより、一次デコーダの動作
時間をセットアップ時間内に含めることができるのでそ
の分、クロックアクセス時間を短縮できて動作の高速化
をはかることができ、また、わずかな回路素子を付加す
るだけで、モード指定信号により、容易にインターリー
ブ方式とリニア方式とを切換えることができる効果があ
る。
入力されたアドレス信号を直ちにデコードする第１及び
第２の一次デコーダと、この第１の一次デコーダのデコ
ード出力を、初期アドレスの奇偶によって順方向または
逆方向に循環シフトさせる双方向ループシフトレジスタ
を備えたバーストデコード信号発生回路と、第２の一次
デコーダのデコード出力をラッチして出力する第２の入
力レジスタとを設け、バーストデコード信号発生回路及
び前記第２の入力レジスタのデコード出力を主デコーダ
に伝達する構成とすることにより、一次デコーダの動作
時間をセットアップ時間内に含めることができるのでそ
の分、クロックアクセス時間を短縮できて動作の高速化
をはかることができ、また、わずかな回路素子を付加す
るだけで、モード指定信号により、容易にインターリー
ブ方式とリニア方式とを切換えることができる効果があ
る。
【図１】本発明の第１の実施例を示すブロック図及びこ
の実施例のバーストデコード信号発生回路の動作を説明
するための初期アドレスと出力との関係を示す図であ
る。
の実施例のバーストデコード信号発生回路の動作を説明
するための初期アドレスと出力との関係を示す図であ
る。
【図２】図１に示された実施例のバーストデコード信号
発生回路の具体例を示す回路図である。
発生回路の具体例を示す回路図である。
【図３】図１に示された実施例の初期アドレスが偶数の
ときの動作を説明するための各部信号のタイミング図で
ある。
ときの動作を説明するための各部信号のタイミング図で
ある。
【図４】図１に示された実施例の初期アドレスが奇数の
ときの動作を説明するための各部信号のタイミング図で
ある。
ときの動作を説明するための各部信号のタイミング図で
ある。
【図５】図１に示された実施例の出力信号が得られるま
での各部信号のタイミング図である。
での各部信号のタイミング図である。
【図６】本発明の第２の実施例の初期アドレス奇偶判定
部の具体例を示す回路図である。
部の具体例を示す回路図である。
【図７】従来の半導体記憶装置の一例を示すブロック図
及びその動作を説明するための第１の一次デコーダに入
力される内部アドレス信号の値を示す図である。
及びその動作を説明するための第１の一次デコーダに入
力される内部アドレス信号の値を示す図である。
【図８】図７に示された半導体記憶装置の内部クロック
発生回路，入力レジスタ及び一次デコーダの具体例を示
す回路図である。
発生回路，入力レジスタ及び一次デコーダの具体例を示
す回路図である。
【図９】図７に示された半導体記憶装置の動作及び課題
を説明するための各部信号のタイミング図である。
を説明するための各部信号のタイミング図である。
２ 内部クロック発生回路 ３ バーストデコード信号発生回路 ４ 入力レジスタ ５ 主デコーダ ６ メモリセルアレイ部 ７ 内部アドレス発生回路 １１，１２ 一次デコーダ ３１ 入力レジスタ ３２ 初期アドレス奇偶判定部 ３３ 双方向ループシフトレジスタ ７１ ２進カウンタ ＦＦ３１ フリップフロップ Ｇ１１〜Ｇ１４，Ｇ２１〜Ｇ２３，Ｇ３１〜Ｇ３８，Ｇ
７１，Ｇ７２ 論理ゲート ＩＶ１１，ＩＶ１２，ＩＶ２１，ＩＶ３１〜ＩＶ３６，
ＩＶ４１〜ＩＶ４４インバータ Ｑ３１，Ｑ３２ トランジスタ ＴＧ３ａ，ＴＧ３ｂ，ＴＧ３１〜ＴＧ３９，ＴＧ４１〜
ＴＧ４４ トランスファゲート
７１，Ｇ７２ 論理ゲート ＩＶ１１，ＩＶ１２，ＩＶ２１，ＩＶ３１〜ＩＶ３６，
ＩＶ４１〜ＩＶ４４インバータ Ｑ３１，Ｑ３２ トランジスタ ＴＧ３ａ，ＴＧ３ｂ，ＴＧ３１〜ＴＧ３９，ＴＧ４１〜
ＴＧ４４ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (1)
- 【請求項１】 入力されたアドレス信号のうちの下位２
ビットからなる第１のビットをデコードする第１の一次
デコーダと、前記アドレス信号のうちの前記第１のビッ
ト以外の第２のビットを所定のビット数ずつデコードす
る第２の一次デコーダと、基準クロック、前記アドレス
信号の初期アドレスを検知するための初期アドレス検知
信号、及び前記アドレス信号の初期アドレスからのアド
レスの更新進行期間を示すアドレス進行信号を入力し初
期値取込み内部クロック及び内部アドレス進行クロック
を発生する内部クロック発生回路と、前記第１の一次デ
コーダのデコード出力の構成ビットを、初期値取込み内
部クロックに従ってラッチして出力する第１の入力レジ
スタと、この第１の入力レジスタの出力信号から、入力
されたアドレス信号の前記第１のビットの初期アドレス
が奇数か偶数かを判定する初期アドレス奇偶判定部と、
前記初期値取込み内部クロックに従って前記第１の入力
レジスタの出力信号の構成ビットそれぞれを対応するレ
ジスタにラッチして出力する双方向ループシフトレジス
タとを含むバーストデコード信号発生回路と、前記第２
の一次デコーダのデコード出力を前記初期値取込み内部
クロックに従ってラッチして出力する第２の入力レジス
タと、この第２の入力レジスタ及び前記バーストデコー
ド信号発生回路部の双方向ループシフトレジスタのそれ
ぞれの出力信号をデコードしてアドレス選択信号を出力
する主デコーダと、前記アドレス選択信号により選択さ
れたアドレスに対しデータの書込み、読出しを行うメモ
リセルアレイ部とを備え、前記バーストデコード信号発
生回路部の初期アドレス奇遇判定部においては、モード
指定信号がインターリーブ・モードを指定するとき、前
記初期アドレス奇偶判定部の判定結果により、判定結果
が偶数のときには、前記双方向ループシフトレジスタの
各レジスタにラッチした信号を順方向にシフト出力する
偶数アドレス進行クロックを、判定結果が奇数のときに
は、前記双方向ループシフトレジスタの各レジスタにラ
ッチした信号を逆方向にシフト出力する奇数アドレス進
行クロックを、前記初期値取込み内部クロック及び前記
内部アドレス進行クロックとから生成し、前記モード指
定信号がリニア・モードを指定するときには、前記偶数
アドレス進行クロックまたは奇数アドレス進行クロック
のいずれか一方のみを生成するようにして、バースト長
４のリニア方式及びインターリーブ方式の２つのバース
トアドレス発生モードを選択するようにしたことを特徴
とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28775294A JP3185568B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体記憶装置 |
| KR1019950042840A KR0172025B1 (ko) | 1994-11-22 | 1995-11-22 | 반도체 기억 장치 |
| EP95118392A EP0718848B1 (en) | 1994-11-22 | 1995-11-22 | Burst transmission semiconductor memory device |
| DE69523129T DE69523129T2 (de) | 1994-11-22 | 1995-11-22 | Halbleiterspeicheranordnung mit Signalbündelübertragung |
| US08/561,880 US5640358A (en) | 1994-11-22 | 1995-11-22 | Burst transmission semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28775294A JP3185568B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147964A JPH08147964A (ja) | 1996-06-07 |
| JP3185568B2 true JP3185568B2 (ja) | 2001-07-11 |
Family
ID=17721308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28775294A Expired - Fee Related JP3185568B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5640358A (ja) |
| EP (1) | EP0718848B1 (ja) |
| JP (1) | JP3185568B2 (ja) |
| KR (1) | KR0172025B1 (ja) |
| DE (1) | DE69523129T2 (ja) |
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