JP2000030444A - ウェ―ブパイプライン構造の同期式メモリ装置 - Google Patents
ウェ―ブパイプライン構造の同期式メモリ装置Info
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Abstract
(57)【要約】
【課題】 本発明は、アクセス経路を減縮してデータア
クセスタイムを改良することにより、メモリ動作の安定
性と性能を向上させ高速化を実現したウェーブパイプラ
イン構造の同期式メモリ装置を提供することを目的とす
る。 【解決手段】 グローバル入／出力ライン（Ｇ−ＩＯ）
と出力ドライバ（３０）との間に、相互並列につながる
多数のレジスタ（１１〜１ｎ）を備えるウェーブパイプ
ラインの同期式メモリ装置において、出力イネーブル信
号が活性化された区間でのみ出力データの基準となる内
部クロック信号（ＩＣＬＫ２）を発生させる内部クロッ
ク信号発生手段（１００）と、多数のレジスタ（１１〜
１ｎ）の出力端と出力ドライバ（３０）との間に接続さ
れ、内部クロック信号（ＩＣＬＫ２）の制御下にスイッ
チングされ活性化したレジスタに格納されたデータが入
力され、このデータを出力ドライバ（３０）へ伝えるデ
ータ伝達手段（２００）とを備えている。
クセスタイムを改良することにより、メモリ動作の安定
性と性能を向上させ高速化を実現したウェーブパイプラ
イン構造の同期式メモリ装置を提供することを目的とす
る。 【解決手段】 グローバル入／出力ライン（Ｇ−ＩＯ）
と出力ドライバ（３０）との間に、相互並列につながる
多数のレジスタ（１１〜１ｎ）を備えるウェーブパイプ
ラインの同期式メモリ装置において、出力イネーブル信
号が活性化された区間でのみ出力データの基準となる内
部クロック信号（ＩＣＬＫ２）を発生させる内部クロッ
ク信号発生手段（１００）と、多数のレジスタ（１１〜
１ｎ）の出力端と出力ドライバ（３０）との間に接続さ
れ、内部クロック信号（ＩＣＬＫ２）の制御下にスイッ
チングされ活性化したレジスタに格納されたデータが入
力され、このデータを出力ドライバ（３０）へ伝えるデ
ータ伝達手段（２００）とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明はウェーブパイプライ
ン構造の同期式メモリ装置に関し、詳細には、データア
クセス経路を減縮してデータアクセスタイムを改善する
ことにより、メモリ動作の安定性と性能を向上させ、高
速化を実現したウェーブパイプライン構造の同期式メモ
リ装置に関する。
ン構造の同期式メモリ装置に関し、詳細には、データア
クセス経路を減縮してデータアクセスタイムを改善する
ことにより、メモリ動作の安定性と性能を向上させ、高
速化を実現したウェーブパイプライン構造の同期式メモ
リ装置に関する。
【０００２】
【従来の技術】一般に、同期式メモリ（Synchronous me
mory）装置ではカラム経路を高速化するため多様な方法
のパイプライン（pipeline）構造が適用されており、な
かでも出力端に多数個のレジスタを用いるウェーブパイ
プライン（wave pipeline）構造は、回路が比較的単純
で、かつ、少ない面積で実現可能であり、高速化に有利
な長所を有することから広く用いられている。
mory）装置ではカラム経路を高速化するため多様な方法
のパイプライン（pipeline）構造が適用されており、な
かでも出力端に多数個のレジスタを用いるウェーブパイ
プライン（wave pipeline）構造は、回路が比較的単純
で、かつ、少ない面積で実現可能であり、高速化に有利
な長所を有することから広く用いられている。
【０００３】図６は、従来の同期式メモリ装置を示すブ
ロック構成図である。なお、この図６ではリード動作時
のカラム経路を簡略に示しており、その動作を簡単に説
明すれば次の通りである。
ロック構成図である。なお、この図６ではリード動作時
のカラム経路を簡略に示しており、その動作を簡単に説
明すれば次の通りである。
【０００４】図６に示す同期式メモリ装置にリード命令
が入力されると、カラムアドレスバッファ（column add
ress buffer）１を経由してカラムアドレス信号がバー
ストカラムアドレスカウンタ（burst column address c
ounter）３に入力され、内部クロック信号（ＩＣＬＫ）
に同期してバーストカラムアドレスカウンタ３にセッテ
ィングされる。その後、カラムアドレスデコーダ（colu
mn address decoder）５を経て、バンク７にカラムアド
レスが入力され、このカラムアドレスに該当するバンク
７内のビットラインセンスアンプ７１がアクセスされ
る。
が入力されると、カラムアドレスバッファ（column add
ress buffer）１を経由してカラムアドレス信号がバー
ストカラムアドレスカウンタ（burst column address c
ounter）３に入力され、内部クロック信号（ＩＣＬＫ）
に同期してバーストカラムアドレスカウンタ３にセッテ
ィングされる。その後、カラムアドレスデコーダ（colu
mn address decoder）５を経て、バンク７にカラムアド
レスが入力され、このカラムアドレスに該当するバンク
７内のビットラインセンスアンプ７１がアクセスされ
る。
【０００５】この時、カラムアドレスデコーダ５から出
力されるカラム選択信号（Ｙｉ）は、バンク７内のビッ
トラインセンスアンプ７１によってセンシング及び増幅
され、そのデータがローカル入／出力ライン（local in
put／output line：Ｌ−ＩＯ、／Ｌ−ＩＯ）を介して伝
達される。
力されるカラム選択信号（Ｙｉ）は、バンク７内のビッ
トラインセンスアンプ７１によってセンシング及び増幅
され、そのデータがローカル入／出力ライン（local in
put／output line：Ｌ−ＩＯ、／Ｌ−ＩＯ）を介して伝
達される。
【０００６】バンク７から伝達されたデータは入／出力
センスアンプ（ＩＯ Ｓ／Ａ）９により増幅されてグロ
ーバル入／出力ライン（global input／output line：
Ｇ−ＩＯ）へ出力され、このグローバル入／出力ライン
（Ｇ−ＩＯ）を経て、レジスタ０〜Ｎ−１のＮ個のレジ
スタ（register）１１〜１ｎのうち一つのレジスタに格
納される。なお、ここでｎ及びＮは任意の整数である。
センスアンプ（ＩＯ Ｓ／Ａ）９により増幅されてグロ
ーバル入／出力ライン（global input／output line：
Ｇ−ＩＯ）へ出力され、このグローバル入／出力ライン
（Ｇ−ＩＯ）を経て、レジスタ０〜Ｎ−１のＮ個のレジ
スタ（register）１１〜１ｎのうち一つのレジスタに格
納される。なお、ここでｎ及びＮは任意の整数である。
【０００７】また、図６の同期式メモリ装置の出力端に
はリードデータ制御部２０が設けられ、このリードデー
タ制御部２０からは、出力ドライバ３０を制御する出力
イネーブル（out enable）信号（ＯＥ）、上記Ｎ個のレ
ジスタ１１〜１ｎへの入力制御信号ＰＩ＜０＞〜ＰＩ＜
Ｎ−１＞、及び、Ｎ個のレジスタの出力制御信号ＰＯ＜
０＞〜ＰＯ＜Ｎ−１＞等の各信号が生成され、これらの
各信号により、出力データを制御することになる。
はリードデータ制御部２０が設けられ、このリードデー
タ制御部２０からは、出力ドライバ３０を制御する出力
イネーブル（out enable）信号（ＯＥ）、上記Ｎ個のレ
ジスタ１１〜１ｎへの入力制御信号ＰＩ＜０＞〜ＰＩ＜
Ｎ−１＞、及び、Ｎ個のレジスタの出力制御信号ＰＯ＜
０＞〜ＰＯ＜Ｎ−１＞等の各信号が生成され、これらの
各信号により、出力データを制御することになる。
【０００８】そして、バーストリード（burst read）動
作によって、グローバル入／出力ライン（Ｇ−ＩＯ）を
経てデータが伝えられるたびに、順次、レジスタの入力
制御信号ＰＩ＜０＞〜ＰＩ＜Ｎ−１＞が活性化される。
作によって、グローバル入／出力ライン（Ｇ−ＩＯ）を
経てデータが伝えられるたびに、順次、レジスタの入力
制御信号ＰＩ＜０＞〜ＰＩ＜Ｎ−１＞が活性化される。
【０００９】ここで、入力制御信号ＰＩ＜０＞〜ＰＩ＜
Ｎ−１＞によって、順番に各レジスタの入力を制御する
ことにより、データがレジスタ１１〜１ｎに順次格納さ
れる。また、リード命令以後“ＣＬ−１”番目のクロッ
クからは、順次レジスタ出力制御信号ＰＯ＜０＞〜ＰＯ
＜Ｎ−１＞が活性化され、レジスタ１１（resistor 0）
〜１ｎ（resistor N-1）に格納されたデータが順次出力
ドライバ３０を経てデータ出力ピン（ＤＱ pin）に出力
される。
Ｎ−１＞によって、順番に各レジスタの入力を制御する
ことにより、データがレジスタ１１〜１ｎに順次格納さ
れる。また、リード命令以後“ＣＬ−１”番目のクロッ
クからは、順次レジスタ出力制御信号ＰＯ＜０＞〜ＰＯ
＜Ｎ−１＞が活性化され、レジスタ１１（resistor 0）
〜１ｎ（resistor N-1）に格納されたデータが順次出力
ドライバ３０を経てデータ出力ピン（ＤＱ pin）に出力
される。
【００１０】尚、通常のバーストリード動作では、バー
スト長さ（burst length：ＢＬ）がレジスタの数（Ｎ）
より大きいが、一度データが格納されたレジスタに再び
データが入力される場合でも、以前に格納されたデータ
がすでに出力されているのでデータ出力時の問題は発生
しない。
スト長さ（burst length：ＢＬ）がレジスタの数（Ｎ）
より大きいが、一度データが格納されたレジスタに再び
データが入力される場合でも、以前に格納されたデータ
がすでに出力されているのでデータ出力時の問題は発生
しない。
【００１１】図７は、図６に示す同期式メモリ装置の動
作を示すタイミングチャートであり、特に、カスレイテ
ンシー（CAS latency：ＣＬ）が３で、バースト長さ（b
urstlength：ＢＬ）が４の場合の内部クロック信号（Ｉ
ＣＬＫ）、レジスタのデータ出力制御信号（ＰＯ＜０＞
〜ＰＯ＜Ｎ−１＞）、及び、データ出力（ＤＱ）の関係
を示している。
作を示すタイミングチャートであり、特に、カスレイテ
ンシー（CAS latency：ＣＬ）が３で、バースト長さ（b
urstlength：ＢＬ）が４の場合の内部クロック信号（Ｉ
ＣＬＫ）、レジスタのデータ出力制御信号（ＰＯ＜０＞
〜ＰＯ＜Ｎ−１＞）、及び、データ出力（ＤＱ）の関係
を示している。
【００１２】この図７に示すように、リード命令が入力
されたクロックからＣＬ−１番目のクロックによって、
一番目のレジスタ１１（register０）のデータ出力制御
信号であるＰＯ＜０＞が活性化され、レジスタ１１（re
gister０）に格納されたデータが出力ドライバ３０を経
てデータ出力ピン（ＤＱ pin）に出力される。同様に、
続くクロック信号によってＰＯ＜１＞、ＰＯ＜２＞、Ｐ
Ｏ＜０＞信号が順次活性化され、レジスタ１２（resist
or１）、レジスタ１３（resistor２）、レジスタ１１
（resistor０）に格納されたデータが、順番にデータ出
力ピン（ＤＱ pin）に出力されることになる。
されたクロックからＣＬ−１番目のクロックによって、
一番目のレジスタ１１（register０）のデータ出力制御
信号であるＰＯ＜０＞が活性化され、レジスタ１１（re
gister０）に格納されたデータが出力ドライバ３０を経
てデータ出力ピン（ＤＱ pin）に出力される。同様に、
続くクロック信号によってＰＯ＜１＞、ＰＯ＜２＞、Ｐ
Ｏ＜０＞信号が順次活性化され、レジスタ１２（resist
or１）、レジスタ１３（resistor２）、レジスタ１１
（resistor０）に格納されたデータが、順番にデータ出
力ピン（ＤＱ pin）に出力されることになる。
【００１３】また、図７において、レジスタの入力制御
信号であるＰＩ＜０＞〜ＰＩ＜２＞は図示していない
が、データがグローバル入／出力ライン（Ｇ−ＩＯ）を
経て出力端に伝えられるたびに、順次ＰＩ＜０＞、ＰＩ
＜１＞、ＰＩ＜２＞、ＰＩ＜０＞信号が活性化され、上
記レジスタの入力端につながる伝達ゲート（ＭＴＩ−
０、ＭＴＩ−１、ＭＴＩ−２）をターン／オンさせるこ
とにより、伝達されたデータが順次、各レジスタに格納
される。
信号であるＰＩ＜０＞〜ＰＩ＜２＞は図示していない
が、データがグローバル入／出力ライン（Ｇ−ＩＯ）を
経て出力端に伝えられるたびに、順次ＰＩ＜０＞、ＰＩ
＜１＞、ＰＩ＜２＞、ＰＩ＜０＞信号が活性化され、上
記レジスタの入力端につながる伝達ゲート（ＭＴＩ−
０、ＭＴＩ−１、ＭＴＩ−２）をターン／オンさせるこ
とにより、伝達されたデータが順次、各レジスタに格納
される。
【００１４】以上のような動作方式によって、従来の同
期式メモリでのデータアクセス時間（ｔＡＣ）は、外部
クロックから内部クロックまでのスキュー（skew）、内
部クロックからレジスタの出力制御信号（ＰＯ）までの
ディレイ、及び、上記レジスタの出力制御信号（ＰＯ）
によって制御されるレジスタからデータ出力ピンまでの
ディレイの組合わせによって決定される。
期式メモリでのデータアクセス時間（ｔＡＣ）は、外部
クロックから内部クロックまでのスキュー（skew）、内
部クロックからレジスタの出力制御信号（ＰＯ）までの
ディレイ、及び、上記レジスタの出力制御信号（ＰＯ）
によって制御されるレジスタからデータ出力ピンまでの
ディレイの組合わせによって決定される。
【００１５】さらに、従来のウェーブパイプライン構造
を有する同期式メモリ装置では、それぞれの出力端にあ
るＮ個のレジスタの入力と出力を順次制御することによ
り出力データを制御するが、この時、レジスタの出力制
御信号（ＰＯ＜０＞〜ＰＯ＜Ｎ−１＞）はクロックの立
ち上がりエッジ（rising edge）を基準に生成され、レ
ジスタの出力を制御することになる。
を有する同期式メモリ装置では、それぞれの出力端にあ
るＮ個のレジスタの入力と出力を順次制御することによ
り出力データを制御するが、この時、レジスタの出力制
御信号（ＰＯ＜０＞〜ＰＯ＜Ｎ−１＞）はクロックの立
ち上がりエッジ（rising edge）を基準に生成され、レ
ジスタの出力を制御することになる。
【００１６】
【発明が解決しようとする課題】しかし、この場合、外
部から入力されたクロック（ＣＬＫ）から上記レジスタ
出力制御信号が発生されるまでは、数段階のロジックゲ
ートを経なければならないため、データの高速化に限界
が生じるという問題点があった。さらに、外部クロック
信号（ＩＣＬＫ）と内部クロック信号（ＩＣＬＫ）との
間のクロックスキュー（skew）が生じ、チップサイズが
大きい場合、高速化がさらに困難になるという問題点が
あった。
部から入力されたクロック（ＣＬＫ）から上記レジスタ
出力制御信号が発生されるまでは、数段階のロジックゲ
ートを経なければならないため、データの高速化に限界
が生じるという問題点があった。さらに、外部クロック
信号（ＩＣＬＫ）と内部クロック信号（ＩＣＬＫ）との
間のクロックスキュー（skew）が生じ、チップサイズが
大きい場合、高速化がさらに困難になるという問題点が
あった。
【００１７】従って、本発明は前記問題点を解決するた
めなされたものであり、本発明の目的はアクセス経路を
減縮してデータアクセスタイムを改良することにより、
メモリ動作の安定性と性能を向上させ高速化を実現した
ウェーブパイプライン構造の同期式メモリ装置を提供す
ることにある。
めなされたものであり、本発明の目的はアクセス経路を
減縮してデータアクセスタイムを改良することにより、
メモリ動作の安定性と性能を向上させ高速化を実現した
ウェーブパイプライン構造の同期式メモリ装置を提供す
ることにある。
【００１８】
【課題を解決するための手段】前記目的の達成のため、
請求項１記載の発明は、グローバル入／出力ライン（Ｇ
−ＩＯ）と出力ドライバ（３０）との間に、相互並列に
つながる多数のレジスタ（１１〜１ｎ）を備えるウェー
ブパイプラインの同期式メモリ装置において、出力イネ
ーブル信号が活性化された区間でのみ出力データの基準
となる内部クロック信号（ＩＣＬＫ２）を発生させる内
部クロック信号発生手段（１００）と、前記多数のレジ
スタ（１１〜１ｎ）の出力端と前記出力ドライバ（３
０）との間に接続され、前記内部クロック信号（ＩＣＬ
Ｋ２）の制御下にスイッチングされ活性化したレジスタ
に格納されたデータが入力され、このデータを前記出力
ドライバ（３０）へ伝えるデータ伝達手段（２００）
と、を備えることを特徴とする構成とした。
請求項１記載の発明は、グローバル入／出力ライン（Ｇ
−ＩＯ）と出力ドライバ（３０）との間に、相互並列に
つながる多数のレジスタ（１１〜１ｎ）を備えるウェー
ブパイプラインの同期式メモリ装置において、出力イネ
ーブル信号が活性化された区間でのみ出力データの基準
となる内部クロック信号（ＩＣＬＫ２）を発生させる内
部クロック信号発生手段（１００）と、前記多数のレジ
スタ（１１〜１ｎ）の出力端と前記出力ドライバ（３
０）との間に接続され、前記内部クロック信号（ＩＣＬ
Ｋ２）の制御下にスイッチングされ活性化したレジスタ
に格納されたデータが入力され、このデータを前記出力
ドライバ（３０）へ伝えるデータ伝達手段（２００）
と、を備えることを特徴とする構成とした。
【００１９】請求項２記載の発明は、請求項１記載のウ
ェーブパイプライン構造の同期式メモリ装置において、
前記内部クロック信号発生手段（１００）は、外部入力
クロック信号（例えば、ＩＣＬＫ）を所定の時間ほどデ
ィレイさせて伝えるディレイ部（５０）と、前記ディレ
イ部（５０）の出力端に接続され、外部入力クロック信
号の上昇区間を感知するクロック上昇区間感知部（６
０）と、前記出力イネーブル信号、及び、前記クロック
上昇区間感知部（６０）からの出力信号が入力され、こ
れら入力された信号の論理組合わせを行って前記クロッ
ク信号の上昇区間で一定パルス幅を有する内部クロック
信号（ＩＣＬＫ２）を発生させる論理演算部（７０）
と、をさらに備えることを特徴とする構成とした。
ェーブパイプライン構造の同期式メモリ装置において、
前記内部クロック信号発生手段（１００）は、外部入力
クロック信号（例えば、ＩＣＬＫ）を所定の時間ほどデ
ィレイさせて伝えるディレイ部（５０）と、前記ディレ
イ部（５０）の出力端に接続され、外部入力クロック信
号の上昇区間を感知するクロック上昇区間感知部（６
０）と、前記出力イネーブル信号、及び、前記クロック
上昇区間感知部（６０）からの出力信号が入力され、こ
れら入力された信号の論理組合わせを行って前記クロッ
ク信号の上昇区間で一定パルス幅を有する内部クロック
信号（ＩＣＬＫ２）を発生させる論理演算部（７０）
と、をさらに備えることを特徴とする構成とした。
【００２０】請求項３記載の発明は、請求項２記載のウ
ェーブパイプライン構造の同期式メモリ装置において、
前記クロック上昇区間感知部（６０）は、外部入力クロ
ック信号を一定時間反転ディレイさせる反転ディレイ素
子（例えば、ＩＶ２〜ＩＶ４）と、前記外部入力クロッ
ク信号と前記反転ディレイ素子（例えば、ＩＶ２〜ＩＶ
４）からの出力信号とが入力され、これら入力された信
号のアンド組合わせを行う論理素子（例えば、ＮＡＮＤ
２）と、を備えることを特徴とする構成とした。
ェーブパイプライン構造の同期式メモリ装置において、
前記クロック上昇区間感知部（６０）は、外部入力クロ
ック信号を一定時間反転ディレイさせる反転ディレイ素
子（例えば、ＩＶ２〜ＩＶ４）と、前記外部入力クロッ
ク信号と前記反転ディレイ素子（例えば、ＩＶ２〜ＩＶ
４）からの出力信号とが入力され、これら入力された信
号のアンド組合わせを行う論理素子（例えば、ＮＡＮＤ
２）と、を備えることを特徴とする構成とした。
【００２１】請求項４記載の発明は、請求項２記載のウ
ェーブパイプライン構造の同期式メモリ装置において、
前記論理演算部（７０）は、アンド組合わせ論理ゲート
（例えば、ＮＡＮＤ１及びＩＶ１）により構成されるこ
とを特徴とする構成とした。
ェーブパイプライン構造の同期式メモリ装置において、
前記論理演算部（７０）は、アンド組合わせ論理ゲート
（例えば、ＮＡＮＤ１及びＩＶ１）により構成されるこ
とを特徴とする構成とした。
【００２２】請求項５記載の発明は、請求項１記載のウ
ェーブパイプライン構造の同期式メモリ装置において、
前記データ伝達手段（２００）は、前記内部クロック信
号（例えば、ＩＣＬＫ２）によりスイッチングされるス
イッチング素子（例えば、ＭＴ−Ｋ）と、前記スイッチ
ング素子に直列連結されたマスタレジスタ（４０）と、
を備えることを特徴とする構成とした。
ェーブパイプライン構造の同期式メモリ装置において、
前記データ伝達手段（２００）は、前記内部クロック信
号（例えば、ＩＣＬＫ２）によりスイッチングされるス
イッチング素子（例えば、ＭＴ−Ｋ）と、前記スイッチ
ング素子に直列連結されたマスタレジスタ（４０）と、
を備えることを特徴とする構成とした。
【００２３】請求項６記載の発明は、請求項５記載のウ
ェーブパイプライン構造の同期式メモリ装置において、
前記スイッチング素子は、伝達ゲート（ＭＴ−Ｋ）によ
り構成されることを特徴とする構成とした。
ェーブパイプライン構造の同期式メモリ装置において、
前記スイッチング素子は、伝達ゲート（ＭＴ−Ｋ）によ
り構成されることを特徴とする構成とした。
【００２４】従って、出力データが、外部クロック信号
を基準に発生されず、内部信号で有効なデータが出力さ
れるときにのみ活性化される内部クロック信号を基準に
出力されるので、データのアクセス経路が大幅に簡単に
なり、高速のデータアクセス時間が保証できるようにな
る。
を基準に発生されず、内部信号で有効なデータが出力さ
れるときにのみ活性化される内部クロック信号を基準に
出力されるので、データのアクセス経路が大幅に簡単に
なり、高速のデータアクセス時間が保証できるようにな
る。
【００２５】そして、データアクセス経路を簡単にして
データアクセス経路及びデータ出力経路を大幅に改良す
ることにより、高速化を実現できる非常に優れた効果が
ある。さらに、クロックスキューを減少させるための別
途の回路構成が要求されないため、高速のアクセス時間
を確保することがさらに容易になる効果がある。
データアクセス経路及びデータ出力経路を大幅に改良す
ることにより、高速化を実現できる非常に優れた効果が
ある。さらに、クロックスキューを減少させるための別
途の回路構成が要求されないため、高速のアクセス時間
を確保することがさらに容易になる効果がある。
【００２６】
【発明の実施の形態】前述の目的及びその他の目的と本
発明の特徴及び利点は、添付の図面と係る次の詳しい説
明を介しより明らかになるはずである。以下、添付の図
を参照して本発明の実施例を詳しく説明すれば次の通り
である。
発明の特徴及び利点は、添付の図面と係る次の詳しい説
明を介しより明らかになるはずである。以下、添付の図
を参照して本発明の実施例を詳しく説明すれば次の通り
である。
【００２７】図１は、本発明を適用したウェーブパイプ
ライン構造の同期式メモリ装置の構成を示すブロック図
である。この図１に示す同期式メモリ装置は、上記従来
のウェーブパイプライン構造の同期式メモリ装置（図
６）の基本構成に、出力イネーブル信号（ＯＥ）が活性
化された区間でのみ出力データの基準となる内部クロッ
ク信号（ＩＣＬＫ２）を生成する内部クロック信号発生
手段１００と、多数のレジスタ１１〜１ｎの出力端と出
力ドライバ３０との間に接続され、内部クロック信号
（ＩＣＬＫ２）の制御によってスイッチングし活性化し
たレジスタから当該レジスタに格納されたデータが入力
されると、このデータを出力ドライバ３０に伝えるデー
タ伝達手段２００と、をさらに備えて構成される。
ライン構造の同期式メモリ装置の構成を示すブロック図
である。この図１に示す同期式メモリ装置は、上記従来
のウェーブパイプライン構造の同期式メモリ装置（図
６）の基本構成に、出力イネーブル信号（ＯＥ）が活性
化された区間でのみ出力データの基準となる内部クロッ
ク信号（ＩＣＬＫ２）を生成する内部クロック信号発生
手段１００と、多数のレジスタ１１〜１ｎの出力端と出
力ドライバ３０との間に接続され、内部クロック信号
（ＩＣＬＫ２）の制御によってスイッチングし活性化し
たレジスタから当該レジスタに格納されたデータが入力
されると、このデータを出力ドライバ３０に伝えるデー
タ伝達手段２００と、をさらに備えて構成される。
【００２８】データ伝達手段２００は、内部クロック信
号（ＩＣＬＫ２）により選択的にターン／オンされるス
イッチング素子としての伝達ゲート（ＭＴ−Ｋ）と、伝
達ゲート（ＭＴ−Ｋ）に直列連結されたマスタレジスタ
４０とによって構成される。
号（ＩＣＬＫ２）により選択的にターン／オンされるス
イッチング素子としての伝達ゲート（ＭＴ−Ｋ）と、伝
達ゲート（ＭＴ−Ｋ）に直列連結されたマスタレジスタ
４０とによって構成される。
【００２９】上記のような構成により、出力データが外
部クロック信号（ＩＣＬＫ）を基準に発生されず、内部
信号で有効なデータが出力されるときにのみ活性化され
る内部クロック信号（ＩＣＬＫ２）を基準に出力される
ので、データのアクセス経路が大幅に簡単になり、高速
のデータアクセス時間が保証できるようになるのであ
る。
部クロック信号（ＩＣＬＫ）を基準に発生されず、内部
信号で有効なデータが出力されるときにのみ活性化され
る内部クロック信号（ＩＣＬＫ２）を基準に出力される
ので、データのアクセス経路が大幅に簡単になり、高速
のデータアクセス時間が保証できるようになるのであ
る。
【００３０】さらに、内部クロック信号発生手段１００
には、外部クロック信号（ＩＣＬＫ）と出力イネーブル
（output enable：ＯＥ）信号とが入力される。そし
て、内部クロック信号発生手段１００は、リード命令が
入力されたクロックを基準に、カスレイテンシー（Ｃ
Ｌ）−１番目のクロックからバースト長さ（burst leng
th：ＢＬ）ほどの間の短いパルス信号を発生させ、後端
につながるマスタレジスタ（master register）４０の
入力を制御することになる。
には、外部クロック信号（ＩＣＬＫ）と出力イネーブル
（output enable：ＯＥ）信号とが入力される。そし
て、内部クロック信号発生手段１００は、リード命令が
入力されたクロックを基準に、カスレイテンシー（Ｃ
Ｌ）−１番目のクロックからバースト長さ（burst leng
th：ＢＬ）ほどの間の短いパルス信号を発生させ、後端
につながるマスタレジスタ（master register）４０の
入力を制御することになる。
【００３１】ここで、内部クロック信号発生手段１００
は、データ出力保持時間（data output hold time）を
一定にするために、外部クロック信号（ＩＣＬＫ）と内
部クロック信号（ＩＣＬＫ２）の間に一定のディレイを
誘発するディレイ部５０（図３）を含んで構成され、こ
のディレイ部５０によって前記二つのクロック信号（Ｉ
ＣＬＫ，ＩＣＬＫ２）間のクロックスキュー（clock sk
ew）にも影響を受けないよう制御している。
は、データ出力保持時間（data output hold time）を
一定にするために、外部クロック信号（ＩＣＬＫ）と内
部クロック信号（ＩＣＬＫ２）の間に一定のディレイを
誘発するディレイ部５０（図３）を含んで構成され、こ
のディレイ部５０によって前記二つのクロック信号（Ｉ
ＣＬＫ，ＩＣＬＫ２）間のクロックスキュー（clock sk
ew）にも影響を受けないよう制御している。
【００３２】図２は、図１の同期式メモリ装置の動作を
示すタイミングチャートであり、上記図７に示す従来の
同期式メモリ装置の動作を示すタイミングチャートと同
様に、カスレイテンシー（CAS latency：ＣＬ）が３
で、バースト長さ（burst length：ＢＬ）が４の場合を
示す。
示すタイミングチャートであり、上記図７に示す従来の
同期式メモリ装置の動作を示すタイミングチャートと同
様に、カスレイテンシー（CAS latency：ＣＬ）が３
で、バースト長さ（burst length：ＢＬ）が４の場合を
示す。
【００３３】図２のタイミングチャートに示すように、
レジスタ出力制御信ＰＯ＜０＞〜ＰＯ＜２＞がカスレイ
テンシー（ＣＬ）−２番目のクロックから順次活性化さ
れ、出力データは、内部クロック信号（ＩＣＬＫ２）を
基準として、マスタレジスタ４０と出力ドライバ３０を
経てデータ出力ピン（ＤＱ pin）へ出力されている。
レジスタ出力制御信ＰＯ＜０＞〜ＰＯ＜２＞がカスレイ
テンシー（ＣＬ）−２番目のクロックから順次活性化さ
れ、出力データは、内部クロック信号（ＩＣＬＫ２）を
基準として、マスタレジスタ４０と出力ドライバ３０を
経てデータ出力ピン（ＤＱ pin）へ出力されている。
【００３４】さらに、各レジスタの出力制御信号である
ＰＯ＜０＞、ＰＯ＜１＞、ＰＯ＜２＞は、内部クロック
信号（ＩＣＬＫ２）のパルスの間引続き保持されるの
で、レジスタに格納されたデータがマスタレジスタ４０
に伝えられることになる。このとき、内部クロック信号
（ＩＣＬＫ２）は、出力イネーブル信号（ＯＥ）が活性
化される間にのみパルスが生成され、それぞれのパルス
は外部クロック信号（ＩＣＬＫ）から‘ｔ０’時間ほど
ディレイされて生成される。このディレイ時間（ｔ０）
は、データ出力保持時間（data output hold time：ｔ
ＯＨ）を保障するためのディレイとなる。
ＰＯ＜０＞、ＰＯ＜１＞、ＰＯ＜２＞は、内部クロック
信号（ＩＣＬＫ２）のパルスの間引続き保持されるの
で、レジスタに格納されたデータがマスタレジスタ４０
に伝えられることになる。このとき、内部クロック信号
（ＩＣＬＫ２）は、出力イネーブル信号（ＯＥ）が活性
化される間にのみパルスが生成され、それぞれのパルス
は外部クロック信号（ＩＣＬＫ）から‘ｔ０’時間ほど
ディレイされて生成される。このディレイ時間（ｔ０）
は、データ出力保持時間（data output hold time：ｔ
ＯＨ）を保障するためのディレイとなる。
【００３５】図１で説明したように、レジスタに格納さ
れたデータが内部クロック信号（ＩＣＬＫ２）によりマ
スタレジスタ４０に伝えられ、出力ドライバ３０によっ
てデータ出力ピン（ＤＱ pin）にドライビングされる。
ディレイ時間（ｔ０）を設けることにより、ディレイ時
間（ｔ０）の間は以前のデータがそのまま保持されるの
で、データ出力保持時間（data output hold time：ｔ
ＯＨ）を一定に保持させ、二つのクロック信号（ＩＣＬ
Ｋ，ＩＣＬＫ２）の間のクロックスキュー（clock ske
w）に影響を受けないよう制御することができる。
れたデータが内部クロック信号（ＩＣＬＫ２）によりマ
スタレジスタ４０に伝えられ、出力ドライバ３０によっ
てデータ出力ピン（ＤＱ pin）にドライビングされる。
ディレイ時間（ｔ０）を設けることにより、ディレイ時
間（ｔ０）の間は以前のデータがそのまま保持されるの
で、データ出力保持時間（data output hold time：ｔ
ＯＨ）を一定に保持させ、二つのクロック信号（ＩＣＬ
Ｋ，ＩＣＬＫ２）の間のクロックスキュー（clock ske
w）に影響を受けないよう制御することができる。
【００３６】また、これに伴い、データアクセス経路を
既存の場合とは別に、内部クロック信号（ＩＣＬＫ２）
からマスタレジスタ４０→出力ドライバ３０→データ出
力ピン（ＤＱ pin）とすることで、単純化させることが
できるようになる。
既存の場合とは別に、内部クロック信号（ＩＣＬＫ２）
からマスタレジスタ４０→出力ドライバ３０→データ出
力ピン（ＤＱ pin）とすることで、単純化させることが
できるようになる。
【００３７】図３は、図１の内部クロック信号発生手段
１００の構成を示すブロック図である。図３のに示すよ
うに、外部クロック信号（ＩＣＬＫ）を上記のデータ保
持時間保障用ディレイ時間（ｔ０）ほどディレイさせて
伝えるディレイ部５０と、ディレイ部５０の出力端につ
ながり、外部クロック信号（ＩＣＬＫ）の上昇区間を感
知するクロック上昇区間感知部６０と、上記出力イネー
ブル信号（ＯＥ）と上記クロック上昇区間感知部６０の
出力信号とが入力され、これら入力された信号の論理組
合わせを行って上記クロック信号の上昇区間で一定のパ
ルス幅を有する内部クロック信号（ＩＣＬＫ２）を発生
させる論理演算部７０で構成される。
１００の構成を示すブロック図である。図３のに示すよ
うに、外部クロック信号（ＩＣＬＫ）を上記のデータ保
持時間保障用ディレイ時間（ｔ０）ほどディレイさせて
伝えるディレイ部５０と、ディレイ部５０の出力端につ
ながり、外部クロック信号（ＩＣＬＫ）の上昇区間を感
知するクロック上昇区間感知部６０と、上記出力イネー
ブル信号（ＯＥ）と上記クロック上昇区間感知部６０の
出力信号とが入力され、これら入力された信号の論理組
合わせを行って上記クロック信号の上昇区間で一定のパ
ルス幅を有する内部クロック信号（ＩＣＬＫ２）を発生
させる論理演算部７０で構成される。
【００３８】論理演算部７０は、アンド組合わせ論理素
子（ＮＡＮＤ１、ＩＶ１）によって構成されるので、出
力イネーブル信号（ＯＥ）によって出力データの基準と
なるクロックでのみパルスが生じるため、出力端の不必
要な動作を防ぐことができるようになる。
子（ＮＡＮＤ１、ＩＶ１）によって構成されるので、出
力イネーブル信号（ＯＥ）によって出力データの基準と
なるクロックでのみパルスが生じるため、出力端の不必
要な動作を防ぐことができるようになる。
【００３９】図４は，図３に示すクロック上昇区間感知
部６０の内部構成の一例を示す回路図であり、外部クロ
ック信号（ＩＣＬＫ）を一定時間反転遅延させる反転デ
ィレイ素子（ＩＶ２〜ＩＶ４）と、外部クロック信号
（ＩＣＬＫ）と、反転ディレイ素子（ＩＶ２〜ＩＶ４）
の出力信号が入力され、この入力された信号のアンド組
合わせを行う論理素子（ＮＡＮＤ２＋ＩＶ５）と、によ
って構成される。
部６０の内部構成の一例を示す回路図であり、外部クロ
ック信号（ＩＣＬＫ）を一定時間反転遅延させる反転デ
ィレイ素子（ＩＶ２〜ＩＶ４）と、外部クロック信号
（ＩＣＬＫ）と、反転ディレイ素子（ＩＶ２〜ＩＶ４）
の出力信号が入力され、この入力された信号のアンド組
合わせを行う論理素子（ＮＡＮＤ２＋ＩＶ５）と、によ
って構成される。
【００４０】上記の図４に示す構成により、クロック上
昇区間感知部６０は、上記反転ディレイ素子（ＩＶ２〜
ＩＶ４）により生成されるディレイ時間（ｔ１）ほどの
パルス幅を有する短いパルスを、入力される外部クロッ
ク信号の上昇区間ごとに発生させることになる。
昇区間感知部６０は、上記反転ディレイ素子（ＩＶ２〜
ＩＶ４）により生成されるディレイ時間（ｔ１）ほどの
パルス幅を有する短いパルスを、入力される外部クロッ
ク信号の上昇区間ごとに発生させることになる。
【００４１】図５は、図１に示す内部クロック信号発生
手段１００の動作タイミングを示すタイミングチャート
である。この図５に示すように、出力イネーブル信号
（ＯＥ）が活性化されている間にのみ内部クロック信号
（ＩＣＬＫ２）のパルスが生成され、それぞれのパルス
は外部クロック信号（ＩＣＬＫ）からｔ０ほどディレイ
され、パルス幅は上記のディレイ時間（ｔ１）となる。
手段１００の動作タイミングを示すタイミングチャート
である。この図５に示すように、出力イネーブル信号
（ＯＥ）が活性化されている間にのみ内部クロック信号
（ＩＣＬＫ２）のパルスが生成され、それぞれのパルス
は外部クロック信号（ＩＣＬＫ）からｔ０ほどディレイ
され、パルス幅は上記のディレイ時間（ｔ１）となる。
【００４２】以上のように、本発明を適用した同期式メ
モリ装置によれば、上記内部クロック信号発生手段１０
０で有効なデータが出力されるときにのみ内部クロック
信号（ＩＣＬＫ２）を発生させ、これをデータ出力に用
いることによって、データアクセス経路を内部クロック
信号（ＩＣＬＫ２）→ＭＴ−Ｋ→マスタレジスタ（４
０）→出力ドライバ（３０）→データ出力ピン（ＤＱ p
in）に単純化することができるようになるのである。
モリ装置によれば、上記内部クロック信号発生手段１０
０で有効なデータが出力されるときにのみ内部クロック
信号（ＩＣＬＫ２）を発生させ、これをデータ出力に用
いることによって、データアクセス経路を内部クロック
信号（ＩＣＬＫ２）→ＭＴ−Ｋ→マスタレジスタ（４
０）→出力ドライバ（３０）→データ出力ピン（ＤＱ p
in）に単純化することができるようになるのである。
【００４３】なお、本発明の好ましい実施例等は例示の
目的のため開示されたものであり、当業者であれば本発
明の思想と範囲内で多様な修正、変更、付加等が可能な
はずであり、このような修正、変更等は、上記の特許請
求の範囲に属するものと見るべきであろう。
目的のため開示されたものであり、当業者であれば本発
明の思想と範囲内で多様な修正、変更、付加等が可能な
はずであり、このような修正、変更等は、上記の特許請
求の範囲に属するものと見るべきであろう。
【００４４】
【発明の効果】以上で説明したように、本発明に係る同
期式メモリ装置によれば、データアクセス経路を簡単に
してデータアクセス経路及びデータ出力経路を大幅に改
良することにより、高速化を実現できる非常に優れた効
果がある。さらに、クロックスキューを減少させるため
の別途の回路構成が要求されないため、高速のアクセス
時間を確保することがさらに容易になる効果がある。
期式メモリ装置によれば、データアクセス経路を簡単に
してデータアクセス経路及びデータ出力経路を大幅に改
良することにより、高速化を実現できる非常に優れた効
果がある。さらに、クロックスキューを減少させるため
の別途の回路構成が要求されないため、高速のアクセス
時間を確保することがさらに容易になる効果がある。
【図１】本発明を適用したウェーブパイプライン構造の
同期式メモリ装置を示すブロック図である。
同期式メモリ装置を示すブロック図である。
【図２】図１の同期式メモリ装置の動作を示すタイミン
グチャートである。
グチャートである。
【図３】図１の内部クロック信号発生手段１００の構成
を示すブロック図である。
を示すブロック図である。
【図４】図３のクロック上昇区間感知部６０の内部構成
の一例を示す回路図である。
の一例を示す回路図である。
【図５】図１の内部クロック信号発生手段１００の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】従来のウェーブパイプライン構造の同期式メモ
リ装置を示すブロック図である。
リ装置を示すブロック図である。
【図７】図６の同期式メモリ装置の動作を示すタイミン
グチャートである。
グチャートである。
１ カラムアドレスバッファ ３ バーストカラムアドレスカウンタ ５ カラムアドレスデコーダ ７ バンク ７１ ビットラインセンスアンプ ９ 入／出力センスアンプ １１〜１ｎ レジスタ ２０ リードデータ制御部 ３０ 出力ドライバ ４０ マスタレジスタ ５０ ディレイ部 ６０ クロック上昇区間感知部 ７０ 論理演算部 １００ 内部クロック信号発生手段 ２００ データ伝達手段 ＩＣＬＫ 外部クロック信号 ＩＣＬＫ２ 内部クロック信号 ＰＩ＜０＞〜ＰＩ＜Ｎ−Ｉ＞ レジスタ入力制御信号 ＰＯ＜０＞〜ＰＩ＜Ｎ−１＞ レジスタ出力制御信号 ＭＴ−Ｋ 伝達ゲート ＮＡＮＤ１，ＩＶ１ アンド組合わせ論理素子 ＮＡＮＤ２，ＩＶ５ 論理素子 ＩＶ２，ＩＶ３，ＩＶ４ 反転ディレイ素子 ＯＥ 出力イネーブル信号 Ｙｉ カラム選択信号 ＣＬ リード命令が入力されたクロックからデータが出
力したクロックまでのクロックの数（CAS Latency） ＢＬ 連続的に出力されるデータの数（Burst Length） ｔＡＣ データアクセス時間 ｔＯＨ データ維持時間
力したクロックまでのクロックの数（CAS Latency） ＢＬ 連続的に出力されるデータの数（Burst Length） ｔＡＣ データアクセス時間 ｔＯＨ データ維持時間
Claims (6)
- 【請求項１】グローバル入／出力ラインと出力ドライバ
との間に、相互並列につながる多数のレジスタを備える
ウェーブパイプラインの同期式メモリ装置において、 出力イネーブル信号が活性化された区間でのみ出力デー
タの基準となる内部クロック信号を発生させる内部クロ
ック信号発生手段と、 前記多数のレジスタの出力端と前記出力ドライバとの間
に接続され、前記内部クロック信号の制御下にスイッチ
ングされ活性化したレジスタに格納されたデータが入力
され、このデータを前記出力ドライバへ伝えるデータ伝
達手段と、 を備えることを特徴とするウェーブパイプライン構造の
同期式メモリ装置。 - 【請求項２】前記内部クロック信号発生手段は、外部入
力クロック信号を所定の時間ほどディレイさせて伝える
ディレイ部と、 前記ディレイ部の出力端に接続され、外部入力クロック
信号の上昇区間を感知するクロック上昇区間感知部と、 前記出力イネーブル信号、及び、前記クロック上昇区間
感知部からの出力信号が入力され、これら入力された信
号の論理組合わせを行って前記クロック信号の上昇区間
で一定パルス幅を有する内部クロック信号を発生させる
論理演算部と、 をさらに備えることを特徴とする請求項１記載のウェー
ブパイプライン構造の同期式メモリ装置。 - 【請求項３】前記クロック上昇区間感知部は、外部入力
クロック信号を一定時間反転ディレイさせる反転ディレ
イ素子と、前記外部入力クロック信号と前記反転ディレ
イ素子からの出力信号とが入力され、これら入力された
信号のアンド組合わせを行う論理素子と、を備えるこ
と、 を特徴とする請求項２記載のウェーブパイプライン構造
の同期式メモリ装置。 - 【請求項４】前記論理演算部は、アンド組合わせ論理ゲ
ートにより構成されること、 を特徴とする請求項２記載のウェーブパイプライン構造
の同期式メモリ装置。 - 【請求項５】前記データ伝達手段は、前記内部クロック
信号によりスイッチングされるスイッチング素子と、前
記スイッチング素子に直列連結されたマスタレジスタ
と、を備えること、 を特徴とする請求項１記載のウェーブパイプライン構造
の同期式メモリ装置。 - 【請求項６】前記スイッチング素子は、伝達ゲートによ
り構成されること、 を特徴とする請求項５記載のウェーブパイプライン構造
の同期式メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-19341 | 1998-05-27 | ||
| KR1019980019341A KR100305647B1 (ko) | 1998-05-27 | 1998-05-27 | 동기식메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030444A true JP2000030444A (ja) | 2000-01-28 |
Family
ID=19537819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11148446A Pending JP2000030444A (ja) | 1998-05-27 | 1999-05-27 | ウェ―ブパイプライン構造の同期式メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6160754A (ja) |
| JP (1) | JP2000030444A (ja) |
| KR (1) | KR100305647B1 (ja) |
| TW (1) | TW434546B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421251B1 (ko) * | 2002-05-27 | 2004-03-09 | (주)이엠엘에스아이 | 웨이브 파이프라이닝 구조의 데이터 출력 회로를 가지는동기식 반도체 메모리 장치 |
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| KR100391147B1 (ko) * | 2000-10-24 | 2003-07-16 | 삼성전자주식회사 | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 |
| US6498512B2 (en) | 2001-02-27 | 2002-12-24 | Intel Corporation | Clock reshaping |
| US8391039B2 (en) | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| EP1253521B1 (en) * | 2001-04-24 | 2011-01-26 | Rambus Inc. | Method and apparatus for signaling between devices of a memory system |
| KR100416619B1 (ko) | 2002-04-06 | 2004-02-05 | 삼성전자주식회사 | 동기식 반도체 장치의 데이터 출력 회로 및 그 방법 |
| KR100427722B1 (ko) * | 2002-07-19 | 2004-04-28 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100495917B1 (ko) * | 2002-11-20 | 2005-06-17 | 주식회사 하이닉스반도체 | 고속 데이터 출력을 위한 파이프래치 회로 |
| KR100881748B1 (ko) * | 2002-12-30 | 2009-02-06 | 주식회사 하이닉스반도체 | 고속으로 데이터를 출력하기 위한 메모리 장치 |
| KR100564568B1 (ko) * | 2003-06-05 | 2006-03-28 | 삼성전자주식회사 | 데이터 패치 제어 회로를 갖는 파이프라인 메모리 장치 및데이터 패치 방법 |
| US6947349B1 (en) | 2003-09-03 | 2005-09-20 | T-Ram, Inc. | Apparatus and method for producing an output clock pulse and output clock generator using same |
| US6891774B1 (en) | 2003-09-03 | 2005-05-10 | T-Ram, Inc. | Delay line and output clock generator using same |
| US7464282B1 (en) | 2003-09-03 | 2008-12-09 | T-Ram Semiconductor, Inc. | Apparatus and method for producing dummy data and output clock generator using same |
| US7089439B1 (en) | 2003-09-03 | 2006-08-08 | T-Ram, Inc. | Architecture and method for output clock generation on a high speed memory device |
| US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
| KR100604948B1 (ko) | 2005-08-17 | 2006-07-31 | 삼성전자주식회사 | 동기식 메모리장치의 웨이브 파이프라인 구조의 출력회로 |
| KR100727406B1 (ko) | 2005-09-27 | 2007-06-13 | 삼성전자주식회사 | 반도체 메모리 장치의 출력회로 및 데이터 출력방법 |
| US7738307B2 (en) * | 2005-09-29 | 2010-06-15 | Hynix Semiconductor, Inc. | Data transmission device in semiconductor memory device |
| KR102585218B1 (ko) * | 2017-09-28 | 2023-10-05 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382534A (ja) * | 1986-09-26 | 1988-04-13 | Matsushita Electric Ind Co Ltd | メモリ保護装置 |
| JP3370092B2 (ja) * | 1991-06-04 | 2003-01-27 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| JP3380050B2 (ja) * | 1994-07-14 | 2003-02-24 | 富士通株式会社 | 半導体記憶装置のデータ読み出し方法 |
| KR100200923B1 (ko) * | 1996-01-08 | 1999-06-15 | 윤종용 | 좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치 |
| US5838631A (en) * | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
-
1998
- 1998-05-27 KR KR1019980019341A patent/KR100305647B1/ko not_active IP Right Cessation
-
1999
- 1999-05-21 TW TW088108348A patent/TW434546B/zh not_active IP Right Cessation
- 1999-05-26 US US09/320,216 patent/US6160754A/en not_active Expired - Lifetime
- 1999-05-27 JP JP11148446A patent/JP2000030444A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421251B1 (ko) * | 2002-05-27 | 2004-03-09 | (주)이엠엘에스아이 | 웨이브 파이프라이닝 구조의 데이터 출력 회로를 가지는동기식 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990086391A (ko) | 1999-12-15 |
| KR100305647B1 (ko) | 2002-03-08 |
| US6160754A (en) | 2000-12-12 |
| TW434546B (en) | 2001-05-16 |
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