KR100596839B1 - 카스 레이턴시를 확장시킨 싱크로너스 디램 - Google Patents

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Abstract

본 발명은 카스 레이턴시를 확장시킨 싱크로너스 디램에 관한 것으로서, 파이프레지스터와 데이터 출력버퍼 사이에 카스 레이턴시 4 및 반전기능을 갖는 수단과 데이터 출력버퍼내에 카스 레이턴시 5의 기능을 갖는 수단을 구비하여, 카스 레이턴시의 기능을 5까지 확장시켜 시스템 사용자가 출력정보의 폭을 다양하게 조절할 수 있는 효과를 가진다.

Description

카스 레이턴시를 확장시킨 싱크로너스 디램{A synchronous DRAM for extending Cas Latency}
도 1은 종래기술에 따른 파이프라인 구조의 데이터 출력경로의 블록도.
도 2는 종래기술에 따른 데이터 출력버퍼의 회로도.
도 3은 도 1에서 카스 레이턴시가 3인 경우의 동작타이밍도.
도 4는 본 발명에 따른 카스 레이턴시 4와 5의 기능을 갖는 파이프라인 구조의 데이터 출력경로의 블록도.
도 5는 도 4의 카스 레이턴시 4와 반전 리드데이터용 회로도.
도 6은 카스 레이턴시 5를 위한 데이터 출력버퍼 회로도.
도 7은 도 4에서 카스 레이턴시가 4인 경우의 동작타이밍도.
도 8은 도 4에서 카스 레이턴시가 5인 경우의 동작타이밍도.
<도면의 주요부분에 대한 부호의 설명>
1, 3, 5 : 파이프레지스터부 7 : 카스 레이턴시 4 및 반전회로부
9, 11, 13 : 데이터 출력버퍼
본 발명은 카스 레이턴시를 확장시킨 싱크로너스 디램에 관한 것으로서, 보다 상세하게는 외부로부터 인가되는 리드명령 후 메모리 셀의 저장데이터가 몇번째 클럭에서부터 출력되는지를 나타내는 카스 레이턴시를 최대 5까지 확장시켜 시스템 사용자들이 용이하게 출력정보의 폭을 조절하고, 출력정보를 반전출력할 수 있도록 한 카스 레이턴시를 확장시킨 싱크로너스 디램에 관한 것이다.
일반적으로, 외부로부터 입력되는 클럭신호에 동기되어 구동되는 싱크로너스 디램(SDRAM)과 같은 반도체 메모리 소자는 카스 레이턴시(CAS Latency) 기능이 존재한다.
상기 카스 레이턴시(CAS Latency)는 클럭신호의 라이징 에지에서 리드명령이 들어온 이후 메모리 셀에 저장되어 있던 데이터가 몇번째 클럭부터 칩 외부로 출력되는지를 의미한다.
도 1은 종래기술에 따른 파이프라인 구조의 데이터 출력경로의 블록도로서, 메모리 셀에 저장된 데이터를 원하는 주기에 읽어내는 기능을 한다.
상기의 원하는 주기란 카스 레이턴시 1, 2 그리고 3의 기능 즉, 외부로부터 리드명령이 입력된 이후 첫 번째 클럭, 두 번째 클럭 또는 세 번째 클럭에서 저장데이터가 출력됨을 의미한다.
상기 도 1은 16비트의 데이터 리드경로로, 각 리드데이터는 글로벌 데이터 버스라인을 경유하여 세 개의 파이프레지스터로 이루어진 파이프라인 구조를 통해 출력된다.
상기 파이프라인 구조를 갖는 데이터 출력경로의 동작은 도 3에 도시된 바와 같이 클럭신호의 라이징 에지에서 리드명령이 입력되면, 메모리 셀에 저장되어 있던 데이터는 프리페취 신호(pfetch0)에 의해 각 파이프레지스터 0에 래치된다.
이후 프리페취 신호(pfetch1)에 의해 다음 클럭에서 셀 데이터가 파이프레지스터 1에 입력되고, 이때 파이프레지스터 0에 래치되어 있던 데이터는 파이프카운터 신호(pocnt1)에 의해 출력되어 데이터 출력버퍼들로 전달된다.
데이터 출력버퍼들은 도 2에 도시된 바와같이 로직하이의 제어신호(doffz)를 입력받아 최종적으로 데이터들을 칩 외부로 출력한다.
이와같이 종래의 데이터 리드패스에서는 리드명령이 인가된 후 첫 번째 클럭에서 메모리 셀의 데이터가 파이프레지스터 0에 래치되고, 두 번째 클럭에서 파이프레지스터 0에 래치되어 있던 데이터가 데이터 출력버퍼들로 전달되어 래치되며, 세 번째 클럭에서 최종적으로 출력되는 이른바 카스 레이턴시 3의 기능을 수행한다.
따라서, 최대 3의 카스 레이턴시 기능을 수행하는 종래의 파이프라인 구조를 갖는 데이터 출력경로를 갖춘 시스템을 사용하는 사용자들은 카스 레이턴시 4 또는 카스 레이턴시 5와 같이 출력되는 정보의 폭을 보다 다양화하고자 할때 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 파이프레지스터 출력단과 데이터 출력버퍼 입력단 사이에 카스 레이턴시 4의 기능과 저장데이터를 반전출력할 수 있는 기능을 구비하고, 데이터 출력버퍼에 래치회로를 추가하여 사용자가 원하는 주기에서 데이터를 출력할 수 있도록 하여 시스템의 기능을 다양화할 수 있는 카스 레이턴시를 확장시킨 싱크로너스 디램을 제공함에 그 목적이 있다.
상기와 같은 목적 달성을 위한 본 발명에 따른 카스 레이턴시를 확장시킨 싱크로너스 디램은 메모리 셀의 저장데이터를 순차적으로 래치하는 세개의 파이프레지스터로 이루어지는 파이프레지스터부; 파이프레지스터부의 저장데이터를 순차적으로 래치하여 리드명령후 세번째 클럭에서 인에이블되는 카스 레이턴시 4 신호에 의해 저장데이터를 출력하여 카스 레이턴시 4의 기능을 수행하며, 반전신호에 의해 저장데이터를 정상적으로 또는 반전출력하는 카스 레이턴시 4 및 반전회로부; 카스 레이턴시 4 및 반전회로부의 저장데이터를 래치하여 리드명령후 네번째 클럭에서 인에이블되는 카스 레이턴시 5 신호에 의해 저장데이터를 칩 외부로 출력하여 카스 레이턴시 5 기능을 수행하는 데이터 출력버퍼를 구비함을 특징으로 한다.
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상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 카스 레이턴시 4와 5의 기능을 갖는 파이프라인 구조 의 데이터 출력경로의 블록도로서, 글로벌 데이터 버스라인을 통해 전달되는 저장데이터를 래치하기 위해 3개의 파이프레지스터로 이루어지는 16비트 구조의 파이프레지스터부들(1, 3, 5)과; 상기 파이프레지스터들로부터 출력되는 데이터를 일정시간 래치후 출력하는 카스 레이턴시 4 및 반전회로부(7)와; 상기 카스 레이턴시 4 및 반전회로부(7)로부터 출력되는 데이터를 입력받아 한 싸이클 후에 출력하므로써 카스 레이턴시 5의 기능을 수행하는 데이터 출력버퍼들(9, 11, 13)로 구성된다.
상기 도 4의 파이프라인 구조의 데이터 출력경로는 다음과 같이 동작한다.
메모리 셀의 저장데이터는 글로벌 데이터 버스라인을 통해 GIO 0내지 GIO 15의 16비트가 동시에 각 파이프레지스터부들(1, 3, 5)로 입력되고, 상기 각 저장데이터는 파이프라인 구조의 리드패스를 통해 카스 레이턴시 4의 기능을 수행하는데, 상기 카스 레이턴시 4 및 반전회로부(7)는 파이프레지스터부들(1, 3, 5)로부터 출력되는 데이터를 래치하여 카스 레이턴시 4의 기능을 수행하며, 동시에 반전신호 REVERSE에 의해 저장데이터를 반전출력하는 기능을 한다.
도 5는 도 4의 카스 레이턴시 4와 반전 리드데이터용 회로도로서, 카스 레이턴시 4(cl4) 신호와 외부클럭으로부터 만들어지는 제어신호(clkp4)를 논리연산하는 낸드게이트(ND)와; 파이프레지스터부(1, 3, 5)의 출력데이터를 일정시간 래치하는 제1 인버터(IV1)와 제2 인버터(IV2)로 구성되는 래치부와; 상기 낸드게이트(ND) 출력신호에 의해 턴온되어 상기 래치회로부의 출력을 전달하는 엔모스형 트랜지스터와 피모스형 트랜지스터로 구성되는 제1 트랜스미션게이트(T1)와; 상기 제1 트랜스미션게이트(T1)의 출력데이터를 반전하여 데이터 출력버퍼들(9, 11, 13)의 입력단으로 출력하는 제4 인버터(IV4)와; 반전신호 REVERSE에 의해 턴온되어 상기 제4 인버터(IV4)의 출력데이터를 데이터 출력버퍼(9, 11, 13)들로 전달하는 제2 트랜스미션게이트(T2) 및 제3 트랜스미션게이트(T3)로 구성된다.
도 6은 카스 레이턴시 5를 위한 데이터 출력버퍼 회로도로, 카스 레이턴시 4 및 반전회로부(7)의 풀업 출력데이터 Pu_out를 래치하는 제1 인버터(IV1)와 제2 인버터(IV2)로 구성되는 제1 래치부와; 풀다운 출력데이터 Pd_out를 래치하는 제3 인버터(IV3)와 제4 인버터(IV4)로 구성되는 제2 래치부와; 게이트로 데이터 출력 제어신호가 인가되고 제1 래치부 출력단과 접지전위단 사이에 연결되는 제1 엔모스형 트랜지스터(MN1)와; 게이트로 데이터 출력 제어신호가 인가되고 상기 제2 래치부 출력단과 접지전위단 사이에 연결되는 제2 엔모스형 트랜지스터(MN2)와; 상기 제1 래치부 출력단과 제2 래치부 출력단에 접속되는 제1 낸드게이트(ND1)와 제2 낸드게이트(ND2)로 구성되는 플립플롭과; 카스 레이턴시 5의 제어를 받으며 상기 제1 낸드게이트(ND1) 출력전위를 전달하는 제1 트랜스미션게이트(T1)와; 상기 카스 레이턴시 5의 제어를 받으며 상기 제2 낸드게이트(ND2) 출력전위를 전달하는 제2 트랜스미션게이트(T2)와; 전원전압 인가단과 상기 제1 트랜스미션게이트(T1) 출력단 사이에 연결되며 게이트로 데이터 출력 제어신호가 인가되는 제1 피모스형 트랜지스터(MP1)와; 전원전압 인가단과 상기 제2 트랜스미션게이트(T2) 출력단 사이에 연결되며 게이트로 상기 데이터 출력 제어신호가 인가되는 제2 피모스형 트랜지스터(MP2)와; 상기 제1 트랜스미션게이트(T1) 출력전위를 일정시간 래치하는 제6 인버터(IV6)와 제7 인버터(IV7)로 이루어지는 제3 래치부와; 상기 제2 트랜지스미션게이트 출력전위를 일정시간 래치하는 제8 인버터(IV8)와 제9 인버터(IV9)로 구성되는 제4 래치부와; 상기 제3 래치부에 의해 턴온되어 데이터를 출력하는 제3 피모스형 트랜지스터(MP3)와; 상기 제4 래치부에 의해 턴온되어 데이터를 출력하는 제3 엔모스형 트랜지스터(MN3)로 구성된다.
이하에서는 상기한 구성으로 이루어진 본 발명에 대한 동작관계를 도 7과 도 8에 도시된 동작타이밍도를 참조하여 살펴본다.
먼저, 카스 레이턴시 4의 기능을 갖는 경우, 도 7에 도시된 바와같이 클럭신호의 한 라이징 에지에서 리드명령이 입력되면 메모리 셀에 저장되어 있던 데이터는 프리페취 신호(pfetch0)가 간여한 글로벌 데이터 버스라인을 통해 파이프레지스터 0에 입력된다.
그 다음, 다음 클럭에서 두 번째 데이터가 파이프레지스터 1에 입력되고, 이때 파이프레지스터 0에 래치되어 있던 데이터는 파이프 카운터(pocnt1)에 의해 카스 레이턴시 4 및 반전회로부(7)에 입력된다.
다음 클럭에서 세 번째 데이터가 파이프레지스터 2에 입력되고, 이때 파이프레지스터 1에 래치되어 있던 데이터는 파이프 카운터(pocnt2)에 의해 카스 레이턴시 4 및 반전회로부(7)에 입력된다.
이때, 카스 레이턴시 4 및 반전회로부(7)에 래치되어 있던 데이터는 카스 레이턴시 4 신호(cl4)와 클럭신호로부터 만들어지는 제어신호(clkp4)의 논리조합으로 만들어지는 낸드게이트(ND) 출력신호에 의해 턴온되는 제1 트랜스미션게이트(T1)를 통해 도 6의 데이터 출력버퍼들(9, 11, 13)의 제1 래치부(IV1, IV2) 및 제2 래치부(IV3, IV4)로 각각 입력되어 래치된다.
마지막으로 네 번째 클럭에서 데이터 출력버퍼들(9, 11, 13)에 래치되어 있던 데이터는 칩 외부로 출력되어 카스 레이턴시 4의 기능을 수행한다.
또한, 도 5에서 반전신호 REVERSE가 로직로우이면 출력데이터는 제2 트랜스미션게이트(T2)를 통해 전달되므로 출력데이터는 반전출력된다.
이와같이, 메모리 셀에 저장되어 있던 데이터는 카스 레이턴시 4 및 반전회로부(7)를 통해 리드명령이 입력된 후 네 번째 클럭에서 최종적으로 데이터가 출력되어 기존보다 한 클럭 이후에 데이터를 출력시킬 수 있다.
도 7은 도 4에서 카스 레이턴시가 4인 경우의 동작타이밍도를, 도 8은 도 4에서 카스 레이턴시가 5인 경우의 동작타이밍도를 각각 도시한 것으로, 이하에서는 카스 레이턴시 5를 수행하는 과정을 살펴본다.
이는 카스 레이턴시 4 및 반전회로부(7)에 의해 이루어지는 카스 레이턴시 4의 기능과 데이터 출력버퍼(9, 11, 13)를 통해 이루어지는 카스 레이턴시 1의 합으로 나타난다.
즉, 네 번째 클럭에서 도 6의 제1, 제2 래치부에 래치되어 있던 데이터는 리드명령 이후 다섯 번째 클럭에서 카스 레이턴시 5 신호(cl5)를 인가시켜 제1, 제2 트랜스미션게이트(T2)를 턴온시켜 카스 레이턴시 5의 기능을 수행한다.
이상에서 살펴본 바와 같이, 본 발명은 싱크로너스 디램에서 카스 레이턴시 3기능을 4 내지 5까지 확장시킴으로써 그래픽 기능이 강화되고, 저장데이터를 정상적으로 또는 반전출력시킴으로써 그래픽의 기능을 보완하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 메모리 셀의 저장데이터를 순차적으로 래치하는 세개의 파이프레지스터로 이루어지는 파이프레지스터부와;
    상기 파이프레지스터부의 저장데이터를 순차적으로 래치하여 리드명령후 세번째 클럭에서 인에이블되는 카스 레이턴시 4 신호에 의해 상기 저장데이터를 출력하여 카스 레이턴시 4의 기능을 수행하며, 반전신호에 의해 저장데이터를 정상적으로 또는 반전출력하는 카스 레이턴시 4 및 반전회로부와;
    상기 카스 레이턴시 4 및 반전회로부의 저장데이터를 래치하여 리드명령후 네번째 클럭에서 인에이블되는 카스 레이턴시 5 신호에 의해 저장데이터를 칩 외부로 출력하여 카스 레이턴시 5 기능을 수행하는 데이터 출력버퍼를 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.
  2. 제 1 항에 있어서,
    상기 카스 레이턴시 4 및 반전회로부는 리드명령후 세번째 클럭에서 인에이블되는 카스 레이턴시 4 신호와 클럭신호로부터 만들어지는 제어신호를 논리연산하는 논리게이트 수단과;
    상기 파이프레지스터부의 출력데이터를 순차적으로 래치하는 래치수단과;
    상기 논리게이트 수단의 출력신호에 의해 턴온되어 상기 래치수단의 저장데이터를 순차적으로 전달하는 제1 스위칭수단과;
    상기 스위칭수단으로부터 출력되는 데이터를 반전신호의 로직레벨에 따라 정상적으로 또는 반전출력하는 제2 스위칭수단을 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.
  3. 제 2 항에 있어서,
    상기 제1, 제2 스위칭수단은 패스트랜지스터를 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.
  4. 제 1 항에 있어서,
    상기 데이터 출력버퍼는 상기 카스 레이턴시 4 및 반전회로부의 출력데이터를 래치하는 제1, 제2 래치수단과;
    상기 제1, 제2 래치수단의 출력데이터를 래치하는 플립플롭과;
    카스 레이턴시 5 신호에 의해 턴온되어 상기 플립플롭의 출력데이터를 전달하는 스위칭수단과;
    상기 스위칭수단의 출력데이터를 래치하는 제3, 제4 래치수단을 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.
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