KR100638748B1 - 반도체메모리소자 - Google Patents

반도체메모리소자 Download PDF

Info

Publication number
KR100638748B1
KR100638748B1 KR1020050036579A KR20050036579A KR100638748B1 KR 100638748 B1 KR100638748 B1 KR 100638748B1 KR 1020050036579 A KR1020050036579 A KR 1020050036579A KR 20050036579 A KR20050036579 A KR 20050036579A KR 100638748 B1 KR100638748 B1 KR 100638748B1
Authority
KR
South Korea
Prior art keywords
signal
address
internal
output
delay
Prior art date
Application number
KR1020050036579A
Other languages
English (en)
Inventor
이창혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050036579A priority Critical patent/KR100638748B1/ko
Priority to US11/323,509 priority patent/US7283421B2/en
Priority to JP2005380675A priority patent/JP4953273B2/ja
Application granted granted Critical
Publication of KR100638748B1 publication Critical patent/KR100638748B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)

Abstract

본 발명은 읽기동작 및 쓰기동작을 위한 어드레스를 생성하는 과정에 따른 불필요한 전류소모를 감소시킬 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 복수의 커맨드를 디코딩하기 위한 커맨드 디코딩수단; 상기 커맨드 디코딩수단의 카스신호의 활성화로 부터 짝수번째 내부클럭에 동기된 복수의 구동신호를 생성하기 위한 구동신호 생성수단; 상기 카스신호에 응답하여 내부 어드레스를 인가받고 이를 상기 복수의 구동신호에 동기시켜 지연하여 출력하기 위한 어드레스 지연수단; AL 정보신호 및 읽기카스신호에 응답하여 상기 내부 어드레스와 상기 어드레스 지연수단의 지연-어드레스 중 어느 하나를 선택적으로 내부-읽기어드레스로 출력하기 위한 RD 선택수단; 상기 AL 정보신호와 CL 정보신호를 인가받아 읽기레이턴시 정보신호를 생성하기 위한 읽기레이턴시 정보신호 생성수단; 상기 읽기레이턴시 정보신호 및 쓰기카스신호에 응답하여 상기 지연-어드레스 중 하나를 선택하여 내부-쓰기어드레스로 출력하기 위한 WT 선택수단; 및 상기 내부-읽기어드레스 또는 상기 내부-쓰기어드레스를 래치하여 내부 컬럼-어드레스로 출력하기 위한 래치수단을 구비하는 반도체메모리소자를 제공한다.
카스레이턴시, 애디티브레이턴시, 쓰기레이턴시, 읽기레이턴시, 클럭

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 반도체메모리소자 내 컬럼 어드레스 쉬프팅장치의 블록 구성도.
도 2는 종래기술에 따른 반도체메모리소자 내 어드레스 쉬프팅부의 내부 회로도.
도 3은 도 2의 쓰기구간 감지부의 내부 회로도.
도 4는 종래기술에 따른 반도체메모리소자가 읽기동작 시 내부 컬럼-어드레스의 생성 과정을 도시한 도면.
도 5는 종래기술에 따른 반도체메모리소자가 쓰기동작 시 내부 컬럼-어드레스의 생성 과정을 도시한 도면.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 7은 도 6의 커맨드 디코딩부의 내부 회로도.
도 8은 도 6의 구동신호 생성부의 내부 회로도.
도 9는 도 6의 어드레스 지연부의 내부 회로도.
도 10은 도 6의 RD 선택부의 내부 회로도.
도 11은 도 6의 읽기레이턴시 정보신호 생성부의 내부 회로도.
도 12는 도 6의 WT 선택부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 커맨드 디코딩부 200 : 구동신호 생성부
300 : 어드레스 지연부 400 : RD 선택부
500 : 읽기레이턴시 정보신호 생성부 600 : WT 선택부
700 : 래치부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 전류 소모의 감소를 위한 반도체 메모리 소자에 관한 것이다.
일반적으로, 반도체메모리소자 내 특정 셀을 액세스하기 위해서는, 특정 셀이 접속된 워드라인과 비트라인을 선택하는 과정이 필요하다. 이러한, 워드라인 및 비트라인을 선택하기 위해서는 각각에 따른 커맨드와 어드레스의 인가가 요구된다. 그리고 커맨드 및 어드레스를 인가받은 소자는 해당 동작을 수행하기 위해 소정의 시간이 소요된다.
실제로, 워드라인을 활성화시키기 위한 로우 액티브 커맨드 및 로우 어드레스를 인가하고 tRCD(RAS To CAS Delay)라는 소정시간 경과된 이후에야, 비로소 비 트라인을 선택하기 위한 컬럼 어드레스를 읽기커맨드 또는 쓰기 커맨드와 함께 인가할 수 있다.
한편, DDR II SDRAM에서는 사용자가 EMRS(Extended Mode Register Set) 내 애디티브레이턴시를 설정하므로서, 읽기 커맨드 및 쓰기 커맨드의 인가 시점을 조절할 수 있도록 한다.
즉, DDR II SDRAM에서 사용자는 로우 액티브 커맨드를 인가하고 설계 시 정해진 tRCD 지연시간이 경과되기 이전 이라도, 애디티브레이턴시의 설정에 따라 읽기커맨드 및 쓰기 커맨드를 인가할 수 있다.
예를 들어, 반도체메모리소자의 tRCD가 3클럭으로 설정된 경우, 사용자는 애디티브레이턴시를 2클럭으로 설정하면, 로우 액티브 커맨드를 인가하고 1클럭 뒤에 읽기커맨드 및 쓰기커맨드를 인가할 수 있다. 반면, 애디티브레이턴시를 0클럭으로 설정하게 되면, 이는 종래와 같이 로우 액티브 커맨드를 인가하고 tRCD인 3클럭이 지난 후에 읽기커맨드 및 쓰기 커맨드를 인가할 수 있다.
이와같이, 사용자가 커맨드의 인가시점을 선택할 수 있는 것은, DDR II SDRAM이 인가받은 읽기 커맨드 및 쓰기 커맨드를 바로 사용하는 것이 아니라, 실제적인 소자 구동을 발생시키는 내부 신호을 다시 생성하기 때문이다.
즉, 읽기 커맨드 및 쓰기 커맨드는 각각 내부적으로 읽기카스신호 및 쓰기카스신호로 생성된다. 활성화 시점을 살펴보면, 읽기카스신호는 읽기커맨드의 인가로 부터 애디티브레이턴시(AL)에 해당하는 지연 이후에 내부적으로 활성화 된다. 그리고 쓰기카스신호는 쓰기 커맨드의 인가로부터 쓰기레이턴시(AL + CL + 1)에 해당하 는 지연 이후에 내부적으로 활성화된다.
한편, 읽기 커맨드 및 쓰기 커맨드와 함께 입력된 컬럼 어드레스도 상기와 동일한 지연 시간을 갖게된다.
다음에서는 전술한 바와 같은 지연시간을 갖고 내부 컬럼 어드레스가 생성되는 과정을 구체적으로 도면을 참조하여 살펴보도록 한다.
도 1은 일반적인 반도체메모리소자 내 컬럼 어드레스 쉬프팅장치의 블록 구성도이다.
도 1을 참조하면, 일반적으로 반도체메모리소자는 어드레스 쉬프팅부(10, 12, 14, 16)를 어드레스 비트 단위로 구비하여, 내부 어드레스(BUF_OUT<0:3>)가 애디티브레이턴시(Additive Latency, 이하 '애디티브레이턴시'라고 함), 또는 카스레이턴시(Cas Latency, 이하 '카스레이턴시'라고 함)에 대응하는 지연을 갖고 읽기카스신호(CASP6_RD), 또는 쓰기카스신호(CASP6_WT)에 동기되어 내부 컬럼-어드레스(AT_COL<0:3>)로 출력되도록 한다.
여기서, 인가받는 내부 어드레스(BUF_OUT)는 도면에는 도시되지 않았으나 어드레스 버퍼의 출력신호로서, 외부 어드레스가 내부전압의 레벨로 변환되고 내부클럭에 동기된 신호이다.
도 2는 종래기술에 따른 반도체메모리소자 내 어드레스 쉬프팅부의 내부 회로도이다.
도 2를 참조하면, 종래기술에 따른 반도체메모리소자 내 어드레스 쉬프팅부는 카스신호(CASP6)에 응답하여 인가받은 내부 어드레스(BUF_OUT)를 애디티브레이 턴시에 대응하는 시간 동안 지연시켜 AL 어드레스(RA_OUT)로 출력하고 읽기카스신호(CASP6_RD)에 동기시켜 읽기-어드레스로 출력하기 위한 읽기 어드레스 생성부(20)와, 내부 쓰기신호(WTP6)에 응답하여 쓰기구간-클럭(CLK)을 공급하되, 이를 새로운 내부 읽기신호(RDP6)의 인가시까지 지속하는 쓰기구간-클럭 공급부(50)와, 쓰기구간-클럭(CLK)에 응답하여 AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 시간 동안 지연시킨 뒤 쓰기카스신호(CASP6_WT)에 동기시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성부(30)와, 읽기-어드레스 또는 쓰기-어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 출력하기 위한 출력부(40)를 구비한다.
그리고 쓰기구간-클럭 공급부(50)는 내부 쓰기신호(WTP6)와 내부 읽기신호(RDP6)를 인가받아 쓰기구간신호(WT_ADDEN)를 생성하기 위한 쓰기구간 감지부(52)와, 쓰기구간신호(WT_ADDEN)의 활성화 동안만 내부클럭(CLKP4)을 쓰기구간-클럭(CLK)으로 출력하기 위한 클럭 출력부(54)를 구비한다.
클럭 출력부(54)는 쓰기구간신호(WT_ADDEN)와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 쓰기구간-클럭(CLK)으로 출력하기 위한 인버터(I1)를 구비한다.
읽기 어드레스 생성부(20)는 카스신호(CASP6)에 응답하여 내부 어드레스(BUF_OUT)를 전달하기 위한 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG1)의 출력신호를 래치하여 출력하기 위한 래치부(22)와, 래치부(22)의 출력신호를 지연시켜 제1 및 제2 프리 AL-어드레스(AL1_ADD, AL2_ADD)를 생성하기 위한 지연부(24)와, AL 정보신호(AL<0:2>)에 응답하여 내부 어드레스(BUF_OUT), 제1 프리 AL-어드레스 (AL1_ADD), 또는 제2 프리 AL-어드레스(AL2_ADD) 중 어느 하나를 선택하여 AL 어드레스(RA_OUT)로 출력하기 위한 AL 선택부(26)와, 읽기카스신호(CASP6_RD)에 응답하여 AL 어드레스(RA_OUT)를 읽기-어드레스로 출력하기 위한 트랜스퍼 게이트(TG2)를 구비한다.
읽기 어드레스 생성부(20) 내 지연부(24)는 래치부(22)의 출력신호를 내부클럭(CLKP4)에 동기시켜 출력하기 위한 제1 및 제2 플립플롭(24a, 24b)을 직렬로 연결하여 구비한다. 따라서, 제1 플립플롭(24a)은 래치부(22)의 출력신호를 내부클럭(CLKP4)에 동기시켜 제1 프리 AL-어드레스(AL1_ADD)로 출력하고, 제2 플립플롭(24b)은 제1 플립플롭(24a)의 출력신호을 내부클럭(CLKP4)에 동기시켜 제1 프리 AL-어드레스(AL1_ADD)에 비해 1 클럭 지연된 제2 프리 AL-어드레스(AL2_ADD)를 출력한다.
쓰기 어드레스 생성부(30)는 쓰기구간-클럭(CLK)에 응답하여 AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 지연시간을 갖는 제1 및 제2 프리 CL-어드레스(CL3_ADD, CL4_ADD)로 출력하기 위한 지연부(32)와, CL 정보신호(CL<3:4>)에 응답하여 제1 및 제2 프리 CL-어드레스(CL3_ADD, CL4_ADD) 중 하나를 선택하여 CL 어드레스(WA_OUT)로 출력하기 위한 CL 선택부(34)와, 쓰기카스신호(CASP6_WT)에 응답하여 CL 어드레스(WA_OUT)를 쓰기-어드레스로 출력하기 위한 트랜스퍼 게이트(TG3)를 구비한다.
쓰기 어드레스 생성부(30) 내 지연부(32)는 입력신호(RA_OUT)를 쓰기구간-클럭(CLK)에 동기시켜 출력하기 위한 제1 내지 제5 플립플롭(32a, 32b, 32c, 32d, 32e)을 직렬로 연결하여 구비한다. 따라서, 제4 플립플롭(32d)은 AL 어드레스(RA_OUT)를 3클럭 지연시켜 제1 프리 CL-어드레스(CL3_ADD)로 출력하고, 제5 플립플롭(32de)은 제4 플립플롭(32e)의 출력신호를 1클럭 지연시킨 제2 프리 CL-어드레스(CL4_ADD)를 출력한다.
참고적으로, 카스신호(CASP6)는 반도체메모리소자 내 컬럼계 동작을 발생시키는 읽기커맨드(RD) 또는 쓰기커맨드(WT)의 인가 시 내부적으로 발생되는 신호이다. 그리고 읽기카스신호(CASP6_RD)는 카스신호(CASP6)를 애디티브레이턴시에 대응하는 시간동안 지연시켜 생성된 신호이며, 쓰기카스신호(CASP6_WT)는 카스신호(CASP6)를 쓰기레이턴시에 대응하는 시간 동안 지연시켜 생성된 신호이다.
또한, AL 정보신호(AL<0:2>)는 EMRS에 설정된 애디티브레이턴시에 대한 정보를 가지며, CL 정보신호(CL<3:4>)는 카스레이턴시 + 1에 대한 정보를 갖는다.
도 3은 도 2의 쓰기구간 감지부(52)의 내부 회로도이다.
도 3을 참조하면, 쓰기구간 감지부(52)는 내부 읽기신호(RDP6)를 게이트 입력으로 가지며 내부전압 VDD의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, 내부 쓰기신호(WTP6)를 게이트 입력으로 가지며 PMOS트랜지스터(PM1)의 드레인단에 자신의 드레인단이 접속되고 내부전압 VSS의 공급단에 자신의 소스단이 접속된 NMOS트랜지스터(NM1)와, 파워업신호(PWRUP)를 게이트 입력으로 가지며 내부전압 VDD의 공급단과 PMOS트랜지스터(PM1)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, PMOS트랜지스터(PM2)의 드레인단에 걸린 신호를 래치하여 쓰기구간신호(WT_ADDEN)를 출력하기 위한 래치(52a)를 구비한다.
쓰기구간 감지부(52)는 내부 쓰기신호(WTP6)에 응답하여 쓰기구간신호(WT_ADDEN)를 논리레벨 'H'로 활성화시키고, 내부 읽기신호(RDP6)에 응답하여 쓰기구간신호(WT_ADDEN)를 논리레벨 'L'로 비활성화시킨다. 즉, 내부 쓰기신호(WRTP6)의 활성화 시 쓰기구간신호(WT_ADDEN)이 활성화 되며, 이 활성화 구간은 새로운 내부 읽기신호(RDP6)가 인가되기 까지 유지된다.
그리고 쓰기구간 감지부(52)는 반도체메모리소자의 초기 구동 시 내부전압의 레벨이 안정적으로 유지되지 않는 경우 논리레벨 'L'로 비활성화되는 파워업신호(PWRUP)에 응답하여 쓰기구간신호(WT_ADDEN)를 논리레벨 'L'로 초기화시킨다.
도 2 및 도 3에 도시된 반도체메모리소자가 외부에서 인가된 어드레스를 애디티브레이턴시 또는 카스레이턴시에 대응하는 지연을 갖는 내부 컬럼-어드레스(AT_COL)로 생성하는 과정을 다음 동작 파형도를 참조하여 살펴보도록 한다.
도 4는 종래기술에 따른 반도체메모리소자가 읽기동작 시 내부 컬럼-어드레스(AT_COL)의 생성 과정을 도시한 도면이다. 참고적으로, 애디티브레이턴시는 2이다.
먼저, 읽기커맨드(RD)와 함께 외부 어드레스가 인가된다. 따라서, 읽기커맨드(RD)에 의해 카스신호(CASP6)가 활성화되며, 내부 어드레스(BUF_OUT)가 유효한 어드레스 정보를 갖는다.
읽기 어드레스 생성부(20)는 카스신호(CASP6)의 활성화에 응답하여 액티브된 트랜스퍼 게이트(TG1)를 통해 내부 어드레스(BUF_OUT)를 인가받는다.
이어, 트랜스퍼 게이트(TG1)의 출력신호는 래치부(22)에 래치된 후, 지연부 (24) 내 제1 플립플롭(24a)에 의해 읽기커맨드(RD)의 인가 이후 첫번째 내부클럭(CLKP4)에 동기되어 제1 프리 AL-어드레스(AL1_ADD)로 출력되며, 제2 플립플롭(24b)에 의해 두번째 내부클럭(CLKP4)에 동기되어 제2 프리 AL-어드레스(AL2_ADD)로 출력된다.
이어, AL 선택부(26)는 AL 정보신호(AL<0:2>)에 따라 애디티브레이턴시 2클럭을 갖는 제2 프리 AL-어드레스(AL2_ADD)를 AL 어드레스(RA_OUT)로 출력하며, 읽기카스신호(CASP6_RD)에 의해 읽기 어드레스로 출력된다.
출력부(40)는 읽기 어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 최종 출력한다.
도면에 도시된 바와 같이, 읽기 커맨드(RD)와 함께 인가된 어드레스는 애디티브레이턴시 2클럭을 만족시키는 'a'시점에 내부 컬럼-어드레스(AT_COL)로 출력되는 것을 알 수 있다. 내부 컬럼 어드레스(AT_COL)는 새로운 읽기 커맨드 또는 쓰기 커맨드가 인가될 때까지 유지된다.
도 5는 종래기술에 따른 반도체메모리소자가 쓰기동작 시 내부 컬럼-어드레스(AT_COL)의 생성 과정을 도시한 도면이다. 참고적으로, 애디티브레이턴시는 '2'이며, 카스레이턴시는 '3'이다.
먼저, 쓰기커맨드(WT)와 함께 외부 어드레스가 인가된다. 따라서, 쓰기커맨드(WT)에 의해 카스신호(CASP6)가 활성화되며, 내부 어드레스(BUF_OUT)가 유효한 어드레스 정보를 갖는다.
읽기 어드레스 생성부(20)는 카스신호(CASP6)의 활성화에 응답하여 내부 어 드레스(BUF_OUT)를 인가받고, 이를 애디티브레이턴시 '2'클럭에 대응하는 지연을 갖는 AL 어드레스(RA_OUT)로 출력한다.
이어, 쓰기 어드레스 생성부(30) 내 제1 내지 제5 플립플롭(32a, 32b, 32c, 32d, 32e)은 쓰기구간-클럭(CLK)에 동기시켜 입력신호를 출력시키므로, AL 어드레스(RA_OUT)의 인가 이후 세번째 쓰기구간-클럭(CLK)에 동기된 제1 프리 CL-어드레스(CL3_ADD)와, 네번째 쓰기구간-클럭(CLK)에 동기된 제2 프리 CL-어드레스(CL4_ADD)를 출력한다. 그리고 CL 선택부(34)는 CL 정보신호(CL<3:4>)에 따라 카스레이턴시 + 1인 4클럭을 갖는 제2 프리 CL-어드레스(CL4_ADD)를 선택하여 출력하고, 이는 쓰기카스신호(CASP6_WT)에 액티브된 트랜스퍼 게이트(TG3)에 의해 쓰기 어드레스로 출력된다.
여기서, 쓰기구간-클럭(CLK)은 쓰기커맨드(WT)의 인가 시 활성화되는 내부 쓰기신호(WTP6)에 응답하여 쓰기구간-클럭 공급부(50)가 생성하는 것으로, 이는 새로운 읽기커맨드(RD)가 인가되어 내부 읽기신호(RDP6)가 활성화될 때까지 지속된다.
끝으로, 쓰기 어드레스는 출력부(40)에 래치되어 내부 컬럼-어드레스(AT_COL)로 출력된다.
한편, 전술한 바와 같이 종래기술에 따른 반도체메모리소자는 내부 컬럼-어드레스의 생성과정으로 인해, 아이들 상태 및 뱅크의 액티브 상태에서 불필요한 전류소모를 발생하는 문제점을 갖는다.
이는 외부 어드레스를 애디티브레이턴시에 대응하는 시간 동안 지연시키기 위한 읽기 어드레스 생성부 내 복수의 플립플롭, 및 AL 어드레스를 카스레이턴시에 대응하는 시간 동안 지연시키기 위한 쓰기 어드레스 생성부 내 복수의 플립플롭에 의해 발생된다.
자세히 살펴보면, 읽기 어드레스 생성부 내 복수의 플립플롭은 유효한 어드레스의 인가 여부에 관계없이 내부클럭에 의해 지속적으로 구동되며, 쓰기 어드레스 생성부 내 복수의 플립플롭은 한번의 쓰기커맨드의 인가 시 새로운 읽기 커맨드가 인가되기까지 지속적으로 구동된다.
실례로, 400㎒에서 구동되는 반도체메모리소자에서 한 비트의 컬럼 어드레스를 생성하기 위한 읽기 어드레스 생성부 및 쓰기 어드레스 생성부 내 플립플롭에 의해 소모되는 아이들 상태 및 뱅크 액티브 상태에서의 전류는 400㎂이다. 반도체메모리소자는 16비트의 어드레스를 인가받으므로, 아이들 상태 및 뱅크 액티브 상태에서 대략 6.4㎃의 불필요한 전류소모가 발생하는 것이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 읽기동작 및 쓰기동작을 위한 어드레스를 생성하는 과정에 따른 불필요한 전류소모를 감소시킬 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리 소자는 복수의 커맨드를 디코딩하기 위한 커맨드 디코딩수단; 상기 커맨드 디코딩수단의 카스신호의 활성화로 부터 짝수번째 내부클럭에 동기된 복수의 구동신호를 생성하기 위한 구동신호 생성수단; 상기 카스신호에 응답하여 내부 어드레스를 인가받고 이를 상기 복수의 구동신호에 동기시켜 지연하여 출력하기 위한 어드레스 지연수단; AL 정보신호 및 읽기카스신호에 응답하여 상기 내부 어드레스와 상기 어드레스 지연수단의 지연-어드레스 중 어느 하나를 선택적으로 내부-읽기어드레스로 출력하기 위한 RD 선택수단; 상기 AL 정보신호와 CL 정보신호를 인가받아 읽기레이턴시 정보신호를 생성하기 위한 읽기레이턴시 정보신호 생성수단; 상기 읽기레이턴시 정보신호 및 쓰기카스신호에 응답하여 상기 지연-어드레스 중 하나를 선택하여 내부-쓰기어드레스로 출력하기 위한 WT 선택수단; 및 상기 내부-읽기어드레스 또는 상기 내부-쓰기어드레스를 래치하여 내부 컬럼-어드레스로 출력하기 위한 래치수단을 구비한다.
바람직하게 상기 구동신호 생성수단은, 상기 카스신호의 활성화로부터 상기 짝수번째 내부클럭에 상기 카스신호를 동기시켜 복수의 제1 내지 제4 프리-구동신호로 출력하기 위한 지연부와, 상기 제1 내지 제4 프리-구동신호를 상기 내부클럭에 동기시켜 출력하되 짝수번째 내부클럭에 동기된 신호를 상기 제1 내지 제4 구동신호로 출력하기 위한 출력부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 반도체메모리소자는 복수의 커맨드(CAS4b, RAS4b, CS4b)를 디코딩하기 위한 커맨드 디코딩부(100)와, 커맨드 디코딩부(100)의 카스신호(CASP6)의 활성화로 부터 짝수번째 내부클럭(CLKP4)에 동기된 복수의 구동신호(2CLK, 4CLK, 6CLK, 8CLK)를 생성하기 위한 구동신호 생성부(200)와, 카스신호(CASP6)에 응답하여 내부 어드레스(BUF_OUT)를 인가받고 이를 복수의 구동신호(2CLK, 4CLK, 6CLK, 8CLK)에 동기시켜 지연하여 출력하기 위한 어드레스 지연부(300)와, AL 정보신호(AL<0:3>) 및 읽기카스신호(CASP6_RD)에 응답하여 내부 어드레스(BUF_OUT)와 어드레스 지연부(300)의 출력 어드레스(OUT_2CK) 중 어느 하나를 선택적으로 내부-읽기어드레스로 출력하기 위한 RD 선택부(400)와, AL 정보신호(AL<0:3>)와 CL 정보신호(CL<3:5>)를 인가받아 읽기레이턴시 정보신호(RL<3:8>)를 생성하기 위한 읽기레이턴시 정보신호 생성부(500)와, 읽기레이턴시 정보신호(RL<3:8>) 및 쓰기카스신호(CASP6_WT)에 응답하여 어드레스 지연부(300)의 출력 어드레스 중 하나를 선택하여 내부-쓰기어드레스로 출력하기 위한 WT 선택부(600)와, 내부-읽기어드레스 또는 내부-쓰기어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 출력하기 위한 래치부(700)를 구비한다.
이와같이, 래치부(700)는 RD 선택부(400) 및 WT 선택부(600)의 공통된 출력노드에 걸린 신호를 래치하게 되는데, 이는 특정 시점에서 RD 선택부(400) 및 WT 선택부(600)는 어느 하나만이 출력신호를 출력하기 때문이다.
전술한 바와 같이, 본 발명에 따른 반도체메모리소자는 읽기 또는 쓰기커맨드의 인가 시 내부적으로 생성하는 카스신호(CASP6)의 활성화로 부터 짝수번째 내부클럭(CLKP4)에 동기된 복수의 구동신호(2CLK, 4CLK, 6CLK, 8CLK)를 생성하므로서, 소자에 유효한 어드레스가 인가되는 동안에만 내부 컬럼-어드레스(AT_COL)를 생성하기 위한 블록이 구동되어 전류소모를 줄인다. 특히, 구동신호(2CLK, 4CLK, 6CLK, 8CLK)는 읽기동작 또는 쓰기동작 동안 내부클럭(CLKP4)에 비해 1/2배의 활성화 횟수를 가지므로, 종래 내부클럭(CLKP4)에 동기되는 경우에 비해 더욱 전류소모를 줄일 수 있다.
도 7은 도 6의 커맨드 디코딩부(100)의 내부 회로도이다.
도 7을 참조하면, 커맨드 디코딩부(100)는 내부-라스커맨드(RAS4)를 게이트 입력으로 가지며 내부전압 VDD의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM2)와, 내부-카스커맨드(CAS4b)를 게이트 입력으로 가지며 PMOS트랜지스터(PM2)의 드레인단에 자신의 소스단이 접속된 NMOS트랜지스터(NM2)와, 내부-라스커맨드(RAS4)를 게이트 입력으로 가지며 NMOS트랜지스터(NM2)의 소스단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM3)와, 내부-칩선택커맨드(CS4b)를 게이트 입력으로 가지며 NMOS트랜지스터(NM3)의 소스단과 내부전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM2)의 접속노드에 걸린 전압을 반전시켜 카스신호(CASP6)로 출력하기 위한 인버터(I2)와, 내부-카스신호(CAS4b)를 게이트 입력으로 가지며 내부전압 VDD의 공급단과 PMOS트랜지스터(PM2)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스 터(PM3)를 구비한다.
참고적으로, 내부-칩선택커맨드(CS4b), 내부-라스커맨드(RAS4), 및 내부-카스커맨드(CAS4b)는 커맨드 입력부(도면에 도시되지 않음)를 통해 외부에서 인가되는 신호를 내부전압 레벨로 변환시키고, 내부클럭(CLKP4)에 동기시켜 생성된 신호이다. 그리고 내부-칩선택커맨드(CS4b)는 외부에서 인가되는 칩선택커맨드가 논리레벨 'L'를 가질 때 논리레벨 'H'로 활성화되며, 내부-라스커맨드(RAS4)는 외부에서 인가된 라스커맨드가 논리레벨 'H'를 가질때 논리레벨 'H'로 활성화되며, 내부-카스커맨드(CAS4b)는 외부에서 인가되는 카스커맨드가 논리레벨 'L'를 가질 때 논리레벨 'H'로 활성화된다.
동작을 간략히 살펴보면, 커맨드 생성부(100)는 읽기동작 및 쓰기동작 요청 시 논리레벨 'H'로 활성화되는 내부-칩선택신호(CS4b), 내부-라스커맨드(RAS4), 및 내부-카스커맨드(CAS4)에 응답하여, 카스신호(CASP6)를 활성화시킨다.
도 8은 도 6의 구동신호 생성부(200)의 내부 회로도이다.
도 8을 참조하면, 구동신호 생성부(200)는 카스신호(CASP6)의 활성화로부터 짝수번째 내부클럭(CLKP4)에 카스신호(CASP6)를 동기시켜 복수의 제1 내지 제4 프리-구동신호(PRE_2CLK, PRE_4CLK, PRE_6CLK, PRE_8CLK)로 출력하기 위한 지연부(220)와, 제1 내지 제4 프리-구동신호(PRE_2CLK, PRE_4CLK, PRE_6CLK, PRE_8CLK)를 내부클럭(CLKP4)에 동기시켜 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)으로 출력하기 위한 출력부(240)를 구비한다.
그리고 지연부(220)는 카스신호(CASP6)를 내부클럭(CLKP4)에 동기시켜 출력 하기 위한 신호 입력부(222)와, 내부클럭(CLKP4)에 동기되어 구동되는 복수의 플립플롭을 구비하여, 신호 입력부(222)의 출력신호를 각각 내부클럭(CLKP4)에 동기시켜 제1 내지 제4 프리-구동신호(PRE_2CLK, PRE_4CLK, PRE_6CLK, PRE_8CLK)로 출력하기 위한 플립플롭부(224)를 구비한다.
출력부(240)는 제1 내지 제4 프리-구동신호(PRE_2CLK, PRE_4CLK, PRE_6CLK, PRE_8CLK)를 내부클럭(CLKP4)에 동기시켜 출력하기 위한 제1 내지 제4 출력부(242, 244, 246, 248)를 각각 구비한다. 이들은 동일한 회로적 구현을 가지므로 제1 출력부(242)만을 예로서 살펴보면, 제1 출력부(242)는 제1 프리-구동신호(PRE_2CLK)를 지연시키기 위한 지연소자(242a)와, 지연소자(242a)의 출력신호와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 제1 구동신호(2CLK)로 출력하기 위한 인버터(I3)를 갖는다.
전술한 구동신호 생성부(200)는 지연부(220)를 통해 카스신호(CASP6)의 활성화로 부터 짝수번째 내부클럭(CLKP4)에 동기시켜 카스신호(CASP6)를 제1 내지 제4 프리-구동신호(PRE_2CLK, PRE_4CLK, PRE_6CLK, PRE_8CLK)로 출력하고, 출력부(240)를 통해 제1 내지 제4 프리-구동신호(PRE_2CLK, PRE_4CLK, PRE_6CLK, PRE_8CLK)를 내부클럭(CLKP4)에 동기시켜 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)로 출력한다.
참고적으로, 구동신호 생성부(200)에 의해 생성되는 구동신호의 수는 소자가 지원하는 최대 쓰기레이턴시의 1/2이다.
도 9는 도 6의 어드레스 지연부(300)의 내부 회로도이다.
도 9를 참조하면, 어드레스 지연부(300)는 카스신호(CASP6)에 응답하여 내부 어드레스(BUF_OUT)를 전달하기 위한 트랜스퍼게이트(TG4)와, 트랜스퍼 게이트(TG4)의 출력 어드레스를 래치하기 위한 래치부(320)와, 해당 구동신호(CLKP4)에 응답하여 구동되는 복수의 플립플롭(342, 344, 346, 348)을 구비하여, 래치부(320)의 출력신호를 각각의 해당 구동신호(2CLK, 4CLK, 6CLK, 8CLK)에 동기시켜 지연하여 제1 내지 제4 지연-어드레스(OUT_2CLK, OUT_4CLK, OUT_6CLK, OUT_8CLK)로 출력하기 위한 플립플롭부(340)를 구비한다.
그리고 플립플롭부(340)는 제1 구동신호(2CLK)에 동기시켜 래치부(320)의 출력신호를 제1 지연-어드레스(OUT_2CK)로 출력하기 위한 제1 플립플롭(342)과, 제2 구동신호(4CLK)에 동기시켜 제1 플립플롭(342)의 출력신호(OUT_2CK)를 제2 지연-어드레스(OUT_4CK)로 출력하기 위한 제2 플립플롭(344)과, 제3 구동신호(6CLK)에 동기시켜 제2 플립플롭(344)의 출력신호(OUT_4CK)를 제3 지연-어드레스(OUT_6CK)로 출력하기 위한 제3 플립플롭(346)과, 제4 구동신호(8CLK)에 동기시켜 제3 플립플롭(346)의 출력신호(OUT_6CK)를 제4 지연-어드레스(OUT_8CK)로 출력하기 위한 제4 플립플롭(348)을 구비한다.
어드레스 지연부(300)는 내부 어드레스(BUF_OUT)를 각각의 구동신호(2CLK, 4CLK, 6CLK, 8CLK)에 동기시켜 제1 내지 제4 지연-어드레스(OUT_2CK, OUT_4CK, OUT_6CK, OUT_8CK)로 출력한다. 전술한 바와 같이, 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)가 카스신호(CASP6)의 활성화로부터 소정시간 지연을 갖는 신호이므로, 이에 동기되어 출력되는 제1 내지 제4 지연-어드레스(OUT_2CK, OUT_4CK, OUT_6CK, OUT_8CK) 역시 카스신호(CASP6)의 활성화로부터 짝수번째 내부클럭(CLKP4)에 동기되어 출력된다.
도 10은 도 6의 RD 선택부(400)의 내부 회로도로서, RD 선택부(400)는 AL 정보신호 AL<0>와 AL<1>를 인가받기 위한 제1 신호 입력부(420)와, AL 정보신호 AL<2>와 AL<3>를 인가받기 위한 제2 신호 입력부(440)와, 제1 신호 입력부(420)의 출력신호에 응답하여 내부 어드레스(BUF_OUT)를 출력노드로 전달하기 위한 트랜스퍼 게이트(TG5)와, 제2 신호 입력부(440)의 출력신호에 응답하여 제1 지연-어드레스(OUT_2CLK)를 출력노드로 전달하기 위한 트랜스퍼 게이트(TG6)와, 트랜스퍼 게이트 TG5 및 TG6의 공통된 출력노드에 걸린 전압을 반전시키기 위한 인버터(I4)와, 읽기카스신호(CASP6_RD)에 응답하여 인버터(I4)의 출력신호를 전달하여 내부-읽기어드레스로 출력하기 위한 트랜스퍼 게이트(TG7)를 구비한다.
RD 선택부(400)는 제1 및 제2 신호 입력부(420, 440)를 통해 연속하는 2개의 AL 정보신호(AL<0> 및 AL<1>, AL<2> 및 AL<3>) 중 어느 하나의 인가 시, 공통된 신호 입력부(420, 440)의 출력된 신호를 통해 내부 어드레스(BUF_OUT)와 지연-어드레스(OUT_2CLK) 중 하나를 선택한다. 이어, 트랜스퍼 게이트(TG7)는 읽기카스신호(CASP6_RD)에 응답하여 공통된 출력노드에 걸린 신호를 내부-읽기어드레스로 출력한다.
다시 언급하면, AL 정보신호 AL<0>가 활성화되는 경우와, AL 정보신호 AL<1>이 활성화되는 경우 모두, 제1 신호 입력부(420)의 출력신호가 활성화되므로, 트랜스퍼게이트(TG5)를 통해 내부 어드레스(BUF_OUT)를 동일하게 선택한다. 그러나, 애 디티브레이턴시에 따라 활성화되는 시점이 다른 읽기카스신호(CASP6_RD)에 동기시켜 트랜스퍼 게이트(TG5)의 출력신호를 최종적으로 읽기 어드레스로 출력하기 때문에, 애디티브레이턴시에 대응하는 어드레스가 생성된다.
한편, AL 정보신호(AL<0:3>) 각각에 따른 애디티브레이턴시에 대응하는 어드레스를 선택하지 않고, 2개의 AL 정보신호(AL<0> 및 AL<1>, AL<2> 및 AL<3>)를 함께 고려하는 것은 어드레스 지연부(300)에 의해 다양한 지연값을 갖는 제1 지연-어드레스(OUT_2CLK)가 각각 짝수만큼의 지연값을 갖기 때문이다.
도 11은 도 6의 읽기레이턴시 정보신호 생성부(500)의 내부 회로도이다.
도 11에 도시된 바와 같이, 읽기레이턴시 정보신호 생성부(500)는 인가되는 AL 정보신호(AL<0:3>)에 대응하는 애디티브레이턴시와 CL 정보신호(CL<3:5>)에 대응하는 카스레이턴시를 논리합하여 가능한 모든 경우의 읽기레이턴시 정보신호(RL<3:8>)를 생성한다.
읽기레이턴시 정보신호 생성부(500)는 AL 정보신호(AL<0:3>)와 CL 정보신호(CL<3:5>)를 입력받는 복수의 논리합게이트로 구현된다.
도 12는 도 6의 WT 선택부(600)의 내부 회로도로서, WT 선택부(600)는 읽기레이턴시 정보신호 RL<3>와 RL<4>를 인가받기 위한 제1 신호 입력부(620)와, 읽기레이턴시 정보신호 RL<5>와 RL<6>를 인가받기 위한 제2 신호 입력부(640)와, 읽기레이턴시 정보신호 RL<7>와 RL<8>를 인가받기 위한 제3 신호 입력부(660)와, 제1 신호 입력부(620)의 출력신호에 응답하여 제2 지연-어드레스(OUT_4CLK)를 출력노드로 전달하기 위한 트랜스퍼 게이트(TG8)와, 제2 신호 입력부(640)의 출력신호에 응 답하여 제3 지연-어드레스(OUT_6CLK)를 출력노드로 전달하기 위한 트랜스퍼 게이트(TG9)와, 제3 신호 입력부(660)의 출력신호에 응답하여 제4 지연-어드레스(OUT_8CLK)를 출력노드로 전달하기 위한 트랜스퍼 게이트(TG10)와, 트랜스퍼 게이트 TG8 내지 TG10의 공통된 출력노드에 걸린 전압을 반전시키기 위한 인버터(I5)와, 쓰기카스신호(CASP6_WT)에 응답하여 인버터(I5)의 출력신호를 전달하여 내부-쓰기어드레스로 출력하기 위한 트랜스퍼 게이트(TG11)를 구비한다.
WT 선택부는(600)는 제1 내지 제6 신호 입력부(620, 640)를 통해 연속하는 2개의 읽기레이턴시 정보신호(RL<3> 및 RL<4>, RL<5> 및 RL<6>) 중 어느 하나의 인가 시, 공통된 신호 입력부(620, 640, 660)의 출력된 신호를 통해 제2 내지 제4 지연-어드레스(OUT_4CLK, OUT_6CLK, OUT_8CLK) 중 하나를 선택한다. 이어, 트랜스퍼 게이트(TG11)는 쓰기카스신호(CASP6_WT)에 응답하여 공통된 출력노드에 걸린 신호를 내부-쓰기어드레스로 출력한다.
참고적으로, 쓰기카스신호(CASP6_WT)는 카스신호(CASP6)의 활성화로 부터 쓰기레이턴시에 대응하는 지연 이후에 활성화되는데, 구체적으로는 읽기레이턴시 +1 클럭의 지연값을 갖는다.
다음에서는 도 6내지 도 12에 도시된 본 발명에 따른 반도체메모리소자의 읽기동작 및 쓰기동작에 따른 내부 컬럼-어드레스의 생성과정을 자세히 살펴보도록 한다.
먼저, 읽기동작 또는 쓰기동작이 요청되는 커맨드(CAS4b, RAS4b, CS4b)가 인가되는 경우, 커맨드 생성부(100)는 이에 응답하여 카스신호(CASP6)를 활성화시킨 다.
이어, 구동신호 생성부(200)는 카스신호(CASP6)의 활성화 시점으로 부터 짝수번째 활성화되는 내부클럭(CLKP4)에 동기시킨 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)를 생성한다.
그리고 어드레스 지연부(300)는 각 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)에 동기된 제1 내지 제4 지연-어드레스(OUT_2CK, OUT_4CK, OUT_6CK, OUT_8CK)를 생성한다. 여기서, 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)는 짝수번째 내부클럭(CLKP4)에 활성화되므로, 이에 동기되어 출력되는 제1 내지 제4 지연-어드레스(OUT_2CK, OUT_4CK, OUT_6CK, OUT_8CK)는 카스신호(CASP6)의 활성화로부터 각각 '2', '4', '6', 및 '8' 내부클럭(CLKP4)의 지연값을 갖는다.
또한, 읽기레이턴시 정보신호 생성부(500)는 AL 정보신호(AL<0:3>) 및 CL 정보신호(CL<3:5>)의 논리합을 통해 반도체메모리소자에 설정된 읽기레이턴시에 대응하는 읽기레이턴시 정보신호(RL<3:8>)를 생성한다.
이어, 읽기동작이 이뤄지는 경우에는, RD 선택부(400)가 AL 정보신호(AL<0:3>)에 대응하는 어드레스를 선택하고, 카스신호(CASP6)의 활성화로 부터 애디티브레이턴시에 대응 하는 지연시간 이후에 활성화되는 읽기카스신호(CASP6_RD)에 동기시켜 선택된 어드레스를 내부-읽기 어드레스로 출력한다.
또한, 쓰기동작이 이뤄지는 경우에는, WT 선택부(600)가 읽기레이턴시 정보신호(RL<3:8>)에 대응하는 어드레스를 선택하고, 읽기레이턴시 +1클럭의 지연을 갖고 활성화되는 쓰기카스신호(CASP6_WT)에 동기시켜 선택된 어드레스를 내부-쓰기어 드레스로 출력한다.
이어, 래치부(700)는 내부-읽기어드레스 또는 내부-쓰기어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 출력한다.
도 13은 읽기동작을 수행하는 과정에 따른 동작파형도로서, 각 애디티브레이턴시가 2인 'α'경우와, 애디티브레이턴시가 3인 'β'경우를 도시한다.
도 13에 도시된 바와 같이, 외부 커맨드의 조합으로 읽기커맨드(RD)가 2클럭 간격으로 2개가 인가되면, 커맨드 디코딩부(100)에 의해 각각의 읽기 커맨드(RD)에 해당하는 카스신호(CASP6)가 활성화된다.
이어, 구동신호 생성부(200)는 카스신호(CASP6)의 활성화 시점으로 부터 짝수번째 활성화되는 내부클럭(CLKP4)에 동기시킨 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)를 생성한다. 그리고 어드레스 지연부(300)는 각 제1 내지 제4 구동신호(2CLK, 4CLK, 6CLK, 8CLK)에 동기된 제1 내지 제4 지연-어드레스(OUT_2CK, OUT_4CK, OUT_6CK, OUT_8CK)를 생성한다. 여기서는 읽기커맨드(RD)의 애디티브레이턴시에 대응하는 제1 구동신호(2CLK) 및 제1 지연-어드레스(OUT_2CK)를 도시한다.
이어, 'α'에 도시된 바와 같이, 각각의 읽기 커맨드(RD)로 부터 2클럭의 애디티브레이턴시를 만족하는 시점에 읽기카스신호(CASP6_RD)가 활성화되므로, RD 선택부(400)가 제1 지연-어드레스(OUT_2CK)를 내부 컬럼-어드레스(AT_COL)로 출력한다.
또한, 'β'에 도시된 바와 같이, 각각의 읽기 커맨드(RD)로 부터 3클럭의 애디티브레이턴시를 만족하는 시점에 읽기카스신호(CASP6_RD)가 활성화되므로, 이에 액티브된 RD 선택부(400)가 내부 컬럼-어드레스(AT_COL)를 출력한다.
이와같이, 어드레스 지연부(300)에 의해 출력되는 지연-어드레스(OUT_2CK, OUT_4CK, OUT_6CK, OUT_8CK)는 내부클럭(CLKP4) 2클럭 동안 유효하므로, 애디티브레이턴시 2 및 3인 경우 동일하게 제1 지연-어드레스(OUT_2CK)를 출력한다.
그러므로, 본 발명에 따른 반도체메모리소자는 읽기동작 또는 쓰기동작이 이뤄지는 구간에서만 어드레스를 지연하기 위한 플립플롭을 구동하므로서, 내부 컬럼-어드레스의 생성 과정에 따른 불필요한 전류소모를 제거할 수 있다. 더욱이, 내부클럭의 짝수번째에만 플립플롭을 구동시키므로, 전류소모의 감소효과는 더욱 크다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 읽기동작 및 쓰기동작이 이뤄져 컬럼 어드레스가 필요한 동작 구간에서만, 어드레스를 지연하기 위한 내부클럭의 2배되는 주기로 플립플롭을 구동하여 불필요한 전류소모를 줄인다.

Claims (10)

  1. 복수의 커맨드를 디코딩하기 위한 커맨드 디코딩수단;
    상기 커맨드 디코딩수단의 카스신호의 활성화로 부터 짝수번째 내부클럭에 동기된 복수의 구동신호를 생성하기 위한 구동신호 생성수단;
    상기 카스신호에 응답하여 내부 어드레스를 인가받고 이를 상기 복수의 구동신호에 동기시켜 지연하여 출력하기 위한 어드레스 지연수단;
    AL 정보신호 및 읽기카스신호에 응답하여 상기 내부 어드레스와 상기 어드레스 지연수단의 지연-어드레스 중 어느 하나를 선택적으로 내부-읽기어드레스로 출력하기 위한 RD 선택수단;
    상기 AL 정보신호와 CL 정보신호를 인가받아 읽기레이턴시 정보신호를 생성하기 위한 읽기레이턴시 정보신호 생성수단;
    상기 읽기레이턴시 정보신호 및 쓰기카스신호에 응답하여 상기 지연-어드레스 중 하나를 선택하여 내부-쓰기어드레스로 출력하기 위한 WT 선택수단; 및
    상기 내부-읽기어드레스 또는 상기 내부-쓰기어드레스를 래치하여 내부 컬럼-어드레스로 출력하기 위한 래치수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 구동신호 생성수단은,
    상기 카스신호의 활성화로부터 상기 짝수번째 내부클럭에 상기 카스신호를 동기시켜 복수의 제1 내지 제4 프리-구동신호로 출력하기 위한 지연부와,
    상기 제1 내지 제4 프리-구동신호를 상기 내부클럭에 동기시켜 출력하되 짝수번째 내부클럭에 동기된 신호를 상기 제1 내지 제4 구동신호로 출력하기 위한 출력부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 지연부는,
    상기 카스신호를 상기 내부클럭에 동기시켜 출력하기 위한 신호 입력부와,
    상기 내부클럭에 동기되어 구동되는 복수의 플립플롭을 구비하여, 상기 신호 입력부의 출력신호를 각각 상기 내부클럭에 동기시켜 상기 제1 내지 제4 프리-구동신호로 출력하기 위한 플립플롭부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 출력부는,
    상기 제1 내지 제4 프리-구동신호를 상기 내부클럭에 동기시켜 출력하기 위한 제1 내지 제4 출력부를 각각 상기 제1 내지 제4 프리-구동신호로 단위로 구비하는 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 제1 출력부는,
    상기 제1 프리-구동신호를 지연시키기 위한 지연소자와,
    상기 지연소자의 출력신호와 상기 내부클럭을 입력으로 갖는 낸드게이트와,
    상기 낸드게이트의 출력신호를 반전시켜 상기 제1 구동신호로 출력하기 위한 제1 인버터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 어드레스 지연수단은,
    상기 카스신호에 응답하여 상기 내부 어드레스를 전달하기 위한 제1 트랜스퍼게이트와,
    상기 제1 트랜스퍼 게이트의 출력 어드레스를 래치하기 위한 래치부와,
    해당 상기 구동신호에 응답하여 구동되는 복수의 플립플롭을 구비하여, 상기 래치부의 출력신호를 각각의 상기 해당 구동신호에 동기시켜 지연하여 제1 내지 제4 지연-어드레스로 출력하기 위한 플립플롭부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 플립플롭부는,
    상기 제1 구동신호에 동기시켜 상기 래치부의 출력신호를 상기 제1 지연-어드레스로 출력하기 위한 제1 플립플롭과,
    상기 제2 구동신호에 동기시켜 상기 제1 플립플롭의 출력신호를 상기 제2 지연-어드레스로 출력하기 위한 제2 플립플롭과,
    상기 제3 구동신호에 동기시켜 상기 제2 플립플롭의 출력신호를 상기 제3 지연-어드레스로 출력하기 위한 제3 플립플롭과,
    상기 제4 구동신호에 동기시켜 상기 제3 플립플롭의 출력신호를 상기 제4 지연-어드레스로 출력하기 위한 제4 플립플롭
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 RD 선택수단은,
    제1 및 제2 AL 정보신호를 인가받기 위한 제1 신호 입력부와,
    상기 제3 및 제4 AL 정보신호를 인가받기 위한 제2 신호 입력부와,
    상기 제1 신호 입력부의 출력신호에 응답하여 상기 내부 어드레스를 제1 출력노드로 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제2 신호 입력부의 출력신호에 응답하여 상기 제1 지연-어드레스를 상기 제1 출력노드로 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 제1 출력노드에 걸린 전압을 반전시키기 위한 제2 인버터와,
    상기 읽기카스신호에 응답하여 상기 제2 인버터의 출력신호를 전달하여 상기 내부-읽기어드레스로 출력하기 위한 제4 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 WT 선택수단은,
    제1 및 제2 읽기레이턴시 정보신호를 인가받기 위한 제3 신호 입력부와,
    상기 제3 및 제4 읽기레이턴시 정보신호를 인가받기 위한 제4 신호 입력부와,
    상기 제5 및 제6 읽기레이턴시 정보신호를 인가받기 위한 제5 신호 입력부와,
    상기 제3 신호 입력부(620)의 출력신호에 응답하여 상기 제2 지연-어드레스 (OUT_4CLK)를 제2 출력노드로 전달하기 위한 제5 트랜스퍼 게이트(TG8)와,
    상기 제4 신호 입력부(640)의 출력신호에 응답하여 상기 제3 지연-어드레스(OUT_6CLK)를 상기 제2 출력노드로 전달하기 위한 제6 트랜스퍼 게이트(TG9)와,
    상기 제3 신호 입력부의 출력신호에 응답하여 상기 제4 지연-어드레스를 상기 제2 출력노드로 전달하기 위한 제7 트랜스퍼 게이트와,
    상기 제2 출력노드에 걸린 전압을 반전시키기 위한 제3 인버터(I5)와,
    상기 쓰기카스신호에 응답하여 상기 제3 인버터(I5)의 출력신호를 전달하여 상기 내부-쓰기어드레스로 출력하기 위한 제7 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 커맨드 디코딩수단은,
    내부-라스커맨드를 게이트 입력으로 가지며 제1 내부전압의 공급단에 자신의 소스단이 접속된 제1 PMOS트랜지스터와, 내부-카스커맨드를 게이트 입력으로 가지며 상기 제1 PMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제1 NMOS트랜지스터와, 상기 내부-라스커맨드게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 소스단에 자신의 드레인단이 접속된 제2 NMOS트랜지스터와, 내부-칩선택커맨드를 게이트 입력으로 가지며 상기 제2 NMOS트랜지스터의 소스단과 제2 내부전압의 공급단 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터와, 상기 제1 PMOS트랜지스 터 및 상기 제1 NMOS트랜지스터의 접속노드에 걸린 전압을 반전시켜 상기 카스신호로 출력하기 위한 제4 인버터와, 상기 내부-카스신호를 게이트 입력으로 가지며 상기 제1 내부전압의 공급단과 상기 제1 PMOS트랜지스터의 드레인단 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
KR1020050036579A 2005-04-30 2005-04-30 반도체메모리소자 KR100638748B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050036579A KR100638748B1 (ko) 2005-04-30 2005-04-30 반도체메모리소자
US11/323,509 US7283421B2 (en) 2005-04-30 2005-12-29 Semiconductor memory device
JP2005380675A JP4953273B2 (ja) 2005-04-30 2005-12-29 半導体メモリ素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036579A KR100638748B1 (ko) 2005-04-30 2005-04-30 반도체메모리소자

Publications (1)

Publication Number Publication Date
KR100638748B1 true KR100638748B1 (ko) 2006-10-30

Family

ID=37234282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036579A KR100638748B1 (ko) 2005-04-30 2005-04-30 반도체메모리소자

Country Status (3)

Country Link
US (1) US7283421B2 (ko)
JP (1) JP4953273B2 (ko)
KR (1) KR100638748B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
JP4953348B2 (ja) * 2005-09-29 2012-06-13 ハイニックス セミコンダクター インク 半導体メモリ素子の内部アドレス生成装置
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
US7844798B2 (en) * 2007-12-13 2010-11-30 Qimonda Ag Command protocol for integrated circuits
JP2010109717A (ja) * 2008-10-30 2010-05-13 Nec Electronics Corp 半導体集積回路及びその制御方法
KR101103066B1 (ko) * 2010-02-26 2012-01-06 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 지연 회로
KR101215647B1 (ko) * 2011-01-28 2012-12-26 에스케이하이닉스 주식회사 반도체메모리장치
KR20140108938A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 반도체 메모리를 액세스하는 액세스 방법 및 반도체 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5031787A (en) 1989-09-01 1991-07-16 Anchor Hocking Packaging Company Low height floating disk closure
KR100218734B1 (ko) * 1996-05-06 1999-09-01 김영환 싱크로노스 메모리의 내부펄스 신호발생 방법 및 그장치
US6088774A (en) 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
KR100224277B1 (ko) * 1997-01-08 1999-10-15 윤종용 동기형 반도체 장치의 내부클럭 발생회로
US6185664B1 (en) 1997-11-17 2001-02-06 Micron Technology, Inc. Method for providing additional latency for synchronously accessed memory
JP2001060392A (ja) * 1999-08-24 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP2003297083A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
JP3838939B2 (ja) 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
KR100532421B1 (ko) 2003-02-17 2005-11-30 삼성전자주식회사 (ｎ/2)스테이지를 갖는 어드레스 버퍼
KR100590855B1 (ko) * 2003-10-14 2006-06-19 주식회사 하이닉스반도체 전류 소모의 감소를 위한 반도체 메모리 소자
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자

Also Published As

Publication number Publication date
JP2006309915A (ja) 2006-11-09
US7283421B2 (en) 2007-10-16
JP4953273B2 (ja) 2012-06-13
US20060245292A1 (en) 2006-11-02

Similar Documents

Publication Publication Date Title
KR100673904B1 (ko) 반도체메모리소자
KR100638748B1 (ko) 반도체메모리소자
KR102401526B1 (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
US7102939B2 (en) Semiconductor memory device having column address path therein for reducing power consumption
KR100744042B1 (ko) 반도체메모리소자의 내부 어드레스 생성장치
US6122220A (en) Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting
US7652939B2 (en) Semiconductor memory device and method for driving the same
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
JP2000036192A (ja) 半導体集積回路
US6950357B2 (en) Test mode flag signal generator of semiconductor memory device
JP4121690B2 (ja) 半導体記憶装置
US8081538B2 (en) Semiconductor memory device and driving method thereof
US6781919B2 (en) Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
KR100798795B1 (ko) 내부 어드레스 생성장치 및 그의 구동방법
KR100296920B1 (ko) 반도체메모리장치의 데이터 기록 동작 제어 장치
US7142467B2 (en) Synchronous semiconductor memory device
JP2009099156A (ja) フューズラッチ回路及びフューズラッチ方法
KR100337206B1 (ko) 모드 레지스터 세팅장치
KR100649059B1 (ko) 반도체 집적 회로
KR100541160B1 (ko) 고속 동작에 적합한 ｘ 주소 추출기 및 메모리
KR100541161B1 (ko) 고속 동작에 적합한 ｘ 주소 추출기, ｘ 주소 추출 방법및 메모리
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR20070063291A (ko) 데이터 마스킹 회로
JPH10275465A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 13