KR101103066B1 - 반도체 메모리 장치의 어드레스 지연 회로 - Google Patents

반도체 메모리 장치의 어드레스 지연 회로 Download PDF

Info

Publication number
KR101103066B1
KR101103066B1 KR1020100017780A KR20100017780A KR101103066B1 KR 101103066 B1 KR101103066 B1 KR 101103066B1 KR 1020100017780 A KR1020100017780 A KR 1020100017780A KR 20100017780 A KR20100017780 A KR 20100017780A KR 101103066 B1 KR101103066 B1 KR 101103066B1
Authority
KR
South Korea
Prior art keywords
output
clock
address
input
delay
Prior art date
Application number
KR1020100017780A
Other languages
English (en)
Other versions
KR20110098251A (ko
Inventor
고재범
이종천
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100017780A priority Critical patent/KR101103066B1/ko
Priority to US12/840,199 priority patent/US20110211406A1/en
Priority to CN2010102483338A priority patent/CN102170278A/zh
Publication of KR20110098251A publication Critical patent/KR20110098251A/ko
Application granted granted Critical
Publication of KR101103066B1 publication Critical patent/KR101103066B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 발명은 제 1 입력 제어 신호에 응답하여 클럭을 제 1 제어 클럭으로서 입력 받아 외부 어드레스를 상기 제 1 제어 클럭의 설정된 주기가 경과하면 제 1 지연 어드레스로서 출력하는 제어 클럭 지연부, 제 2 입력 제어 신호에 응답하여 상기 클럭을 제 2 제어 클럭으로서 입력 받고, 상기 제 1 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 1 지연 어드레스를 입력 받을지를 선택하며, 상기 제 2 제어 클럭의 설정된 주기가 경과하면 선택된 어드레스를 제 2 지연 어드레스로서 출력하는 제어 클럭 입력 선택 지연부, 및 상기 클럭을 입력 받고, 상기 제 2 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 2 지연 어드레스를 입력 받을지를 선택하며, 선택된 어드레스를 상기 클럭의 설정된 주기가 경과하면 내부 어드레스로서 출력하되, 상기 클럭의 설정된 주기가 출력 제어 신호에 응답하여 결정되는 제어 클럭 입출력 선택 지연부를 포함한다.

Description

반도체 메모리 장치의 어드레스 지연 회로{Address Delay Circuit of a Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 어드레스 지연 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 클럭에 동기되어 동작하기 때문에 반도체 메모리 장치의 내부 회로 또한 클럭에 동기되어 동작하도록 설계된다.
반도체 메모리 장치 외부에서 입력되는 모든 외부 신호는 반도체 메모리 장치 내부에서 클럭에 동기되어 내부 신호로서 이용된다.
반도체 메모리 장치에 입력되는 외부 어드레스 또한 클럭에 동기되어 내부 어드레스로 생성되며, 이렇게 생성된 내부 어드레스는 반도체 메모리 장치의 동작 모드(예를 들어, 리드 또는 라이트 동작)에 따라 지연되어 이용된다.
도 1은 일반적인 반도체 메모리 장치의 어드레스 지연 회로를 개시한 것으로서, 일반적인 어드레스 지연 회로는 지연부(10), 입력 선택 지연부(20), 및 입출력 선택 지연부(30)로 구성된다.
상기 지연부(10)는 클럭(CLK)에 따라 입력 신호를 입출력하는 플립플롭(미도시)이 직렬로 복수개 연결된 구성을 가지고 있다. 따라서, 외부 어드레스(add<0:3>가 상기 지연부(10)에 구비된 직렬로 연결된 플립플롭의 개수와 동일한 개수의 클럭 주기가 지나면 제 1 지연 어드레스(add_d1<0:3>)로서 출력된다.
상기 입력 선택 지연부(20)는 상기 지연부(10)와 동일하게 구성되지만, 상기 제 1 지연 어드레스(add_d1<0:3>)와 외부 어드레스(add<0:3>)를 제 1 입력 제어 신호(ctrl_in1)에 따라 선택적으로 입력 받게 구성된다. 따라서, 상기 입력 선택 지연부(20)는 상기 제 1 입력 제어 신호(ctrl_in1)에 따라 상기 제 1 지연 어드레스(add_d1<0:3>) 또는 상기 외부 어드레스(add<0:3>)를 선택하여 상기 입력 선택 지연부(20)에 구비된 플립플롭(미도시) 개수와 동일한 개수의 클럭 주기가 지나면 제 2 지연 어드레스(add_d2<0:3>)로서 출력한다.
상기 입출력 선택 지연부(30)는 제 2 입력 제어 신호(ctrl_in2)에 따라 상기 제 2 지연 어드레스(add_d2<0:3>) 또는 상기 외부 어드레스(add<0:3>)를 선택적으로 입력 받고, 입력 받은 어드레스를 출력 제어 신호(ctrl_out<0:2>)에 따라 몇 개의 플립플롭(미도시)을 거쳐 내부 어드레스(add_int<0:3>)로서 출력할 것인가가 결정된다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 어드레스 지연 회로는 다음과 같이 동작한다.
지연부(10)는 구비된 플립플롭의 개수만큼 외부 어드레스(add<0:3>)를 지연시켜 제 1 지연 어드레스(add_d1<0:3>)를 생성한다..
입력 선택 지연부(20)는 제 1 입력 제어 신호(ctrl_in1)에 응답하여 상기 외부 어드레스(add<0:3>) 또는 상기 제 1 지연 어드레스(add_d1<0:3>)를 선택적으로 입력 받는다. 또한, 상기 입력 선택 지연부(20)는 선택 입력 받은 어드레스를 구비된 플립플롭의 개수만큼 지연시켜 제 2 지연 어드레스(add_d2<0:3>)를 생성한다.
입출력 선택 지연부(30)는 제 2 입력 제어 신호(ctrl_in2)에 응답하여 상기 제 2 지연 어드레스(add_d2<0:3>) 또는 상기 외부 어드레스(add<0:3>)를 선택적으로 입력 받는다. 또한 상기 입출력 선택 지연부(30)는 출력 제어 신호(ctrl_out<0:2>)에 따라 몇 개의 플립플롭을 거쳐 입력 받은 어드레스를 지연시킬지 결정하고, 지연된 어드레스를 내부 어드레스(add_int<0:3>)로서 출력한다.
상기 입출력 선택 지연부(30)는 도 2에 도시된 바와 같이, 입출력 선택 플립플롭(31), 및 제 1 및 제 2 출력 선택 플립플롭(32, 33)을 포함한다.
상기 입출력 선택 플립플롭(31)은 상기 제 2 입력 제어 신호(ctrl_in2)에 응답하여 상기 제 2 지연 어드레스(add_d2<0:3>) 또는 상기 외부 어드레스(add<0:3>)를 선택하고, 선택된 어드레스를 상기 클럭(CLK)에 따라 입력 받아 저장한다. 상기 입출력 선택 플립플롭(31)은 상기 출력 제어 신호(ctrl_out<0>))에 응답하여 저장된 어드레스를 상기 제 1 출력 선택 플립플롭(32)으로 출력하거나 상기 내부 어드레스(add_int<0:3>)로서 출력할 것인지를 선택하고, 상기 클럭(CLK)에 따라 선택된 패스로 출력한다.
상기 제 1 출력 선택 플립플롭(32)은 상기 입출력 선택 지연부(30)의 출력을 상기 출력 제어 신호(ctrl_out<1>)에 응답하여 상기 제 2 출력 선택 플립플롭(33)으로 출력하거나 사이 내부 어드레스(add_int<0:3>)로서 출력할 것인지를 선택하고, 상기 클럭(CLK)에 따라 선택된 패스로 출력한다.
상기 제 2 출력 선택 플립플롭(33)은 상기 제 1 출력 선택 플립플롭(32)의 출력을 상기 출력 제어 신호(ctrl_out<2>)에 응답하여 제 1 출력단(out1)으로 출력하거나 제 2 출력단(out2)으로 출력하여 상기 내부 어드레스(add<0:3>)로서 출력할 것인지를 선택하고, 상기 클럭(CLK)에 따라 선택된 패스로 출력한다.
상기 입출력 선택 지연부(30)가 상기 외부 어드레스(add<0:3>)와 상기 제 2 지연 어드레스(add_d2<0:3>) 중 상기 외부 어드레스(add<0:3>)를 선택할 경우, 상기 지연부(10), 및 상기 입력 선택 지연부(20)가 생성한 상기 제 2 지연 어드레스(add_d2<0:3>)는 상기 입출력 선택 지연부(30)에서 이용되지 않는데도 불구하고 생성되어 전류 소모를 증가시킨다.
또한, 상기 입력 선택 지연부(20)가 상기 외부 어드레스(add<0:3>)와 상기 제 1 지연 어드레스(add_d1<0:3>) 중 상기 외부 어드레스(add<0:3>)를 선택할 경우, 상기 지연부(10)가 생성한 상기 제 1 지연 어드레스(add_d1<0:3>)는 상기 입력 선택 지연부(20)에서 이용되지 않는데도 불구하고 생성되어 전류 소모를 증가시킨다.
특히, 플립플롭을 이용하여 어드레스를 지연시키는 상기 지연부(10), 상기 입력 선택 지연부(20), 및 상기 입출력 선택 지연부(30)는 각 내부에 구비된 플립플롭이 클럭에 동기되어 동작하므로, 클럭의 주파수가 증가하면 상기와 같은 불필요한 전류 소모가 더욱 증가된다.
한편, 상기 입출력 선택 지연부(30)에서 상기 입출력 선택 플립플롭(31)의 출력이 상기 내부 어드레스(add_int<0:3>)로서 출력되면, 상기 제 1 및 제 2 출력 선택 플립플롭(32,33)은 불필요하게 상기 클럭(CLK)에 따라 동작하므로 전류를 소모시킨다.
또한, 상기 입출력 선택 지연부(30)에서 상기 입출력 선택 플립플롭(31)과 상기 제 1 출력 선택 플립플롭(32)을 통해 지연된 어드레스가 상기 내부 어드레스(add_int<0:3>)로서 출력되면, 상기 제 2 출력 선택 플립플롭(33)은 불필요하게 상기 클럭(CLK)에 따라 동작하므로 전류를 소모시킨다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 종래 기술에 따른 어드레스 지연 회로와 비교하여 전류 소모를 줄일 수 있는 반도체 메모리 장치의 어드레스 지연 회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 제 1 입력 제어 신호에 응답하여 클럭을 제 1 제어 클럭으로서 입력 받아 외부 어드레스를 상기 제 1 제어 클럭의 설정된 주기가 경과하면 제 1 지연 어드레스로서 출력하는 제어 클럭 지연부, 제 2 입력 제어 신호에 응답하여 상기 클럭을 제 2 제어 클럭으로서 입력 받고, 상기 제 1 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 1 지연 어드레스를 입력 받을지를 선택하며, 상기 제 2 제어 클럭의 설정된 주기가 경과하면 선택된 어드레스를 제 2 지연 어드레스로서 출력하는 제어 클럭 입력 선택 지연부, 및 상기 클럭을 입력 받고, 상기 제 2 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 2 지연 어드레스를 입력 받을지를 선택하며, 선택된 어드레스를 상기 클럭의 설정된 주기가 경과하면 내부 어드레스로서 출력하되, 상기 클럭의 설정된 주기가 출력 제어 신호에 응답하여 결정되는 제어 클럭 입출력 선택 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 직렬로 연결된 복수개의 플립플롭을 포함하여, 외부 어드레스를 지연시켜 지연 어드레스로서 출력하는 지연부, 입력 제어 신호에 응답하여 상기 외부 어드레스 또는 상기 지연 어드레스를 선택적으로 입력 받아 지연시켜 내부 어드레스로서 출력하는 제어 클럭 입출력 선택 지연부, 및 상기 입력 제어 신호에 응답하여 상기 플립플롭에 클럭 또는 특정 레벨로 고정된 신호를 제공하는 클럭 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 외부 어드레스를 지연시켜 지연 어드레스로서 출력하는 지연부, 상기 지연 어드레스를 지연시키고, 출력 제어 신호에 응답하여 제 1 출력단 또는 제 2 출력단으로 출력하는 제 1 출력 선택 플립플롭, 상기 제 1 출력 선택 플립플롭의 제 1 출력단에서 출력된 신호를 지연시켜 내부 어드레스로서 출력하는 제 2 출력 선택 플립플롭, 및 상기 출력 제어 신호에 응답하여 클럭을 제어 클럭으로서 상기 제 2 출력 선택 플립플롭에 제공하는 클럭 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 지연 회로는 종래 기술에 비해 전류 소모를 줄일 수 있어, 저전력 반도체 메모리 장치를 구현하는 데 이점으로 작용한다.
도 1은 일반적인 반도체 메모리 장치의 어드레스 지연 회로의 블록도,
도 2는 도 1의 입출력 선택 지연부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로를 개략적으로 보여주는 블록도,
도 4는 도 3의 지연부의 구성도,
도 5는 도 3의 입력 선택 지연부의 구성도,
도 6는 도 3의 제어 클럭 입출력 선택 지연부의 구성도,
도 7는 도 3 및 도 6에 도시된 제 1 내지 제 4 클럭 제어부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 도 3에 도시된 바와 같이, 제어 클럭 지연부(100), 제어 클럭 입력 선택 지연부(200), 및 제어 클럭 입출력 선택 지연부(300)를 포함한다.
상기 제어 클럭 지연부(100)는 제 1 입력 제어 신호(ctrl_in1)에 응답하여 클럭(CLK)을 제 1 제어 클럭(CLK_ctrl1)으로서 입력 받아 외부 어드레스(add<0:3>)를 상기 제 1 제어 클럭(CLK_ctrl1)의 설정된 주기가 경과하면 제 1 지연 어드레스(add_d1<0:3>)로서 출력한다.
상기 제어 클럭 지연부(100)는 제 1 클럭 제어부(110), 및 지연부(10)를 포함한다.
상기 제 1 클럭 제어부(110)는 상기 제 1 입력 제어 신호(ctrl_in1)가 인에이블되면 상기 클럭(CLK)을 상기 제 1 제어 클럭(CLK_ctrl)으로서 출력하고, 상기 제 1 입력 제어 신호(ctrl_in1)가 디스에이블되면 상기 제 1 제어 클럭(CLK_ctrl)을 특정 레벨로 고정시킨다.
상기 지연부(10)는 상기 제 1 제어 클럭(CLK_ctrl1)의 설정된 주기가 경과하면 상기 외부 어드레스(add<0:3>)를 상기 제 1 지연 어드레스(add_d1<0:3>)로서 출력한다.
예를 들어, 상기 지연부(10)가 상기 제 1 제어 클럭(CLK_ctrl1)의 설정된 주기(예를 들어, 3주기)가 경과하였을 때, 상기 외부 어드레스(add<0:3>)를 상기 제 1 지연 어드레스(add_d1<0:3>)로서 출력한다고 가정하면, 도 4와 같이 상기 지연부(10)는 직렬로 연결된 3개의 플립플롭(11~13)을 포함한다. 이때, 각 플립플롭(11~13)은 상기 제 1 제어 클럭(CLK_ctrl1)의 한 주기가 경과하면 입력 받은 신호를 출력 신호로서 출력한다.
상기 제어 클럭 입력 선택 지연부(200)는 제 2 입력 제어 신호(ctrl_in2)에 응답하여 상기 클럭(CLK)을 제 2 제어 클럭(CLK_ctrl2)으로서 입력 받고, 상기 제 1 입력 제어 신호(ctrl_in1)에 응답하여 상기 외부 어드레스(add<0:3>)를 입력 받을지 상기 제 1 지연 어드레스(add_d1<0:3>)를 입력 받을지를 선택하며, 상기 제 2 제어 클럭(CLK_ctrl2)의 설정된 주기가 경과하면 선택된 어드레스를 제 2 지연 어드레스(add_d2<0:3>)로서 출력한다.
상기 제어 클럭 입력 선택 지연부(200)는 제 2 클럭 제어부(210), 및 입력 선택 지연부(20)를 포함한다.
상기 제 2 클럭 제어부(210)는 상기 제 2 입력 제어 신호(ctrl_in2)가 인에이블되면 상기 클럭(CLK)을 상기 제 2 제어 클럭(CLK_ctrl2)으로서 출력하고, 상기 제 2 입력 제어 신호(ctrl_in2)가 디스에이블되면 상기 제 2 제어 클럭(CLK_ctrl2)을 특정 레벨로 고정시킨다.
상기 입력 선택 지연부(20)는 상기 제 1 입력 제어 신호(ctrl_in1)에 응답하여 상기 외부 어드레스(add<0:3>)를 입력 받을지 상기 제 1 지연 어드레스(add_d1<0:3>)를 입력 받을지를 선택하며, 상기 제 2 제어 클럭(CLK_ctrl2)의 설정된 주기가 경과하면 선택된 어드레스(add<0:3>와 add_d1<0:3> 중 하나)를 상기 제 2 지연 어드레스(add_d2<0:3>)로서 출력한다.
예를 들어, 상기 입력 선택 지연부(20)가 상기 제 2 제어 클럭(CLK_ctrl2)의 설정된 주기(예를 들어, 3 주기)가 경과하였을 때, 선택된 어드레스(add<0:3> 와 add_d1<0:3>) 중 하나)를 상기 제 2 지연 어드레스(add_d2<0:3>)로서 출력한다고 가정하면, 상기 입력 선택 지연부(20)는 도 5에 도시된 바와 같이, 직렬로 연결된 3개의 플립플롭(21, 22, 23)을 포함한다. 이때, 상기 입력 선택 지연부(20)의 최초 플립플롭(21)은 상기 제 1 입력 제어 신호(ctrl_in1)에 응답하여 상기 제 1 지연 어드레스(add_d1<0:3>) 또는 상기 외부 어드레스(add<0:3>)를 선택적으로 입력 받는다. 또한 상기 입력 선택 지연부(20)의 각 플립플롭(21, 22, 23)은 제 2 제어 클럭(CLK_ctrl2)의 한 주기가 경과하면 입력된 신호를 출력 신호로 출력한다.
상기 제어 클럭 입출력 선택 지연부(300)는 상기 클럭(CLK)을 입력 받고, 상기 제 2 입력 제어 신호(ctrl_in2)에 응답하여 상기 외부 어드레스(add<0:3>)를 입력 받을지 상기 제 2 지연 어드레스(add_d2<0:3>)를 입력 받을지를 선택하며, 선택된 어드레스를 상기 클럭(CLK)의 설정된 주기가 경과하면 내부 어드레스(add_int<0:3>)로서 출력한다. 이때, 상기 클럭(CLK)의 설정된 주기는 출력 제어 신호(ctrl_out<0:2>)에 의해 결정된다.
상기 제어 클럭 입출력 선택 지연부(300)는 도 6에 도시된 바와 같이, 입출력 선택 플립플롭(31), 제 1 출력 선택 플립플롭(32), 제 2 출력 선택 플립플롭(33), 제 3 클럭 제어부(310), 및 제 4 클럭 제어부(320)를 포함한다.
상기 입출력 선택 플립플롭(31)은 상기 제 2 입력 제어 신호(ctrl_in2)에 응답하여 상기 외부 어드레스(add<0:3>)를 입력 받을지 상기 제 2 지연 어드레스(add_d2<0:3>)를 입력 받을지를 선택하며, 상기 출력 제어 신호(ctrl_out<0>)에 따라 상기 클럭(CLK)의 한 주기가 경과하면 선택된 어드레스(add<0:3>와 add_d2<0:3> 중 하나)를 제 1 출력단(out1)으로 출력할 것인지 제 2 출력단(out2)으로 출력할 것인지를 선택하여 출력한다.
상기 제 3 클럭 제어부(310)는 상기 출력 제어 신호(ctrl_out<0>)에 응답하여 상기 클럭(CLK)을 제 3 제어 클럭(CLK_ctrl3)으로서 출력한다. 예를 들어, 상기 제 3 클럭 제어부(310)는 상기 출력 제어 신호(ctrl_out<0>)가 인에이블되면 상기 클럭(CLK)을 상기 제 3 제어 클럭(CLK_ctrl3)으로서 출력하고, 상기 출력 제어 신호(ctrl_out<0>)가 디스에이블되면 상기 제 3 제어 클럭(CLK_ctrl3)을 특정 레벨로 고정시킨다.
상기 제 1 출력 선택 플립플롭(32)은 상기 제 3 제어 클럭(CLK_ctrl3)의 한 주기가 경과하면 상기 입출력 선택 플립플롭(31)의 제 1 출력단(out1)에서 출력된 신호를 출력한다. 이때, 상기 제 1 출력 선택 플립플롭(32)은 상기 출력 제어 신호(ctrl_out<1>)에 응답하여 자신의 제 1 출력단(out1) 또는 제 2 출력단(out2)을 선택하여 상기 입출력 선택 플립플롭(31)의 출력 신호를 출력한다.
상기 제 4 클럭 제어부(320)는 상기 출력 제어 신호(ctrl_out<1>)에 응답하여 상기 클럭(CLK)을 제 4 제어 클럭(CLK_ctrl4)으로서 출력한다. 예를 들어, 상기 제 4 클럭 제어부(320)는 상기 출력 제어 신호(ctrl_out<1>)가 인에이블되면 상기 클럭(CLK)을 상기 제 4 제어 클럭(CLK_ctrl4)으로서 출력하고, 상기 출력 제어 신호(ctrl_out<1>)가 디스에이블되면 상기 제 4 제어 클럭(CLK_ctrl4)을 특정 레벨로 고정시킨다.
상기 제 2 출력 선택 플립플롭(33)은 상기 제 4 제어 클럭(CLK_ctrl4)의 한 주기가 경과하면 상기 제 1 출력 선택 플립플롭(32)의 제 1 출력단(out1)에서 출력된 신호를 출력한다. 이때, 상기 제 2 출력 선택 플립플롭(33)은 상기 출력 제어 신호(ctrl_out<2>)에 응답하여 자신의 제 1 출력단(out1) 또는 제 2 출력단(out2)을 선택하여 상기 제 1 출력 선택 플립플롭(32)의 출력 신호를 출력한다. 상기 입출력 선택 플립플롭(31), 상기 제 1 출력 선택 플립플롭(32), 및 상기 제 2 출력 선택 플립플롭(33) 각각의 제 2 출력단(out2)은 서로 공통 연결되고, 공통 연결된 노드에서 상기 내부 어드레스(add_int<0:3>)를 출력한다.
상기 제 1 내지 제 4 클럭 제어부(110, 210, 310, 410) 각각은 도 7에 도시된 바와 같이, 낸드 게이트(ND11) 및 인버터(IV11)를 포함한다. 상기 낸드 게이트(ND11)의 제 1 입력단은 상기 클럭(CLK)을 입력 받고, 제 2 입력단은 각 클럭 제어부(110, 210, 310, 410)에 따라 상기 제 1 및 제 2 입력 제어 신호(ctrl_in1, ctrl_in2) 및 출력 제어 신호(ctrl_out<0>, ctrl_out<1>) 중 하나를 입력 받는다. 상기 인비터(IV11)는 상기 낸드 게이트(ND11)의 출력 신호를 입력 받아 각 클럭 제어부(110, 210, 310, 410)에 따라 상기 제 1 내지 제 4 제어 클럭(CLK_ctrl1 ~ CLK_ctrl4) 중 하나를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 다음과 같이 동작한다.
도 3에 도시된 지연부(10), 및 입력 선택 지연부(20) 각각은 클럭(CLK)의 3 주기가 경과하면 입력된 신호를 출력한다고 가정한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 외부 어드레스(add<0:3>)를 입력받아 최대 클럭(CLK)의 9 주기가 경과하면 내부 어드레스(add_int<0:3>)로서 출력할 수 있다.
제 1 입력 제어 신호(ctrl_in1)가 인에이블되면 제 1 클럭 제어부(110)는 클럭(CLK)을 제 1 제어 클럭(CLK_ctrl1)으로서 출력한다. 상기 제 1 제어 클럭(CLK_ctrl1)이 지연부(10)에 입력되면, 상기 지연부(10)는 상기 외부 어드레스(add<0:3>)는 상기 클럭(CLK)의 3주기가 경과해야 제 1 지연 어드레스(add_d1<0:3>)로서 출력한다.
한편, 상기 제 1 입력 제어 신호(ctrl_in1)가 인에이블되면 입력 선택 지연부(20)는 상기 제 1 지연 어드레스(add_d1<0:3>)와 상기 외부 어드레스(add<0:3>) 중 상기 제 1 지연 어드레스(add_d1<0:3>를 입력 받는다. 또한, 상기 입력 선택 지연부(20)는 상기 제 1 입력 제어 신호(ctrl_in1)가 디스에이블되면 상기 제 1 지연 어드레스(add_d1<0:3>)와 상기 외부 어드레스(add<0:3>) 중 상기 외부 어드레스(add<0:3>)를 입력 받는다.
상기 제 1 입력 제어 신호(ctrl_in1)가 디스에이블되면 상기 지연부(10)는 특정 레벨로 고정된 상기 제 1 제어 클럭(CLK_ctrl1)을 입력 받아 동작하지 않는다.
제 2 입력 제어 신호(ctrl_in2)가 인에이블되면 제 2 클럭 제어부(210)는 상기 클럭(CLK)을 제 2 제어 클럭(CLK_ctrl2)으로서 출력한다. 상기 제 2 제어 클럭(CLK_ctrl2)이 상기 입력 선택 지연부(20)에 입력되면, 상기 입력 선택 지연부(20)는 상기 제 1 입력 제어 신호(ctrl_in1)에 의해 선택된 어드레스(add_d1<0:3> 또는 add<0:3>)를 클럭(CLK)의 3주기 이후 제 2 지연 어드레스(add_d2<0:3>)로서 출력한다.
한편, 상기 제 2 입력 제어 신호(ctrl_in2)가 인에이블되면 제어 클럭 입출력 선택 지연부(300)는 상기 제 2 지연 어드레스(add_d2<0:3>)를 입력 받고, 상기 제 2 입력 제어 신호(ctrl_in2)가 디스에이블되면 상기 제어 클럭 입출력 선택 지연부(300)는 상기 외부 어드레스(add<0:3>)를 입력 받는다.
상기 제어 클럭 입출력 선택 지연부(300)는 상기 제 2 입력 제어 신호(ctrl_in2)에 따라 입력 받는 어드레스(add_d2<0:3>) 또는 add<0:3>)를 출력 제어 신호(ctrl_out<0:2>)에 따라 상기 클럭(CLK)의 1~3 주기 중 하나의 주기가 경과하면 상기 내부 어드레스(add<0:3>)로서 출력한다. 상기 제어 클럭 입출력 선택 지연부(300)의 상세한 설명을 위해 도 6을 참조한다.
상기 출력 제어 신호(ctrl_out<0:2>)가 모두 디스에이블되면 제 3 및 제 4 클럭 제어부(310, 320)는 특정 레벨로 고정된 제 3 및 제 4 제어 클럭(CLK_ctrl3, CLK_ctrl4)을 출력한다. 입출력 선택 플립플롭(31)은 상기 제 2 입력 제어 신호(ctrl_in2)에 따라 입력 받은 어드레스(add_d2<0:3> 또는 add<0:3>)를 상기 클럭(CLK)의 한 주기가 경과하면 자신의 제 2 출력단으로 출력한다. 이때, 상기 입출력 선택 플립플롭(31)이 출력한 신호는 상기 내부 어드레스(add_int<0:3>)로서 출력된다. 한편, 제 1 및 제 2 출력 선택 플립플롭(32, 33)은 특정 레벨로 고정된 상기 제 3 및 제 4 제어 클럭(CLK_ctrl3, CLK_ctrl4)을 입력 받으므로 동작하지 않는다.
상기 출력 제어 신호(ctrl_out<0:2>) 중 ctrl_out<0>만 인에이블되면 상기 입출력 선택 플립플롭(31)은 제 1 출력단으로 자신의 출력 신호를 출력하여 상기 제 1 출력 선택 플립플롭(32)에 입력시킨다. 또한 상기 제 3 클럭 제어부(310)는 상기 클럭(CLK)을 상기 제 3 제어 클럭(CLK_ctrl3)으로서 상기 제 1 출력 선택 플립플롭(32)에 입력된다. 따라서, 상기 제 2 입력 제어 신호(ctrl_in2)에 따라 입력된 어드레스는 상기 입출력 선택 플립플롭(31) 및 상기 제 1 출력 선택 플립플롭(32)를 통하여 상기 내부 어드레스(add_int<0:3>)로서 출력된다. 이때, 상기 제 2 입력 제어 신호(ctrl_in2)에 따라 입력된 어드레스는 상기 입력 선택 플립플롭(31)과 상기 제 1 출력 선택 플립플롭(32)에 의해 상기 클럭(CLK)의 2 주기 이후 상기 제 1 출력 선택 플립플롭(32)의 제 2 출력단으로부터 상기 내부 어드레스(add_int<0:3>)가 출력된다.
상기 출력 제어 신호(ctrl_out<0:2>) 중 ctrl_out<0>과 ctrl<1>만 인에이블되면 상기 제 3 및 제 4 클럭 제어부(310, 320)는 상기 클럭(CLK)을 상기 제 3 및 제 4 제어 클럭(CLK_ctrl3, CLK_ctrl4)으로서 출력한다. 한편, 상기 제 3 및 제 4 제어 클럭(CLK_ctrl3, CLK_ctrl4)을 입력 받은 상기 입출력 선택 플립플롭(31)과 상기 제 1 출력 선택 플립플롭(32)을 통해 상기 제 2 출력 선택 플립플롭(33)에 상기 제 2 입력 제어 신호(ctrl_in2)에 의해 선택된 어드레스가 전달된다. 이때, 상기 제 2 출력 선택 플립플롭(32)에서 출력되는 내부 어드레스(add_int<0:3>)는 상기 입출력 선택 플립플롭(31), 제 1 및 제 2 출력 선택 플립플롭(32, 33)을 통해 출력되므로, 상기 제 2 입력 제어 신호(ctrl_in2)에 의해 입력 받은 어드레스가 클럭(CLK)의 3주기 이후 내부 어드레스(add_int<0:3>)로서 출력된다.
결국, 상기 제 1 및 제 2 입력 제어 신호(ctrl_in1, ctrl_in2) 각각에 따라 외부 어드레스(add<0:3>)가 제어 클럭 입출력 선택 지연부(300)에 입력되던지, 클럭(CLK)의 3주기 또는 6주기가 경과하면 제어 클럭 입출력 선택부(300)에 입력된다. 또한, 상기 제어 클럭 입출력 선택부(300)는 입력 받은 어드레스를 출력 제어 신호(ctrl_out<0:2>)에 의해 선택된 클럭(CLK)의 1~3주기 중 하나의 주기가 경과하면 내부 어드레스(add_int<0:3>)로서 출력한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 외부 어드레스를 최소 설정된 클럭의 주기(1주기)가 경과하면 내부 어드레스로서 출력할 경우 지연부(10), 입력 선택 지연부(20), 및 제 1 및 제 2 출력 선택 플립플롭(32, 33)이 토글링(toggling)되는 클럭을 입력 받는 것을 방지함으로써, 종래기술에서 소모되는 전류보다 전류 소모량을 줄인다. 한편, 설정된 클럭의 주기가 3 주기씩 증감할 경우 지연부(10) 또는 입력 선택 지연부(20)에 토글링되는 클럭을 선택적으로 입력 받게하고, 설정된 주기가 클럭의 1주기씩 증감할 경우 제어 클럭 입출력 선택 지연부(300)의 입출력 선택 플립플롭(31) 및 제 1 및 제 2 출력 선택 플립플롭(32, 33)에 토글링된는 클럭을 선택적으로 입력 받게 함으로써, 종래기술에서 소모되는 전류보다 전류 소모량을 줄인다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 제 1 입력 제어 신호에 응답하여 클럭을 제 1 제어 클럭으로서 입력 받아 외부 어드레스를 상기 제 1 제어 클럭의 설정된 주기가 경과하면 제 1 지연 어드레스로서 출력하는 제어 클럭 지연부;
    제 2 입력 제어 신호에 응답하여 상기 클럭을 제 2 제어 클럭으로서 입력 받고, 상기 제 1 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 1 지연 어드레스를 입력 받을지를 선택하며, 상기 제 2 제어 클럭의 설정된 주기가 경과하면 선택된 어드레스를 제 2 지연 어드레스로서 출력하는 제어 클럭 입력 선택 지연부; 및
    상기 클럭을 입력 받고, 상기 제 2 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 2 지연 어드레스를 입력 받을지를 선택하며, 선택된 어드레스를 상기 클럭의 설정된 주기가 경과하면 내부 어드레스로서 출력하는 제어 클럭 입출력 선택 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  2. 제 1 항에 있어서,
    상기 제어 클럭 지연부는
    상기 제 1 입력 제어 신호가 인에이블되면 상기 클럭을 상기 제 1 제어 클럭으로서 출력하고, 상기 제 1 입력 제어 신호가 디스에이블되면 상기 제 1 제어 클럭을 특정 레벨로 고정시키는 클럭 제어부, 및
    상기 제 1 제어 클럭의 설정된 주기가 경과하면 상기 외부 어드레스를 상기 제 1 지연 어드레스로서 출력하는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  3. 제 2 항에 있어서,
    상기 지연부는
    상기 제 1 제어 클럭에 응답하여 입력 신호를 입력 받고 저장하며, 저장된 신호를 출력하는 플립플롭 복수개가 직렬로 연결된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  4. 제 3 항에 있어서,
    상기 제 1 제어 클럭의 설정된 주기는 상기 플립플롭의 개수와 동일한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  5. 제 1 항에 있어서,
    상기 제어 클럭 입력 선택 지연부는
    상기 제 2 입력 제어 신호가 인에이블되면 상기 클럭을 상기 제 2 제어 클럭으로서 출력하고, 상기 제 2 입력 제어 신호가 디스에이블되면 상기 제 2 제어 클럭을 특정 레벨로 고정시키는 클럭 제어부, 및
    상기 제 1 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 1 지연 어드레스를 입력 받을지를 선택하며, 상기 제 2 제어 클럭의 설정된 주기가 경과하면 선택된 어드레스를 제 2 지연 어드레스로서 출력하는 입력 선택 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  6. 제 5 항에 있어서,
    상기 입력 선택 지연부는
    상기 제 2 제어 클럭에 응답하여 입력 신호를 입력 받아 저장하고, 저장된 신호를 출력하는 플립플롭 복수개가 직렬로 연결된 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  7. 제 6 항에 있어서,
    상기 제 2 제어 클럭의 설정된 주기는 상기 플립플롭의 개수와 동일한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  8. 제 1 항에 있어서,
    상기 제어 클럭 입출력 선택 지연부는
    상기 제 2 입력 제어 신호에 응답하여 상기 외부 어드레스를 입력 받을지 상기 제 2 지연 어드레스를 입력 받을지를 선택하며, 상기 클럭의 한 주기가 경과하면 선택된 어드레스를 출력하되, 제 1 출력 제어 신호에 응답하여 제 1 출력단으로 출력할 것인지 제 2 출력단으로 출력할 것인지를 선택하여 출력하는 입출력 선택 플립플롭,
    상기 제 1 출력 제어 신호에 응답하여 상기 클럭을 제 3 제어 클럭으로서 출력하는 제 1 클럭 제어부,
    상기 제 3 제어 클럭의 한 주기가 경과하면 제 2 출력 제어 신호에 따라 상기 입출력 선택 플립플롭의 제 1 출력단에서 출력된 신호를 제 1 출력단으로 출력할 것인지 제 2 출력단으로 출력할 것인지를 선택하고 출력하는 제 1 출력 선택 플립플롭,
    상기 제 2 출력 제어 신호에 응답하여 상기 클럭을 제 4 제어 클럭으로서 출력하는 제 2 클럭 제어부, 및
    상기 제 4 제어 클럭의 한 주기가 경과하면 제 3 출력 제어 신호에 따라 상기 제 1 출력 선택 플립플롭의 제 1 출력단에서 출력된 신호를 제 1 출력단으로 출력할 것인지 제 2 출력단으로 출력할 것인지를 선택하여 출력하는 제 2 출력 선택 플립플롭을 포함하며,
    상기 입출력 선택 플립 플립플롭의 제 2 출력단, 상기 제 1 출력 선택 플립플롭의 제 2 출력단, 및 상기 제 2 출력 선택 플립플롭의 제 2 출력단이 공통 연결된 노드에서 상기 내부 어드레스가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  9. 직렬로 연결된 복수개의 플립플롭을 포함하여, 외부 어드레스를 지연시켜 지연 어드레스로서 출력하는 지연부;
    입력 제어 신호에 응답하여 상기 외부 어드레스 또는 상기 지연 어드레스를 선택적으로 입력 받아 지연시켜 내부 어드레스로서 출력하는 제어 클럭 입출력 선택 지연부; 및
    상기 입력 제어 신호에 응답하여 상기 플립플롭에 클럭 또는 특정 레벨로 고정된 신호를 제공하는 클럭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  10. 제 9 항에 있어서,
    상기 클럭 제어부는
    상기 입력 제어 신호가 인에이블되면 상기 클럭을 상기 플립플롭에 제공하고, 상기 입력 제어 신호가 디스에이블되면 상기 플립플롭에 특정 레벨로 고정된 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  11. 제 10 항에 있어서,
    상기 제어 클럭 입출력 선택 지연부는
    상기 입력 제어 신호가 인에이블되면 상기 지연 어드레스를 입력 받아 지연시켜 상기 내부 어드레스로서 출력하고, 상기 입력 제어 신호가 디스에이블되면 상기 외부 어드레스를 입력 받아 지연시켜 상기 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  12. 외부 어드레스를 지연시켜 지연 어드레스로서 출력하는 지연부;
    상기 지연 어드레스를 지연시키고, 출력 제어 신호에 응답하여 제 1 출력단 또는 제 2 출력단으로 출력하는 제 1 출력 선택 플립플롭;
    상기 제 1 출력 선택 플립플롭의 제 1 출력단에서 출력된 신호를 지연시켜 내부 어드레스로서 출력하는 제 2 출력 선택 플립플롭; 및
    상기 출력 제어 신호에 응답하여 클럭을 제어 클럭으로서 상기 제 2 출력 선택 플립플롭에 제공하는 클럭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  13. 제 12 항에 있어서,
    상기 클럭 제어부는
    상기 출력 제어 신호가 인에이블되면 상기 클럭을 상기 제어 클럭으로서 상기 제 2 출력 선택 플립플롭에 제공하고, 상기 출력 제어 신호가 디스에이블되면 상기 제어 클럭을 특정 레벨로 고정시켜 상기 제 2 출력 선택 플립플롭에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  14. 제 12 항에 있어서,
    상기 제 1 출력 선택 플립플롭은
    상기 출력 제어 신호가 인에이블되면 상기 지연 어드레스를 지연시켜 상기 제 1 출력단으로 출력하고,
    상기 출력 제어 신호가 디스에이블되면 상기 지연 어드레스를 지연시켜 제 2 출력단을 통해 상기 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
KR1020100017780A 2010-02-26 2010-02-26 반도체 메모리 장치의 어드레스 지연 회로 KR101103066B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100017780A KR101103066B1 (ko) 2010-02-26 2010-02-26 반도체 메모리 장치의 어드레스 지연 회로
US12/840,199 US20110211406A1 (en) 2010-02-26 2010-07-20 Address delay circuit
CN2010102483338A CN102170278A (zh) 2010-02-26 2010-08-09 地址延迟电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100017780A KR101103066B1 (ko) 2010-02-26 2010-02-26 반도체 메모리 장치의 어드레스 지연 회로

Publications (2)

Publication Number Publication Date
KR20110098251A KR20110098251A (ko) 2011-09-01
KR101103066B1 true KR101103066B1 (ko) 2012-01-06

Family

ID=44491279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100017780A KR101103066B1 (ko) 2010-02-26 2010-02-26 반도체 메모리 장치의 어드레스 지연 회로

Country Status (3)

Country Link
US (1) US20110211406A1 (ko)
KR (1) KR101103066B1 (ko)
CN (1) CN102170278A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040092A (ja) 2008-08-04 2010-02-18 Nec Electronics Corp 半導体集積回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2960752B2 (ja) * 1990-06-07 1999-10-12 シャープ株式会社 半導体記憶装置
JP3252678B2 (ja) * 1995-10-20 2002-02-04 日本電気株式会社 同期式半導体メモリ
KR0172781B1 (ko) * 1995-12-31 1999-03-30 김주용 반도체 메모리의 내부 어드레스 발생장치
US20030126413A1 (en) * 2000-01-06 2003-07-03 Tony S. El-Kik Processor system including internal address generator for implementing single and burst data transfers
JP2001291388A (ja) * 2000-04-05 2001-10-19 Nec Corp Ｄｌｌ回路、それを使用する半導体装置及びタイミング生成方法
DE10149192B4 (de) * 2001-10-05 2005-07-14 Infineon Technologies Ag Vorrichtung zum Erzeugen von Speicher-internen Befehlssignalen aus einem Speicheroperationsbefehl
US6944091B2 (en) * 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
JP4392681B2 (ja) * 2002-11-15 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
US7321991B2 (en) * 2004-01-10 2008-01-22 Hynix Semiconductor Inc. Semiconductor memory device having advanced test mode
DE102004021694B4 (de) * 2004-04-30 2010-03-11 Qimonda Ag Verfahren und Schaltungsanordnung zum Steuern eines Schreibzugriffs auf einen Halbleiterspeicher
KR100638748B1 (ko) * 2005-04-30 2006-10-30 주식회사 하이닉스반도체 반도체메모리소자
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
KR100853468B1 (ko) * 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100915832B1 (ko) * 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 동작 제어 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040092A (ja) 2008-08-04 2010-02-18 Nec Electronics Corp 半導体集積回路

Also Published As

Publication number Publication date
CN102170278A (zh) 2011-08-31
US20110211406A1 (en) 2011-09-01
KR20110098251A (ko) 2011-09-01

Similar Documents

Publication Publication Date Title
US7889581B2 (en) Digital DLL circuit
US7990781B1 (en) Write strobe generation for a memory interface controller
US9123406B2 (en) Semiconductor memory device capable of selectively enabling/disabling a first input unit and a second input unit in response to a first and second internal clock in a gear-down mode
US9294263B2 (en) Methods and systems of synchronizer selection
US7586337B2 (en) Circuit for switching between two clock signals independently of the frequency of the clock signals
KR101156031B1 (ko) 지연회로 및 가변지연회로
KR20140139595A (ko) 내장형 레벨 시프터 및 프로그래머블 상승 엣지 및 펄스 폭을 갖는 펄스 클록 발생 로직
US7808846B2 (en) Semiconductor memory device
WO2009105295A1 (en) Adjustable pipeline in a memory circuit
US20140210526A1 (en) Rotational Synchronizer Circuit for Metastablity Resolution
JP2007264853A (ja) 入出力共用端子制御回路
US20140129885A1 (en) Scan clock generator and related method thereof
KR101839892B1 (ko) 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로
JP2009213054A (ja) 論理回路装置
KR101103066B1 (ko) 반도체 메모리 장치의 어드레스 지연 회로
US7876641B2 (en) Semiconductor integrated circuit
KR101132797B1 (ko) 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
KR20140136203A (ko) 반도체 집적회로
KR101468677B1 (ko) 아비터를 이용한 메모리의 억세스 제어회로
KR101404844B1 (ko) 듀얼 포트 메모리 및 그 방법
KR101094915B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 테스트 회로
KR20140126145A (ko) 반도체 장치, 그 반도체 장치를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동방법
KR101103068B1 (ko) 반도체 메모리 장치의 어드레스 지연 회로
KR100991999B1 (ko) 데이터 전송 회로 및 이를 이용한 반도체 집적 회로
KR100992006B1 (ko) 반도체 메모리 장치의 내부 라이트/리드 펄스 생성 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee