KR101103068B1 - 반도체 메모리 장치의 어드레스 지연 회로 - Google Patents

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Abstract

본 발명은 리드 라이트 펄스가 입력된 이후 클럭 1주기의 설정된 배수에 해당하는 시간이 경과하면 제어 펄스를 생성하는 제어 펄스 생성부, 및 상기 제어 펄스가 입력되면 외부 어드레스를 내부 어드레스로서 출력하는 지연부를 포함한다.

Description

반도체 메모리 장치의 어드레스 지연 회로{Address Delay Circuit of a Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치의 어드레스 지연 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 어드레스 지연 회로는 반도체 메모리 장치 외부에서 입력 받은 외부 어드레스를 지연시켜 내부 어드레스로서 출력한다.
도 1은 일반적인 반도체 메모리 장치의 어드레스 지연 회로를 도시한 것으로, 도 1은 외부 어드레스 3개(Address<0:2>)가 클럭(CLK)의 5주기가 경과한 이후 3개의 내부 어드레스(Address_dl<0:2>)로서 출력되는 것을 예로 도시한 것이다.
도 1에 도시된 바와 같이, 일반적인 반도체 메모리 장치의 어드레스 지연 회로는 제 1 내지 제 15 플립플롭(1~ 15)을 포함한다.
상기 제 1 내지 제 5 플립플롭(1~5)은 직렬로 연결되고, 상기 제 1 플립플롭(1)은 제 1 외부 어드레스(Address<0>)를 입력 받고, 상기 제 5 플립플롭(5)은 제 1 내부 어드레스(Address_dl<0>)를 출력한다.
상기 제 6 내지 제 10 플립플롭(6~10)은 직렬로 연결되고, 상기 제 6 플립플롭(6)은 제 2 외부 어드레스(Address<1>)를 입력 받고, 상기 제 10 플립플롭(10)은 제 2 내주 어드레스(Address_dl<1>)를 출력한다.
상기 제 11 내지 제 15 플립플롭(11~15)은 직렬로 연결되고, 상기 제 11 플립플롭(11)은 제 3 외부 어드레스(Address<2>)를 입력 받고, 상기 제 15 플립플롭(15)은 제 3 내부 어드레스(Address_dl<2>)를 출력한다. 이때, 상기 제 1 내지 제 15 플립플롭(1~15) 각각은 클럭(CLK)에 응답하여 입력, 저장, 및 출력 동작을 수행한다.
도 1에 도시된 바와 같이, 일반적인 반도체 메모리 장치의 어드레스 지연 회로는 하나의 외부 어드레스를 지연시켜 하나의 내부 어드레스로서 출력하기 위해서, 직렬로 연결된 기설된 개수의 플립플롭이 필요하다. 이러한 방식의 일반적인 반도체 메모리 장치의 어드레스 지연 회로는 반도체 메모리 장치가 입력 받는 외부 어드레스의 개수가 증가하고, 지연 시간이 증가할수록 많은 개수의 플립플롭의 필요함으로 면적이 증가하고 전류 소모 또한 증가한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 일반적인 반도체 메모리 장치의 어드레스 지연 회로와 동일한 지연 시간을 갖고 동작하면서도, 면적을 감소시킬 수 있고, 또한 전류 소모를 감소시킬 수 있는 반도체 메모리 장치의 어드레스 지연 회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 리드 라이트 펄스가 입력된 이후 클럭 1주기의 설정된 배수에 해당하는 시간이 경과하면 제어 펄스를 생성하는 제어 펄스 생성부, 및 상기 제어 펄스가 입력되면 외부 어드레스를 내부 어드레스로서 출력하는 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 리드 라이트 펄스가 입력되고 클럭의 1주기가 경과하면 제 1 제어 펄스를 생성하고, 상기 제 1 제어 펄스가 생성된 이후 상기 클럭 1주기의 설정된 배수에 해당하는 시간이 경과하면 제 2 제어 펄스를 생성하는 제어 펄스 생성부, 및 상기 제 1 제어 펄스에 응답하여 외부 어드레스를 입력 받아 저장하며, 상기 제 2 제어 펄스에 응답하여 저장된 상기 외부 어드레스를 내부 어드레스로서 출력하는 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 리드 라이트 펄스가 입력되고 클럭의 1주기가 경과하면 외부 어드레스를 입력 받아 저장하고 출력하는 제 1 신호 저장 출력부, 및 상기 리드 라이트 펄스가 입력된 이후 상기 클럭 1주기의 설정된 배수에 해당하는 시간이 경과하면 상기 제 1 신호 저장 출력부의 출력을 내부 어드레스로서 출력하는 제 2 신호 저장 출력부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 어드레스 지연 회로는 일반적인 반도체 메모리 장치의 어드레스 지연 회로와 동일한 지연 시간을 갖고 동작하면서도, 면적을 감소시킬 수 있고, 또한 전류 소모를 감소시킬 수 있어, 면적 효율이 높고 전력 소모가 적은 반도체 메모리 장치 구현에 이점이 있다.
도 1은 일반적이 반도체 메모리 장치의 어드레스 지연 회로의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로의 구성도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 도 2 에 도시된 바와 같이, 제어 펄스 생성부(100), 및 지연부(200)를 포함한다.
상기 제어 펄스 생성부(100)는 리드 라이트 펄스(read_write_pulse)가 입력된 이후 클럭(CLK) 1주기의 설정된 배수에 해당하는 시간이 경과하면 제어 펄스(ctrl_pulse)를 생성한다. 예를 들어, 상기 제어 펄스 생성부(100)는 상기 리드 라이트 펄스(read_write_pulse)가 입력된 이후 상기 클럭(CLK)의 5주기가 경과하면 상기 제어 펄스(ctrl_pulse)를 생성한다. 이때, 상기 리드 라이트 펄스(read_write_pulse)는 반도체 메모리 장치가 리드 동작을 수행하거나 라이트 동작을 수행할 경우 생성되는 펄스이다.
상기 제어 펄스 생성부(100)는 직렬로 연결된 제 1 내지 제 5 플립플롭(110~150)을 포함한다.
상기 제 1 플립플롭(110)은 신호 입력단(D)에 상기 리드 라이트 펄스(read_write_pulse)를 입력 받고 클럭 입력단에 상기 클럭(CLK)을 입력 받는다.
상기 제 2 플립플롭(120)은 신호 입력단(D)에 상기 제 1 플립플롭(110)의 출력단(Q)이 연결되고, 클럭 입력단에 상기 클럭(CLK)을 입력 받는다.
상기 제 3 플립플롭(130)은 신호 입력단(D)에 상기 제 2 플립플롭(120)의 출력단(Q)이 연결되고, 클럭 입력단에 상기 클럭(CLK)을 입력 받는다.
상기 제 4 플립플롭(140)은 신호 입력단(D)에 상기 제 3 플립플롭(130)의 출력단(Q)이 연결되고, 클럭 입력단에 상기 클럭(CLK)을 입력 받는다.
상기 제 5 플립플롭(150)은 신호 입력단(D)에 상기 제 4 플립플롭(140)의 출력단(Q)이 연결되고, 클럭 입려단에 상기 클럭(CLK)을 입력 받으며, 자신의 출력단(Q)에서 상기 제어 펄스(ctrl_pulse)를 출력한다. 따라서, 상기 제 1 내지 제 5 플립플롭(110~150) 각각은 상기 클럭(CLK)에 응답하여 신호 입력단(D)으로부터 신호를 입력 받고 저장하며 출력단(Q)으로 저장된 신호를 출력한다.
상기 지연부(200)는 상기 제어 펄스(ctrl_pulse)에 응답하여 제 1 내지 제 3 외부 어드레스(Address<0:2>)를 입력 받고 저장하여 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 출력한다.
상기 지연부(200)는 제 1 내지 제 3 지연부(210~230)를 포함한다.
상기 제 1 지연부(210)는 상기 제어 펄스(ctrl_pulse)에 응답하여 상기 제 1 외부 어드레스(Address<0>)를 입력 받고 저장하여 상기 제 1 내부 어드레스(Address_dl<0>)로서 출력한다.
상기 제 1 지연부(210)는 제 6 플립플롭(211)을 포함한다. 상기 제 6 플립플롭(211)은 신호 입력단(D)에 상기 제 1 외부 어드레스(Address<0>)를 입력 받고, 클럭 입력단에 상기 제어 펄스(ctrl_pulse)를 입력 받으며, 출력단(Q)에서 상기 제 1 내부 어드레스(Address_dl<0>)를 출력한다.
상기 제 2 지연부(220)는 상기 제어 펄스(ctrl_pulse)에 응답하여 상기 제 2 외부 어드레스(Address<1>)를 입력 받고 저장하여 상기 제 2 내부 어드레스(Address_dl<1>)로서 출력한다.
상기 제 2 지연부(220)는 제 7 플립플롭(221)을 포함한다. 상기 제 7 플립플롭(221)은 신호 입력단(D)에 상기 제 2 외부 어드레스(Address<1>)를 입력 받고, 클럭 입력단에 상기 제어 펄스(ctrl_pulse)를 입력 받으며, 출력단(Q)에서 상기 제 2 내부 어드레스(Address_dl<1>)를 출력한다.
상기 제 3 지연부(230)는 상기 제어 펄스(ctrl_pulse)에 응답하여 상기 제 3 외부 어드레스(Address<2>)를 입력 받고 저장하여 상기 제 3 내부 어드레스(Address_dl<2>)로서 출력한다.
상기 제 3 지연부(230)는 제 8 플립플롭(231)을 포함한다. 상기 제 8 플립플롭(231)은 신호 입력단(D)에 상기 제 3 외부 어드레스(Address<2>)를 입력 받고 상기 클럭 입력단에 상기 제어 펄스(ctrl_pulse)를 입력 받으며, 출력단(Q)에서 상기 제 3 내부 어드레스(Address_dl<2>)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 다음과 같이 동작한다.
반도체 메모리 장치는 라이트 동작시 외부에서 입력된 외부 어드레스에 따라 지정된 장소에 데이터를 저장하고, 리드 동작시 외부 어드레스에 따라 지정된 장소의 데이터를 출력하도록 구성된다. 따라서, 데이터의 저장 장소를 지정하는 어드레스는 반도체 메모리 장치의 리드 또는 라이트 동작시 외부로부터 반도체 메모리 장치에 입력된다.
그러므로 본 발명에 따른 어드레스 지연 회로는 리드 또는 라이트 동작시 생성되는 리드 라이트 펄스에 응답하여 외부 어드레스를 지연시켜 내부 어드레스로서 출력하는 특징을 갖는다.
도 1을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로의 동작을 설명하면 다음과 같다. 이때, 도 1과 같이, 제 1 내지 제 3 외부 어드레스(Address<0:2>)를 클럭(CLK)의 5주기에 대응하는 지연 시간으로 지연시켜 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 출력하는 반도체 메모리 장치의 어드레스 지연 회로를 예로 하여 설명하지만, 본 발명에 따른 어드레스 지연 회로가 클럭의 5주기로 지연 시간을 한정하거나 외부 어드레스의 개수를 3개로 한정하는 것이 아님을 밝혀둔다.
제어 펄스 생성부(100)는 리드 라이트 펄스(read_write_pulse)가 입력되고 클럭(CLK)의 5주기가 경과하면 상기 리드 라이트 펄스(read_write_pulse)가 제어 펄스(ctrl_pulse)로서 출력된다. 상세히 설명하면, 상기 제어 펄스 생성부(100)은 직렬로 연결된 제 1 내지 제 5 플립플롭(110~150)를 포함하고, 각 플립플롭(110~150)은 상기 클럭(CLK)에 응답하여 입력, 저장, 및 출력 동작을 함으로, 상기 제 1 플립플롭(110)에 입력된 상기 리드 라이트 펄스(read_write_pulse)는 상기 클럭(CLK)의 5주기가 지나면 상기 제 5 플립플롭(150)을 통해 상기 제어 펄스(ctrl_pulse)로서 출력된다.
제 1 내지 제 3 지연부(210~230) 각각은 상기 제어 펄스(ctrl_pulse)에 응답하여 제 1 내지 제 3 외부 어드레스(Address<0:2>)를 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 출력한다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 리드 라이트 명령이 반도체 메모리 장치에 입력된 이후, 클럭의 5주기가 경과하면 외부 어드레스를 내부 어드레스로서 출력한다. 이때, 외부 어드레스는 클럭의 5주기 동안 어드레스 값이 변하지 않는다.
도 1에 도시된 일반적인 반도체 메모리 장치의 어드레스 지연 회로와 도 2에 도시된 본 발명의 반도체 메모리 장치의 어드레스 지연 회로를 비교하면, 도 1에 도시된 어드레스 지연 회로는 지연시간이 클럭의 5주기에 해당하는 시간을 갖고 3개의 외부 어드레스를 지연시키기 위해 총 15개의 플립플롭을 구비한 반면, 도 2에 도시된 어드레스 지연 회로는 도 1에 도시된 어드레스 지연 회로와 동일한 지연 시간과 동일한 개수의 외부 어드레스를 지연시키는데도 불구하고 8개의 플립플롭만을 구비한다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 종래의 어드레스 지연 회로와 동일한 지연 시간과 동일한 개수의 외부 어드레스를 지연시킴에도 불구하고 면적 효율이 좋으며, 플립플롭의 개수가 적어 전력 소모가 적다. 또한, 도 1에 도시된 일반적인 어드레스 지연 회로는 15개의 플립플롭의 클럭에 응답하여 동작하는 한편, 본 발명에 따른 어드레스 지연 회로는 클럭에 응답하여 동작하는 플립플롭의 개수가 5개 이므로 전력 소모가 적다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 도 3에 도시된 바와 같이, 제어 펄스 생성부(100-1), 및 지연부(200-1)를 포함한다.
상기 제어 펄스 생성부(100-1)는 리드 라이트 펄스(read_write_pulse)가 입력되고 클럭(CLK)의 1주기가 경과하면 제 1 제어 펄스(ctrl_pulse1)를 생성하고, 상기 제 1 제어 펄스(ctrl_pulse1)가 생성된 이후 상기 클럭(CLK)의 2주기가 경과하면 제 2 제어 펄스(ctrl_pulse2)를 생성하며, 상기 제 2 제어 펄스(ctrl_pulse2)가 생성된 이후 상기 클럭(CLK)의 2주기가 경과하면 제 3 제어 펄스(ctlr_pulse3)를 생성한다. 이때, 상기 리드 라이트 펄스(read_write_pulse)는 반도체 메모리 장치가 리드 동작을 수행하거나 라이트 동작을 수행할 경우 생성되는 펄스이다.
상기 지연부(200-1)는 상기 제 1 제어 펄스(ctrl_pulse1)에 응답하여 제 1 내지 제 3 외부 어드레스(Address<0:2>)를 입력 받아 저장하고 출력하며, 상기 제 2 제어 펄스(ctrl_pulse2)에 응답하여 상기 제 1 제어 펄스(ctrl_pulse1)에 따라 출력된 신호를 입력 받아 저장하고 출력하며, 상기 제 3 제어 펄스(ctrl_pulse3)에 응답하여 상기 제 2 제어 펄스(ctrl_pulse3)에 따라 출력된 신호를 입력 받아 저장하고 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 출력한다.
상기 제어 펄스 생성부(100-1)는 직렬로 연결된 제 1 내지 제 5 플립플롭(110-1~ 150-1)을 포함한다. 이때, 각 플립플롭(110-1~ 150-1)은 상기 클럭(CLK)에 응답하여 동작하도록 구성되며, 상기 제 1 플립플롭(110-1)의 출력 신호가 상기 제 1 제어 펄스(ctrl_pulse1)로서 출력되고, 상기 제 3 플립플롭(130-1)의 출력 신호가 상기 제 2 제어 펄스(ctrl_pulse2)로서 출력되며, 상기 제 5 플립플롭(150-1)의 출력 신호가 상기 제 3 제어 펄스(ctrl_pulse3)로서 출력된다.
상기 지연부(200-1)는 제 1 내지 제 3 지연부(210-1~230-1)를 포함한다.
상기 제 1 내지 제 3 지연부(210-1 ~ 230-1) 각각은 상기 제 1 제어 펄스(ctrl_pulse1)에 응답하여 제 1 내지 제 3 외부 어드레스(Address<0:2>) 각각을 입력 받아 저장하고 출력하며, 상기 제 2 제어 펄스(ctrl_pulse2)에 응답하여 상기 제 1 제어 펄스(ctrl_pulse1)에 따라 출력된 신호 각각을 입력 받아 저장하고 출력하며, 상기 제 3 제어 펄스(ctrl_pulse3)에 응답하여 상기 제 2 제어 펄스(ctrl_pulse3)에 따라 출력된 신호 각각을 입력 받아 저장하고 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 각각 출력한다.
상기 제 1 지연부(210-1)는 직렬로 연결된 제 6 내지 제 8 플립플롭(211-1 ~ 213-1)을 포함한다. 상기 제 6 플립플롭(211-1)은 상기 제 1 제어 펄스(ctrl_pulse1)에 응답하여 상기 제 1 외부 어드레스(Address<0>)를 입력 받고 저장하며, 저장된 신호를 출력한다. 상기 제 7 플립플롭(212-1)은 상기 제 2 제어 펄스(ctrl_pulse2)에 응답하여 상기 제 6 플립플롭(211-1)의 출력 신호를 입력 받고 저장하며, 저장된 신호를 출력한다. 상기 제 8 플립플롭(213-1)은 상기 제 3 제어 펄스(ctrl_pulse3)에 응답하여 상기 제 7 플립플롭(212-1)의 출력 신호를 입력 받고 저장하며, 저장된 신호를 상기 제 1 내부 어드레스(Address_dl<0>)로서 출력한다.
상기 제 2 지연부(220-1)는 직렬로 연결된 제 9 내지 제 11 플립플롭(221-1~ 223-1)을 포함한다. 상기 제 9 플립플롭(221-1)은 상기 제 1 제어 펄스(ctrl_pulse1)에 응답하여 상기 제 2 외부 어드레스(Address<1>)를 입력 받고 저장하며, 저장된 신호를 출력한다. 상기 제 10 플립플롭(222-1)은 상기 제 2 제어 펄스(ctrl_pulse2)에 응답하여 상기 제 9 플립플롭(221-1)의 출력 신호를 입력 받고 저장하며, 저장된 신호를 출력한다. 상기 제 11 플립플롭(223-1)은 상기 제 3 제어 펄스(ctrl_pulse3)에 응답하여 상기 제 10 플립플롭(222-1)의 출력 신호를 입력 받고 저장하며, 저장된 신호를 상기 제 2 내부 어드레스(Address_dl<1>)로서 출력한다.
상기 제 3 지연부(230-1)는 직렬로 연결된 제 12 내지 제 14 플립플롭(231-1 ~ 233-1)을 포함한다. 상기 제 12 플립플롭(231-1)은 상기 제 1 제어 펄스(ctrl_pulse1)에 응답하여 상기 제 3 외부 어드레스(Address<2>)를 입력 받고 저장하며, 저장된 신호를 출력한다. 상기 제 13 플립플롭(232-1)은 상기 제 2 제어 펄스(ctrl_pulse2)에 응답하여 상기 제 12 플립플롭(231-1)의 출력 신호를 입력 받고 저장하며, 저장된 신호를 출력한다. 상기 제 13 플립플롭(233-1)은 상기 제 3 제어 펄스(ctrl_pulse3)에 응답하여 상기 제 12 플립플롭(232-1)의 출력 신호를 입력 받고 저장하며, 저장된 신호를 상기 제 3 내부 어드레스(Address_dl<2>)로서 출력한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 다음과 같이 동작한다.
반도체 메모리 장치에 리드 또는 라이트 명령이 입력되어 리드 또는 라이트 동작이 수행되면 리드 라이트 펄스(read_write_pulse)가 생성된다.
상기 리드 라이트 펄스(read_write_pulse)가 지연부(100-1)에 입력되고, 클럭(CLK) 1주기가 경과하면 제 1 제어 펄스(ctrl_pulse1)가 생성된다. 이때, 상기 제 1 제어 펄스(ctrl_pulse1)는 제 1 플립플롭(110-1)의 출력 신호이다.
상기 제 1 제어 펄스(ctrl_pulse1)가 생성되면 제 6 플립플롭(211-1), 제 9 플립플롭(221-1), 및 제 12 플립플롭(231-1) 각각은 제 1 내지 제 3 외부 어드레스(Address<0:2>)를 각각 입력 받아 저장하고 출력한다. 상기 제 1 플립플롭(110-1)의 출력 신호에 응답하여 상기 제 6 플립플롭(211-1), 상기 제 9 플립플롭(221-1), 및 제 12 플립플롭(231-1)이 자신의 입력 신호를 입력 받고 저장하며 출력하므로 상기 제 1, 제 6, 제 9, 및 제 12 플립플롭(110-1, 211-1, 221-1, 231-1)을 포함하는 구성을 신호 저장 출력부라고 할 수 있다.
상기 제 1 제어 펄스(ctrl_pulse1)가 생성된 이후 상기 클럭(CLK)의 2주기가 경과하면 제 2 제어 펄스(ctrl_pulse2)가 생성된다. 상기 제 2 제어 펄스(ctrl_pulse2)는 제 3 플립플롭(130-1)의 출력 신호이다.
상기 제 2 제어 펄스(ctrl_pulse1)가 생성되면 제 7 플립플롭(212-1), 제 10 플립플롭(222-1), 및 제 13 플립플롭(232-1) 각각은 상기 제 6 플립플롭(211-1), 상기 제 9 플립플롭(221-1), 및 상기 제 12 플립플롭(231-1)의 각 출력 신호를 입력 받아 저장하고 출력한다. 상기 제 3 플립플롭(130-1)의 출력 신호에 응답하여 상기 제 7 플립플롭(212-1), 상기 제 10 플립플롭(222-1), 및 제 13 플립플롭(232-1)이 자신의 입력 신호를 입력 받고 저장하며 출력하므로 상기 제 3, 제 7, 제 10, 및 제 13 플립플롭(130-1, 212-1, 222-1, 232-1)을 포함하는 구성을 신호 저장 출력부라고 할 수 있다.
상기 제 2 제어 펄스(ctrl_pulse2)가 생성된 이후 상기 클럭(CLK)의 2주기가 경과하면 제 3 제어 펄스(ctrl_pulse3)가 생성된다. 상기 제 3 제어 펄스(ctrl_pulse3)는 제 5 플립플롭(150-1)의 출력 신호이다.
상기 제 3 제어 펄스(ctrl_pulse3)가 생성되면 제 8 플립플롭(213-1), 제 11 플립플롭(223-1), 및 제 14 플립플롭(233-1) 각각은 상기 제 7 플립플롭(212-1), 상기 제 10 플립플롭(222-1), 및 상기 제 13 플립플롭(232-1)의 각 출력 신호를 입력 받아 저장하고, 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 각각 출력한다. 상기 제 5 플립플롭(150-1)의 출력 신호에 응답하여 상기 제 8 플립플롭(213-1), 상기 제 11 플립플롭(223-1), 및 제 14 플립플롭(233-1)이 자신의 입력 신호를 입력 받고 저장하며 출력하므로 상기 제 5, 제 8, 제 11, 및 제 14 플립플롭(150-1, 213-1, 223-1, 233-1)을 포함하는 구성을 신호 저장 출력부라고 할 수 있다.
결국, 상기 제 1 내지 제 3 외부 어드레스(Address<0:2>)는 상기 리드 라이트 펄스(read_write_pulse)가 생성된 이후 클럭(CLK)의 5주기가 경과하면 상기 제 1 내지 제 3 내부 어드레스(Address_dl<0:2>)로서 출력된다. 이때, 상기 제 1 내지 제 3 외부 어드레스(Address<0:2>)는 상기 클럭(CLK)의 2주기동안 그 값이 변하지 않는다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 어드레스 지연 회로는 도 1에 도시된 일반적인 어드레스 지연 회로와 동일한 지연 시간과 동일한 개수의 어드레스를 지연시키는 데도 불구하고 기존의 어드레스 지연 회로보다 구비한 플립플롭의 개수가 적어, 면적 효율이 높고 전력 소모가 적다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 리드 라이트 펄스를 클럭 1주기의 설정된 배수에 해당하는 시간만큼 지연시켜 제어 펄스로서 출력하는 제어 펄스 생성부; 및
    상기 제어 펄스가 입력되면 외부 어드레스를 내부 어드레스로서 출력하는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  2. 제 1 항에 있어서,
    상기 리드 라이트 펄스는 반도체 메모리 장치가 리드 동작을 수행하거나 라이트 동작을 수행할 경우 생성되는 펄스인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  3. 제 2 항에 있어서,
    상기 제어 펄스 생성부는
    상기 설정된 배수와 동일한 개수의 플립플롭이 직렬로 연결되며, 각 플립플롭은 상기 클럭에 응답하여 입력 신호를 입력 받고 저장하며 출력하고, 최초 플립플롭은 상기 리드 라이트 펄스를 입력 받고, 최종 플립플롭은 상기 제어 펄스를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  4. 제 1 항에 있어서,
    상기 지연부는
    상기 제어 펄스에 응답하여 상기 외부 어드레스를 입력 받고 저장하여 상기 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  5. 제 4 항에 있어서,
    상기 지연부는
    신호 입력단에 상기 외부 어드레스를 입력 받고, 클럭 입력단에 상기 제어 펄스를 입력 받으며, 신호 출력단에서 상기 내부 어드레스를 출력하는 플립플롭을 포함하는 것을 특징으로 하는 반도체 장치의 어드레스 지연 회로.
  6. 제 4 항에 있어서,
    상기 외부 어드레스는 제 1 외부 어드레스 및 제 2 외부 어드레스를 포함하고,
    상기 내부 어드레스는 제 1 내부 어드레스 및 제 2 내부 어드레스를 포함하며,
    상기 지연부는
    신호 입력단에 상기 제 1 외부 어드레스를 입력 받고, 클럭 입력단에 상기 제어 펄스를 입력 받으며, 신호 출력단에서 상기 제 1 내부 어드레스를 출력하는 제 1 플립플롭, 및
    신호 입력단에 상기 제 2 외부 어드레스를 입력 받고, 클럭 입력단에 상기 제어 펄스를 입력 받으며, 신호 출력단에서 상기 제 2 내부 어드레스를 출력하는 제 2 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  7. 리드 라이트 펄스가 입력되고 클럭의 1주기가 경과하면 제 1 제어 펄스를 생성하고, 상기 제 1 제어 펄스가 생성된 이후 상기 클럭 1주기의 설정된 배수에 해당하는 시간이 경과하면 제 2 제어 펄스를 생성하는 제어 펄스 생성부; 및
    상기 제 1 제어 펄스에 응답하여 외부 어드레스를 입력 받아 저장하며, 상기 제 2 제어 펄스에 응답하여 저장된 상기 외부 어드레스를 내부 어드레스로서 출력하는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  8. 제 7 항에 있어서,
    상기 리드 라이트 펄스는 반도체 메모리 장치가 리드 동작을 수행하거나 라이트 동작을 수행할 경우 생성되는 펄스인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  9. 제 8 항에 있어서,
    상기 제어 펄스 생성부는
    직렬로 연결된 복수개의 플립플롭을 포함하고, 각 플립플롭은 상기 클럭에 응답하여 입력 신호를 입력, 저장 및 출력하며, 최초 플립플롭은 상기 리드 라이트 펄스를 상기 입력 신호로서 입력 받아 상기 제 1 제어 펄스를 생성하며, 최종 플립플롭은 상기 제 2 제어 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  10. 제 7 항에 있어서,
    상기 지연부는
    직렬로 연결된 제 1 플립플롭 및 제 2 플립플롭을 포함하고,
    상기 제 1 플립플롭은 상기 제 1 제어 펄스에 응답하여 상기 외부 어드레스를 입력 받아 저장하고, 저장된 신호를 출력하며,
    상기 제 2 플립플롭은 상기 제 2 제어 펄스에 응답하여 상기 제 1 플립플롭의 출력을 입력 받아 저장하고, 저장된 신호를 상기 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  11. 제 7 항에 있어서,
    상기 외부 어드레스는 제 1 외부 어드레스 및 제 2 외부 어드레스를 포함하며,
    상기 내부 어드레스는 제 1 내부 어드레스 및 제 2 내부 어드레스를 포함하고,
    상기 지연부는
    상기 제 1 및 제 2 제어 펄스에 응답하여 상기 제 1 외부 어드레스를 상기 제 1 내부 어드레스로서 출력하는 제 1 지연부, 및
    상기 제 1 및 제 2 제어 펄스에 응답하여 상기 제 2 외부 어드레스를 상기 제 2 내부 어드레스로서 출력하는 제 2 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  12. 제 11 항에 있어서,
    상기 제 1 지연부는
    직렬로 연결된 제 1 플립플롭 및 제 2 플립플롭을 포함하고,
    상기 제 1 플립플롭은 상기 제 1 제어 펄스에 응답하여 상기 제 1 외부 어드레스를 입력 받아 저장하고, 저장된 신호를 출력하며,
    상기 제 2 플립플롭은 상기 제 2 제어 펄스에 응답하여 상기 제 1 플립플롭의 출력을 입력 받아 저장하고, 저장된 신호를 상기 제 1 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  13. 제 11 항에 있어서,
    상기 제 2 지연부는
    직렬로 연결된 제 1 플립플롭 및 제 2 플립플롭을 포함하고,
    상기 제 1 플립플롭은 상기 제 1 제어 펄스에 응답하여 상기 제 2 외부 어드레스를 입력 받아 저장하고, 저장된 신호를 출력하며,
    상기 제 2 플립플롭은 상기 제 2 제어 펄스에 응답하여 상기 제 1 플립플롭의 출력을 입력 받아 저장하고, 저장된 신호를 상기 제 2 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  14. 리드 라이트 펄스가 입력되고 클럭의 1주기가 경과하면 외부 어드레스를 입력 받아 저장하고 출력하는 제 1 신호 저장 출력부; 및
    상기 리드 라이트 펄스가 입력된 이후 상기 클럭 1주기의 설정된 배수에 해당하는 시간이 경과하면 상기 제 1 신호 저장 출력부의 출력을 내부 어드레스로서 출력하는 제 2 신호 저장 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  15. 제 14 항에 있어서,
    상기 제 1 신호 저장 출력부는
    상기 클럭에 응답하여 상기 리드 라이트 펄스가 입력받아 제 1 제어 펄스를 생성하는 제 1 플립플롭, 및
    상기 제 2 제어 펄스에 응답하여 상기 외부 어드레스를 입력 받아 저장하고 출력하는 제 2 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
  16. 제 15 항에 있어서,
    상기 제 2 신호 저장 출력부는
    직렬로 연결된 복수개의 제 3 플립플롭을 포함하고, 상기 직렬로 연결된 복수개의 제 3 플립플롭 중 최초 제 3 플립플롭은 상기 제 1 제어 펄스를 입력 받고, 최종 제 3 플립플롭은 제 2 제어 펄스를 생성하며,
    제 4 플립플롭을 포함하고, 상기 제 2 플립플롭의 출력을 상기 제 2 제어 펄스에 응답하여 상기 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 지연 회로.
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