CN103117086A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件包括：选择信号发生单元，所述选择信号发生单元被配置成产生顺序激活的多个选择信号；路径选择单元，所述路径选择单元被配置成响应于所述多个选择信号，而选择顺序输入的信息数据的传送路径；多个第一储存单元，每个第一储存单元被配置成具有第一储存完成时间，并储存路径选择单元的输出信号；以及多个第二储存单元，每个第二储存单元被配置成具有比第一储存完成时间长的第二储存完成时间，并储存多个第一储存单元的各个输出信号。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2011年10月27日提交的申请号为10-2011-0110498的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种设置有模式寄存器单元的半导体存储器件。
背景技术
一般地，诸如双数据速率同步DRAM（DDR SDRAM）的半导体存储器件被设置有模式寄存器单元，其中，模式寄存器单元储存器件操作的信息，诸如CAS潜伏时间、列地址选通潜伏时间、突发类型、突发长度、存储体分组模式以及DLL导通/关断。模式寄存器单元在半导体存储器件操作之前储存相应的信息，并且用储存的信息来设定半导体存储器件。经由地址引脚来输入储存在模式寄存器单元中的信息数据，并出于方便的目的，储存在模式寄存器单元中的信息数据将被称作为地址信号ADD。
图1是用于解释现有的半导体存储器件的部分配置的框图。
参见图1，半导体存储器件包括命令译码单元110、模式寄存器激活控制单元120、以及第一至第四模式寄存器单元130_1至130_4。
命令译码单元110响应于多个命令信号CMD而产生模式寄存器使能信号EN，并且模式寄存器激活控制单元120响应于模式寄存器使能信号EN而产生与多个存储体地址信号BA相对应的第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4。在命令信号CMD输入到命令译码单元110时，模式寄存器使能信号EN被激活具有与模式寄存器单元操作相对应的指定值，并且存储体地址信号BA被用来选择第一至第四模式寄存器单元130_1至130_4。
第一至第四模式寄存器单元130_1至130_4分别响应于第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4而储存地址信号ADD。储存在第一至第四模式寄存器单元130_1至130_4中的数据用作前述与CAS潜伏时间、突发类型、突发长度、存储体分组模式、DLL导通/关断等相关的信息。
图2是用于说明图1的半导体存储器件的操作的操作波形图。在下文中，将参照图1和图2来描述半导体存储器件的操作。
命令译码单元110将命令信号CMD译码并激活模式寄存器使能信号EN。一般地，在与命令信号CMD的输入大体相同的时间，输入存储体地址信号BA和地址信号ADD。模式寄存器激活控制单元120响应于存储体地址信号BA和模式寄存器使能信号EN，而激活与第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4的存储体地址信号BA相对应的模式寄存器激活信号。第一至第四模式寄存器单元1301至1304响应于第一至第四模式寄存器激活信号EN_MRS1至EN_MRS4而接收并储存地址信号ADD，并分别将储存的数据译码以输出第一至第四模式寄存器输出信号OUT_MRS1至OUT_MRS4。
此外，对于第一至第四模式寄存器单元130_1至130_4需要预定的时间来接收并储存地址信号ADD。换言之，第一模式寄存器单元130_1响应于第一模式寄存器激活信号EN_MRS1而接收与第一模式寄存器单元130_1相对应的第一地址信号ADD1（参见图2），并在预定的时间经过之后，将接收的第一地址信号ADD1译码以输出第一模式寄存器输出信号OUT_MRS1。在输出第一模式寄存器输出信号OUT_MRS1之后，应当输入与第二模式寄存器单元130_2相对应的第二地址信号ADD2。这以相同的方式适用于第三至第四地址信号ADD3和ADD4。
因此，为了将地址信号ADD稳定地储存在第一至第四模式寄存器单元130_1至130_4中，输入第一至第四地址信号ADD1至ADD4需要考虑第一至第四模式寄存器单元130_1至130_4的数据储存完成时间。这是因为第一至第四地址信号ADD1至ADD4的输入时间由第一至第四模式寄存器单元130_1至130_4的储存完成时间来限定。
近来，半导体存储器件以更高的速度操作。然而，获得半导体存储器件的高速操作会受到模式寄存器的数据储存完成时间的阻碍。
发明内容
本发明的示例性实施例涉及一种无论模式寄存器的数据储存完成时间如何仍能将使模式寄存器的数据储存操作使能的半导体存储器件。
根据本发明的一个示例性实施例，一种半导体存储器件包括：选择信号发生单元，所述选择信号发生单元被配置成产生顺序激活的多个选择信号；路径选择单元，所述路径选择单元被配置成响应于所述多个选择信号而选择顺序输入的信息数据的传送路径；多个第一储存单元，每个第一储存单元被配置成具有第一储存完成时间并储存路径选择单元的输出信号；以及多个第二储存单元，每个第二储存单元被配置成具有比第一储存完成时间长的第二储存完成时间，并储存所述多个第一储存单元的各个输出信号。
根据本发明的另一个示例性实施例，一种半导体存储器件包括：命令译码单元，所述命令译码单元被配置成将外部命令信号译码，并产生模式寄存器激活信号；选择信号发生单元，所述选择信号发生被配置成响应于模式寄存器激活信号和至少一个存储体地址信号，而产生顺序激活的多个选择信号；路径选择单元，所述路径选择单元被配置成响应于选择信号而选择顺序输入的地址的传送路径；多个储存单元，每个储存单元被配置成具有第一储存完成时间，并储存路径选择单元的输出信号；以及多个模式寄存器单元，每个模式寄存器单元被配置成具有比第一储存完成时间长的第二储存完成时间，并储存所述多个储存单元的各个输出信号。
根据本发明的另一个示例性实施例，一种半导体存储器件的操作方法包括以下步骤：将第一信息数据输入到第一模式寄存器单元中，并储存第一信息数据，以及在完成第一信息数据的储存之前，将第二信息数据输入到第二模式寄存器单元中。
根据本发明的实施例的半导体存储器件包括具有短的储存完成时间的储存单元。本发明的实施例基于顺序激活的选择信号，在相应的储存单元中储存顺序输入的信息数据，由此无论模式寄存器单元的数据储存完成时间如何，仍将模式寄存器单元的数据储存操作使能。
根据本发明的实施例，无论模式寄存器的数据储存完成时间如何，仍可以顺序储存输入的数据。因此，可以获得半导体存储器件的高速操作。
附图说明
图1是用于说明现有的半导体存储器件的部分配置的框图。
图2是用于说明图1的半导体存储器件的操作的操作波形图。
图3是用于说明根据本发明的一个实施例的半导体存储器件的部分配置的框图。
图4是用于说明图3的选择信号发生单元的框图。
图5是用于说明图3的同步单元、路径选择单元以及储存单元的电路图。
图6是用于说明图3至图5的半导体存储器件的操作的操作波形图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本发明所提供的实施例。确切地说，提供这些实施例是为了使本说明书充分且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
图3是用于说明根据本发明的一个实施例的半导体存储器件的部分配置的框图。
参见图3，半导体存储器件包括命令译码单元310、选择信号发生单元320、同步单元325、路径选择单元330、储存单元340以及第一至第四模式寄存器单元3501至3504。
命令译码单元310被配置成响应于命令信号CMD而产生模式寄存器使能信号EN。命令信号CMD，例如可以包括是外部命令信号的RAS信号（未示出）、CAS信号（未示出）、写入使能信号（WE）（未示出）以及芯片选择信号（CS）（未示出）。命令译码单元310被配置成响应于外部命令信号而产生内部读取脉冲信号、写入/读取脉冲信号等，以及模式寄存器使能信号EN。
选择信号发生单元320被配置成响应于模式寄存器使能信号EN而产生与多个存储体地址信号BA相对应的第一至第四路径选择信号SEL1至SEL4。顺序施加存储体地址信号BA，并且也顺序激活与存储体地址信号BA相对应的第一至第四路径选择信号SEL1至SEL4。
同步单元325被配置成将地址信号ADD与模式寄存器使能信号EN同步，并且将同步的地址信号LAT_ADD传送到路径选择单元330。在另一个实施例中，可以省略同步单元325。路径选择单元330被配置成响应于多个路径选择信号SEL1至SEL4，来选择从同步单元325顺序输入的同步的地址信号LAT_ADD的传送路径。储存单元340被配置成储存经由路径选择单元330所选中的路径输出的地址信号。
图4是用于说明图3的选择信号发生单元320的框图。
参见图4，选择信号发生单元320包括译码部410和延迟部420。译码部410被配置成响应于模式寄存器使能信号EN而将存储体地址信号BA译码。延迟部420被配置成将译码部410的输出信号延迟预定的时间，并产生多个路径选择信号SEL1至SEL4。在延迟部420中反应的延迟时间比顺序输入地址信号ADD时的时间间隔短。
图5是用于说明图3的同步单元325、路径选择单元330以及储存单元340的电路图。
在图5中，同步单元325被配置成响应于模式寄存器使能信号EN而同步地址信号ADD，并且将同步的地址信号LAT_ADD传送到路径选择单元330。
路径选择单元330响应于多个路径选择信号SEL1至SEL4而选择同步的地址信号LAT_ADD的传送路径，并且包括第一至第四传输门TG1至TG4，所述第一至第四传输门TG1至TG4响应于第一至第四路径选择信号SEL1至SEL4而传送同步的地址信号LAT_ADD。
储存单元340包括第一至第四储存部LAT1至LAT4。第一至第四储存部LAT1至LAT4每个分别储存第一至第四传输门TG1至TG4的各个输出信号，并且分别输出第一至第四储存信号LAT_MRS1至LAT_MRS4。
因此，路径选择单元330经由基于第一至第四路径选择信号SEL1至SEL4而形成的传送路径，将同步的地址信号LAT_ADD传送到设置在储存单元340中的相应的第一至第四储存部LAT1至LAT4中的一个。
参见图3，第一至第四模式寄存器单元350_1至350_4储存从设置在储存单元340中的第一至第四储存部LAT1至LAT4输出的第一至第四储存信号LAT_MRS1至LAT_MRS4。储存在第一至第四模式寄存器单元350_1至350_4中的数据可以用作与CAS潜伏时间、突发类型、突发长度、存储体分组模式、DLL导通/关断等相关的信息。
根据本发明的示例性实施例的半导体存储器件示出路径选择单元330，所述路径选择单元330包括四个传输门，即基于四个模式寄存器单元的四个传送路径，并且储存单元340包括四个储存部。然而，在本发明的其它示例性实施例中可以使用多于四个或少于四个的传输门。
图6是用于说明图3至图5的半导体存储器件的操作的操作波形图。在下文中，将参照图3至图5来描述半导体存储器件的操作。
首先，命令译码单元310将命令信号CMD译码并激活模式寄存器使能信号EN。选择信号发生单元320的译码部410将存储体地址信号BA译码，以及延迟部420将译码的信号延迟预定的时间，并输出第一至第四路径选择信号SEL1至SEL4。
第一至第四路径选择信号SEL1至SEL4被延迟的时间比在顺序输入地址信号ADD时的时间间隔短，并且被延迟成足够与同步单元325的同步的地址信号LAT ADD同步。根据本发明的本实施例的半导体存储器件利用将命令信号CMD延迟以产生第一至第四路径选择信号SEL1至SEL4的实例。然而，在本发明的另一个示例性实施例中，也可以通过利用具有与地址信号ADD的输入时间点相关的信息的全部信号，来产生第一至第四路径选择信号SEL1至SEL4。
此外，同步单元325响应于模式寄存器使能信号EN而同步地址信号ADD，并且经由与第一至第四路径选择信号SEL1至SEL4相对应的第一至第四传输门TG1至TG4，来输出并传送同步的地址信号LAT_ADD。即，经由与第一至第四路径选择信号SEL1至SEL4中的激活的选择信号相对应的传送路径，来传送同步的地址信号LAT_ADD。传送的信号被储存在储存单元340中所设置的第一至第四储存部LAT1至LAT4，并且被输出作为第一至第四储存信号LAT_MRS1至LAT_MRS4。将第一至第四储存信号LAT_MRS1至LAT_MRS4分别储存在第一至第四模式寄存器单元350_1至350_4中，并且分别将第一至第四储存信号LAT_MRS1至LAT_MRS4译码以输出作为第一至第四模式寄存器输出信号OUT_MRS1至OUT_MRS4。
根据本发明的本实施例的半导体存储器件包括第一至第四模式寄存器单元350_1至350_4和储存单元340的第一至第四储存部LAT1至LAT4。储存单元340采用某些数据作为输入，并且第一至第四模式寄存器单元350_1至350_4也采用某些数据作为输入。在储存单元340的第一至第四储存部LAT1至LAT4中的数据储存完成时间（在下文中，被称作为“第一储存完成时间”）与在第一至第四模式寄存器单元350_1至350_4中的数据储存完成时间（在下文中，被称作为“第二存储完成时间”）不同。在图6中，第一储存完成时间由“T1”来表示，第二储存完成时间由“T2”来表示。第二储存完成时间T2比第一储存完成时间T1长。
这里，“T1”表示在第一至第四路径选择信号SEL1至SEL4被激活的时间点，同步单元325的同步的地址信号LAT_ADD已经直接输入到并且完全储存在储存单元340中的第一储存完成时间。“T2”表示在与“T2”相对应的预定时间之后，已经将第一至第四储存信号LAT_MRS1至LAT_MRS4完全地储存在第一至第四模式寄存器单元350_1至350_4中的第二储存完成时间。
在现有的操作中，从图2显然可知的是，用于设定模式寄存器单元的命令信号CMD以基于时钟信号CLK的五个时钟的时间间隔来输入。这表示在考虑了模式寄存器单元的较长的第二储存完成时间的情况下，半导体存储器件以充足的余量来操作。然而，在本发明的实施例中，用于设定模式寄存器单元的命令信号CMD可以以基于时钟信号CLK的一个时钟的时间间隔来输入。这是因为无论模式寄存器单元的第二储存完成时间如何，仅考虑储存单元340的第一储存完成时间。即，在输入第一地址信号ADD1和与第一地址信号ADD1相对应的命令信号CMD之后，可以输入第二地址信号ADD2和与第二地址信号ADD2相对应的命令信号CMD。这以相同的方式适用于第三地址信号ADD3和第四地址信号ADD4。
如上所述，根据本发明的实施例的半导体存储器件可以包括具有短的储存完成时间的储存单元340，并将基于顺序激活的第一至第四路径选择信号SEL1至SEL4顺序输入的地址信号ADD储存在相应的储存单元中。这可以允许以更高的速率将模式寄存器单元的数据储存操作使能，而与第一至第四模式寄存器单元350_1至350_4的数据储存完成时间无关。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (20)

1.一种半导体存储器件，包括：
选择信号发生单元，所述选择信号发生单元被配置成产生顺序激活的多个选择信号；
路径选择单元，所述路径选择单元被配置成响应于所述多个选择信号，而选择顺序输入的信息数据的传送路径；
多个第一储存单元，所述多个第一储存单元中的每个被配置成具有第一储存完成时间，并储存所述路径选择单元的输出信号；以及
多个第二储存单元，所述多个第二储存单元中的每个被配置成具有比所述第一储存完成时间长的第二储存完成时间，并储存所述多个第一储存单元的各个输出信号。
2.如权利要求1所述的半导体存储器件，其中，所述信息数据以与所述第一储存完成时间相对应的时间间隔来输入。
3.如权利要求1所述的半导体存储器件，其中，所述路径选择单元具有与所述第二储存单元的数目相对应的多个传送路径。
4.如权利要求1所述的半导体存储器件，其中，所述第一储存单元的数目与所述第二储存单元的数目相对应。
5.一种半导体存储器件，包括：
命令译码单元，所述命令译码单元被配置成将外部命令信号译码，并产生模式寄存器激活信号；
选择信号发生单元，所述选择信号发生单元被配置成响应于所述模式寄存器激活信号和至少一个存储体地址信号，而产生顺序激活的多个选择信号；
路径选择单元，所述路径选择单元被配置成响应于所述选择信号，而选择顺序输入的地址的传送路径；
多个储存单元，所述多个储存单元中的每个被配置成具有第一储存完成时间，并储存所述路径选择单元的输出信号；以及
多个模式寄存器单元，所述多个模式寄存器单元中的每个被配置成具有比所述第一储存完成时间长的第二储存完成时间，并储存所述多个储存单元的各个输出信号。
6.如权利要求5所述的半导体存储器件，其中，所述选择信号包括与所述地址的输入时间点相关的信息。
7.如权利要求5所述的半导体存储器件，还包括：
同步单元，所述同步单元被配置成响应于所述模式寄存器激活信号而同步所述地址，并将同步的地址传送到所述路径选择单元。
8.如权利要求5所述的半导体存储器件，其中，所述选择信号发生单元包括：
译码部，所述译码部被配置成将至少一个存储体地址信号译码；以及
延迟部，所述延迟部被配置成将所述译码部的输出信号延迟预定的时间，并产生所述选择信号。
9.如权利要求8所述的半导体存储器件，其中，所述延迟部被配置成将所述译码部的输出信号延迟一时间段，所述时间段为信息数据的输入时间点与随后的信息数据的输入时间点之间的时间段。
10.如权利要求5所述的半导体存储器件，其中，所述地址以与所述第一储存完成时间相对应的时间间隔输入。
11.如权利要求5所述的半导体存储器件，其中，所述路径选择单元具有与所述模式寄存器单元的数目相对应的多个传送路径。
12.如权利要求5所述的半导体存储器件，其中，所述储存单元的数目与所述模式寄存器单元的数目相对应。
13.一种半导体存储器件的操作方法，包括以下步骤：
将第一信息数据输入到第一模式寄存器单元中，并储存所述第一信息数据；以及
在完成所述第一信息数据的储存之前，将第二信息数据输入到第二模式寄存器单元中。
14.如权利要求13所述的操作方法，其中，储存所述第一信息数据的步骤包括以下步骤：
在第一储存完成时间期间储存所述第一信息数据，并输出储存信号；以及
在第二储存完成时间期间，储存所述储存信号。
15.如权利要求14所述的操作方法，其中，所述第二信息数据在所述第一储存完成时间之后输入。
16.如权利要求14所述的操作方法，其中，所述第二储存完成时间比所述第一储存完成时间长。
17.如权利要求13所述的操作方法，其中，顺序输入所述第一信息数据和所述第二信息数据。
18.如权利要求14所述的操作方法，其中，所述第一信息数据和所述第二信息数据以与所述第一储存完成时间相对应的时间间隔来输入。
19.如权利要求13所述的操作方法，还包括以下步骤：
产生顺序激活的多个选择信号；以及
响应于所述选择信号而选择所述第一信息数据和所述第二信息数据的传送路径。
20.如权利要求19所述的操作方法，其中，所述选择信号包括与所述第一信息数据和所述第二信息数据的输入时间点相关的信息。
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