CN104424139A - 半导体器件、包括其的半导体系统及其操作方法 - Google Patents

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Abstract

一种半导体器件可以包括：第一输出线至第四输出线；输入信号锁存单元，适用于分别响应于具有顺序相位的第一时钟至第四时钟而锁存顺序输入的第一输入信号至第四输入信号；有效信号锁存单元，适用于响应于第一时钟至第四时钟中的一个时钟而锁存有效信号，其中，有效信号对应于第一输入信号至第四输入信号中的一个输入信号，并且表示相对应的输入信号是否有效；以及信号传送单元，适用于基于根据有效信号锁存单元的有效信号锁存结果而确定的对应关系，将通过响应于第一时钟至第四时钟而锁存输入信号所获得的锁存输入信号传送至第一输出线至第四输出线。

Description

半导体器件、包括其的半导体系统及其操作方法
相关申请的交叉引用
本申请要求2013年8月19日提交的申请号为10-2013-0097787的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种能够通过使用有效信号来确定输入信号的传输顺序并且按照所述传输顺序来传输输入信号的半导体器件、包括所述半导体器件的半导体系统、以及用于操作所述半导体器件的方法。
背景技术
通常，用于储存数据和输入/输出数据的半导体存储器件包括：用于接收命令的命令引脚，用于接收地址的地址引脚，用于输入/输出数据的数据引脚，以及用于接收电源电压的电源引脚。
在半导体存储器件之中，动态随机存取存储器（DRAM）器件可以仅包括命令引脚，且可以通过施加至命令引脚的诸如行地址选通信号RASB、列地址选通信号CASB、芯片选择信号CSB、激活信号ACTB和写入使能信号WEB的命令信号的组合，来产生诸如激活命令、读取命令、写入命令、预充电命令和不操作命令的基本命令。
随着技术的发展，半导体存储器件可以以更高的速度来操作，可以更高度地集成，以及变得更小。半导体存储器件也可以提供之前未提供的多种附加功能。为了产生用于各种附加功能的命令并且实现高速操作，命令信号需要呈数据包形式。因而，开发了多种方法来接收呈数据包形式的命令信号并且处理接收的数据包。
发明内容
本发明的一个实施例涉及半导体器件、包括所述半导体器件的半导体系统、以及操作所述半导体器件的方法，所述半导体器件基于表示命令信号有效的有效信号，将具有一个或更多个时钟的长度的、以数据包顺序输入的多个命令信号按照命令信号的输入次序传送至相对应的线，而无论使用哪个时钟来锁存所述命令信号。
本发明的另一个实施例涉及一种半导体器件、包括所述半导体器件的半导体系统、以及用于操作所述半导体器件的方法，所述半导体器件可以处理数据包类型的命令信号以高速操作，并且可以执行各种附加操作。
根据本发明的一个实施例，一种半导体器件包括：第一输出线至第四输出线；输入信号锁存单元，适用于分别响应于具有顺序相位的第一时钟至第四时钟而锁存顺序输入的第一输入信号至第四输入信号；有效信号锁存单元，适用于响应于第一时钟至第四时钟中的一个时钟而锁存有效信号，其中有效信号对应于第一输入信号至第四输入信号中的一个输入信号，并且表示相对应的输入信号是否有效；以及信号传送单元，适用于基于根据有效信号锁存单元的有效信号锁存结果而确定的对应关系，将通过响应于第一时钟至第四时钟而锁存输入信号所获得的锁存输入信号传送到第一输出线至第四输出线。
根据本发明的另一个实施例，一种半导体系统包括：控制器，适用于产生时钟信号、包括第一至第四顺序的命令信号的至少一个命令数据包、和有效信号，所述有效信号与第一命令信号至第四命令信号中的一个命令信号相对应，并且表示所述一个命令信号是否有效；以及半导体器件，适用于产生分别与时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟、分别响应于第一时钟至第四时钟而锁存命令数据包以输出第一锁存命令信号至第四锁存命令信号、利用第一时钟至第四时钟来锁存有效信号以输出有效信号锁存结果、按照由有效信号锁存结果而确定的次序来将第一锁存命令信号至第四锁存命令信号传送至第一命令线至第四命令线、以及执行与至少一个命令数据包相对应的设定操作。
根据本发明的另一个实施例，一种用于操作半导体器件的方法包括以下步骤：输入时钟信号、第一输入信号至第四输入信号、和有效信号，所述有效信号对应于第一输入信号至第四输入信号中的一个输入信号，并且表示所述一个输入信号是否有效；产生与时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟，其中第一边沿和第三边沿是相同的类型，而第二边沿和第四边沿是相同的类型；利用第一时钟至第四时钟来锁存有效信号并且输出有效信号锁存结果；分别响应于第一时钟至第四时钟而锁存输入信号以输出第一锁存输入信号至第四锁存输入信号；以及按照由有效信号锁存结果而确定的次序来传送锁存输入信号作为第一输出信号至第四输出信号。
根据本发明的另一个实施例，一种半导体器件包括：多个输出线；输入信号锁存单元，适用于分别响应于具有顺序相位的多个时钟而锁存顺序输入的多个输入信号；有效信号锁存单元，适用于响应于所述多个时钟之中的一个时钟而锁存有效信号，其中有效信号对应于所述多个输入信号之中的一个输入信号，并且表示相对应的输入信号是否有效；以及信号传送单元，适用于基于根据有效信号锁存单元的有效信号锁存结果而确定的对应关系，将通过响应于所述多个时钟而锁存输入信号所获得的锁存输入信号传送至所述多个输出线。
附图说明
图1是说明用于处理呈数据包形式输入的输入信号INS1至INS4的半导体器件的框图，以及描述半导体器件的操作的波形图；
图2是说明根据本发明的一个实施例的半导体器件的框图；
图3是说明图2中所示的输入信号锁存单元210的框图；
图4是说明图2中所示的信号传送单元230的框图；
图5A至5D是描述半导体器件的操作的波形图；
图6是说明根据本发明的一个实施例的半导体系统的框图；
图7是说明根据本发明的另一个实施例的半导体系统的框图；以及
图8是描述根据本发明的一个实施例的用于操作半导体器件的方法的流程图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。在本公开中，相似的附图标记在本发明的不同附图和实施例中表示相似的部分。
图1是说明用于处理呈数据包形式输入的输入信号INS1至INS4的半导体器件100的框图，以及描述半导体器件100的操作的波形图。半导体器件100包括：输入信号锁存单元110、信号传送单元120、以及第一输出线L1至第四输出线L4。
输入信号锁存单元110响应于第一时钟CLK1至第四时钟CLK4而锁存呈数据包形式输入的输入信号INS1至INS4，并将它们传送至第一锁存线LAT1至第四锁存线LAT4。在本文中，响应于第一时钟CLK1而锁存的输入信号被传送至第一锁存线LAT1，响应于第二时钟CLK2而锁存的输入信号被传送至第二锁存线LAT2。响应于第三时钟CLK3而锁存的输入信号被传送至第三锁存线LAT3，响应于第四时钟CLK4而锁存的输入信号被传送至第四锁存线LAT4。
第一时钟CLK1至第四时钟CLK4的周期与时钟信号CLK的周期的两倍一样长，第一时钟CLK1是与时钟信号CLK的第一上升沿A同步的时钟，第二时钟CLK2是与时钟信号CLK的第一下降沿B同步的时钟。第三时钟CLK3是与时钟信号CLK的第二上升沿C同步的时钟，第四时钟CLK4是与时钟信号CLK的第二下降沿D同步的时钟。
信号传送单元120将加载在第一锁存线LAT1至第四锁存线LAT4上的第一输入信号INS1至第四输入信号INS4传送至第一输出线L1至第四输出线L4。由于第一输入信号INS1至第四输入信号INS4根据它们的输入次序而具有不同的功能，所以第一输入信号INS1至第四输入信号INS4按照它们被输入的次序来传送。即，第一输入信号INS1至第四输入信号INS4要分别被传送至第一输出线L1至第四输出线L4，从而被传送至适当的位置由此使半导体器件100能够执行预定操作。
第一波形DRAWING1说明响应于第一时钟CLK1而锁存第一输入信号INS1的情况，第二波形DRAWING2说明响应于第三时钟CLK3而锁存第一输入信号INS1的情况。锁存信号被加载在第一锁存线LAT1至第四锁存线LAT4上。
如波形DRAWING1和DRAWING2所示，加载在第一锁存线LAT1至第四锁存线LAT4上的输入信号INS1至INS4根据使用哪个时钟来锁存第一输入信号INS1而不同。因此，第一锁存线LAT1至第四锁存线LAT4与第一输出线L1至第四输出线L4之间的对应关系根据使用哪个时钟来锁存第一输入信号INS1而变化。
图2是说明根据本发明的一个实施例的半导体器件的框图。半导体器件执行将输入信号INS1至INS4传送至第一输出线L1至第四输出线L4的操作。
参见图2，半导体器件包括：第一输出线L1至第四输出线L4、输入信号锁存单元210、有效信号锁存单元220、信号传送单元230、以及时钟发生单元240。输入信号锁存单元210响应于具有顺序相位的第一时钟CLK1至第四时钟CLK4而锁存顺序输入的第一输入信号INS1至第四输入信号INS4。有效信号锁存单元220响应于第一时钟CLK1至第四时钟CLK4中的一个时钟而锁存有效信号VAL。
信号传送单元230基于有效信号锁存单元220的锁存结果RES_LAT所确定的对应关系，来将响应于第一时钟CLK1至第四时钟CLK4而锁存输入信号INS1至INS4所获得的锁存输入信号传送至第一输出线L1至第四输出线L4。时钟发生单元240基于时钟信号CLK来产生第一时钟CLK1至第四时钟CLK4。
如图1中所示，第一输入信号INS1至第四输入信号INS4在时钟信号CLK的高部分或低部分中输入，且第一输入信号INS1至第四输入信号INS4的长度可以是时钟信号CLK的周期的一半。图2中所示的有效信号VAL是在时钟信号CLK的高部分或低部分中输入的信号，并且该有效信号VAL对应于第一输入信号INS1至第四输入信号INS4中的一个输入信号且表示对应的输入信号INS是否有效。有效信号VAL可以提前于对应的输入信号INS（1）奇数个时钟信号CLK的周期或（2）偶数个时钟信号CLK的周期而输入。
时钟发生单元240通过使用时钟信号CLK来产生第一时钟CLK1至第四时钟CLK4。第一时钟CLK1至第四时钟CLK4是用于锁存第一输入信号INS1至第四输入信号INS4的时钟。第一时钟CLK1至第四时钟CLK4的周期可以与时钟信号CLK的周期的两倍一样长。时钟发生单元240产生分别与时钟信号CLK的第一边沿至第四边沿同步的第一时钟CLK1至第四时钟CLK4。第一边沿和第三边沿可以是上升沿，而第二边沿和第四边沿可以是下降沿，或者第一边沿和第三边沿可以是下降沿，而第二边沿和第四边沿可以是上升沿。在下文中描述的是第一边沿和第三边沿是上升沿而第二边沿和第四边沿是下降沿的情况。
输入信号锁存单元210通过使用第一时钟CLK1至第四时钟CLK4来锁存第一输入信号INS1至第四输入信号INS4，并且将锁存的输入信号传送至第一锁存线LAT1至第四锁存线LAT4。具体来说，在第一输入信号INS1至第四输入信号INS4中，输入信号锁存单元210将响应于第一时钟CLK1而锁存的输入信号传送至第一锁存线LAT1，将响应于第二时钟CLK2而锁存的输入信号传送至第二锁存线LAT2，将响应于第三时钟CLK3而锁存的输入信号传送至第三锁存线LAT3，以及将响应于第四时钟CLK4而锁存的输入信号传送至第四锁存线LAT4。被传送至第一锁存线LAT1至第四锁存线LAT4的第一输入信号INS1至第四输入信号INS4的长度可以与时钟信号CLK的周期的两倍一样长。
可以响应于第一时钟CLK1或第三时钟CLK3而锁存第一输入信号INS1。当响应于第一时钟CLK1而锁存第一输入信号INS1时，响应于第二时钟CLK2至第四时钟CLK4而分别锁存第二输入信号INS2至第四输入信号INS4。当响应于第三时钟CLK3而锁存第一输入信号INS1时，响应于第四时钟CLK4而锁存第二输入信号INS2，以及分别响应于第一时钟CLK1和第二时钟CLK2而锁存第三输入信号INS3和第四输入信号INS4。
有效信号锁存单元220响应于第一时钟CLK1至第四时钟CLK4中的一个时钟来锁存有效信号VAL。锁存结果RES_LAT表示使用哪个时钟来锁存有效信号VAL。当有效信号VAL对应于第一输入信号INS1或第三输入信号INS3时，有效信号锁存单元220使用第一时钟CLK1和第三时钟CLK3之中的至少一个时钟来锁存有效信号VAL。当有效信号VAL对应于第二输入信号INS2或第四输入信号INS4时，有效信号锁存单元220使用第二时钟CLK2和第四时钟CLK4之中的至少一个时钟来锁存有效信号VAL。
由于第一输入信号INS1至第四输入信号INS4被顺序地输入，如果我们知道使用哪个时钟来锁存第一输入信号INS1，则可以确定使用哪些时钟来锁存其余的输入信号。在下文中，将基于第一输入信号INS1来进行描述。
以下是当有效信号VAL提前于对应的输入信号奇数个时钟信号CLK的周期被输入时的操作实例。
当有效信号VAL对应于第一输入信号INS1且响应于第三时钟CLK3而锁存有效信号VAL时、当有效信号VAL对应于第二输入信号INS2且响应于第四时钟CLK4而锁存有效信号VAL时、当有效信号VAL对应于第三输入信号INS3且响应于第一时钟CLK1而锁存有效信号VAL时、以及当有效信号VAL对应于第四输入信号INS4且响应于第二时钟CLK2而锁存有效信号VLA时，响应于第一时钟CLK1而锁存第一输入信号INS1。
当有效信号VAL对应于第一输入信号INS1且响应于第一时钟CLK1而锁存有效信号VAL时、当有效信号VAL对应于第二输入信号INS2且响应于第二时钟CLK2而锁存有效信号VAL时、当有效信号VAL对应于第三输入信号INS3且响应于第三时钟CLK3而锁存有效信号VAL时、以及当有效信号VAL对应于第四输入信号INS4且响应于第四时钟CLK4而锁存有效信号VLA时，响应于第三时钟CLK3而锁存第一输入信号INS1。
以下是当有效信号VAL提前于对应的输入信号偶数个时钟信号CLK的周期被输入时的操作实例。
当有效信号VAL对应于第一输入信号INS1且响应于第三时钟CLK3而锁存有效信号VAL时、当有效信号VAL对应于第二输入信号INS2且响应于第四时钟CLK4而锁存有效信号VAL时、当有效信号VAL对应于第三输入信号INS3且响应于第一时钟CLK1而锁存有效信号VAL时、以及当有效信号VAL对应于第四输入信号INS4且响应于第二时钟CLK2而锁存有效信号VAL时，响应于第三时钟CLK3而锁存第一输入信号INS1。
当有效信号VAL对应于第一输入信号INS1且响应于第一时钟CLK1而锁存有效信号VAL时、当有效信号VAL对应于第二输入信号INS2且有响应于第二时钟CLK2而锁存效信号VAL时、当有效信号VAL对应于第三输入信号INS3且响应于第三时钟CLK3而锁存有效信号VAL时、以及当有效信号VAL对应于第四输入信号INS4且响应于第四时钟CLK4而锁存有效信号VAL时，响应于第一时钟CLK1而锁存第一输入信号INS1。
信号传送单元230基于通过有效信号锁存单元220的锁存结果RES_LAT而确定的对应关系，将第一锁存线LAT1至第四锁存线LAT4的第一输入信号INS1至第四输入信号INS4传送至第一输出线L1至第四输出线L4。
信号传送单元230响应于表示有效信号VAL的上述锁存结果之中的响应于第一时钟CLK1而锁存第一输入信号INS1的结果的锁存结果RES_LAT，将响应于第一时钟CLK1至第四时钟CLK4而锁存的相应输入信号传送至第一输出线L1至第四输出线L4。
信号传送单元230响应于表示有效信号VAL的上述锁存结果之中的响应于第三时钟CLK3而锁存第一输入信号INS1的结果的锁存结果RES_LAT，将响应于第一时钟CLK1和第二时钟CLK2而锁存的相应输入信号传送至第三输出线L3和第四输出线L4，以及将响应于第三时钟CLK3和第四时钟CLK4而锁存的相应输入信号传送至第一输出线L2和第二输出线L2。
例如，当有效信号VAL对应于第一输入信号INS1且提前于第一输入信号INS1奇数个时钟信号CLK的周期被输入时，并且当有效信号锁存单元220响应于第一时钟CLK1而锁存有效信号VAL时，响应于第三时钟CLK3而锁存第一输入信号INS1。因而，信号传送单元230将响应于第一时钟CLK1而锁存的输入信号传送至第三输出线L3，将响应于第二时钟CLK2而锁存的输入信号传送至第四输出线L4，以及将响应于第三时钟CLK3和第四时钟CLK4而锁存的相应输入信号传送至第一输出线L1和第二输出线L2。当有效信号锁存单元220响应于第一时钟CLK1而锁存有效信号VAL时，响应于第一时钟CLK1而锁存第一输入信号INS1。因而，信号传送单元230将响应于第一时钟CLK1至第四时钟CLK4而锁存的相应输入信号传送至第一输出线L1至第四输出线L4。
即，当有效信号VAL提前于与所述有效信号相对应的输入信号奇数个时钟信号CLK的周期被输入时，锁存有效信号VAL的时钟和锁存与有效信号VAL相对应的输入信号的时钟不同。此外，当有效信号VAL提前于与有效信号VAL相对应的输入信号偶数个时钟信号CLK的周期被输入时，锁存有效信号VAL的时钟和锁存与有效信号VAL相对应的输入信号的时钟相同。
如上所述，根据本发明的实施例的半导体器件将顺序输入的输入信号按照它们利用有效信号VAL而输入的次序传送至预定的输出线，无论使用具有不同相位的多个时钟之中的哪个时钟来锁存输入信号。因此，在半导体器件中可以准确地知道所述多个输入信号被输入的次序。知道输入信号的输入次序意味着可以确定其根据输入次序的功能。因此，呈数据包形式输入的输入信号的功能可以被准确地检测到，且可以根据输入信号的功能来使用输入信号。
图3是说明图2中所示的输入信号锁存单元210的框图。
参见图3，输入信号锁存单元210包括：第一锁存器310、第二锁存器320、第三锁存器330和第四锁存器340。第一锁存器310至第四锁存器340分别响应于第一时钟CLK1至第四时钟CLK4而锁存第一输入信号INS1至第四输入信号INS4之中的一个输入信号。另外，输入信号锁存单元210包括第一锁存线LAT1至第四锁存线LAT4。
第一锁存器310至第四锁存器340分别对应于第一锁存线LAT1至第四锁存线LAT4，且第一锁存器310至第四锁存器340将锁存的输入信号输出至对应的锁存线LAT1至LAT4。本文中，输出至第一锁存线LAT1至第四锁存线LAT4的锁存的输入信号的长度可以是第一时钟CLK1至第四时钟CLK4的周期的一半。
具体来说，第一锁存器310对应于第一锁存线LAT1，且第一锁存器310将第一输入信号INS1至第四输入信号INS4之中的响应于第一时钟CLK1而锁存的锁存输入信号输出至第一锁存线LAT1。第二锁存器320对应于第二锁存线LAT2，且第二锁存器320将第一输入信号INS1至第四输入信号INS4之中的响应于第二时钟CLK2而锁存的锁存输入信号输出至第二锁存线LAT2。第三锁存器330对应于第三锁存线LAT3，且第三锁存器330将第一输入信号INS1至第四输入信号INS4之中的响应于第三时钟CLK3而锁存的锁存输入信号输出至第三锁存线LAT3。第四锁存器340对应于第四锁存线LAT4，且第四锁存器340将第一输入信号INS1至第四输入信号INS4之中的响应于第四时钟CLK4而锁存的锁存输入信号输出至第四锁存线LAT4。
图4是说明图2中所示的信号传送单元230的框图。
参见图4，信号传送单元230包括：第一传送单元410、第二传送单元420、第三传送单元430和第四传送单元440。第一传送单元410响应于有效信号锁存单元220的锁存结果RES_LAT而将第一锁存器310的输出LAT1和第三锁存器330的输出LAT3之中的一个传送至第一输出线L1。第二传送单元420响应于有效信号锁存单元220的锁存结果RES_LAT而将第二锁存器320的输出LAT2和第四锁存器340的输出LAT4之中的一个传送至第二输出线L2。第三传送单元430响应于有效信号锁存单元220的锁存结果RES_LAT而将第一锁存器310的输出LAT1和第三锁存器330的输出LAT3之中的一个传送至第三输出线L3。第四传送单元440响应于有效信号锁存单元220的锁存结果RES_LAT而将第二锁存器320的输出LAT2和第四锁存器340的输出LAT4之中的一个传送至第四输出线L4。
以下参照图2和图4来描述信号传送单元230。
响应于以上参照图2所述的有效信号VAL的锁存结果RES_LAT之中的与响应于第一时钟CLK1而锁存第一输入信号INS1时相对应的结果，第一传送单元410将第一锁存器310的输出LAT1传送至第一输出线L1，第二传送单元420将第二锁存器320的输出LAT2传送至第二输出线L2，第三传送单元430将第三锁存器330的输出LAT3传送至第三输出线L3，第四传送单元440将第四锁存器340的输出LAT4传送至第四输出线L4。
响应于以上参照图2所述的有效信号VAL的锁存结果RES_LAT之中的与响应于第三时钟CLK3而锁存第一输入信号INS1时相对应的结果，第一传送单元410将第三锁存器330的输出LAT3传送至第一输出线L1，第二传送单元420将第四锁存器340的输出LAT4传送至第二输出线L2，第三传送单元430将第一锁存器310的输出LAT1传送至第三输出线L3，第四传送单元440将第二锁存器320的输出LAT2传送至第四输出线L4。
图5A至5D是描述半导体器件的操作的波形图。
图5A和5B是说明当有效信号VAL与第一输入信号INS1相对应且有效信号VAL提前于第一输入信号INS1奇数个时钟信号的周期（例如，一个）被输入时的波形图。
参见图5A，当响应于第三时钟CLK3而锁存有效信号VAL时，分别响应于第一时钟CLK1至第四时钟CLK4而锁存第一输入信号INS1至第四输入信号INS4并且传送至第一锁存线LAT1至第四锁存线LAT4。随后，图2中所示的信号传送单元230响应于锁存结果RES_LAT而分别将第一锁存线LAT1至第四锁存线LAT4的锁存输入信号传送至第一输出线L1至第四输出线L4。
参见图5B，当响应于第一时钟CLK1而锁存有效信号VAL时，分别响应于第三时钟CLK3、第四时钟CLK4、第一时钟CLK1和第二时钟CLK2而锁存第一输入信号INS1至第四输入信号INS4，并且分别传送至第三锁存线LAT3、第四锁存线LAT4、第一锁存线LAT1和第二锁存线LAT2。随后，图2中所示的信号传送单元230响应于锁存结果RES_LAT而分别将第三锁存线LAT3、第四锁存线LAT4、第一锁存线LAT1和第二锁存线LAT2的输入信号传送至第一输出线L1至第四输出线L4。
图5C和5D是说明当有效信号VAL对应于第一输入信号INS1且有效信号VAL提前于第一输入信号INS1偶数个时钟信号的周期（例如，两个）被输入时的波形图。
参见图5C，当响应于第一时钟CLK1而锁存有效信号VAL时，分别响应于第一时钟CLK1至第四时钟CLK4而锁存第一输入信号INS1至第四输入信号INS4且传送至第一锁存线LAT1至第四锁存线LAT4。随后，信号传送单元230响应于锁存结果RES_LAT而分别将第一锁存线LAT1至第四锁存线LAT4的锁存输入信号传送至第一输出线L1至第四输出线L4。
参见图5D，当响应于第三时钟CLK3而锁存有效信号VAL时，分别响应于第三时钟CLK3、第四时钟CLK4、第一时钟CLK1和第二时钟CLK2而锁存第一输入信号INS1至第四输入信号INS4并且传送至第三锁存线LAT3、第四锁存线LAT4、第一锁存线LAT1和第二锁存线LAT2。随后，图2中所示的信号传送单元230响应于锁存结果RES_LAT而将第三锁存线LAT3、第四锁存线LAT4、第一锁存线LAT1和第二锁存线LAT2的输入信号分别传送至第一输出线L1至第四输出线L4。
图6是说明根据本发明的一个实施例的半导体系统的框图。
参见图6，半导体系统包括半导体器件610和控制器620。半导体器件610包括：时钟信号输入单元611、命令输入单元612、有效信号输入单元613、命令译码单元614、时钟发生单元615、命令信号锁存单元616、有效信号锁存单元617、以及信号传送单元618。时钟信号输入单元611接收时钟信号CLK。命令输入单元612接收一个或更多个命令数据包CMD_PACKET，并且每个命令数据包CMD_PACKET包括顺序输入的命令信号CMD1至CMD4。有效信号输入单元613接收有效信号VAL。当输入至命令输入单元612的命令数据包CMD_PACKET有效时，命令译码单元614通过对经由第一命令线CMD_LINE1至第四命令线CMD_LINE4传送的一个或更多个命令数据包CMD_PACKET译码来产生内部命令iCMD。时钟发生单元615基于时钟信号CLK来产生第一时钟CLK1至第四时钟CLK4。命令信号锁存单元616响应于第一时钟CLK1至第四时钟CLK4而锁存第一命令信号CMD1至第四命令信号CMD4。有效信号锁存单元617响应于第一时钟信号CLK1和第三时钟信号CLK3中的一个来锁存有效信号VAL。信号传送单元618基于根据有效信号锁存单元617的锁存结果RES_LAT而确定的对应关系，将响应于第一时钟CLK1至第四时钟CLK4而锁存的命令信号传送至第一命令线CMD_LINE1至第四命令线CMD_LINE4。有效信号VAL对应于第一命令信号CMD1至第四命令信号CMD4之中的一个命令信号，且有效信号VAL表示对应的命令信号是否有效。在下文中描述的是有效信号VAL对应于第一命令信号CMD1且表示第一命令信号CMD1是否有效的情况。
在下文中，参照图6来描述半导体系统。
控制器620将一个或更多个命令数据包CMD_PACKET输入至半导体器件610中，以控制半导体器件610执行预定操作。命令数据包CMD_PACKET中包括的第一命令信号CMD1至第四命令信号CMD4被顺序输入至半导体器件610中。另外，控制器620将时钟信号CLK输入至半导体器件610中，使得半导体器件610可以与时钟信号CLK同步地接收命令数据包CMD_PACKET。当控制器620将时钟信号CLK输入至半导体器件610中时，控制器620还输入表示命令数据包CMD_PACKET中包括的第一命令信号CMD1至第四命令信号CMD4中的第一命令信号CMD1是否有效的有效信号VAL。控制器620可以提前于第一命令信号CMD1奇数个时钟信号CLK的周期或偶数个时钟信号CLK的周期输入有效信号VAL。
时钟信号输入单元611接收从控制器620输入的时钟信号CLK。时钟信号输入单元611可以包括一个或更多个时钟引脚（图6中未示出）以与控制器620耦接。命令输入单元612接收从控制器620输入的一个或更多个命令数据包CMD_PACKET。命令输入单元612可以包括一个或更多个命令引脚（图6中未示出）以与控制器620耦接。有效信号输入单元613接收从控制器620输入的有效信号VAL。有效信号输入单元613可以包括一个或更多个有效信号引脚（图6中未示出）以与控制器620耦接。在下文中描述的是时钟信号输入单元611、命令输入单元612和有效信号输入单元613分别包括一个引脚的情况。时钟信号输入单元611、命令输入单元612和有效信号输入单元613中包括的引脚的数目可以根据如何设计它们来改变。
当半导体器件610是半导体存储器件时，控制器620可以将地址和数据输入至半导体器件610中。半导体器件610还可以包括其它的输入单元以接收地址和数据。
图6中所示的时钟发生单元615、命令信号锁存单元616、有效信号锁存单元617和信号传送单元618的结构和操作，与时钟发生单元240、输入信号锁存单元210、有效信号锁存单元220和信号传送单元230的结构和操作相同。图6中所示的第一命令信号CMD1至第四命令信号CMD4对应于图2中所示的第一输入信号INS1至第四输入信号INS4，图6中所示的第一命令线CMD_LINE1至第四命令线CMD_LINE4对应于图2中所示的第一输出线L1至第四输出线L4。图6中所示的时钟发生单元615、命令信号锁存单元616、有效信号锁存单元617和信号传送单元618经由结合图2所述的过程而将第一命令信号CMD1至第四命令信号CMD4按照它们输入的次序传送至第一命令线CMD_LINE1至第四命令线CMD_LINE4，无论在第一时钟CLK1至第四时钟CLK4中使用哪个时钟来锁存第一命令信号CMD1至第四命令信号CMD4。
当第一命令信号CMD1有效时，命令译码单元614响应于有效信号VAL而通过将传送至第一命令线CMD_LINE1至第四命令线CMD_LINE4的第一命令信号CMD1至第四命令信号CMD4译码来产生内部命令iCMD。当第一命令信号CMD1无效时，命令译码单元614响应于有效命令VAL而不产生内部命令iCMD。
内部命令iCMD是在半导体器件610中使用的命令，且其执行命令目标电路619执行预定操作的功能。当半导体器件610是半导体存储器件时，内部命令iCMD可以是激活命令、读取命令、写入命令、预充电命令、刷新命令、用于设定操作模式的模式寄存器设定（MRS）命令、或ZQ校准命令。此外，内部命令iCMD可以是用于在半导体器件610中执行预定操作的命令信号。
目标电路619是响应于内部命令iCMD而执行由内部命令iCMD指定的操作的电路。例如，当内部命令iCMD是激活命令时，目标电路619可以是用于控制多个字线的使能/禁止的控制电路，所述多个字线中的每个字线与多个存储器单元耦接。本文中，在目标电路619的所述多个字线中，可以激活基于输入到另一个输入单元中的地址而选中的字线。
当内部命令iCMD是读取命令时，目标电路619可以是包括多个存储器单元的单元阵列以及用于校准从单元阵列输出的数据并且输出校准的数据的数据输出电路。本文中，在目标电路619的所述多个存储器单元之中，可以读取基于输入至另一个输入单元中的地址而选中的存储器单元的数据。
当内部命令iCMD是写入命令时，目标电路619可以是单元阵列以及用于对准并驱动从外部输入的外部数据并将数据传送至单元阵列的数据输入电路。本文中，在目标电路619的所述多个存储器单元之中，从其它输入单元输入的数据可以被写入基于输入至其它输入单元的地址而被选中的存储器单元中。
当内部命令iCMD是模式寄存器设定（MRS）命令时，目标电路619可以是用于设定半导体器件的操作模式的配置电路以及用于储存配置细节的模式寄存器设定电路。在本文中，配置电路可以基于输入至其它输入单元的地址来不同地设定半导体器件610的操作模式。
当内部命令iCMD是ZQ校准命令时，目标电路619可以是用于执行ZQ校准操作的校准电路。此外，目标电路619可以是用于执行由内部命令iCMD指定的操作的多种类型的电路。
在根据本发明的实施例的半导体系统中，半导体器件将顺序输入的命令信号按照利用有效信号输入所述命令信号的次序传送至预定的命令线，无论使用具有不同相位的多个时钟中的哪个时钟来锁存输入的命令信号。因此，在半导体器件中可以准确地知道所述多个命令信号输入的次序。知道输入信号的输入次序意味着可以确定输入信号根据输入次序的功能。因此，可以准确地检测出呈数据包形式输入的命令信号的功能，且可以根据命令信号的功能来使用命令数据包。
图7是说明根据本发明的另一个实施例的半导体系统的框图。
图7中的半导体系统与图6中的半导体系统的区别在于：半导体器件610中还包括时钟选择单元710。
当有效信号VAL对应于第一输入信号INS1或第三输入信号INS3时，时钟选择单元710选择第一时钟CLK1和第三时钟CLK3之中的一个或更多个时钟，并且将选中的时钟传送至有效信号锁存单元617。当有效信号VAL对应于第二输入信号INS2或第四输入信号INS4时，时钟选择单元710选择第二时钟CLK2和第四时钟CLK4之中的一个或更多个时钟，且将选中的时钟传送至有效信号锁存单元617。
有效信号信息VAL_INF是表示在第一输入信号INS1至第四输入信号INS4之中有效信号VAL对应于哪个输入信号的信息。有效信号信息VAL_INF可以在半导体器件610内部产生，或可以从控制器620输入。
有效信号锁存单元617通过使用在时钟选择单元710中被选中且从时钟选择单元710传送的时钟来锁存有效信号VAL，并且输出锁存结果RES_LAT。由于其它结构和操作与参照图2和图6描述的结构和操作相同，所以本文省略对它们的描述。
图8是描述根据本发明的一个实施例的用于操作半导体器件的方法的流程图。
参见图8，用于操作半导体器件的方法包括以下步骤：在步骤S810（信号输入步骤）中，输入时钟信号CLK、第一输入信号INS1至第四输入信号INS4以及有效信号VAL；在步骤S820（时钟发生步骤）中，产生与时钟信号CLK的第一边沿同步的第一时钟至第四时钟、与时钟信号CLK的第二边沿同步的第二时钟、与时钟信号CLK的第三边沿同步的第三时钟、以及与时钟信号CLK的第四边沿同步的第四时钟，其中第一边沿和第三边沿相同，且第二边沿和第四边沿相同；在步骤S830（有效信号锁存步骤）中，响应于第一时钟CLK1至第四时钟CLK4而锁存有效信号VAL，以及响应于第三时钟CLK3而锁存其它的有效信号；在步骤S840（输入信号锁存步骤）中，响应于第一时钟CLK1至第四时钟CLK4而锁存第一输入信号INS1至第四输入信号INS4；以及在步骤S850（信号传送步骤）中，根据基于有效信号锁存结果RES_LAT而确定的对应关系，传送响应于第一时钟CLK1至第四时钟CLK4而锁存输入信号所获得的锁存输入信号作为第一至第四输出信号。第一输出信号至第四输出信号是图2中被加载在第一输出线L1至第四输出线L4上的信号。
在下文中，参照图2和图7来描述用于操作半导体器件的方法。
在信号输入步骤S810中，半导体器件接收时钟信号CLK、第一输入信号INS1至第四输入信号INS4、以及有效信号VAL。有效信号VAL对应于第一输入信号INS1至第四输入信号INS4之中的一个输入信号，并且有效信号VAL表示相对应的输入信号是否有效。有效信号VAL可以提前于相对应的输入信号奇数个或偶数个时钟信号CLK的周期输入。
在时钟发生步骤S820中，半导体器件通过使用输入的时钟信号CLK来产生第一时钟CLK1至第四时钟CLK4。第一时钟CLK1至第四时钟CLK4的周期可以与时钟信号CLK的周期的两倍一样长，并且第一时钟CLK1至第四时钟CLK4分别与时钟信号CLK的第一边沿至第四边沿同步。在本文中，第一边沿和第三边沿可以是上升沿，而第二边沿和第四边沿可以是下降沿，或者第一边沿和第三边沿可以是下降沿，而第二边沿和第四边沿可以是上升沿。
在有效信号锁存步骤S830中，响应于第一时钟CLK1至第四时钟CLK4中的一个时钟而锁存有效信号VAL且输出锁存结果RES_LAT。在本文中，通过响应于第一时钟CLK1至第四时钟CLK4而锁存输入信号所获得的锁存输入信号与第一输出信号至第四输出信号之间的对应关系，可以在信号传送步骤S850中响应于锁存结果RES_LAT而改变。第一输出信号至第四输出信号可以是图2中分别被加载在第一输出线L1至第四输出线L4上的信号。
在输入信号锁存步骤S840中，响应于第一时钟CLK1至第四时钟CLK4而锁存第一输入信号INS1至第四输入信号INS4。可以响应于第一时钟CLK1或第三时钟CLK3而锁存第一输入信号INS1。当响应于第一时钟CLK1而锁存第一输入信号INS1时，分别响应于第二时钟CLK2至第四时钟CLK4而锁存第二输入信号INS2至第四输入信号INS4。当响应于第三时钟CLK3而锁存第一输入信号INS1时，响应于第四时钟CLK4而锁存第二输入信号INS2，以及分别响应于第一时钟CLK1和第二时钟CLK2而锁存第三输入信号INS3和第四输入信号INS4。
在信号传送步骤S850中，基于根据有效信号锁存结果RES_LAT而确定的对应关系，传送通过响应于第一时钟CLK1至第四时钟CLK4而锁存输入信号所获得的锁存输入信号作为第一输出信号至第四输出信号。再次参见图2，响应于有效信号VAL的锁存结果之中的与响应于第一时钟CLK1而锁存第一输入信号INS1时相对应的结果，传送通过响应于第一时钟CLK1而锁存输入信号所获得的第一锁存输入信号作为第一输出信号，传送通过响应于第二时钟CLK2而锁存输入信号所获得的第二锁存输入信号作为第二输出信号，传送通过响应于第三时钟CLK3而锁存输入信号所获得的第三锁存输入信号作为第三输出信号，以及传送通过响应于第四时钟CLK4而锁存输入信号所获得的第四锁存输入信号作为第四输出信号。另外，响应于有效信号VAL的锁存结果之中的与响应于第三时钟CLK3而锁存第一输入信号INS1时相对应的结果，传送通过响应于第一时钟CLK1而锁存输入信号所获得的第一锁存输入信号作为第三输出信号，传送通过响应于第二时钟CLK2而锁存输入信号所获得的第二锁存输入信号作为第四输出信号，传送通过响应于第三时钟CLK3而锁存输入信号所获得的第三锁存输入信号作为第一输出信号，以及传送通过响应于第四时钟CLK4而锁存输入信号所获得的第四锁存输入信号作为第二输出信号。
如上所述，根据本发明的实施例的用于操作半导体器件的方法能够按照利用有效信号输入输入信号的次序来传送顺序输入的输入信号，无论使用具有不同相位的多个时钟中的哪个时钟来锁存输入信号。因此，在半导体器件中可以准确地知道多个输入信号输入的次序。知道输入信号的输入次序意味着可以确定其取决于输入次序的功能。因此，可以准确地检测呈数据包形式输入的多个输入信号的功能，并且可以根据输入信号的功能来使用输入数据包。
以上描述了输入信号的数目为四的情况，但是本发明的技术也可以应用于输入信号的数目大于四的情况。另外，本发明的技术可以应用于呈数据包形式多次输入的输入信号的总长度大于与输入信号一起输入的时钟信号的周期的情况。
根据本发明的实施例，可以通过按照使用有效信号输入命令信号的次序将数据包中包括的多个命令信号传送至预定的线来处理包括多个命令信号的数据包，无论使用哪个时钟来锁存命令信号。
根据本发明的一个实施例，可以通过处理呈数据包形式输入的命令信号来产生用于各种附加操作的命令，并且可以实现高速操作。
尽管已经结合具体的实施例描述了本发明，但是对于本领域技术人员显然的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
第一输出线至第四输出线；
输入信号锁存单元，适用于分别响应于具有顺序相位的第一时钟至第四时钟来锁存顺序输入的第一输入信号至第四输入信号；
有效信号锁存单元，适用于响应于所述第一时钟至所述第四时钟中的一个时钟而锁存有效信号，其中所述有效信号对应于所述第一输入信号至所述第四输入信号中的一个输入信号，并且表示相对应的输入信号是否有效；以及
信号传送单元，适用于：基于根据所述有效信号锁存单元的有效信号锁存结果而确定的对应关系，将响应于所述第一时钟至所述第四时钟而锁存所述输入信号所获得的锁存输入信号传送至所述第一输出线至所述第四输出线。
技术方案2.如技术方案1所述的半导体器件，还包括：
时钟发生单元，适用于产生分别与所述第一输入信号至所述第四输入信号相对应且与时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟，其中，所述时钟信号的周期是所述第一时钟至所述第四时钟的周期的一半。
技术方案3.如技术方案2所述的半导体器件，其中，
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
技术方案4.如技术方案2所述的半导体器件，其中，
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
技术方案5.如技术方案2所述的半导体器件，其中，
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
技术方案6.如技术方案2所述的半导体器件，其中，
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
技术方案7.如技术方案2所述的半导体器件，其中，所述输入信号锁存单元包括：
第一锁存器，适用于响应于所述第一时钟而锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第一锁存输入信号；
第二锁存器，适用于响应于所述第二时钟而锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第二锁存输入信号；
第三锁存器，适用于响应于所述第三时钟而锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第三锁存输入信号；以及
第四锁存器，适用于响应于所述第四时钟来锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第四锁存输入信号。
技术方案8.如技术方案7所述的半导体器件，其中，所述信号传送单元包括：
第一传送单元，适用于响应于所述有效信号锁存结果而将所述第一锁存输入信号和所述第三锁存输入信号中的一个传送至所述第一输出线；
第二传送单元，适用于响应于所述有效信号锁存结果而将所述第二锁存输入信号和所述第四锁存输入信号中的一个传送至所述第二输出线；
第三传送单元，适用于响应于所述有效信号锁存结果而将所述第一锁存输入信号和所述第三锁存输入信号中的一个传送至所述第三输出线；以及
第四传送单元，适用于响应于所述有效信号锁存结果而将所述第二锁存输入信号和所述第四锁存输入信号中的一个传送至所述第四输出线。
技术方案9.如技术方案2所述的半导体器件，其中，所述第一边沿和所述第三边沿是上升沿，而所述第二边沿和所述第四边沿是下降沿，或者所述第一边沿和所述第三边沿是下降沿，而所述第二边沿和所述第四边沿是上升沿。
技术方案10.一种半导体系统，包括：
控制器，适用于产生：时钟信号、包括第一至第四顺序的命令信号的至少一个命令数据包、以及有效信号，所述有效信号对应于所述第一命令信号至所述第四命令信号中的一个命令信号，并且表示所述一个命令信号是否有效；以及
半导体器件，适用于：产生分别与所述时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟、分别响应于所述第一时钟至所述第四时钟而锁存所述命令数据包以输出第一锁存命令信号至第四锁存命令信号、利用所述第一时钟至所述第四时钟来锁存所述有效信号以输出有效信号锁存结果、按照由所述有效信号锁存结果而确定的次序来将所述第一锁存命令信号至所述第四锁存命令信号传送至第一命令线至第四命令线、以及执行与所述至少一个命令数据包相对应的设定操作。
技术方案11.如技术方案10所述的半导体系统，其中，所述半导体器件包括：
时钟信号输入单元，适用于接收所述时钟信号；
命令输入单元，适用于接收所述至少一个命令数据包；
有效信号输入单元，适用于接收所述有效信号；以及
命令译码单元，用于响应于所述有效信号而通过将经由所述第一命令线至所述第四命令线传送的所述第一锁存命令信号至所述第四锁存命令信号译码来产生内部命令。
技术方案12.如技术方案10所述的半导体系统，其中，所述半导体器件包括：
时钟发生单元，适用于基于所述时钟信号来产生所述第一时钟至所述第四时钟；
命令信号锁存单元，适用于响应于所述第一时钟至所述第四时钟而锁存所述第一命令信号至所述第四命令信号；
有效信号锁存单元，适用于响应于所述第一时钟至所述第四时钟中的一个时钟而锁存所述有效信号；以及
信号传送单元，适用于按照由所述一个时钟而确定的次序来将所述第一锁存命令信号至所述第四锁存命令信号传送至所述第一命令线至所述第四命令线。
技术方案13.如技术方案10所述的半导体系统，其中，所述第一时钟至所述第四时钟具有与所述时钟信号的周期的两倍一样长的周期，并且所述时钟信号的所述第一边沿和所述第三边沿是相同的类型，而所述时钟信号的所述第二边沿和所述第四边沿是相同的类型。
技术方案14.如技术方案13所述的半导体系统，其中，所述半导体器件还包括：
时钟选择单元，适用于：当所述有效信号对应于所述第一输入信号或所述第三输入信号时，在所述第一时钟和所述第三时钟之中选择至少一个时钟，并且将选中的时钟传送至所述有效信号锁存单元，以及适用于：当所述有效信号对应于所述第二输入信号或所述第四输入信号时，在所述第二时钟和所述第四时钟之中选择至少一个时钟，并且将选中的时钟传送至所述有效信号锁存单元。
技术方案15.一种用于操作半导体系统的方法，所述方法包括以下步骤：
输入时钟信号、第一输入信号至第四输入信号、以及有效信号，所述有效信号对应于所述第一输入信号至所述第四输入信号中的一个输入信号，并且表示所述一个输入信号是否有效；
产生与所述时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟，其中，所述第一边沿和所述第三边沿是相同的类型，而所述第二边沿和所述第四边沿是相同的类型；
利用所述第一时钟至所述第四时钟来锁存所述有效信号，并且输出有效信号锁存结果；
分别响应于所述第一时钟至所述第四时钟而锁存所述输入信号以输出第一锁存输入信号至第四锁存输入信号；以及
按照由所述有效信号锁存结果而确定的次序来传送所述锁存输入信号作为第一输出信号至第四输出信号。
技术方案16.如技术方案15所述的方法，其中，所述第一时钟至所述第四时钟具有与所述时钟信号的周期的两倍一样长的周期。
技术方案17.如技术方案16所述的方法，其中，传送所述锁存输入信号包括以下步骤：
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号奇数个所述时钟信号的周期而被输入且响应于所述第一时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号奇数个所述时钟信号的周期而被输入且响应于所述第三时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号；
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号偶数个所述时钟信号的周期而被输入且响应于所述第三时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；以及
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号偶数个所述时钟信号的周期而被输入且响应于所述第一时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号。
技术方案18.如技术方案16所述的方法，其中，传送所述锁存输入信号包括以下步骤：
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号奇数个所述时钟信号的周期而被输入且响应于所述第二时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号奇数个所述时钟信号的周期而被输入且响应于所述第四时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号；
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号偶数个所述时钟信号的周期而被输入且响应于所述第四时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；以及
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号偶数个所述时钟信号的周期而被输入且响应于所述第二时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号。
技术方案19.如技术方案16所述的方法，其中，传送所述锁存输入信号包括以下步骤：
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号奇数个所述时钟信号的周期而被输入且响应于所述第三时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号奇数个所述时钟信号的周期而被输入且响应于所述第一时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号；
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号偶数个所述时钟信号的周期而被输入且响应于所述第一时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；以及
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号偶数个所述时钟信号的周期而被输入且响应于所述第三时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号。
技术方案20.如技术方案16所述的方法，其中，传送所述锁存输入信号包括以下步骤：
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号奇数个所述时钟信号的周期而被输入且响应于所述第四时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号奇数个所述时钟信号的周期而被输入且响应于所述第二时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号；
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号偶数个所述时钟信号的周期而被输入且响应于所述第二时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第三输出信号、所述第四输出信号、所述第一输出信号和所述第二输出信号；以及
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号偶数个所述时钟信号的周期而被输入且响应于所述第四时钟而被锁存时，分别传送所述第一锁存输入信号至所述第四锁存输入信号作为所述第一输出信号至所述第四输出信号。
技术方案21.一种半导体器件，包括：
多个输出线；
输入信号锁存单元，适用于分别响应于具有顺序相位的多个时钟而锁存顺序输入的多个输入信号；
有效信号锁存单元，适用于响应于所述多个时钟中的一个时钟而锁存有效信号，其中，所述有效信号对应于所述多个输入信号中的一个输入信号，并且表示相对应的输入信号是否有效；以及
信号传送单元，适用于：基于根据所述有效信号锁存单元的有效信号锁存结果而确定的对应关系，将响应于所述多个时钟而锁存所述输入信号所获得的锁存输入信号传送至所述多个输出线。

Claims (10)

1.一种半导体器件，包括：
第一输出线至第四输出线；
输入信号锁存单元，适用于分别响应于具有顺序相位的第一时钟至第四时钟来锁存顺序输入的第一输入信号至第四输入信号；
有效信号锁存单元，适用于响应于所述第一时钟至所述第四时钟中的一个时钟而锁存有效信号，其中所述有效信号对应于所述第一输入信号至所述第四输入信号中的一个输入信号，并且表示相对应的输入信号是否有效；以及
信号传送单元，适用于：基于根据所述有效信号锁存单元的有效信号锁存结果而确定的对应关系，将响应于所述第一时钟至所述第四时钟而锁存所述输入信号所获得的锁存输入信号传送至所述第一输出线至所述第四输出线。
2.如权利要求1所述的半导体器件，还包括：
时钟发生单元，适用于产生分别与所述第一输入信号至所述第四输入信号相对应且与时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟，其中，所述时钟信号的周期是所述第一时钟至所述第四时钟的周期的一半。
3.如权利要求2所述的半导体器件，其中，
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第一输入信号、并且所述有效信号提前于所述第一输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
4.如权利要求2所述的半导体器件，其中，
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第二输入信号、并且所述有效信号提前于所述第二输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
5.如权利要求2所述的半导体器件，其中，
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第一时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第三输入信号、并且所述有效信号提前于所述第三输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第三时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
6.如权利要求2所述的半导体器件，其中，
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将第一锁存输入信号至第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号奇数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线；
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第二时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第三输出线、所述第四输出线、所述第一输出线和所述第二输出线；以及
当所述有效信号对应于所述第四输入信号、并且所述有效信号提前于所述第四输入信号偶数个所述时钟信号的周期而被输入至所述半导体器件且响应于所述第四时钟而被锁存时，所述信号传送单元将所述第一锁存输入信号至所述第四锁存输入信号分别传送至所述第一输出线至所述第四输出线。
7.如权利要求2所述的半导体器件，其中，所述输入信号锁存单元包括：
第一锁存器，适用于响应于所述第一时钟而锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第一锁存输入信号；
第二锁存器，适用于响应于所述第二时钟而锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第二锁存输入信号；
第三锁存器，适用于响应于所述第三时钟而锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第三锁存输入信号；以及
第四锁存器，适用于响应于所述第四时钟来锁存所述第一输入信号至所述第四输入信号中的一个输入信号，并且输出第四锁存输入信号。
8.如权利要求7所述的半导体器件，其中，所述信号传送单元包括：
第一传送单元，适用于响应于所述有效信号锁存结果而将所述第一锁存输入信号和所述第三锁存输入信号中的一个传送至所述第一输出线；
第二传送单元，适用于响应于所述有效信号锁存结果而将所述第二锁存输入信号和所述第四锁存输入信号中的一个传送至所述第二输出线；
第三传送单元，适用于响应于所述有效信号锁存结果而将所述第一锁存输入信号和所述第三锁存输入信号中的一个传送至所述第三输出线；以及
第四传送单元，适用于响应于所述有效信号锁存结果而将所述第二锁存输入信号和所述第四锁存输入信号中的一个传送至所述第四输出线。
9.如权利要求2所述的半导体器件，其中，所述第一边沿和所述第三边沿是上升沿，而所述第二边沿和所述第四边沿是下降沿，或者所述第一边沿和所述第三边沿是下降沿，而所述第二边沿和所述第四边沿是上升沿。
10.一种半导体系统，包括：
控制器，适用于产生：时钟信号、包括第一至第四顺序的命令信号的至少一个命令数据包、以及有效信号，所述有效信号对应于所述第一命令信号至所述第四命令信号中的一个命令信号，并且表示所述一个命令信号是否有效；以及
半导体器件，适用于：产生分别与所述时钟信号的第一边沿至第四边沿同步的第一时钟至第四时钟、分别响应于所述第一时钟至所述第四时钟而锁存所述命令数据包以输出第一锁存命令信号至第四锁存命令信号、利用所述第一时钟至所述第四时钟来锁存所述有效信号以输出有效信号锁存结果、按照由所述有效信号锁存结果而确定的次序来将所述第一锁存命令信号至所述第四锁存命令信号传送至第一命令线至第四命令线、以及执行与所述至少一个命令数据包相对应的设定操作。
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