CN1665144A

CN1665144A - 半导体装置

Info

Publication number: CN1665144A
Application number: CN2005100525547A
Authority: CN
Inventors: 石山博司
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-03-01
Filing date: 2005-03-01
Publication date: 2005-09-07
Anticipated expiration: 2025-03-01
Also published as: CN100521551C; US7320097B2; US20050206535A1; JP2005252348A; KR100602585B1; KR20060030459A; JP3773941B2

Abstract

提供一种串行/并行转换电路，具有：第一段中输入转送开始信号、并根据输入的移位时钟顺次转送转送开始信号的移位寄存器；将从移位寄存器顺次输出的信号作为锁存时钟接收，并将串行提供给数据线的数据信号锁存的多个锁存电路；以及控制电路，其至少接收提供给触发器的移位时钟信号、和触发器的输出信号，并在触发器的输出信号为有效状态时，若提供给触发器的移位时钟向非有效状态转变，其令触发器复位，并将触发器的输出信号设为非有效状态。相位超前延后的触发器使用由时钟线供给的移位时钟的上升沿和下降沿中的一方和另一方、对输入给数据输入端子的信号进行采样输出，并且移位时钟的频率以数据信号转送频率的1/2来动作。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，特别涉及串行/并行转换电路。

背景技术

近来，对半导体装置的低电压驱动、低耗电量以及高工作频率的要求越来越高。特别是对于便携机器等中使用的半导体装置，除了低耗电量以外，伴随数据处理量的增加对高速动作化的要求也越来越高。

但是，这些要求之间存在着相互制约的关系。即，降低耗电量则会使动作速度变慢，而若提高动作速度则又会增加耗电量。

图7是用于对现有的串行/并行转换电路的一个典型例进行说明的的图。参照图7对现有的电路予以说明。如图7所示，采用级联方式连接的多个(n个)触发器FF1～FFn，是带复位功能的D型触发器，构成移位寄存器。LT1～LTn为D型锁存(Latch)并构成数据寄存器。n个锁存器LT1～LTn用时钟输入端子C、分别接收从构成移位寄存器的触发器FF1～FFn的数据输出端子Q输出的数据取入信号S1～Sn，用数据输入端子D接收从控制模块CONT输出的数据DOn后进行取样，并从数据输出端子Q中并行输出O1～On。另外，设图7中从控制模块CONT输出的数据DOn为k位宽(k为1以上的正整数)。当k为2以上时，并行输入k位数据的锁存器LT1，以k个为一组(同样锁存器LT2、…LTn也分别以k个为一组)。控制模块CONT，输入数据转送开始脉冲STP、输入数据Dn(k位)、转送时钟信号CLK、复位信号RES，并与时钟信号CLK同步后，输出数据转送开始脉冲STPO，并且输出移位时钟CLKO、输出数据DOn。

如输入数据转送开始脉冲STP，则根据移位时钟CLKO、移位寄存器(FF1～FFn)动作，并生成数据取入信号S1～Sn。在数据转送开始脉冲STP上配合时序输入的数据Dn，根据由移位寄存器生成的数据取入信号S1～Sn、由数据寄存器(LT1～LTn)采样输出。

图8是显示图7所示的电路的动作时序的图。下面，参照图8对图7的电路动作予以大致说明。构成移位寄存器的D型触发器FF1在时钟CLKO的下降沿对数据转送开始脉冲STPO的高电平输出进行采样后，输出高电平的数据取入信号S1，并在下一个周期的时钟CLKO的下降沿进行采样后输出低电平的数据取入信号S1。这之后，据转送开始脉冲STPO转送至下一段以后的触发器FF2～FFn内。

在数据取入信号S1为高电平期间，D型锁存器LT1让输入到数据输入端子D的数据通过以输出；若数据取入信号S1转变为低电平，则保持输出刚才的数据。通过以上，串行数据D11～D1n被通过锁存器的输出O1～On并行输出。

如图8所示，图7中的电路动作频率最大的是，生成数据取入信号S1～Sn的移位寄存器(FF1～FFn)的移位时钟CLKO的频率，传送移位时钟用的时钟线的频率，为数据线上数据信号Dn的转送频率(转送速率)。另外，当用转送用时钟的上升沿和下降沿两个沿(双倍数据速率)，来对数据线上的数据信号进行转送时，移位时钟CLKO的频率为数据线的转送时钟的2倍。

在本来以数据转送为目的的电路中，具备动作速率得在目标动作以上的信号线，会使电路的最大动作频率降低、并增加耗电量。

特别是，对于取入次数较多的串行/并行转换电路来说，会导致信号配线距离变长、配线负荷增加。因此，如图7的时钟线这种、具备动作速度较高的信号线，会对低电压驱动、动作频率、耗电量有不利影响。

再者，作为低耗电量的移位寄存器公知的有：由于在串联连接了存储电路的移位寄存器中，第奇数个存储电路内的门电路由时钟信号的高电平导通，而第偶数个存储电路内的门电路由时钟信号的低电平导通，当门电路关断时，输入的数据被锁存后输出，在每半个时钟周期动作，因此能将时钟信号的频率一分为二的结构(例如专利文献1)。

再有，还公知有：将移位寄存器的动作频率控制为输入频率的1/2，根据该1/2的频率使移位寄存器动作，从而降低耗电量、减少噪声的结构(例如参照专利文献2)。

【专利文献1】特开2003-115194号公报(第4-5页，图1)；

【专利文献2】特开平10-232656号公报(第3-4页，图1)。

发明内容

本发明正是在对力求能同时实现低耗电量与高速动作的结构进行详细研究之后，提出了与上述专利文献1、2等记载的结构完全不同的结构。

即，本发明的目就在于：提供同时实现低耗电量和高速动作的、具有新颖结构的半导体电路。

本申请所公开的发明为达成上述目的，概括来说是将生成数据取入时钟的移位寄存器的移位时钟的频率，分频为输入时钟的1/2，并以数据信号的转送频率的1/2的频率来动作的半导体电路。更详细地说，有关本发明的一个侧面的串行/并行转换电路包括：具有级联连接的多个触发器，初始段的触发器中输入有转送开始信号，响应输入的移位时钟顺次转送所述转送开始信号的移位寄存器；将所述多个触发器的输出信号分别作为数据取入信号接收，根据所述数据取入信号、将数据线上串行供给的数据信号分别锁存输出的多个锁存电路；以及，对应所述多个触发器设置，分别至少接收所述移位时钟、和相应的所述触发器的输出信号，当相应的所述触发器的输出信号为有效状态时，若所述移位时钟从有效状态变为非有效状态，则设定相应的所述触发器的状态、以令其输出信号为非有效状态，并进行所述输出信号的脉冲宽度控制的多个控制电路，所述移位时钟的频率被设定为比数据转送频率低。

有关本发明的一个侧面的串行/并行转换电路包括：具有多个触发器，初始段的触发器的数据输入端子中输入有控制转送开始的转送开始脉冲信号，在下一段以后的触发器的数据输入端子中输入有前段触发器的输出信号，响应通过时钟线共同输入给所述多个触发器的时钟端子的移位时钟、顺次转送所述转送开始脉冲信号的移位寄存器；以及，将从所述多个触发器各自的输出端子中顺次输出的转送开始脉冲信号分别作为数据取入信号接收，将数据输入端子共同连接在数据线上，根据所述数据取入信号将在所述数据线上串行转送的数据信号分别锁存输出的多个锁存电路，

构成所述移位寄存器的多个触发器之中、相位超前延后的触发器，分别使用由所述时钟线提供的移位时钟的上升沿和下降沿中的一方和另一方、对数据输入端子中输入的信号进行采样输出后输出，还包括：分别设置于作为控制对象的所述多个触发器的前段，至少接收提供给所述触发器的移位时钟、和所述触发器的输出信号，在所述触发器的输出信号为有效状态时，若提供给所述触发器的移位时钟转变为非有效状态，通过将所述触发器复位、令所述触发器的输出信号为非有效状态的多个控制电路；所述移位时钟设为比数据转送频率低的频率。

本发明中，所述控制电路包括：根据提供给作为控制对象的所述触发器的数据输入端子的数据信号、所述触发器的输出信号、和所述移位时钟，接受所述移位时钟向有效状态的转变，并生成提供给所述触发器的时钟输入端子的时钟的电路；以及，接收所述触发器的输出信号、所述移位时钟、和控制所述移位寄存器复位的复位信号，当所述复位信号为非有效状态且所述触发器的输出信号为有效状态时、若所述移位时钟变为非有效状态，及所述复位信号为有效状态时，生成用于使所述触发器复位的信号的电路。

本发明中，可以构成为包括：将数据转送用时钟输入并分频，并将分频时钟的相位补正后得到的信号作为所述移位时钟输出的分频电路；还包括：接收转送开始用的脉冲信号，并将提供给所述移位寄存器的初始段的触发器的数据输入端子的、所述转送开始脉冲信号输出，并根据所述转送用时钟，将输入的数据信号串行供给所述数据线的控制模块。

按照本发明，通过降低移位寄存器的时钟线的动作频率，可提高电路的动作频率，并能实现低电压驱动、低耗电量化。

附图说明：

图1是表示本发明一个实施例的电路结构的图。

图2(A)、(B)是表示本发明一个实施例的控制电路Con1、Con2的结构示例的图。

图3(A)、(B)是表示本发明一个实施例的控制电路的动作的一个示例的时序图。

图4是表示本发明一个实施例的动作的一个示例的时序图。

图5是表示本发明另一个实施例的电路结构的图。

图6是表示本发明另一个实施例的动作的一个示例的时序图。

图7是表示现有的串行/并行转换电路的典型结构的一个示例的图。

图8是表示图7的电路的动作的一个示例的时序图。

图中：CONT-控制模块，Con1、Con2-控制电路，FF1、FF2、FF3、FFn-D型触发器，INV-反相器，LT1、LT2、LT3、LTn-锁存电路(D型锁存器、D型触发器)，11、21、26-反相器，12、14、22、24-NOR电路，13、15、23、25-NAND电路。

具体实施方式

为了对本发明进行更为详细的说明，下面参照附图对本发明的实施方式进行说明。

图1是表示用于实施本发明的一个最佳实施方式的结构图。如图1所示，本实施方式的串行/并行转换电路，对比图7所示的现有结构，在控制模块CONT内具有对给构成移位寄存器的多个D型触发器FF1～FFn供给的时钟、进行控制的电路，还具有对移位寄存器(FF1～FFn)进行控制的第一控制电路Con1和第二控制电路Con2。触发器FF1～FFn这各个触发器，分别用数据输入端子Q、时钟输入端子C、复位端子R，接收来自控制电路Con1(第一控制电路)和控制电路Con2(第二控制电路)之中、相应的控制电路的数据输出信号、时钟信号、复位信号，并将数据输出端子Q中的输出信号S1～Sn、分别输出到D型锁存器LT1～LTn的时钟输入端子C中，并且同时提供给相应的控制电路。D型锁存器LT1～LTn，响应触发器FF1～FFn的输出信号S1～Sn(数据取入信号)后，对数据线上转送的数据信号进行锁存、并从输出端子Q输出并行信号O1～On。另外，设图1中从控制模块CONT输出的数据DOn为k位宽(k为1以上的正整数)。当k为2以上时，并行输入k位数据的D型锁存器LT1，以k个为一组(同样锁存器LT2、…LTn也分别以k个为一组)。

控制模块CONT中，作为对移位寄存器(FF1～FFn)的时钟控制，用分频电路(图中未表示)将输入给控制模块CONT的转送时钟CLK二分频后生成时钟CLKO。然后，控制模块CONT在数据转送开始脉冲(STP)输入时，对提供给移位寄存器(FF1～FFn)的时钟CLKO(也称“移位时钟”)进行相位的补正。即在数据转送开始脉冲STP输入时，对转送时钟CLK实施二分频的分频电路(图中未表示)，令分频时钟CLKO从高电平开始。

第一控制电路Con1，输入来自被第一控制电路Con1控制的D型触发器(例如FF1、FF3、…等)的数据输出端子Q的输出信号，若D型触发器的输出端子Q为有效状态，当输入非有效电平的移位时钟CLKO时，令D型触发器的复位信号为有效状态，进行D型触发器的初始化。设定复位的D型触发器的输出端子Q设定为非有效状态。

第二控制电路Con2，输入来自被第二控制电路Con2控制的D型触发器(例如FF2、FF4、…等)的数据输出端子Q的输出信号，若D型触发器的输出端子Q为有效状态，当输入非有效电平的移位时钟CLKO时，令D型触发器的复位信号为有效状态，进行D型触发器的初始化。

根据本发明的一个实施方式，通过降低移位寄存器(FF1～FFn)的时钟线的动作频率，从而可以提高电路的动作频率，实现低耗电量化。另外，通过降低时钟线的动作频率，使低电压驱动也成为可能。下面，对应第一、第二控制电路Con1、Con2的结构的一个具体示例予以说明。

实施例

图2(A)、图2(B)分别表示的是图1的第一、第二控制电路Con1、Con2的电路结构的一个例子。首先，对控制电路Con1予以说明。参照图2(A)，控制电路Con1，包括：将输入给时钟输入端子CLK的时钟进行反转的反相器11；以来自数据输入端子D的信号、和D型触发器FF的输出端子Q的输出信号作为输入的NOR电路12；以反相器11的输出信号、和D型触发器的输出端子Q的输出信号作为输入的NAND电路13；以反相器11的输出信号、和NOR电路12的输出信号作为输入的NOR电路14；及，以NAND电路13的输出信号、和复位信号RESB作为输入的NAND电路15。来自数据输入端子D的信号，输入给被控制的D型触发器FF的数据输入端子D；NOR电路14的输出信号，输入给该D型触发器FF的时钟输入端子C；NAND电路15的输出信号，输入给D型触发器FF的复位输入端子R。另外，图1所示的例子中，接收控制模块CONT输出的控制电路Con1，在数据输入端子D以转送开始脉冲STPO为输入、在时钟输入端子C以来自时钟线的移位时钟CLKO为输入，并反馈输入有D型触发器FF1的输出信号Q(输出信号S1)。另外，接收D型触发器FF2的输出信号S2的控制电路Con1，在数据输入端子D以信号S2为输入、在时钟输入端子C以来自时钟线的移位时钟CLKO为输入，并反馈输入有D型触发器FF2的输出信号Q(输出信号S2)。

在移位寄存器初始化时等，若复位信号RESB为低电平，D型触发器FF被复位。下面，设复位信号RESB为高电平。

如图2(A)所示，数据输入端子D的电平为高电平、D型触发器FF的输出信号Q为低电平时，若时钟信号CLK从低电平向高电平转变，则反相器11的输出变为低电平，NOR电路12的输出为低电平，两个输入都为低电平的NOR电路14的输出变为高电平。D型触发器FF，在时钟输入端子C的低电平跳变到高电平的边沿，将数据输入端子D的电平采样后输出，D型触发器FF的输出信号Q变为高电平。这种状态下，若时钟信号CLK从高电平向低电平转变，则NAND电路13的两个输入都变为高电平，其输出变为低电平，NAND电路15的输出从低电平向高电平转变。复位端子R中输入了NAND电路15的输出的D型触发器FF被复位，输出端子Q变为低电平。另外，当NOR电路12的输出为低电平时，通过时钟信号CLK的低电平向高电平的转变，D型触发器FF对数据输入端子D的信号进行采样输出。还有，当D型触发器FF的输出信号Q为低电平且在数据输入端子D中输入的数据为低电平时，NOR电路12的输出变为高电平，接收移位时钟的反转信号的NOR电路14的输出变为低电平。即，D型触发器FF的输出信号Q为低电平、不使状态发生变化时，就不向D型触发器FF供给时钟。

图3(A)是用于说明图2(A)所示的控制电路Con1和由该控制电路Con1控制的D型触发器的动作的图。将输入到D型触发器FF的数据输入端子D中的数据的高电平，在时钟输入端子C的上升沿进行采样、使输出端子Q为高电平，此时通过时钟输入端子C向低电平转变，D型触发器的复位端子R变为高电平而复位，其输出信号Q成为低电平。

接着，对控制电路Con2予以说明。参照图2(B)，控制电路Con2具有将输入给时钟输入端子CLK的信号反转的反相器21的输出、再次反转的反相器26，除此之外与图2(A)所示的结构相同。在时钟输入端子CLK的从高电平向低电平跳变的下降沿，控制电路Con2对输入给数据输入端子D的信号进行采样，D型触发器FF的输出信号Q为高电平；当时钟输入端子CLK的电平为高电平时，NAND电路23的输出变为低电平，通过NAND电路25使D型触发器FF的复位端子R变为高电平而复位。

图3(B)是用于说明图2(B)所示的控制电路Con2和由该控制电路Con2控制的D型触发器的动作的图。将输入到D型触发器FF的数据输入端子D中的数据的高电平，在时钟输入端子C的下降沿进行采样、使输出端子Q成为高电平，此时通过时钟输入端子C往高电平转变，D型触发器的复位端子R变为高电平而复位，其输出信号Q变为低电平。

图4表示的是图1所示的本实施例的动作的时序图。将数据转送开始脉冲STP输入给控制模块CONT后，则控制模块CONT内的二分频电路(图中未表示)被初始化，提供给移位寄存器(FF1～FFn)的移位时钟CLKO的相位得以补正。

将对输入时钟CLK进行二分频后得到的移位时钟CLKO，从时钟线经移位寄存器内的控制电路Con1、Con2提供给触发器FF1～FFn，进行移位动作，触发器FF1～FFn从输出端子Q生成数据取入信号S1～Sn。

构成移位寄存器的触发器FF1～FFn，通过由控制电路Con1、Con2生成的复位信号，控制输出信号S1～Sn的脉冲宽度。

与转送开始脉冲STP配合时序输入的数据Dn，通过由移位寄存器(FF1～FFn)生成的数据取入信号S1～Sn，被取入数据寄存器LT1～LTn中。

本实施例中，移位寄存器(FF1～FFn)的移位时钟CLK的频率被置为数据转送频率(时钟CLK的频率)的1/2，通过这样，降低了最大动作频率。因此，能提高电路的动作速度，并能用低电压进行驱动。还有，通过降低移位寄存器的时钟线的动作率，削减了耗电量。

下面，对本发明的第二实施方式予以说明。图5是表示本发明第二实施方式的结构的图。

参照图5，本实施方式中，用D型触发器构成数据锁存器LT1～LTn，进行移位寄存器(FF1～FFn)的脉冲控制的控制电路Con1、Con2变更为用于配合移位寄存器(FF1～FFn)的时钟输入端子C的有效电平的反相器INV。D型触发器FF1在时钟输入端子CLKO的上升沿对数据输入端子D的信号进行采样，D型触发器FF2在时钟输入端子CLKO的下降沿对数据输入端子D的信号进行采样。

使用D型触发器作为数据锁存器时，虽然依据数据位数会使面积增大，但由于D型触发器的特性，能使数据取入时序变得简单、并能提高动作速度。

图6是用于说明图5所示的本发明第二实施方式的时序动作的一个例子的图。

如图6所示，输入数据转送开始脉冲STP后，控制模块CONT内的二分频电路被初始化，移位寄存器(FF1～FFn)的时钟CLKO的相位得到补正。即，时钟信号CLKO从高电平开始。

通过二分频后得到的移位时钟CLKO，移位寄存器(FF1～FFn)进行移位动作，生成数据取入信号S1～Sn。

移位寄存器(FF1～FFn)的时钟，通过反相器INV有效电平得以保障。与转送开始脉冲STP配合时序输入的数据Dn，通过由移位寄存器(FF1～FFn)生成的数据取入信号S1～Sn被取入到数据寄存器(LT1～LTn)中。

如上述说明，按照本实施例，能实现低电压驱动、低耗电量化、高动作频率化，适合应用于例如便携型的通信机器上搭载的半导体装置中。

以上根据上述实施例对本发明进行了说明，但本发明并不仅局限于上述实施例的结构，本发明的范围，当然也包括作为本领域技术人员可获得的各种变形、修正。

Claims

1、一种串行/并行转换电路，其特征在于：

包括：移位寄存器，其具有级联连接的多个触发器，初始段的触发器中输入有转送开始信号，响应输入的移位时钟顺次转送所述转送开始信号；

多个锁存电路，将所述多个触发器的输出信号分别作为数据取入信号接收，分别根据所述数据取入信号、将数据线上串行供给的数据信号锁存输出；以及，

多个控制电路，对应所述多个触发器设置，分别至少接收所述移位时钟、和相应的所述触发器的输出信号，当相应的所述触发器的输出信号为有效状态时，若所述移位时钟从有效状态变为非有效状态，则设定相应的所述触发器的状态、以令其输出信号为非有效状态，并进行所述输出信号的脉冲宽度控制，

所述移位时钟的频率被设定为比数据转送频率低。

2、一种串行/并行转换电路，其特征在于：

包括：移位寄存器，其具有多个触发器，初始段的触发器的数据输入端子中输入有控制转送开始的转送开始脉冲信号，在下一段以后的触发器的数据输入端子中输入有前段触发器的输出信号，响应通过时钟线共同输入给所述多个触发器的时钟端子的移位时钟、顺次转送所述转送开始脉冲信号；以及，

多个锁存电路，将从所述多个触发器的输出端子顺次输出的脉冲信号分别作为数据取入信号接收，将数据输入端子共同连接在数据线上，分别根据所述数据取入信号将在所述数据线上串行转送的数据信号锁存输出，

构成所述移位寄存器的多个触发器之中、相位超前延后的触发器分别使用由所述时钟线提供的移位时钟的上升沿和下降沿中的一方和另一方、对数据输入端子中输入的信号进行采样输出后输出，

还包括：多个控制电路，设置于所述多个触发器各自的前段，至少接收提供给所述触发器的移位时钟、和所述触发器的输出信号，在所述触发器的输出信号为有效状态时，若提供给所述触发器的移位时钟转变为非有效状态，通过将所述触发器复位、令所述触发器的输出信号为非有效状态，以进行所述输出信号的脉冲宽度控制；

所述移位时钟设为比数据转送频率低的频率。

3、根据权利要求1或2所述的串行/并行转换电路，其特征在于，所述控制电路包括：

根据提供给作为控制对象的所述触发器的数据输入端子的数据信号、所述触发器的输出信号、和所述移位时钟，接受所述移位时钟向有效状态的转变，并生成提供给所述触发器的时钟输入端子的时钟的电路；和，

接收所述触发器的输出信号、所述移位时钟、和控制所述移位寄存器复位的复位信号，当所述复位信号为有效状态时，及当所述复位信号为非有效状态、所述触发器的输出信号为有效状态且所述移位时钟为非有效状态时，生成用于将所述触发器复位的信号的电路。

4、一种串行/并行转换电路，其特征在于：

包括：移位寄存器，具有多个触发器，在初始段的触发器的数据输入端子中输入转送开始脉冲信号，在下一段以后的触发器的数据输入端子中输入前段触发器的输出信号，响应通过时钟线输入到所述多个触发器的时钟端子中的移位时钟、顺次转送所述转送开始脉冲信号；以及，

多个锁存电路，将从所述多个触发器的输出端子顺次输出的脉冲信号分别作为数据取入信号接收，数据输入端子共同连接在数据线上，分别根据所述数据取入信号将在所述数据线上串行供给的数据信号锁存输出，

构成所述移位寄存器的多个触发器之中的、相位超前延后的触发器，使用由所述时钟线供给的移位时钟的上升沿和下降沿中的一方和另一方，对输入到数据输入端子中的信号进行采样输出，

所述移位时钟设定为比数据线的数据转送频率低的频率。

5、根据权利要求2～4的任一项所述的串行/并行转换电路，其特征在于，还包括：分频电路，以数据转送用时钟为输入，并生成对分频所述数据转送用时钟得到的分频时钟的相位进行补正的信号、并作为所述移位时钟输出。

6、根据权利要求5所述的串行/并行转换电路，其特征在于，还包括：接收所述转送开始用脉冲信号，并将提供给所述移位寄存器的初始段的触发器的数据输入端子中的所述转送开始脉冲信号输出，响应所述数据转送用时钟、将输入的数据信号在所述数据线上顺次输出的电路。

7、根据权利要求1、2、4中任一项所述的串行/并行转换电路，其特征在于，所述锁存电路由D型锁存器、或者边缘触发型的D型触发器构成。

8、一种半导体装置，其特征在于具备权利要求1～7中任一项所述的串行/并行转换电路。