JPH04141896A - シリアル・パラレル変換回路 - Google Patents

シリアル・パラレル変換回路

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JPH04141896A
JPH04141896A JP2264167A JP26416790A JPH04141896A JP H04141896 A JPH04141896 A JP H04141896A JP 2264167 A JP2264167 A JP 2264167A JP 26416790 A JP26416790 A JP 26416790A JP H04141896 A JPH04141896 A JP H04141896A
Authority
JP
Japan
Prior art keywords
frequency
circuit
clock
flip
serial
Prior art date
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Pending
Application number
JP2264167A
Other languages
English (en)
Inventor
Masao Akata
赤田　正雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to EP91116880A priority patent/EP0479296A1/en
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Publication of JPH04141896A publication Critical patent/JPH04141896A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル・パラレル変換回路に関し、特に通信
用ＣＭＯ８ＬＳＩで用いるのに適したシリアル・パラレ
ル変換回路に関する。
〔従来の技術〕
従来のシリアル・パラレル変換回路の一例を第５図に示
す。
シリアル・データ入力端子ＳＩＨに入力されたデータは
、Ｄフリラフ・フロップＤＦＦＯ〜ＤＦＦ３で構成され
る。シフト・レジスタ回路に入力され、各Ｄフリラフ・
フロップＤＦＦｏ〜ＤＦＦ３の出力はＤフリラフ・フロ
ップＤＦＦ４〜ＤＦＦ７で構成される出力レジスタ回路
で４　ｂｉｔパラレルに展開されて、パラレル・データ
出力端子ＰＯＯ〜ＰＯ３から出力される。シフト・レジ
スタ回路のＤフリップ・フロップＤＦＦＯ〜ＤＦＦ３は
クロック入力端子ＣＬＫＩから入力されたクロックで動
作し、出力レジスタ回路のＤフリップ・フロップＤＦＦ
４〜ＤＦＦ７はこのクロックをインバータＩＮＶＩで反
転した後に１／４に分周したクロックで動作する。１／
４に分周する分周回路はインバータＩＮＶＯ１排他／７
ＥＸＮＯＲ，Ｄフリップ・フロップＤＦＦ８．ＤＦＦ９
で構成されるカウンタで実現され、分周されたクロック
はバッファＢＵＦＯを介してＤフリップ・フロップＤＦ
Ｆ４〜ＤＦＦ７に入力されると共に、クロック出力端子
ＣＬＫＯから出力される。
このシリアル・パラレル変換回路の動作タイム・チャー
トを第２図を用いて説明する。シリアル・データ入力端
子ＳＩＮの入力データ列（０゜１．２．・・・で各ビッ
トを表示）はクロック入力端子ＣＬＫＩに入力されるク
ロックの立ち上がりエツジでＤフリップ・フロップＤＦ
ＦＯ〜ＤＦＦ３で構成されるシフト・レジスタ回路を１
ビツトずつシフトされる。、Ｄフリップ・フロップＤＦ
ＦＯ〜ＤＦＦ３の出力は４　ｂｉｔに１回の割合で分周
されたクロックＣＬＫＯの立ち上がりエツジで出力レジ
スタ回路を構成するＤフリップ・フリップＤＦＦ４〜Ｄ
ＦＦ７にとり込まれ、パラレル・データ出力端子ＰＯＯ
〜ＰＯ３から出力される。
〔発明が解決しようとする課題〕
このシリアル・パラレル変換回路の動作速度の制限とな
るのは、分周回路の最大動作速度である。
クロック出力端子ＣＬＫＯに得られるクロックのドライ
バＢＵＦ［１の遅延時間も制限となりうるが、シフト・
レジスタ回路から８方レジスタ回路への伝達遅延をドラ
イバＢＵＦＯの遅延とあわせ込むことで逃げることが可
能である。分周回路はフィードバック・ループのある順
序回路で構成されているため、上記のような遅延のあわ
せ込みで動作速度を上げることはできない。又、フィー
ドバック・ループ内に多入力の論理ゲー）ＥＸＮＯＲを
含むため、特に０ＭＯ８ＬＳＩで実現するときにはその
遅延時間が支配項となってくる。又、パラレル展開の展
開数を大きくしようとすると、カウンタの構成が複雑と
なり、分周回路の最大動作速度が下がってくるという問
題点がある。
〔課題を解決するための手段〕
本発明のシリアル・パラレル変換回路は、分周クロック
を作成する分周回路内に多入力（２入力以上）の論理ゲ
ートを有することなく、Ｄフリップ・フロップとインバ
ータのみを有する。
〔実施例〕
次に、図面を参照して本発明をより詳細に説明する。
第１図に、本発明のシリアル・パラレル回路の一実施例
の回路図を示す。シフト・レジスタ回路、出力レジスタ
回路、および全体動作のタイムチャートについては、従
来例と同様である。分周回路は、Ｄフリップ・フロップ
ＤＦＦ８．ＤＦＦ９による２ビツトの遅延を介し、イン
バータＩＮ■０で反転し、再びＤＦＦ８の入力に戻す構
成となっている。この回路により、クロックは１／４に
分周される。分周回路内のＤＦＦ８，９間には、インバ
ータＩＮＶが挿入されているだけであるため、フリップ
・フロップ単体のトグル周波数に近い動作速度が実現さ
れる。０．８μｍルールのＣＭＯＳプロセスにより実現
した場合には６００ＭＨｚ以上での動作が可能であるこ
とが確められている。
第３図には、Ｄフリップ・フロップとして、差動クロッ
クを入力する形式のものを用いた場合の実施例の分周回
路部分を占す。差動クロックを用いたＤフリップ・フロ
ップは単相クロックのＤフリップ・フロップよりも高速
動作が可能であり、本発明の第一の実施例の回路を高速
化する場合には、分周回路の出力する１／４分周クロッ
クもスキューを極力小さくする必要がある。
Ｄフリップ・フロップＤＦＦ８．ＤＦＦ９．！：インバ
ータＩＮＶＯで構成されるループで実現される１／４ク
ロツクに加えて、Ｄフリップ・フロップＤＦＦ８の出力
をインバータＩＮＶ２で反転し、Ｄフリップ・フロップ
ＤＦＦＩＯでタイミングをとり直すことで１／４クロツ
クの反転出力を得ることが可能である。
入力クロックＣＬＫＩと、出力クロックＣＬＫＯ１及び
ＣＬＫＯの反転出力ＣＬＫＯのタイムチャートを第４図
に示す。
この実施例では１／４分周されたクロックＣＬＫＯ，Ｃ
ＬＫＯは、双方ともにＤフリップ・フロップの出力を直
接にバッファＢＵＦＯ，ＢＵＦ１で受けて出力すること
で実現されているため、インバータで反転信号を作る場
合と比べて、スキューを小さくすることができる。
又、以上の実施例では４ｂｉｔパラレルに展開スる回路
を示したが、本発明によれば、６ｂｉｔ、　　８ｂｉｔ
、・・・と偶数に分周する回路をＤフリップ・フロップ
の段数を増やすだけで実現できる。この時、分周回路内
のクリティカル・パスはインバータによる反転が挿入さ
れた場所で、展開数に依存しないというメリットがある
。
〔発明の効果〕
以上説明したように、本発明のシリアル・パラレル変換
回路は、分周回路をインバータと、Ｄフリップ・フロッ
プで構成したことにより、高速動作が可能であるという
効果を有する。
又、高速動作に適した差動クロックのＤフリップ・フロ
ップを用いることも可能である。
さらに、パラレルに展開する時の展開数の上限が、分周
回路のスピードでは制限されないという特長がある。
４、
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は第１図に
示す実施例の動作タイムチャート、第３図は本発明の他
の実施例の回路図、第４図は第３図に示す実施例のクロ
ックのタイムチャート、第５図は従来例の回路図である
。 ＳＩＮ・・・・・・シリアル・データ入力端子、ＰＯＯ
〜ＰＯ３・・・・・・パラレル・データ出力端子、ＣＬ
ＫＩ。 ＣＬＫＩ・・・・・・クロック入力端子、ＣＬＫＯ，Ｃ
ＬＫＯ・・・・・・クロック出力端子、ＤＦＦＯ〜ＤＦ
ＦＩＯ・・・・・・Ｄフリラフ・クロック、ＩＮＶＯ〜
ＩＮＶ３・・・・・・インバータ、ＢＵＦＯ〜ＢＵＦ　
１・・・・・・バッファ、ＥＸＮＯＲ・・・・・・排他
ＮＯＲ。 代理人　弁理士　　内　原　　　晋 第１履 ＣＬＫＩ 第２薦 第４１

Claims (1)

    【特許請求の範囲】
  1. シリアル・データを入力するシフト・レジスタ回路と、
    前記シリアル・データに同期したクロックを分周する分
    周回路と、この分周回路により分周されたクロックで前
    記シフト・レジスタの各ビットをとり込む出力レジスタ
    回路とを有し、前記分周回路が、シフト・レジスタ接続
    されたＤフリップ・フロップとインバータを有し、多入
    力（２入力以上）の論理ゲートを有さないことを特徴と
    するシリアル・パラレル変換回路。
JP2264167A 1990-10-02 1990-10-02 シリアル・パラレル変換回路 Pending JPH04141896A (ja)

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JP2264167A JPH04141896A (ja) 1990-10-02 1990-10-02 シリアル・パラレル変換回路
EP91116880A EP0479296A1 (en) 1990-10-02 1991-10-02 Serial-parallel converting circuit
US07/770,039 US5223833A (en) 1990-10-02 1991-10-02 Serial-parallel converting circuit

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