JPH1117526A - アップ／ダウン転換カウンター - Google Patents
アップ／ダウン転換カウンターInfo
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- JPH1117526A JPH1117526A JP10154598A JP15459898A JPH1117526A JP H1117526 A JPH1117526 A JP H1117526A JP 10154598 A JP10154598 A JP 10154598A JP 15459898 A JP15459898 A JP 15459898A JP H1117526 A JPH1117526 A JP H1117526A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/62—Gating or clocking signals not applied to all stages, i.e. asynchronous counters reversible
Abstract
(57)【要約】
【課題】 従来のアップ／ダウン転換カウンターに比べ
てゲート素子の数を減らして集積度を高めることができ
るアップ／ダウン転換カウンターを提供する。 【解決手段】 第１Ｄフリップ・フロップＤＦＡ〜第３
Ｄフリップ・フロップＤＦＣのカウンター動作により正
論理出力端子Ｑからそれぞれ出力される信号が第１出力
信号状態決定部Ｋ１〜第３出力状態決定部Ｋ３のデータ
入力端子ＩＮにそれぞれ入力され、第１出力信号状態決
定部Ｋ１〜第３出力状態決定部Ｋ３は、モード選択信号
ＭＳの状態に応じて、前記入力信号を反転又は非反転し
て出力する。
てゲート素子の数を減らして集積度を高めることができ
るアップ／ダウン転換カウンターを提供する。 【解決手段】 第１Ｄフリップ・フロップＤＦＡ〜第３
Ｄフリップ・フロップＤＦＣのカウンター動作により正
論理出力端子Ｑからそれぞれ出力される信号が第１出力
信号状態決定部Ｋ１〜第３出力状態決定部Ｋ３のデータ
入力端子ＩＮにそれぞれ入力され、第１出力信号状態決
定部Ｋ１〜第３出力状態決定部Ｋ３は、モード選択信号
ＭＳの状態に応じて、前記入力信号を反転又は非反転し
て出力する。
Description
【０００１】
【発明の属する技術分野】本発明はアップ／ダウン転換
カウンターに係るもので、特に従来のアップ／ダウン転
換カウンターに比べてゲート素子の個数を減らして集積
度を高めたアップ／ダウン転換カウンターに関するもの
である。
カウンターに係るもので、特に従来のアップ／ダウン転
換カウンターに比べてゲート素子の個数を減らして集積
度を高めたアップ／ダウン転換カウンターに関するもの
である。
【０００２】
【従来の技術】図４は、従来のアップ／ダウン転換カウ
ンターの概略的な構成を示す。従来のアップ／ダウン転
換カウンターは、第１インバータＩ１〜第５インバータ
Ｉ５と、第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４
と、第１ＯＲゲートＯＲ１，第２ＯＲゲートＯＲ２と、
第１Ｄフリップ・フロップＤＦ１〜第３フリップ・フロ
ップＤＦ３とを備えている。
ンターの概略的な構成を示す。従来のアップ／ダウン転
換カウンターは、第１インバータＩ１〜第５インバータ
Ｉ５と、第１ＡＮＤゲートＡ１〜第４ＡＮＤゲートＡ４
と、第１ＯＲゲートＯＲ１，第２ＯＲゲートＯＲ２と、
第１Ｄフリップ・フロップＤＦ１〜第３フリップ・フロ
ップＤＦ３とを備えている。
【０００３】第１インバータＩ１は、アップ／ダウン転
換カウンターのカウンター機能モードをアップ・カウン
ター動作又はダウン・カウンター動作のどちらかに決定
するモード選択信号ＭＳを反転して出力する。第２イン
バータＩ２は、第１Ｄフリップ・フロップＤＦ１〜第３
Ｄフリップ・フロップＤＦ３の反転リセット端子ＲＢに
それぞれ接続され、アップ／ダウン転換カウンターの動
作を初期化するためのリセット信号ＲＳＴを反転して出
力する。第３インバータＩ３は、アップ／ダウン転換カ
ウンターのカウンター動作の基準を提供する任意の周波
数帯域を有するクロック信号ＣＬＫを反転して出力す
る。
換カウンターのカウンター機能モードをアップ・カウン
ター動作又はダウン・カウンター動作のどちらかに決定
するモード選択信号ＭＳを反転して出力する。第２イン
バータＩ２は、第１Ｄフリップ・フロップＤＦ１〜第３
Ｄフリップ・フロップＤＦ３の反転リセット端子ＲＢに
それぞれ接続され、アップ／ダウン転換カウンターの動
作を初期化するためのリセット信号ＲＳＴを反転して出
力する。第３インバータＩ３は、アップ／ダウン転換カ
ウンターのカウンター動作の基準を提供する任意の周波
数帯域を有するクロック信号ＣＬＫを反転して出力す
る。
【０００４】第１Ｄフリップ・フロップＤＦ１は、クロ
ック信号ＣＬＫが同期クロック端子ＣＫから入力され、
第３インバータＩ３の出力信号が反転同期クロック端子
ＣＫＢから入力されて、出力信号Ｓ１を正論理出力端子
Ｑから出力し、正論理出力端子Ｑからの出力信号Ｓ１の
反転信号を負論理出力端子ＱＢから出力すると共に、デ
ータ入力端子Ｄに帰還入力する。
ック信号ＣＬＫが同期クロック端子ＣＫから入力され、
第３インバータＩ３の出力信号が反転同期クロック端子
ＣＫＢから入力されて、出力信号Ｓ１を正論理出力端子
Ｑから出力し、正論理出力端子Ｑからの出力信号Ｓ１の
反転信号を負論理出力端子ＱＢから出力すると共に、デ
ータ入力端子Ｄに帰還入力する。
【０００５】第１ＡＮＤゲートＡ１は、第１Ｄフリップ
・フロップＤＦ１の正論理出力端子Ｑから出力される信
号とモード選択信号ＭＳとの論理積演算（AND Operatio
n ）の結果を出力する。第２ＡＮＤゲートＡ２は、第１
Ｄフリップ・フロップＤＦ１の負論理出力端子ＱＢから
出力される信号とインバータＩ１の出力信号との論理積
演算の結果を出力する。第１ＯＲゲートＯＲ１は、第１
ＡＮＤゲートＡ１の出力信号と第２ＡＮＤゲートＡ２の
出力信号との論理和演算（Logical Sum ）の結果を出力
する。第４インバータＩ４は、第１ＯＲゲートＯＲ１の
出力信号を反転して出力する。
・フロップＤＦ１の正論理出力端子Ｑから出力される信
号とモード選択信号ＭＳとの論理積演算（AND Operatio
n ）の結果を出力する。第２ＡＮＤゲートＡ２は、第１
Ｄフリップ・フロップＤＦ１の負論理出力端子ＱＢから
出力される信号とインバータＩ１の出力信号との論理積
演算の結果を出力する。第１ＯＲゲートＯＲ１は、第１
ＡＮＤゲートＡ１の出力信号と第２ＡＮＤゲートＡ２の
出力信号との論理和演算（Logical Sum ）の結果を出力
する。第４インバータＩ４は、第１ＯＲゲートＯＲ１の
出力信号を反転して出力する。
【０００６】第２Ｄフリップ・フロップＤＦ２は、第１
ＯＲゲートＯＲ１の出力信号が同期クロック端子ＣＫか
ら入力され、第４インバータＩ４の出力信号が反転同期
クロック端子ＣＫＢから入力されて、出力信号Ｓ２を正
論理出力端子Ｑから出力し、正論理出力端子Ｑからの出
力信号Ｓ２の反転信号を負論理出力端子ＱＢから出力す
ると共に、データ入力端子Ｄに帰還入力する。
ＯＲゲートＯＲ１の出力信号が同期クロック端子ＣＫか
ら入力され、第４インバータＩ４の出力信号が反転同期
クロック端子ＣＫＢから入力されて、出力信号Ｓ２を正
論理出力端子Ｑから出力し、正論理出力端子Ｑからの出
力信号Ｓ２の反転信号を負論理出力端子ＱＢから出力す
ると共に、データ入力端子Ｄに帰還入力する。
【０００７】第３ＡＮＤゲートＡ３は、第２Ｄフリップ
・フロップＤＦ２の正論理出力端子Ｑから出力される信
号とモード選択信号ＭＳとの論理積演算の結果を出力す
る。第４ＡＮＤゲートＡ４は、第２Ｄフリップ・フロッ
プＤＦ２の負論理出力端子ＱＢから出力される信号と第
１インバータＩ１の出力信号との論理積演算の結果を出
力する。第２ＯＲゲートＯＲ２は、第３ＡＮＤゲートＡ
３の出力信号と第４ＡＮＤゲートＡ４の出力信号との論
理和演算の結果を出力する。第５インバータＩ５は、第
２ＯＲゲートＯＲ２の出力信号を反転出力する。
・フロップＤＦ２の正論理出力端子Ｑから出力される信
号とモード選択信号ＭＳとの論理積演算の結果を出力す
る。第４ＡＮＤゲートＡ４は、第２Ｄフリップ・フロッ
プＤＦ２の負論理出力端子ＱＢから出力される信号と第
１インバータＩ１の出力信号との論理積演算の結果を出
力する。第２ＯＲゲートＯＲ２は、第３ＡＮＤゲートＡ
３の出力信号と第４ＡＮＤゲートＡ４の出力信号との論
理和演算の結果を出力する。第５インバータＩ５は、第
２ＯＲゲートＯＲ２の出力信号を反転出力する。
【０００８】第３Ｄフリップ・フロップＤＦ３は、第２
ＯＲゲートＯＲ２の出力信号が同期クロック端子ＣＫか
ら入力され、第５インバータＩ５の出力信号が反転同期
クロック端子ＣＫＢから入力されて、出力信号Ｓ３を正
論理出力端子Ｑから出力し、正論理出力端子Ｑからの出
力信号Ｓ３の反転信号を負論理出力端子ＱＢから出力す
ると共に、データ入力端子Ｄに帰還入力する。
ＯＲゲートＯＲ２の出力信号が同期クロック端子ＣＫか
ら入力され、第５インバータＩ５の出力信号が反転同期
クロック端子ＣＫＢから入力されて、出力信号Ｓ３を正
論理出力端子Ｑから出力し、正論理出力端子Ｑからの出
力信号Ｓ３の反転信号を負論理出力端子ＱＢから出力す
ると共に、データ入力端子Ｄに帰還入力する。
【０００９】図５は、図４の第１Ｄフリップ・フロップ
ＤＦ１〜第３Ｄフリップ・フロップＤＦ３の構成を示
す。第１Ｄフリップ・フロップＤＦ１〜第３Ｄフリップ
・フロップＤＦ３は、同期クロック端子ＣＫと反転同期
クロック端子ＣＫＢとからの信号が入力され、同期クロ
ック端子ＣＫからの信号がハイ状態であり、反転同期ク
ロック端子ＣＫＢからの信号がロー状態である場合にタ
ーン・オン動作する第２伝送ゲートＴＧ２及び第３伝送
ゲートＴＧ３と、同期クロック端子ＣＫと反転同期クロ
ック端子ＣＫＢとからの信号が入力され、同期クロック
端子ＣＫからの信号がロー状態であり、反転同期クロッ
ク端子ＣＫＢからの信号がハイ状態である場合にターン
・オン動作する第１伝送ゲートＴＧ１及び第４伝送ゲー
トＴＧ４と、第１伝送ゲートＴＧ１や第２伝送ゲートＴ
Ｇ２がターン・オン動作することにより出力する信号と
反転リセット端子ＲＢから入力される信号との否定論理
積演算をして、その演算値を出力する第１ＮＡＮＤゲー
トＮＡＮＤ１と、第１ＮＡＮＤゲートＮＡＮＤ１の出力
信号を反転し、第２伝送ゲートＴＧ２の入力端子に出力
する第６インバータＩ６と、前記第３伝送ゲートＴＧ３
や第４伝送ゲートＴＧ４がターン・オン動作することに
より出力する信号を反転して出力する第７インバータＩ
７と、第７インバータＩ７の出力信号と反転リセット端
子ＲＢから入力される信号との否定論理積演算をして、
その演算値を前記第４伝送ゲートＴＧ４の入力端子に出
力する第２ＮＡＮＤゲートＮＡＮＤ２と、第７インバー
タＩ７の出力信号を反転して出力する第８インバータＩ
８とから構成される。
ＤＦ１〜第３Ｄフリップ・フロップＤＦ３の構成を示
す。第１Ｄフリップ・フロップＤＦ１〜第３Ｄフリップ
・フロップＤＦ３は、同期クロック端子ＣＫと反転同期
クロック端子ＣＫＢとからの信号が入力され、同期クロ
ック端子ＣＫからの信号がハイ状態であり、反転同期ク
ロック端子ＣＫＢからの信号がロー状態である場合にタ
ーン・オン動作する第２伝送ゲートＴＧ２及び第３伝送
ゲートＴＧ３と、同期クロック端子ＣＫと反転同期クロ
ック端子ＣＫＢとからの信号が入力され、同期クロック
端子ＣＫからの信号がロー状態であり、反転同期クロッ
ク端子ＣＫＢからの信号がハイ状態である場合にターン
・オン動作する第１伝送ゲートＴＧ１及び第４伝送ゲー
トＴＧ４と、第１伝送ゲートＴＧ１や第２伝送ゲートＴ
Ｇ２がターン・オン動作することにより出力する信号と
反転リセット端子ＲＢから入力される信号との否定論理
積演算をして、その演算値を出力する第１ＮＡＮＤゲー
トＮＡＮＤ１と、第１ＮＡＮＤゲートＮＡＮＤ１の出力
信号を反転し、第２伝送ゲートＴＧ２の入力端子に出力
する第６インバータＩ６と、前記第３伝送ゲートＴＧ３
や第４伝送ゲートＴＧ４がターン・オン動作することに
より出力する信号を反転して出力する第７インバータＩ
７と、第７インバータＩ７の出力信号と反転リセット端
子ＲＢから入力される信号との否定論理積演算をして、
その演算値を前記第４伝送ゲートＴＧ４の入力端子に出
力する第２ＮＡＮＤゲートＮＡＮＤ２と、第７インバー
タＩ７の出力信号を反転して出力する第８インバータＩ
８とから構成される。
【００１０】このとき、第１Ｄフリップ・フロップＤＦ
１〜第３フリップ・フロップＤＦ３の正論理出力端子Ｑ
から出力される信号は第７インバータＩ７からの出力信
号であり、負論理出力端子ＱＢから出力される信号は第
８インバータＩ８からの出力信号である。次に、上記の
ように構成されている従来のアップ／ダウン転換カウン
ターのカウンター動作を、図６及び図７を参照して説明
する。
１〜第３フリップ・フロップＤＦ３の正論理出力端子Ｑ
から出力される信号は第７インバータＩ７からの出力信
号であり、負論理出力端子ＱＢから出力される信号は第
８インバータＩ８からの出力信号である。次に、上記の
ように構成されている従来のアップ／ダウン転換カウン
ターのカウンター動作を、図６及び図７を参照して説明
する。
【００１１】図６は、Ｄフリップ・フロップにおける各
信号波形図であり、図７はアップ／ダウン転換カウンタ
ーのカウンター動作における各信号波形図である。図５
の第１Ｄフリップ・フロップＤＦ１〜第３Ｄフリップ・
フロップＤＦ３では、反転リセット端子ＲＢに入力され
る信号がロー状態である場合に、正論理出力端子Ｑから
出力される信号はロー状態にリセットされる。従って、
負論理出力端子ＱＢからの出力信号はハイ状態になる。
このとき、同期クロック端子ＣＫに入力される信号がロ
ー状態からハイ状態に転換されると、正論理出力端子Ｑ
からはデータ入力端子Ｄから出力している信号が出力さ
れる。
信号波形図であり、図７はアップ／ダウン転換カウンタ
ーのカウンター動作における各信号波形図である。図５
の第１Ｄフリップ・フロップＤＦ１〜第３Ｄフリップ・
フロップＤＦ３では、反転リセット端子ＲＢに入力され
る信号がロー状態である場合に、正論理出力端子Ｑから
出力される信号はロー状態にリセットされる。従って、
負論理出力端子ＱＢからの出力信号はハイ状態になる。
このとき、同期クロック端子ＣＫに入力される信号がロ
ー状態からハイ状態に転換されると、正論理出力端子Ｑ
からはデータ入力端子Ｄから出力している信号が出力さ
れる。
【００１２】また、前記負論理出力端子ＱＢから出力さ
れる信号が、図４に示すように、前記データ入力端子Ｄ
に入力するように構成されると、前記同期クロック端子
ＣＫに入力されるクロック信号ＣＬＫのポジティブ・エ
ッジ（立ち上がりエッジ）に同期して、前記負論理出力
端子ＱＢからの出力信号がデータ入力端子Ｄを介して正
論理出力端子Ｑから出力されると共に、前記正論理出力
端子Ｑからの出力信号が反転されて負論理出力端子ＱＢ
から出力される。
れる信号が、図４に示すように、前記データ入力端子Ｄ
に入力するように構成されると、前記同期クロック端子
ＣＫに入力されるクロック信号ＣＬＫのポジティブ・エ
ッジ（立ち上がりエッジ）に同期して、前記負論理出力
端子ＱＢからの出力信号がデータ入力端子Ｄを介して正
論理出力端子Ｑから出力されると共に、前記正論理出力
端子Ｑからの出力信号が反転されて負論理出力端子ＱＢ
から出力される。
【００１３】即ち、第１Ｄフリップ・フロップＤＦ１〜
第３Ｄフリップ・フロップＤＦ３からの出力信号は、常
に同期クロック端子ＣＫに入力されるクロック信号ＣＬ
Ｋのポジティブ・エッジでトグル(toggle)状態となり、
図７に示しているように、ポジティブ・エッジ型のＴフ
リップ・フロップのように動作する。また、図４のモー
ド選択信号ＭＳがハイ状態であれば、第１インバータＩ
１の出力信号がロー状態であるため、第２ＡＮＤゲート
Ａ２及び第４ＡＮＤゲートＡ４の出力は必ずロー状態に
なる。
第３Ｄフリップ・フロップＤＦ３からの出力信号は、常
に同期クロック端子ＣＫに入力されるクロック信号ＣＬ
Ｋのポジティブ・エッジでトグル(toggle)状態となり、
図７に示しているように、ポジティブ・エッジ型のＴフ
リップ・フロップのように動作する。また、図４のモー
ド選択信号ＭＳがハイ状態であれば、第１インバータＩ
１の出力信号がロー状態であるため、第２ＡＮＤゲート
Ａ２及び第４ＡＮＤゲートＡ４の出力は必ずロー状態に
なる。
【００１４】さらに、第１ＡＮＤゲートＡ１及び第３Ａ
ＮＤゲートＡ３の出力は、それぞれのデータ入力端子に
接続している第１Ｄフリップ・フロップＤＦ１又は第２
Ｄフリップ・フロップＤＦ２の正論理出力端子Ｑから出
力される信号によって決定される。ここで、リセット信
号ＲＳＴがハイ状態であれば、第１Ｄフリップ・フロッ
プＤＦ１〜第３Ｄフリップ・フロップＤＦ３のリセット
端子ＲＢにそれぞれ入力される信号の状態はロー状態と
なり、前記第１Ｄフリップ・フロップＤＦ１から第３Ｄ
フリップ・フロップＤＦ３の正論理出力端子Ｑからそれ
ぞれ出力される信号の状態はロー状態になる。
ＮＤゲートＡ３の出力は、それぞれのデータ入力端子に
接続している第１Ｄフリップ・フロップＤＦ１又は第２
Ｄフリップ・フロップＤＦ２の正論理出力端子Ｑから出
力される信号によって決定される。ここで、リセット信
号ＲＳＴがハイ状態であれば、第１Ｄフリップ・フロッ
プＤＦ１〜第３Ｄフリップ・フロップＤＦ３のリセット
端子ＲＢにそれぞれ入力される信号の状態はロー状態と
なり、前記第１Ｄフリップ・フロップＤＦ１から第３Ｄ
フリップ・フロップＤＦ３の正論理出力端子Ｑからそれ
ぞれ出力される信号の状態はロー状態になる。
【００１５】以後、前記リセット信号ＲＳＴがロー状態
になると、第１Ｄフリップ・フロップＤＦ１の出力信号
Ｓ１は、図６に示されているように、同期クロック端子
ＣＫに入力されるクロック信号ＣＬＫのポジティブ・エ
ッジに同期してロー状態からハイ状態に転換して出力
し、次のポジティブ・エッジでは、反対に、ハイ状態か
らロー状態に転換して出力する。即ち、出力信号Ｓ１
は、クロック信号ＣＬＫのポジティブ・エッジ毎にハイ
状態とロー状態とが交互に転換されるトグル動作で出力
される（図７の出力信号Ｓ１の波形参照）。
になると、第１Ｄフリップ・フロップＤＦ１の出力信号
Ｓ１は、図６に示されているように、同期クロック端子
ＣＫに入力されるクロック信号ＣＬＫのポジティブ・エ
ッジに同期してロー状態からハイ状態に転換して出力
し、次のポジティブ・エッジでは、反対に、ハイ状態か
らロー状態に転換して出力する。即ち、出力信号Ｓ１
は、クロック信号ＣＬＫのポジティブ・エッジ毎にハイ
状態とロー状態とが交互に転換されるトグル動作で出力
される（図７の出力信号Ｓ１の波形参照）。
【００１６】また、第２Ｄフリップ・フロップＤＦ２
は、同期クロック端子ＣＫに入力される信号のポジティ
ブ・エッジ毎に、自らトグル動作する。このとき、同期
クロック端子ＣＫに入力される信号は、前記第１Ｄフリ
ップ・フロップＤＦ１の出力信号によって決定される。
即ち、第１Ｄフリップ・フロップＤＦ１の出力信号に基
づく第１ＯＲゲートＯＲ１の出力信号にポジティブ・エ
ッジが発生する度に、第２Ｄフリップ・フロップＤＦ２
の正論理出力端子Ｑからの出力信号Ｓ２は、ハイ状態と
ロー状態とが転換されるトグル動作で出力される（図７
の出力信号Ｓ２の波形参照）。
は、同期クロック端子ＣＫに入力される信号のポジティ
ブ・エッジ毎に、自らトグル動作する。このとき、同期
クロック端子ＣＫに入力される信号は、前記第１Ｄフリ
ップ・フロップＤＦ１の出力信号によって決定される。
即ち、第１Ｄフリップ・フロップＤＦ１の出力信号に基
づく第１ＯＲゲートＯＲ１の出力信号にポジティブ・エ
ッジが発生する度に、第２Ｄフリップ・フロップＤＦ２
の正論理出力端子Ｑからの出力信号Ｓ２は、ハイ状態と
ロー状態とが転換されるトグル動作で出力される（図７
の出力信号Ｓ２の波形参照）。
【００１７】同様に、第３Ｄフリップ・フロップＤＦ３
も、同期クロック端子ＣＫに入力される信号のポジティ
ブ・エッジ毎に、自らトグル動作する。このとき、同期
クロック端子ＣＫに入力される信号は、前記第２Ｄフリ
ップ・フロップＤＦ２の出力信号によって決定される。
即ち、第２Ｄフリップ・フロップＤＦ２の出力信号に基
づく第２ＯＲゲートＯＲ２の出力信号にポジティブ・エ
ッジが発生する度に、第３Ｄフリップ・フロップＤＦ３
の正論理出力端子Ｑからの出力信号Ｓ３は、ハイ状態と
ロー状態とが転換されるトグル動作で出力される（図７
の出力信号Ｓ３の波形参照）。
も、同期クロック端子ＣＫに入力される信号のポジティ
ブ・エッジ毎に、自らトグル動作する。このとき、同期
クロック端子ＣＫに入力される信号は、前記第２Ｄフリ
ップ・フロップＤＦ２の出力信号によって決定される。
即ち、第２Ｄフリップ・フロップＤＦ２の出力信号に基
づく第２ＯＲゲートＯＲ２の出力信号にポジティブ・エ
ッジが発生する度に、第３Ｄフリップ・フロップＤＦ３
の正論理出力端子Ｑからの出力信号Ｓ３は、ハイ状態と
ロー状態とが転換されるトグル動作で出力される（図７
の出力信号Ｓ３の波形参照）。
【００１８】尚、上述したカウンター動作は、前記モー
ド選択信号ＭＳがハイ状態である場合のダウン・カウン
ター動作例である。反対に、前記モード選択信号ＭＳが
ロー状態である場合には、基本的なカウンター動作は上
述した動作と同様であるが、アップ・カウンター動作を
行うこととなる。
ド選択信号ＭＳがハイ状態である場合のダウン・カウン
ター動作例である。反対に、前記モード選択信号ＭＳが
ロー状態である場合には、基本的なカウンター動作は上
述した動作と同様であるが、アップ・カウンター動作を
行うこととなる。
【００１９】
【発明が解決しようとする課題】しかし、上述した従来
のアップ／ダウン転換カウンターは、モジュール化、高
集積化又は多様な機能を備える単一チップ化を行う場合
に問題点を含んでいる。具体的には、従来のアップ／ダ
ウン転換カウンターの構成では、アップ・カウンターモ
ード又はダウン・カウンターモードのどちらかを選択す
るために、多くの論理ゲート素子、即ちＡＮＤゲート、
ＯＲゲート及びインバータ等の論理ゲート素子が必要に
なるという問題点がある。
のアップ／ダウン転換カウンターは、モジュール化、高
集積化又は多様な機能を備える単一チップ化を行う場合
に問題点を含んでいる。具体的には、従来のアップ／ダ
ウン転換カウンターの構成では、アップ・カウンターモ
ード又はダウン・カウンターモードのどちらかを選択す
るために、多くの論理ゲート素子、即ちＡＮＤゲート、
ＯＲゲート及びインバータ等の論理ゲート素子が必要に
なるという問題点がある。
【００２０】また、従来のアップ／ダウン転換カウンタ
ーは、カウント量の増加に伴って、さらに多くの論理ゲ
ート素子が必要となる。従って、カウント量が大きいア
ップ／ダウン転換カウンターを単一チップ化する場合に
は、チップサイズの増加を抑制しにくいという問題点が
ある。本発明はこのような従来の課題に鑑みてなされた
もので、従来のアップ／ダウン転換カウンターに比べて
論理ゲート素子の数を減らして集積度を高めることがで
きるアップ／ダウン転換カウンターを提供することを目
的とする。
ーは、カウント量の増加に伴って、さらに多くの論理ゲ
ート素子が必要となる。従って、カウント量が大きいア
ップ／ダウン転換カウンターを単一チップ化する場合に
は、チップサイズの増加を抑制しにくいという問題点が
ある。本発明はこのような従来の課題に鑑みてなされた
もので、従来のアップ／ダウン転換カウンターに比べて
論理ゲート素子の数を減らして集積度を高めることがで
きるアップ／ダウン転換カウンターを提供することを目
的とする。
【００２１】
【課題を解決するための手段】このため、請求項１の発
明に係るアップ／ダウン転換カウンターは、任意の周波
数帯域のクロック信号を入力し、該クロック信号に同期
してデータ入力端子に入力される信号の正信号及び負信
号を出力し、前記負信号を前記データ入力端子に帰還す
る複数の信号遅延部を有し、最初の信号遅延部には、前
記クロック信号の正信号及び負信号が入力され、前記最
初の信号遅延部に順次接続される複数の信号遅延部に
は、直前に接続される信号遅延部の出力信号の正信号及
び負信号が入力されるダウン・カウンター手段と、前記
複数の信号遅延部に一対一に接続され、カウンター動作
モードをアップ・カウンターモード又はダウン・カウン
ターモードのどちらかに決定するモード選択信号及び前
記信号遅延部の出力信号が入力され、前記モード選択信
号の状態に基づいて前記信号遅延部の出力信号を反転又
は非反転して出力する複数の出力信号状態決定部を有す
る出力信号状態変更手段と、を含んで成る。
明に係るアップ／ダウン転換カウンターは、任意の周波
数帯域のクロック信号を入力し、該クロック信号に同期
してデータ入力端子に入力される信号の正信号及び負信
号を出力し、前記負信号を前記データ入力端子に帰還す
る複数の信号遅延部を有し、最初の信号遅延部には、前
記クロック信号の正信号及び負信号が入力され、前記最
初の信号遅延部に順次接続される複数の信号遅延部に
は、直前に接続される信号遅延部の出力信号の正信号及
び負信号が入力されるダウン・カウンター手段と、前記
複数の信号遅延部に一対一に接続され、カウンター動作
モードをアップ・カウンターモード又はダウン・カウン
ターモードのどちらかに決定するモード選択信号及び前
記信号遅延部の出力信号が入力され、前記モード選択信
号の状態に基づいて前記信号遅延部の出力信号を反転又
は非反転して出力する複数の出力信号状態決定部を有す
る出力信号状態変更手段と、を含んで成る。
【００２２】請求項２に係るアップ／ダウン変換カウン
ターでは、前記ダウン・カウンター手段は、前記クロッ
ク信号を反転して出力する第１インバータと、前記第１
インバータからの出力信号を反転して出力する第２イン
バータと、前記複数の信号遅延部を構成する第１Ｄフリ
ップフロップ〜第３Ｄフリップ・フロップとを備え、前
記第１Ｄフリップ・フロップは、前記第２インバータの
出力信号を同期クロック端子に入力し、前記第１インバ
ータの出力信号を反転同期クロック端子に入力して、デ
ータ入力端子に入力される信号を正論理出力端子から出
力し、前記正論理出力端子の出力信号の反転信号を負論
理出力端子から出力すると共に前記データ入力端子に帰
還入力し、前記第２Ｄフリップ・フロップは、前記第１
Ｄフリップ・フロップの正論理出力端子の出力信号を同
期クロック端子に入力し、前記第１Ｄフリップ・フロッ
プの負論理出力端子の出力信号を反転同期クロック端子
に入力して、データ入力端子に入力される信号を正論理
出力端子から出力し、前記正論理出力端子の出力信号の
反転信号を負論理出力端子を介して出力すると共に前記
データ入力端子に帰還入力し、前記第３Ｄフリップ・フ
ロップは、前記第２Ｄフリップ・フロップの正論理出力
端子の出力信号を同期クロック端子に入力し、前記第２
Ｄフリップ・フロップの負論理出力端子の出力信号を反
転同期クロック端子に入力して、データ入力端子に入力
される信号を正論理出力端子から出力し、前記正論理出
力端子の出力信号の反転信号を負論理出力端子を介して
出力すると共に前記データ入力端子に帰還入力する構成
とする。
ターでは、前記ダウン・カウンター手段は、前記クロッ
ク信号を反転して出力する第１インバータと、前記第１
インバータからの出力信号を反転して出力する第２イン
バータと、前記複数の信号遅延部を構成する第１Ｄフリ
ップフロップ〜第３Ｄフリップ・フロップとを備え、前
記第１Ｄフリップ・フロップは、前記第２インバータの
出力信号を同期クロック端子に入力し、前記第１インバ
ータの出力信号を反転同期クロック端子に入力して、デ
ータ入力端子に入力される信号を正論理出力端子から出
力し、前記正論理出力端子の出力信号の反転信号を負論
理出力端子から出力すると共に前記データ入力端子に帰
還入力し、前記第２Ｄフリップ・フロップは、前記第１
Ｄフリップ・フロップの正論理出力端子の出力信号を同
期クロック端子に入力し、前記第１Ｄフリップ・フロッ
プの負論理出力端子の出力信号を反転同期クロック端子
に入力して、データ入力端子に入力される信号を正論理
出力端子から出力し、前記正論理出力端子の出力信号の
反転信号を負論理出力端子を介して出力すると共に前記
データ入力端子に帰還入力し、前記第３Ｄフリップ・フ
ロップは、前記第２Ｄフリップ・フロップの正論理出力
端子の出力信号を同期クロック端子に入力し、前記第２
Ｄフリップ・フロップの負論理出力端子の出力信号を反
転同期クロック端子に入力して、データ入力端子に入力
される信号を正論理出力端子から出力し、前記正論理出
力端子の出力信号の反転信号を負論理出力端子を介して
出力すると共に前記データ入力端子に帰還入力する構成
とする。
【００２３】請求項３に係るアップ／ダウン変換カウン
ターでは、前記ダウン・カウンター手段は、前記複数の
信号遅延部の動作を初期化するリセット信号を反転して
前記複数の信号遅延部の反転リセット端子にそれぞれ出
力する第３インバータをさらに含む構成とする。請求項
４に係るアップ／ダウン変換カウンターでは、前記複数
の信号遅延部の出力信号の転換タイミングは、前記クロ
ック信号のポジティブ・エッジに同期することとする。
ターでは、前記ダウン・カウンター手段は、前記複数の
信号遅延部の動作を初期化するリセット信号を反転して
前記複数の信号遅延部の反転リセット端子にそれぞれ出
力する第３インバータをさらに含む構成とする。請求項
４に係るアップ／ダウン変換カウンターでは、前記複数
の信号遅延部の出力信号の転換タイミングは、前記クロ
ック信号のポジティブ・エッジに同期することとする。
【００２４】請求項５に係るアップ／ダウン変換カウン
ターでは、前記出力信号状態変更手段は、前記モード選
択信号を反転して前記出力信号状態決定部にそれぞれ出
力する第４インバータをさらに含む構成とする。請求項
６に係るアップ／ダウン変換カウンターでは、前記出力
信号状態変更手段は、前記モード選択信号及び前記第４
インバータの出力信号を入力し、前記モード選択信号及
び前記第４インバータの出力信号の状態に応じて、前記
第１Ｄフリップ・フロップの正論理出力端子の出力信号
を反転又は非反転させて出力する第１出力信号状態決定
部と、前記モード選択信号及び前記第４インバータの出
力信号を入力し、前記モード選択信号及び前記第４イン
バータの出力信号の状態に応じて、前記第２Ｄフリップ
・フロップの正論理出力端子の出力信号を反転又は非反
転させて出力する第２出力信号状態決定部と、前記モー
ド選択信号及び前記第４インバータの出力信号を入力
し、前記モード選択信号及び前記第４インバータの出力
信号の状態に応じて、前記第３Ｄフリップ・フロップの
正論理出力端子の出力信号を反転又は非反転させて出力
する第３出力信号状態決定部と、を備える構成とする。
ターでは、前記出力信号状態変更手段は、前記モード選
択信号を反転して前記出力信号状態決定部にそれぞれ出
力する第４インバータをさらに含む構成とする。請求項
６に係るアップ／ダウン変換カウンターでは、前記出力
信号状態変更手段は、前記モード選択信号及び前記第４
インバータの出力信号を入力し、前記モード選択信号及
び前記第４インバータの出力信号の状態に応じて、前記
第１Ｄフリップ・フロップの正論理出力端子の出力信号
を反転又は非反転させて出力する第１出力信号状態決定
部と、前記モード選択信号及び前記第４インバータの出
力信号を入力し、前記モード選択信号及び前記第４イン
バータの出力信号の状態に応じて、前記第２Ｄフリップ
・フロップの正論理出力端子の出力信号を反転又は非反
転させて出力する第２出力信号状態決定部と、前記モー
ド選択信号及び前記第４インバータの出力信号を入力
し、前記モード選択信号及び前記第４インバータの出力
信号の状態に応じて、前記第３Ｄフリップ・フロップの
正論理出力端子の出力信号を反転又は非反転させて出力
する第３出力信号状態決定部と、を備える構成とする。
【００２５】請求項７に係るアップ／ダウン変換カウン
ターでは、前記第１出力信号状態決定部〜第３出力信号
状態決定部は、前記モード選択信号をダウン・カウンタ
ーモード信号の入力端子を介して入力し、前記第４イン
バータの出力信号をアップ・カウンターモード信号の入
力端子を介して入力し、前記一対一に接続される第１Ｄ
フリップ・フロップ〜第３Ｄフリップ・フロップの正論
理出力端子の出力信号をデータ入力端子を介してそれぞ
れ入力し、前記モード選択信号がロー状態である場合
に、前記データ入力端子を介して入力した信号を反転し
て出力する構成とする。
ターでは、前記第１出力信号状態決定部〜第３出力信号
状態決定部は、前記モード選択信号をダウン・カウンタ
ーモード信号の入力端子を介して入力し、前記第４イン
バータの出力信号をアップ・カウンターモード信号の入
力端子を介して入力し、前記一対一に接続される第１Ｄ
フリップ・フロップ〜第３Ｄフリップ・フロップの正論
理出力端子の出力信号をデータ入力端子を介してそれぞ
れ入力し、前記モード選択信号がロー状態である場合
に、前記データ入力端子を介して入力した信号を反転し
て出力する構成とする。
【００２６】請求項８に係るアップ／ダウン変換カウン
ターでは、前記第１出力信号状態決定部〜前記第３出力
信号状態決定部は、前記一対一に接続される第１Ｄフリ
ップ・フロップ〜第３Ｄフリップ・フロップの正論理出
力端子の出力信号を反転して出力するインバータと、前
記ダウン・カウンターモード信号の入力端子の入力信号
及び前記アップ・カウンターモード信号の入力端子の入
力信号に応じてターン・オン動作又はターン・オフ動作
を行い、前記ダウン・カウンターモード信号の入力端子
に入力される信号がハイ状態である場合にターン・オン
動作を行い、前記データ入力端子に入力される信号を出
力端子に伝送する第１伝送ゲートと、前記ダウン・カウ
ンターモード信号の入力端子の入力信号及び前記アップ
・カウンターモード信号の入力端子の入力信号に応じて
ターン・オン動作又はターン・オフ動作を行い、前記ダ
ウン・カウンターモード信号の入力端子に入力される信
号がロー状態である場合にターン・オン動作を行い、前
記インバータの出力信号を出力端子に伝送する第２伝送
ゲートと、を含んで構成される。
ターでは、前記第１出力信号状態決定部〜前記第３出力
信号状態決定部は、前記一対一に接続される第１Ｄフリ
ップ・フロップ〜第３Ｄフリップ・フロップの正論理出
力端子の出力信号を反転して出力するインバータと、前
記ダウン・カウンターモード信号の入力端子の入力信号
及び前記アップ・カウンターモード信号の入力端子の入
力信号に応じてターン・オン動作又はターン・オフ動作
を行い、前記ダウン・カウンターモード信号の入力端子
に入力される信号がハイ状態である場合にターン・オン
動作を行い、前記データ入力端子に入力される信号を出
力端子に伝送する第１伝送ゲートと、前記ダウン・カウ
ンターモード信号の入力端子の入力信号及び前記アップ
・カウンターモード信号の入力端子の入力信号に応じて
ターン・オン動作又はターン・オフ動作を行い、前記ダ
ウン・カウンターモード信号の入力端子に入力される信
号がロー状態である場合にターン・オン動作を行い、前
記インバータの出力信号を出力端子に伝送する第２伝送
ゲートと、を含んで構成される。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。図１は、本発明に係るアップ
／ダウン転換カウンターの一実施形態の概略的構成を示
す。尚、図１に示すアップ／ダウン転換カウンターは、
３ビットのカウンター動作を行い、基本的なカウンター
動作としてはダウン・カウンター動作を行うものであ
る。
図面を参照して説明する。図１は、本発明に係るアップ
／ダウン転換カウンターの一実施形態の概略的構成を示
す。尚、図１に示すアップ／ダウン転換カウンターは、
３ビットのカウンター動作を行い、基本的なカウンター
動作としてはダウン・カウンター動作を行うものであ
る。
【００２８】図１のアップ／ダウン転換カウンターは、
任意の周波数帯域のクロック信号ＣＬＫを入力し、該ク
ロック信号ＣＬＫに同期してデータ入力端子に入力され
る信号の正信号及び負信号を出力し、前記負信号を前記
データ入力端子に帰還する複数の信号遅延部を有し、最
初の信号遅延部には、前記クロック信号ＣＬＫの正信号
及び負信号が入力され、前記最初の信号遅延部に順次接
続される複数の信号遅延部には、直前に接続される信号
遅延部の出力信号の正信号及び負信号が入力されるダウ
ン・カウンター手段３０と、前記複数の信号遅延部に一
対一に接続され、カウンター動作モードをアップ・カウ
ンターモード又はダウン・カウンターモードのどちらか
に決定するモード選択信号ＭＳ及び前記信号遅延部の出
力信号が入力され、前記モード選択信号ＭＳの状態に基
づいて前記信号遅延部の出力信号を反転又は非反転して
出力する複数の出力信号状態決定部を有する出力信号状
態変更手段４０と、を含んで構成される。
任意の周波数帯域のクロック信号ＣＬＫを入力し、該ク
ロック信号ＣＬＫに同期してデータ入力端子に入力され
る信号の正信号及び負信号を出力し、前記負信号を前記
データ入力端子に帰還する複数の信号遅延部を有し、最
初の信号遅延部には、前記クロック信号ＣＬＫの正信号
及び負信号が入力され、前記最初の信号遅延部に順次接
続される複数の信号遅延部には、直前に接続される信号
遅延部の出力信号の正信号及び負信号が入力されるダウ
ン・カウンター手段３０と、前記複数の信号遅延部に一
対一に接続され、カウンター動作モードをアップ・カウ
ンターモード又はダウン・カウンターモードのどちらか
に決定するモード選択信号ＭＳ及び前記信号遅延部の出
力信号が入力され、前記モード選択信号ＭＳの状態に基
づいて前記信号遅延部の出力信号を反転又は非反転して
出力する複数の出力信号状態決定部を有する出力信号状
態変更手段４０と、を含んで構成される。
【００２９】ダウン・カウンター手段３０は、前記クロ
ック信号を反転して出力する第１インバータＩＮＶ１
と、前記第１インバータＩＮＶ１からの出力信号を反転
して出力する第２インバータＩＮＶ２と、前記複数の信
号遅延部を構成する第１ＤフリップフロップＤＦＡ〜第
３Ｄフリップ・フロップＤＦＣとを備え、前記第１Ｄフ
リップ・フロップＤＦＡは、前記第２インバータＩＮＶ
２の出力信号を同期クロック端子ＣＫに入力し、前記第
１インバータＩＮＶ１の出力信号を反転同期クロック端
子ＣＫＢに入力して、データ入力端子Ｄに入力される信
号を正論理出力端子Ｑから出力し、前記正論理出力端子
Ｑの出力信号の反転信号を負論理出力端子ＱＢから出力
すると共に前記データ入力端子Ｄに帰還入力し、前記第
２Ｄフリップ・フロップＤＦＢは、前記第１Ｄフリップ
・フロップＤＦＡの正論理出力端子Ｑの出力信号を同期
クロック端子ＣＫに入力し、前記第１Ｄフリップ・フロ
ップＤＦＡの負論理出力端子ＱＢの出力信号を反転同期
クロック端子ＣＫＢに入力して、データ入力端子Ｄに入
力される信号を正論理出力端子Ｑから出力し、前記正論
理出力端子Ｑの出力信号の反転信号を負論理出力端子Ｑ
Ｂを介して出力すると共に前記データ入力端子Ｄに帰還
入力し、前記第３Ｄフリップ・フロップＤＦＣは、前記
第２Ｄフリップ・フロップＤＦＢの正論理出力端子Ｑの
出力信号を同期クロック端子ＣＫに入力し、前記第２Ｄ
フリップ・フロップＤＦＢの負論理出力端子ＱＢの出力
信号を反転同期クロック端子ＣＫＢに入力して、データ
入力端子Ｄに入力される信号を正論理出力端子Ｑから出
力し、前記正論理出力端子Ｑの出力信号の反転信号を負
論理出力端子ＱＢを介して出力すると共に前記データ入
力端子Ｄに帰還入力する。
ック信号を反転して出力する第１インバータＩＮＶ１
と、前記第１インバータＩＮＶ１からの出力信号を反転
して出力する第２インバータＩＮＶ２と、前記複数の信
号遅延部を構成する第１ＤフリップフロップＤＦＡ〜第
３Ｄフリップ・フロップＤＦＣとを備え、前記第１Ｄフ
リップ・フロップＤＦＡは、前記第２インバータＩＮＶ
２の出力信号を同期クロック端子ＣＫに入力し、前記第
１インバータＩＮＶ１の出力信号を反転同期クロック端
子ＣＫＢに入力して、データ入力端子Ｄに入力される信
号を正論理出力端子Ｑから出力し、前記正論理出力端子
Ｑの出力信号の反転信号を負論理出力端子ＱＢから出力
すると共に前記データ入力端子Ｄに帰還入力し、前記第
２Ｄフリップ・フロップＤＦＢは、前記第１Ｄフリップ
・フロップＤＦＡの正論理出力端子Ｑの出力信号を同期
クロック端子ＣＫに入力し、前記第１Ｄフリップ・フロ
ップＤＦＡの負論理出力端子ＱＢの出力信号を反転同期
クロック端子ＣＫＢに入力して、データ入力端子Ｄに入
力される信号を正論理出力端子Ｑから出力し、前記正論
理出力端子Ｑの出力信号の反転信号を負論理出力端子Ｑ
Ｂを介して出力すると共に前記データ入力端子Ｄに帰還
入力し、前記第３Ｄフリップ・フロップＤＦＣは、前記
第２Ｄフリップ・フロップＤＦＢの正論理出力端子Ｑの
出力信号を同期クロック端子ＣＫに入力し、前記第２Ｄ
フリップ・フロップＤＦＢの負論理出力端子ＱＢの出力
信号を反転同期クロック端子ＣＫＢに入力して、データ
入力端子Ｄに入力される信号を正論理出力端子Ｑから出
力し、前記正論理出力端子Ｑの出力信号の反転信号を負
論理出力端子ＱＢを介して出力すると共に前記データ入
力端子Ｄに帰還入力する。
【００３０】出力信号状態変更手段４０は、前記モード
選択信号ＭＳを反転して前記出力信号状態決定部にそれ
ぞれ出力する第４インバータＩＮＶ４と、前記モード選
択信号ＭＳ及び前記第４インバータＩＮＶ４の出力信号
を入力し、前記モード選択信号ＭＳ及び前記第４インバ
ータＩＮＶ４の出力信号の状態に応じて、前記第１Ｄフ
リップ・フロップＤＦＡの正論理出力端子Ｑの出力信号
を反転又は非反転させて出力する第１出力信号状態決定
部Ｋ１と、前記モード選択信号ＭＳ及び前記第４インバ
ータＩＮＶ４の出力信号を入力し、前記モード選択信号
ＭＳ及び前記第４インバータＩＮＶ４の出力信号の状態
に応じて、前記第２Ｄフリップ・フロップＤＦＢの正論
理出力端子Ｑの出力信号を反転又は非反転させて出力す
る第２出力信号状態決定部Ｋ２と、前記モード選択信号
ＭＳ及び前記第４インバータＩＮＶ４の出力信号を入力
し、前記モード選択信号ＭＳ及び前記第４インバータＩ
ＮＶ４の出力信号の状態に応じて、前記第３Ｄフリップ
・フロップＤＦＣの正論理出力端子Ｑの出力信号を反転
又は非反転させて出力する第３出力信号状態決定部Ｋ３
と、で構成される。
選択信号ＭＳを反転して前記出力信号状態決定部にそれ
ぞれ出力する第４インバータＩＮＶ４と、前記モード選
択信号ＭＳ及び前記第４インバータＩＮＶ４の出力信号
を入力し、前記モード選択信号ＭＳ及び前記第４インバ
ータＩＮＶ４の出力信号の状態に応じて、前記第１Ｄフ
リップ・フロップＤＦＡの正論理出力端子Ｑの出力信号
を反転又は非反転させて出力する第１出力信号状態決定
部Ｋ１と、前記モード選択信号ＭＳ及び前記第４インバ
ータＩＮＶ４の出力信号を入力し、前記モード選択信号
ＭＳ及び前記第４インバータＩＮＶ４の出力信号の状態
に応じて、前記第２Ｄフリップ・フロップＤＦＢの正論
理出力端子Ｑの出力信号を反転又は非反転させて出力す
る第２出力信号状態決定部Ｋ２と、前記モード選択信号
ＭＳ及び前記第４インバータＩＮＶ４の出力信号を入力
し、前記モード選択信号ＭＳ及び前記第４インバータＩ
ＮＶ４の出力信号の状態に応じて、前記第３Ｄフリップ
・フロップＤＦＣの正論理出力端子Ｑの出力信号を反転
又は非反転させて出力する第３出力信号状態決定部Ｋ３
と、で構成される。
【００３１】また、ダウン・カウンター手段３０は、前
記第１Ｄフリップ・フロップＤＦＡ〜第３Ｄフリップ・
フロップＤＦＣのカウンター動作を初期化するリセット
信号ＲＳＴを反転して前記第１Ｄフリップ・フロップＤ
ＦＡ〜第３Ｄフリップ・フロップＤＦＣの反転リセット
端子ＲＢにそれぞれ出力する第３インバータＩＮＶ３を
含む。
記第１Ｄフリップ・フロップＤＦＡ〜第３Ｄフリップ・
フロップＤＦＣのカウンター動作を初期化するリセット
信号ＲＳＴを反転して前記第１Ｄフリップ・フロップＤ
ＦＡ〜第３Ｄフリップ・フロップＤＦＣの反転リセット
端子ＲＢにそれぞれ出力する第３インバータＩＮＶ３を
含む。
【００３２】上記のような構成の第１の出力信号状態決
定部Ｋ１〜第３の出力信号状態決定部Ｋ３は、図２に示
すように構成されている。図２に示す出力信号状態決定
部の構成では、前記モード選択信号ＭＳはダウン・カウ
ンターモード信号の入力端子ＤＯＷＮを介して入力し、
前記第４インバータＩＮＶ４の出力信号はアップ・カウ
ンターモード信号の入力端子ＵＰを介して入力し、前記
一対一に接続される第１Ｄフリップ・フロップＤＦＡ〜
第３Ｄフリップ・フロップＤＦＣの正論理出力端子Ｑの
出力信号をデータ入力端子ＩＮを介してそれぞれ入力
し、前記モード選択信号ＭＳがロー状態である場合に、
前記データ入力端子ＩＮを介して入力した信号を反転し
て出力する。
定部Ｋ１〜第３の出力信号状態決定部Ｋ３は、図２に示
すように構成されている。図２に示す出力信号状態決定
部の構成では、前記モード選択信号ＭＳはダウン・カウ
ンターモード信号の入力端子ＤＯＷＮを介して入力し、
前記第４インバータＩＮＶ４の出力信号はアップ・カウ
ンターモード信号の入力端子ＵＰを介して入力し、前記
一対一に接続される第１Ｄフリップ・フロップＤＦＡ〜
第３Ｄフリップ・フロップＤＦＣの正論理出力端子Ｑの
出力信号をデータ入力端子ＩＮを介してそれぞれ入力
し、前記モード選択信号ＭＳがロー状態である場合に、
前記データ入力端子ＩＮを介して入力した信号を反転し
て出力する。
【００３３】前記第１出力信号状態決定部Ｋ１〜前記第
３出力信号状態決定部Ｋ３の構成は、前記一対一に接続
される第１Ｄフリップ・フロップＤＦＡ〜第３Ｄフリッ
プ・フロップＤＦＣの正論理出力端子Ｑの出力信号を反
転して出力するインバータＩＮＶ５と、前記ダウン・カ
ウンターモード信号の入力端子ＤＯＷＮの入力信号及び
前記アップ・カウンターモード信号の入力端子ＵＰの入
力信号に応じてターン・オン動作又はターン・オフ動作
を行い、前記ダウン・カウンターモード信号の入力端子
ＤＯＷＮに入力される信号がハイ状態である場合にター
ン・オン動作を行い、前記データ入力端子ＩＮに入力さ
れる信号を出力端子ＯＵＴに伝送する第１伝送ゲートＴ
ＧＡと、前記ダウン・カウンターモード信号の入力端子
ＤＯＷＮの入力信号及び前記アップ・カウンターモード
信号の入力端子ＵＰの入力信号に応じてターン・オン動
作又はターン・オフ動作を行い、前記ダウン・カウンタ
ーモード信号の入力端子ＤＯＷＮに入力される信号がロ
ー状態である場合にターン・オン動作を行い、前記イン
バータＩＮＶ５の出力信号を出力端子ＯＵＴに伝送する
第２伝送ゲートＴＧＢと、を含んで構成される。
３出力信号状態決定部Ｋ３の構成は、前記一対一に接続
される第１Ｄフリップ・フロップＤＦＡ〜第３Ｄフリッ
プ・フロップＤＦＣの正論理出力端子Ｑの出力信号を反
転して出力するインバータＩＮＶ５と、前記ダウン・カ
ウンターモード信号の入力端子ＤＯＷＮの入力信号及び
前記アップ・カウンターモード信号の入力端子ＵＰの入
力信号に応じてターン・オン動作又はターン・オフ動作
を行い、前記ダウン・カウンターモード信号の入力端子
ＤＯＷＮに入力される信号がハイ状態である場合にター
ン・オン動作を行い、前記データ入力端子ＩＮに入力さ
れる信号を出力端子ＯＵＴに伝送する第１伝送ゲートＴ
ＧＡと、前記ダウン・カウンターモード信号の入力端子
ＤＯＷＮの入力信号及び前記アップ・カウンターモード
信号の入力端子ＵＰの入力信号に応じてターン・オン動
作又はターン・オフ動作を行い、前記ダウン・カウンタ
ーモード信号の入力端子ＤＯＷＮに入力される信号がロ
ー状態である場合にターン・オン動作を行い、前記イン
バータＩＮＶ５の出力信号を出力端子ＯＵＴに伝送する
第２伝送ゲートＴＧＢと、を含んで構成される。
【００３４】次に、上記のように構成されるアップ／ダ
ウン転換カウンターの動作を、図３を参照して詳細に説
明する。尚、図１の第１Ｄフリップ・フロップＤＦＡ〜
第３Ｄフリップ・フロップＤＦＣの動作に関しては、従
来の技術におけるアップ／ダウン転換カウンターのＤフ
リップ・フロップの動作の説明で十分に説明されている
ので、以下の説明では省略する。
ウン転換カウンターの動作を、図３を参照して詳細に説
明する。尚、図１の第１Ｄフリップ・フロップＤＦＡ〜
第３Ｄフリップ・フロップＤＦＣの動作に関しては、従
来の技術におけるアップ／ダウン転換カウンターのＤフ
リップ・フロップの動作の説明で十分に説明されている
ので、以下の説明では省略する。
【００３５】上記の構成の第１Ｄフリップ・フロップＤ
ＦＡ〜第３Ｄフリップ・フロップＤＦＣでは、リセット
信号ＲＳＴがハイ状態からロー状態に転換されて、第３
インバータＩＮＶ３からハイ状態の信号が出力されるま
で、正論理出力端子Ｑから出力される信号はロー状態を
示している。第３インバータＩＮＶ３からハイ状態の信
号が出力された後は、前記各正論理出力端子Ｑからは、
クロック信号ＣＬＫのポジティブ・エッジ（立ち上がり
エッジ）に同期して、ハイ状態の信号がそれぞれ出力さ
れる。
ＦＡ〜第３Ｄフリップ・フロップＤＦＣでは、リセット
信号ＲＳＴがハイ状態からロー状態に転換されて、第３
インバータＩＮＶ３からハイ状態の信号が出力されるま
で、正論理出力端子Ｑから出力される信号はロー状態を
示している。第３インバータＩＮＶ３からハイ状態の信
号が出力された後は、前記各正論理出力端子Ｑからは、
クロック信号ＣＬＫのポジティブ・エッジ（立ち上がり
エッジ）に同期して、ハイ状態の信号がそれぞれ出力さ
れる。
【００３６】このとき、モード選択信号ＭＳの論理状態
はロー状態であるので、第１の出力信号状態決定部Ｋ１
〜第３の出力信号状態決定部Ｋ３では、データ入力端子
ＩＮにそれぞれ入力されてインバータＩＮＶ５で反転出
力されたロー状態の信号が第２伝送ゲートＴＧＢにより
伝送されて、各出力端子ＯＵＴからは信号ＳＡ，ＳＢ，
ＳＣがそれぞれ出力される。
はロー状態であるので、第１の出力信号状態決定部Ｋ１
〜第３の出力信号状態決定部Ｋ３では、データ入力端子
ＩＮにそれぞれ入力されてインバータＩＮＶ５で反転出
力されたロー状態の信号が第２伝送ゲートＴＧＢにより
伝送されて、各出力端子ＯＵＴからは信号ＳＡ，ＳＢ，
ＳＣがそれぞれ出力される。
【００３７】また、上述の動作時に、前記第１Ｄフリッ
プ・フロップＤＦＡ〜第３Ｄフリップ・フロップＤＦＣ
の負論理出力端子ＱＢからは、ロー状態の信号がそれぞ
れ出力されて、各データ入力端子Ｄにそれぞれ入力され
る。そして、次のクロック信号ＣＬＫのポジティブ・エ
ッジで、第１Ｄフリップ・フロップＤＦＡの正論理出力
端子Ｑから出力される信号はロー状態に転換されるの
で、第１出力信号状態決定部Ｋ１では、反転されてハイ
状態の信号ＳＡが出力される。
プ・フロップＤＦＡ〜第３Ｄフリップ・フロップＤＦＣ
の負論理出力端子ＱＢからは、ロー状態の信号がそれぞ
れ出力されて、各データ入力端子Ｄにそれぞれ入力され
る。そして、次のクロック信号ＣＬＫのポジティブ・エ
ッジで、第１Ｄフリップ・フロップＤＦＡの正論理出力
端子Ｑから出力される信号はロー状態に転換されるの
で、第１出力信号状態決定部Ｋ１では、反転されてハイ
状態の信号ＳＡが出力される。
【００３８】さらに、次のクロック信号ＣＬＫのポジテ
ィブ・エッジで、第２Ｄフリップ・フロップＤＦＢの正
論理出力端子Ｑから出力される信号はロー状態に転換さ
れるので、第２出力信号状態決定部Ｋ２では、反転され
てハイ状態の信号ＳＢが出力される。同様にして、さら
に次のクロック信号ＣＬＫのポジティブ・エッジで、第
３Ｄフリップ・フロップＤＦＣの正論理出力端子Ｑから
出力される信号はロー状態に転換されるので、第３出力
信号状態決定部Ｋ３では、反転されてハイ状態の信号Ｓ
Ｃが出力される。
ィブ・エッジで、第２Ｄフリップ・フロップＤＦＢの正
論理出力端子Ｑから出力される信号はロー状態に転換さ
れるので、第２出力信号状態決定部Ｋ２では、反転され
てハイ状態の信号ＳＢが出力される。同様にして、さら
に次のクロック信号ＣＬＫのポジティブ・エッジで、第
３Ｄフリップ・フロップＤＦＣの正論理出力端子Ｑから
出力される信号はロー状態に転換されるので、第３出力
信号状態決定部Ｋ３では、反転されてハイ状態の信号Ｓ
Ｃが出力される。
【００３９】このように、第１インバータＩＮＶ１、第
２インバータＩＮＶ２、及び第１Ｄフリップ・フロップ
ＤＦＡ〜第３Ｄフリップ・フロップＤＦＣで構成された
ダウン・カウンターでは、リセット信号ＲＳＴがロー状
態に転換された後、クロック信号ＣＬＫのポジティブ・
エッジに同期して１段階ずつダウン・カウンター動作を
行う。
２インバータＩＮＶ２、及び第１Ｄフリップ・フロップ
ＤＦＡ〜第３Ｄフリップ・フロップＤＦＣで構成された
ダウン・カウンターでは、リセット信号ＲＳＴがロー状
態に転換された後、クロック信号ＣＬＫのポジティブ・
エッジに同期して１段階ずつダウン・カウンター動作を
行う。
【００４０】このとき、前記ダウン・カウンターは、１
１１→１１０→１０１→１００→・・・→０００→１１
１の値を出力するように動作するが、モード選択信号Ｍ
Ｓがロー状態であるので、第１出力信号状態決定部Ｋ１
〜第３出力信号状態決定部Ｋ３内の第２伝送ゲートＴＧ
Ｂのみターン・オン動作を行い、それによって前記ダウ
ン・カウンターのダウン・カウンター動作によって出力
される３ビット・カウント値はインバータＩＮＶ５で反
転されて出力される。
１１→１１０→１０１→１００→・・・→０００→１１
１の値を出力するように動作するが、モード選択信号Ｍ
Ｓがロー状態であるので、第１出力信号状態決定部Ｋ１
〜第３出力信号状態決定部Ｋ３内の第２伝送ゲートＴＧ
Ｂのみターン・オン動作を行い、それによって前記ダウ
ン・カウンターのダウン・カウンター動作によって出力
される３ビット・カウント値はインバータＩＮＶ５で反
転されて出力される。
【００４１】従って、アップ／ダウン転換カウンターか
らの最終的な出力信号（ＳＣ，ＳＢ，ＳＡ）は、０００
→００１→０１０→０１１→・・・→１１１→０００の
順に出力されて、アップ・カウンター動作と同様な動作
となる。このように、モード選択信号ＭＳがロー状態の
とき、即ち、アップ・カウンター動作時には、クロック
信号ＣＬＫに同期した３ビットの最終的な出力信号（Ｓ
Ｃ，ＳＢ，ＳＡ）のエッジを反転して同期させて、出力
することができる。
らの最終的な出力信号（ＳＣ，ＳＢ，ＳＡ）は、０００
→００１→０１０→０１１→・・・→１１１→０００の
順に出力されて、アップ・カウンター動作と同様な動作
となる。このように、モード選択信号ＭＳがロー状態の
とき、即ち、アップ・カウンター動作時には、クロック
信号ＣＬＫに同期した３ビットの最終的な出力信号（Ｓ
Ｃ，ＳＢ，ＳＡ）のエッジを反転して同期させて、出力
することができる。
【００４２】反対に、任意の時点で、モード選択信号Ｍ
Ｓがハイ状態に転換されると、第２伝送ゲートＴＧＢは
ターン・オフ動作を行い、第１伝送ゲートＴＧＡがター
ン・オン動作を行うようになる。従って、第１の出力信
号状態決定部Ｋ１〜第３の出力信号状態決定部Ｋ３の各
データ入力端子ＩＮにそれぞれ入力される信号は、第１
伝送ゲートＴＧＡにより伝送されて出力端子ＯＵＴから
それぞれ出力される。
Ｓがハイ状態に転換されると、第２伝送ゲートＴＧＢは
ターン・オフ動作を行い、第１伝送ゲートＴＧＡがター
ン・オン動作を行うようになる。従って、第１の出力信
号状態決定部Ｋ１〜第３の出力信号状態決定部Ｋ３の各
データ入力端子ＩＮにそれぞれ入力される信号は、第１
伝送ゲートＴＧＡにより伝送されて出力端子ＯＵＴから
それぞれ出力される。
【００４３】このように、モード選択信号ＭＳがハイ状
態のときには、前記ダウン・カウンターは、上述のよう
にダウン・カウンター動作を行うものの、第１出力信号
状態決定部Ｋ１〜第３出力信号状態決定部Ｋ３で反転さ
れずに出力されるため、最終的な出力信号（ＳＣ，Ｓ
Ｂ，ＳＡ）は、前記ダウン・カウンターの元のカウント
値である１１１→１１０→１０１→１００→・・・→０
００→１１１を維持し、アップ・ダウン転換カウンター
は全体的にダウン・カウンターとして動作する。
態のときには、前記ダウン・カウンターは、上述のよう
にダウン・カウンター動作を行うものの、第１出力信号
状態決定部Ｋ１〜第３出力信号状態決定部Ｋ３で反転さ
れずに出力されるため、最終的な出力信号（ＳＣ，Ｓ
Ｂ，ＳＡ）は、前記ダウン・カウンターの元のカウント
値である１１１→１１０→１０１→１００→・・・→０
００→１１１を維持し、アップ・ダウン転換カウンター
は全体的にダウン・カウンターとして動作する。
【００４４】上述したように、本実施形態のアップ／ダ
ウン転換カウンターは、従来のアップ・ダウン転換カウ
ンターに使用される論理ゲート数よりも少ない数の論理
ゲート素子により簡易に構成され、従来のアップ・ダウ
ン転換カウンターと同様のアップ・カウンター動作及び
ダウン・カウンター動作を行うことができる。
ウン転換カウンターは、従来のアップ・ダウン転換カウ
ンターに使用される論理ゲート数よりも少ない数の論理
ゲート素子により簡易に構成され、従来のアップ・ダウ
ン転換カウンターと同様のアップ・カウンター動作及び
ダウン・カウンター動作を行うことができる。
【００４５】
【発明の効果】以上説明したように、本発明に係るアッ
プ／ダウン転換カウンターは、アップ・カウントモード
又はダウン・カウントモードを選択するために、多数の
論理ゲート素子を必要としないので、単一チップ化する
場合には、チップ・サイズが増加される問題点を解消す
ることができる。
プ／ダウン転換カウンターは、アップ・カウントモード
又はダウン・カウントモードを選択するために、多数の
論理ゲート素子を必要としないので、単一チップ化する
場合には、チップ・サイズが増加される問題点を解消す
ることができる。
【図１】本発明に係るアップ／ダウン転換カウンターの
一実施形態の概略的構成図
一実施形態の概略的構成図
【図２】出力信号状態決定部の一実施形態の概略的構成
図
図
【図３】図１のアップ／ダウン転換カウンターにおける
各信号波形図
各信号波形図
【図４】従来のアップ／ダウン転換カウンターの概略的
構成図
構成図
【図５】図４のＤフリップ・フロップの概略的構成図
【図６】図４のＤフリップ・フロップにおける各信号波
形図
形図
【図７】図４のアップ／ダウン転換カウンターにおける
各信号波形図
各信号波形図
１０ アップ／ダウン転換カウンター ３０ ダウン・カウンター手段 ４０ 出力信号状態変更手段
Claims (8)
- 【請求項１】任意の周波数帯域のクロック信号を入力
し、該クロック信号に同期してデータ入力端子に入力さ
れる信号の正信号及び負信号を出力し、前記負信号を前
記データ入力端子に帰還する複数の信号遅延部を有し、
最初の信号遅延部には、前記クロック信号の正信号及び
負信号が入力され、前記最初の信号遅延部に順次接続さ
れる複数の信号遅延部には、直前に接続される信号遅延
部の出力信号の正信号及び負信号が入力されるダウン・
カウンター手段と、 前記複数の信号遅延部に一対一に接続され、カウンター
動作モードをアップ・カウンターモード又はダウン・カ
ウンターモードのどちらかに決定するモード選択信号及
び前記信号遅延部の出力信号が入力され、前記モード選
択信号の状態に基づいて前記信号遅延部の出力信号を反
転又は非反転して出力する複数の出力信号状態決定部を
有する出力信号状態変更手段と、を含むことを特徴とす
るアップ／ダウン転換カウンター。 - 【請求項２】前記ダウン・カウンター手段は、 前記クロック信号を反転して出力する第１インバータ
と、 前記第１インバータからの出力信号を反転して出力する
第２インバータと、 前記複数の信号遅延部を構成する第１Ｄフリップフロッ
プ〜第３Ｄフリップ・フロップとを備え、 前記第１Ｄフリップ・フロップは、前記第２インバータ
の出力信号を同期クロック端子に入力し、前記第１イン
バータの出力信号を反転同期クロック端子に入力して、
データ入力端子に入力される信号を正論理出力端子から
出力し、前記正論理出力端子の出力信号の反転信号を負
論理出力端子から出力すると共に前記データ入力端子に
帰還入力し、 前記第２Ｄフリップ・フロップは、前記第１Ｄフリップ
・フロップの正論理出力端子の出力信号を同期クロック
端子に入力し、前記第１Ｄフリップ・フロップの負論理
出力端子の出力信号を反転同期クロック端子に入力し
て、データ入力端子に入力される信号を正論理出力端子
から出力し、前記正論理出力端子の出力信号の反転信号
を負論理出力端子を介して出力すると共に前記データ入
力端子に帰還入力し、 前記第３Ｄフリップ・フロップは、前記第２Ｄフリップ
・フロップの正論理出力端子の出力信号を同期クロック
端子に入力し、前記第２Ｄフリップ・フロップの負論理
出力端子の出力信号を反転同期クロック端子に入力し
て、データ入力端子に入力される信号を正論理出力端子
から出力し、前記正論理出力端子の出力信号の反転信号
を負論理出力端子を介して出力すると共に前記データ入
力端子に帰還入力することを特徴とする請求項１記載の
アップ／ダウン転換カウンター。 - 【請求項３】前記ダウン・カウンター手段は、前記複数
の信号遅延部の動作を初期化するリセット信号を反転し
て前記複数の信号遅延部の反転リセット端子にそれぞれ
出力する第３インバータをさらに含むことを特徴とする
請求項１又は請求項２に記載のアップ／ダウン転換カウ
ンター。 - 【請求項４】前記複数の信号遅延部の出力信号の転換タ
イミングは、前記クロック信号のポジティブ・エッジに
同期することを特徴とする請求項１〜請求項３のいずれ
か１つに記載のアップ／ダウン転換カウンター。 - 【請求項５】前記出力信号状態変更手段は、前記モード
選択信号を反転して前記出力信号状態決定部にそれぞれ
出力する第４インバータをさらに含むことを特徴とする
請求項１〜請求項４のいずれか１つに記載のアップ／ダ
ウン転換カウンター。 - 【請求項６】前記出力信号状態変更手段は、 前記モード選択信号及び前記第４インバータの出力信号
を入力し、前記モード選択信号及び前記第４インバータ
の出力信号の状態に応じて、前記第１Ｄフリップ・フロ
ップの正論理出力端子の出力信号を反転又は非反転させ
て出力する第１出力信号状態決定部と、 前記モード選択信号及び前記第４インバータの出力信号
を入力し、前記モード選択信号及び前記第４インバータ
の出力信号の状態に応じて、前記第２Ｄフリップ・フロ
ップの正論理出力端子の出力信号を反転又は非反転させ
て出力する第２出力信号状態決定部と、 前記モード選択信号及び前記第４インバータの出力信号
を入力し、前記モード選択信号及び前記第４インバータ
の出力信号の状態に応じて、前記第３Ｄフリップ・フロ
ップの正論理出力端子の出力信号を反転又は非反転させ
て出力する第３出力信号状態決定部と、を備えることを
特徴とする請求項５に記載のアップ／ダウン転換カウン
ター。 - 【請求項７】前記第１出力信号状態決定部〜第３出力信
号状態決定部は、前記モード選択信号をダウン・カウン
ターモード信号の入力端子を介して入力し、前記第４イ
ンバータの出力信号をアップ・カウンターモード信号の
入力端子を介して入力し、前記一対一に接続される第１
Ｄフリップ・フロップ〜第３Ｄフリップ・フロップの正
論理出力端子の出力信号をデータ入力端子を介してそれ
ぞれ入力し、前記モード選択信号がロー状態である場合
に、前記データ入力端子を介して入力した信号を反転し
て出力することを特徴とする請求項６に記載のアップ／
ダウン転換カウンター。 - 【請求項８】前記第１出力信号状態決定部〜前記第３出
力信号状態決定部は、 前記一対一に接続される第１Ｄフリップ・フロップ〜第
３Ｄフリップ・フロップの正論理出力端子の出力信号を
反転して出力するインバータと、 前記ダウン・カウンターモード信号の入力端子の入力信
号及び前記アップ・カウンターモード信号の入力端子の
入力信号に応じてターン・オン動作又はターン・オフ動
作を行い、前記ダウン・カウンターモード信号の入力端
子に入力される信号がハイ状態である場合にターン・オ
ン動作を行い、前記データ入力端子に入力される信号を
出力端子に伝送する第１伝送ゲートと、 前記ダウン・カウンターモード信号の入力端子の入力信
号及び前記アップ・カウンターモード信号の入力端子の
入力信号に応じてターン・オン動作又はターン・オフ動
作を行い、前記ダウン・カウンターモード信号の入力端
子に入力される信号がロー状態である場合にターン・オ
ン動作を行い、前記インバータの出力信号を出力端子に
伝送する第２伝送ゲートと、を含んで構成することを特
徴とする請求項７に記載のアップ／ダウン転換カウンタ
ー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970022917A KR100232017B1 (ko) | 1997-06-03 | 1997-06-03 | 업/다운 전환 카운터 |
| KR22917/1997 | 1997-06-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117526A true JPH1117526A (ja) | 1999-01-22 |
Family
ID=19508465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10154598A Pending JPH1117526A (ja) | 1997-06-03 | 1998-06-03 | アップ／ダウン転換カウンター |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6018560A (ja) |
| JP (1) | JPH1117526A (ja) |
| KR (1) | KR100232017B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526022A (ja) * | 2000-03-03 | 2003-09-02 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | ポリ（トリメチレンテレフタラート）糸 |
| US7495597B2 (en) | 2004-04-26 | 2009-02-24 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735653B2 (en) * | 2001-02-16 | 2004-05-11 | Koninklijke Philips Electronics N.V. | Bus bandwidth consumption profiler |
| US6826249B1 (en) * | 2002-10-10 | 2004-11-30 | Xilinx, Inc. | High-speed synchronous counters with reduced logic complexity |
| US7098714B2 (en) * | 2003-12-08 | 2006-08-29 | Micron Technology, Inc. | Centralizing the lock point of a synchronous circuit |
| US8566384B2 (en) * | 2007-12-13 | 2013-10-22 | Northrop Grumman Systems Corporation | Multiplicative group counter |
| JP2010271091A (ja) * | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
| JP5440999B2 (ja) * | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5517033B2 (ja) * | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
| KR101136982B1 (ko) * | 2009-06-29 | 2012-04-19 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| JP5582447B2 (ja) | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
| JP5815918B2 (ja) * | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
| JP5876975B2 (ja) * | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | 周波数測定装置及び周波数測定装置における変速分周信号の生成方法 |
| JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
| CN104967442B (zh) * | 2015-07-27 | 2018-02-02 | 桂林电子科技大学 | 基于可逆逻辑的8421bcd码同步十进制加/减法计数器 |
| US9774333B2 (en) * | 2015-10-14 | 2017-09-26 | Stmicroelectronics (Grenoble 2) Sas | Counter circuit |
| CN110471520B (zh) * | 2019-07-29 | 2020-08-18 | 广芯微电子（广州）股份有限公司 | 一种基于外部复位的mcu电路防抖方法 |
| CN112787660B (zh) * | 2020-12-30 | 2023-09-26 | 宗仁科技(平潭)股份有限公司 | 正倒计数电路和计数器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4741006A (en) * | 1984-07-12 | 1988-04-26 | Kabushiki Kaisha Toshiba | Up/down counter device with reduced number of discrete circuit elements |
| JP2585372B2 (ja) * | 1988-05-26 | 1997-02-26 | 株式会社日立製作所 | フイルタ回路 |
| JP2714651B2 (ja) * | 1990-06-29 | 1998-02-16 | 富士通株式会社 | カウンタ回路 |
-
1997
- 1997-06-03 KR KR1019970022917A patent/KR100232017B1/ko not_active IP Right Cessation
-
1998
- 1998-05-04 US US09/071,744 patent/US6018560A/en not_active Expired - Lifetime
- 1998-06-03 JP JP10154598A patent/JPH1117526A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526022A (ja) * | 2000-03-03 | 2003-09-02 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | ポリ（トリメチレンテレフタラート）糸 |
| JP4649089B2 (ja) * | 2000-03-03 | 2011-03-09 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | ポリ（トリメチレンテレフタラート）糸 |
| US7495597B2 (en) | 2004-04-26 | 2009-02-24 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
| US7629914B2 (en) | 2004-04-26 | 2009-12-08 | Sony Corporation | Counter circuit, AD conversion method, AD converter, semiconductor device for detecting distribution of physical quantities, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990000183A (ko) | 1999-01-15 |
| US6018560A (en) | 2000-01-25 |
| KR100232017B1 (ko) | 1999-12-01 |
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