KR101136982B1

KR101136982B1 - 반도체 집적회로

Info

Publication number: KR101136982B1
Application number: KR1020090058649A
Authority: KR
Inventors: 이동욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2009-06-29
Filing date: 2009-06-29
Publication date: 2012-04-19
Also published as: US8169258B2; US20100327962A1; KR20110001226A

Abstract

반도체 집적회로는 제 1 기준 전압을 생성하고, 상기 제 1 기준 전압의 레벨에 상응하는 디지털 코드를 생성하여 출력하는 기준 전압 생성 블록, 상기 디지털 코드를 제 2 기준 전압으로 변환하여 반도체 집적회로의 동작 관련 기능을 위해 사용하는 회로 블록, 및 상기 기준 전압 생성 블록과 상기 회로 블록 사이에 연결되어 상기 디지털 코드를 전송하기 위한 전송 라인을 구비한다.

기준 전압, 노이즈

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 기술에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.

반도체 집적회로는 각종 동작의 기준을 정하기 위한 기준 전압을 필요로 하며, 상기 기준 전압은 내부적으로 생성하거나, 외부에서 제공받을 수 있다.

따라서 반도체 집적회로는 기준 전압을 사용하는 회로 블록(Circuit Block)들에 기준 전압을 전송하기 위한 회로구성을 필수적으로 구비한다.

상기 기준 전압은 아날로그 신호(Analog Signal) 형태로 전송 라인을 통해 상기 회로 블록들에 전송된다.

아날로그 신호는 전송 라인을 통해 전송되는 과정에서 발생될 수 있는 각종 노이즈(Noise)의 영향으로 그 신호 레벨이 변동될 확률이 높다. 즉, 전송 측에서의 아날로그 신호와 수신 측에서의 아날로그 신호의 신호 레벨이 다를 수 있다.

기준 전압은 이를 사용하는 회로 블록의 동작 기준을 정하는 신호이므로 기준 전압의 레벨이 목표와 다를 경우 해당 회로 블록의 오동작을 초래할 수 있고, 나아가서는 회로 블록을 포함하는 반도체 집적회로의 동작 성능을 저하시킬 수 있 다.

따라서 아날로그 신호 형태의 기준 전압을 회로 블록들에 목표 레벨로 정확하게 전송할 수 있는 기술개발이 절실히 요구되고 있다.

본 발명은 노이즈에 상관없이 목표 레벨로 유지되는 기준 전압 제공을 통해 동작의 안정성을 향상시킬 수 있도록 한 반도체 집적회로를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 집적회로는 제 1 기준 전압을 생성하고, 상기 제 1 기준 전압의 레벨에 상응하는 디지털 코드를 생성하여 출력하는 기준 전압 생성 블록, 상기 디지털 코드를 제 2 기준 전압으로 변환하여 반도체 집적회로의 동작 관련 기능을 위해 사용하는 회로 블록, 및 상기 기준 전압 생성 블록과 상기 회로 블록 사이에 연결되어 상기 디지털 코드를 전송하기 위한 전송 라인을 구비함을 특징으로 한다.

본 발명에 따른 반도체 집적회로는 기준 전압을 디지털 방식으로 전송함으로써 노이즈에 상관없이 목표 레벨로 유지되는 기준 전압을 회로블록들에게 제공할 수 있으므로 기준 전압을 사용하는 회로 블록들의 안정적인 동작을 가능하게 하여 동작 성능을 향상시킬 수 있다.

본 발명은 아날로그 전송 방식과 디지털 전송 방식 각각에 대하여 노이즈에 상관없이 회로 블록에 제공되는 기준 전압을 목표 레벨로 유지시키도록 한 것이다.

먼저, 첨부된 도면을 참조하여 아날로그 전압 전송 방식에 따른 본 발명의 실시예를 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 반도체 집적회로(10)의 구성을 나타낸 블록도이다.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(10)는 기준 전압 생성 블록(20), 버퍼(30), 디커플링 커패시터(Decoupling Capacitor)(C) 및 복수개의 회로 블록들(50-1 ~ 50-N)을 구비한다.

상기 기준 전압 생성 블록(20)에서 생성된 제 1 기준 전압(VREF1)이 버퍼(30)에 입력된다.

상기 버퍼(30)는 상기 제 1 기준 전압(VREF1)을 버퍼링하여 제 2 기준 전압(VREF2)을 생성하고, 이를 상기 복수개의 회로 블록들(50-1 ~ 50-N)에 전송한다.

상기 디커플링 커패시터(C)는 상기 버퍼(30)의 출력단에 연결되어 상기 제 2 기준 전압(VREF1)의 노이즈를 제거함으로써 제 2 기준 전압(VREF2)의 레벨이 목표 레벨과 달라지지 않도록 한다.

이하, 첨부된 도면을 참조하여 디지털 방식에 따른 본 발명의 실시예들을 상세히 설명하면 다음과 같다.

도 2는 본 발명의 다른 실시예에 따른 반도체 집적회로(100)의 블록도이다.

상세한 설명에 앞서, 도 2에 도시된 본 발명은 구성 원리는 아날로그 신호 형태의 기준 전압을 디지털 코드 형태로 변환하여 전송하고, 이를 상기 기준 전압 과 동일한 레벨의 전압으로 복원하여 이를 사용하는 회로 블록에 제공하는 것이다.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(100)는 기준 전압 생성 블록(200), 코드 생성 블록(300), 전압 변환 블록(400), 전송 라인(Transmission Line)(600) 및 복수개의 회로 블록들(500-1 ~ 500-N)을 구비할 수 있다.

상기 기준 전압 생성 블록(200)은 제 1 기준 전압(VREF1)을 생성하도록 구성된다. 상기 기준 전압 생성 블록(200)은 밴드 갭 레퍼런스 회로(Band Gap Reference Circuit)로 구현할 수 있다. 상기 밴드 갭 레퍼런스 회로는 BJT(Bipolar Junction Transistor)의 온도/저항 변화 특성을 이용하여 PVT(Process/Voltage/Temperature) 변동에 상관없이 일정한 레벨의 기준 전압을 생성할 수 있다.

상기 기준 전압 생성 블록(200)은 반도체 집적회로(100) 내부에 구성되거나 반도체 집적회로 외부의 장치에 포함된 구성일 수 있다.

상기 코드 생성 블록(300)은 리셋 신호(RST) 및 제 1 기준 전압(VREF1)을 입력 받아 상기 제 1 기준 전압(VREF1)에 상응하는 디지털 코드(CODE<1:N>)를 생성하도록 구성된다.

상기 전압 변환 블록(400)은 상기 디지털 코드(CODE<1:N>)에 따라 상기 제 1 기준 전압(VREF1)과 동일한 레벨을 갖는 제 2 기준 전압(VREF2)을 생성하여 이를 사용하는 복수개의 회로 블록들(500-1 ~ 500-N)에게 제공하도록 구성된다.

상기 복수개의 회로 블록들(500-1 ~ 500-N)은 상기 제 2 기준 전압(VREF2)을 이용하여 각자의 기능을 수행한다. 반도체 집적회로의 대표적인 예로서, 반도체 메모리의 경우 상기 복수개의 회로 블록들(500-1 ~ 500-N)은 기준 전압을 이용하는 버퍼, 센스 앰프, 디코더, 지연 고정 루프 등과 같은 회로 구성을 포함할 수 있다.

상기 전송 라인(600)은 디지털 코드(CODE<1:N>)를 전송하기 위해 코드 생성 블록(300)과 상기 전압 변환 블록(400) 사이에 연결된다.

아날로그 신호 전송시 전송 라인이 길수록 신호 감쇄 또는 노이즈 등으로 인하여 그 신호 값의 변동을 초래할 수 있다. 따라서 아날로그 신호 형태의 제 1 기준 전압(VREF1)이 가능한 짧은 전송 라인을 통해 코드 생성 블록(300)에 전송되는 것이 좋으므로 코드 생성 블록(300)을 기준 전압 생성 블록(200)에 인접하게 배치하는 것이 바람직하다.

또한 디지털 코드(CODE<1:N>)를 아날로그 형태로 변환한 제 2 기준 전압(VREF2)이 가능한 짧은 전송 라인을 통해 상기 복수개의 회로 블록들(500-1 ~ 500-N)에 제공될 수 있도록 전압 변환 블록(400)을 상기 복수개의 회로 블록들(500-1 ~ 500-N)에 인접하게 배치하는 것이 바람직하다.

따라서 본 발명은 기준 전압 생성 블록(200)에서 코드 생성 블록(300)까지의 전송 라인과 전압 변환 블록(400)에서 상기 복수개의 회로 블록들(500-1 ~ 500-N)까지의 전송 라인은 코드 생성 블록(300)에서 전압 변환 블록(400)까지의 전송 라인(600)의 길이에 비해 짧게 형성한다.

한편, 디지털 코드(CODE<1:N>)는 아날로그 신호에 비하면 전송 라인의 길이에 따른 노이즈의 영향을 거의 받지 않는다. 따라서 상기 전송 라인(600)은 거의 반도체 집적회로의 전 영역을 경유할 수 있는 길이, 예를 들면, 반도체 메모리의 메모리 코어(Memory Core) 영역에서 데이터 입출력 회로까지 형성된 글로벌 입출력 라인(GIO)에 대응되는 길이로 형성할 수 있다.

또한 디지털 코드(CODE<1:N>)는 아날로그 신호와 달리, 0 과 1의 논리값을 표현하면 되므로 전송과정에서의 약간의 신호 감쇄가 발생해도 수신 측 즉, 전압 변환 블록(400)에서 이를 정확히 인식할 수 있다. 따라서 본 발명은 전송 라인(600)에 디지털 코드(CODE<1:N>)의 레벨 감소를 보상하기 위한 별도의 버퍼 또는 리피터(Reapter) 등을 구성할 필요가 없다.

도 3은 도 2의 코드 생성 블록(300)의 구성을 나타낸 블록도이다.

코드 생성 블록(300)은 설정시간 동안 상기 디지털 코드(CODE<1:N>)를 이용하여 생성한 코드 변환 전압(VREFi)과 상기 제 1 기준 전압(VREF1)의 비교를 정해진 주기로 반복 수행하고, 각 비교 결과에 따라 상기 코드 변환 전압(VREFi)과 상기 제 1 기준 전압(VREF1)의 레벨이 같아지도록 상기 디지털 코드(CODE<1:N>)의 코드 값을 조정하도록 구성된다.

도 3에 도시된 바와 같이, 상기 코드 생성 블록(300)은 코드 제어부(310), 디지털 드라이버(320), 전위차 생성 소자로 사용되는 트랜지스터(M1) 및 비교부(330)로 구성할 수 있다.

상기 코드 제어부(310)는 상기 리셋 신호(RST)에 따라 설정된 시간 동안 비교 신호(CMP_OUT)에 응답하여 상기 디지털 코드(CODE<1:N>)의 코드 값을 증가 또는 감소시키도록 구성된다.

상기 디지털 드라이버(320)는 상기 디지털 코드(CODE<1:N>)에 따라 전위차 생성 소자로서 사용되는 트랜지스터(M1)로 흐르는 전류량(Iref1)을 조정하도록 구성된다.

상기 트랜지스터(M1)는 상기 디지털 드라이버(320)와 드레인이 연결되고, 게이트에 제 1 기준 전압(VREF1)을 인가받으며, 소오스가 접지단(VSS)과 연결된다. 상기 트랜지스터(M1)의 소오스와 드레인 사이에는 상기 디지털 드라이버(320)에 의해 조정된 전류량(Iref1)에 상응하는 코드 변환 전압(VREFi)이 생성된다.

상기 비교부(330)는 상기 코드 변환 전압(VREFi)과 상기 제 1 기준 전압(VREF1)을 비교하여 상기 비교 신호(CMP_OUT)를 생성하도록 구성된다. 예를 들어, 상기 비교부(330)는 상기 코드 변환 전압(VREFi)이 상기 제 1 기준 전압(VREF1)에 비해 높을 경우 상기 비교 신호(CMP_OUT)를 하이 레벨로 출력하고, 그 반대의 경우 상기 비교 신호(CMP_OUT)를 로우 레벨로 출력할 수 있다.

도 4는 도 3의 코드 제어부(310)의 구성을 나타낸 블록도이다.

도 4에 도시된 바와 같이, 코드 제어부(310)는 래치(311), 카운터(312) 및 타이밍 제어부(313)로 구성할 수 있다.

상기 래치(311)는 래치 펄스(LATP)에 응답하여 상기 비교 신호(CMP_OUT)를 래치하도록 구성된다.

상기 카운터(312)는 카운트 펄스(CNTP)에 응답하여 상기 래치(311)의 출력에 따라 상기 디지털 코드(CODE<1:N>)의 코드 값을 증가 또는 감소시키도록 구성된다. 상기 카운터(312)는 N 비트 업/다운 카운터(Up/Down Counter)로 구현할 수 있다.

상기 타이밍 제어부(313)는 설정 구간 동안 주기적으로 상기 래치 펄스(LATP) 및 상기 카운트 펄스(CNTP)를 생성하도록 구성된다.

도 5는 도 4의 타이밍 제어부(313)의 구성을 나타낸 블록도, 도 6은 도 5의 오실레이터 구동부(314)의 구성을 나타낸 블록도이고, 도 7은 도 5의 타이밍 제어부(313)의 출력 타이밍도이다.

도 5에 도시된 바와 같이, 상기 타이밍 제어부(313)는 오실레이터 구동부(314), 오실레이터(315), 펄스 생성부(316), 지연부(317) 및 카운터(318)로 구성할 수 있다.

상기 오실레이터 구동부(314)는 도 7과 같이, 상기 리셋 신호(RST)에 따라 오실레이터 인에이블 신호(OSC_EN)를 활성화시키고, 상기 카운트 신호(CNT<1:N>)에 따라 상기 오실레이터 인에이블 신호(OSC_EN)를 비활성화시키도록 구성된다.

상기 오실레이터(315)는 도 7과 같이, 상기 오실레이터 인에이블 신호(OSC_EN)에 응답하여 오실레이터 신호(OSC_OUT)를 생성하도록 구성되며, 링 오실레이터(Ring Oscillator)로 구현할 수 있다.

상기 펄스 생성부(316)는 상기 오실레이터 신호(OSC_OUT)에 응답하여 도 7과같이, 상기 래치 펄스(LATP)를 생성하도록 구성된다.

상기 지연부(317)는 상기 래치 펄스(LATP)를 정해진 시간 동안 지연시켜 도 7과 같이, 상기 카운트 펄스(CNTP)를 생성하도록 구성된다.

즉, 지연부(317)에 의해 카운트 펄스(CNTP)가 래치 펄스(LATP)와 일정 시차를 갖게 된다.

상기 카운터(318)는 상기 오실레이터 신호(OSC_OUT)의 상승 엣지(Rising Edge)를 카운트하여 상기 카운트 신호(CNT<1:N>)의 카운트 값을 순차적으로 증가시키도록 구성된다. 상기 카운터(318)는 N 비트 2진 카운터(Binary Counter)로 구현할 수 있다.

도 6에 도시된 바와 같이, 상기 오실레이터 구동부(314)는 앤드 게이트(AND1), 제 1 펄스 생성부(314-1), 제 2 펄스 생성부(314-2), 래치(314-3) 및 복수개의 트랜지스터(M3, M4)로 구성할 수 있다. 상기 래치(314-3)는 복수개의 인버터(IV2 ~ IV4)로 구성할 수 있다.

상기 오실레이터 구동부(314)는 리셋 신호(RST)가 하이 레벨로 활성화됨에 따라 제 1 펄스 생성부(314-1)에서 생성된 펄스 신호에 따라 트랜지스터(M3)가 전원 전압(VDD)을 구동하여 오실레이터 인에이블 신호(OSC_EN)를 활성화시킨다. 그리고 카운트 신호(CNT<1:N>)가 최대값이 되면 즉, 카운트 신호(CNT<1:N>)의 모든 비트가 하이 레벨이 됨에 따라 제 2 펄스 생성부(314-2)에서 생성된 펄스 신호에 따라 트랜지스터(M4)가 접지 전압(VSS)을 구동하여 오실레이터 인에이블 신호(OSC_EN)를 비활성화시킨다.

이때 오실레이터 신호(OSC_OUT)는 일정한 주기로 상승 엣지가 발생된다. 따라서 리셋 신호(RST)가 활성화된 시점부터 카운트 신호(CNT<1:N>)가 최대값이 되는 시점까지의 시간을 항상 일정하다. 따라서 오실레이터 인에이블 신호(OSC_EN)의 활성화 구간을 항상 일정하게 할 수 있다.

도 8은 도 3의 디지털 드라이버(320)의 구성을 나타낸 회로도이다.

도 8에 도시된 바와 같이, 디지털 드라이버(320)는 소오스에 전원 전압(VDD)이 인가되고, 게이트에 상기 디지털 코드(CODE<1:N>)를 한 비트씩 입력 받으며, 드레인이 공통 연결된 복수개의 트랜지스터(WP1 ~ WPN)로 구성할 수 있다.

상기 복수개의 트랜지스터(WP1 ~ WPN)들의 부호에서 W는 게이트 전극의 폭을 의미하고, P는 트랜지스터가 P형 트랜지스터라는 것을 의미한다.

상기 복수개의 트랜지스터(WP1 ~ WPN)는 디지털 코드(CODE<1:N>)의 코드 값 증가/감소 방식에 맞도록 게이트 전극의 폭을 서로 다르게 하거나, 동일하게 할 수 있다.

즉, 디지털 코드(CODE<1:N>)의 코드 값 증가/감소가 ‘0’의 논리값을 갖는 코드 비트를 시프트시켜 이루어지는 경우, 상기 복수개의 트랜지스터(WP1 ~ WPN)를 일정 비율로 증가되는 게이트 전극 폭을 갖도록 구성하면 된다.

한편, 디지털 코드(CODE<1:N>)의 코드 값 증가/감소가 ‘0’의 논리값을 갖는 코드 비트의 수를 변화시켜 이루어지는 경우에는 상기 복수개의 트랜지스터(WP1 ~ WPN)의 게이트 전극의 폭을 서로 다르게 하는 것도 가능하고, 동일하게 하는 것도 가능하다.

따라서 디지털 코드(CODE<1:N>)의 코드 값을 증가 또는 감소시킴으로써 디지털 드라이버(320)의 복수개의 트랜지스터(WP1 ~ WPN)들을 선택적으로 동작시켜 전류량(Iref1)을 조정할 수 있다.

상술한 바와 같이 구성된 코드 생성 블록(300)의 코드 생성 방법을 도 3을 참조하여 설명하기로 한다. 도 3에 도시된 코드 제어부(310) 및 디지털 드라이 버(320)의 내부적인 동작은 도 4 내지 도 8을 참조하여 설명하였으므로 생략한다.

비교부(330)가 초기값의 디지털 코드(CODE<1:N>)에 따라 디지털 드라이버(320)에 의해 조정된 전류량(Iref1)에 상응하는 코드 변환 전압(VREFi)과 제 1 기준 전압(VREF1)을 비교하여 비교 신호(CMP_OUT)를 출력한다.

이때 코드 변환 전압(VREFi)의 레벨이 제 1 기준 전압(VREF1)에 비해 높거나 낮으면 상기 전류량(Iref1)을 감소 또는 증가 시킴으로써 상기 코드 변환 전압(VREFi)의 레벨을 낮추거나 높여야 하며, 이러한 동작 원리에 맞도록 코드 제어부(310) 및 디지털 드라이버(320)가 설계되어 있다.

코드 제어부(310)는 상기 비교 신호(CMP_OUT)에 따라 상기 디지털 코드(CODE<1:N>)의 코드 값을 증가 또는 감소시킨다.

디지털 드라이버(320)는 상기 디지털 코드(CODE<1:N>)에 따라 상기 전류량(Iref1)을 감소시킨다.

상기 전류량(Iref1)이 감소됨에 따라 상기 코드 변환 전압(VREFi)의 레벨 또한 낮아진다.

상술한 비교 및 그에 따른 디지털 코드(CODE<1:N>)의 코드 값 조정이 반복됨에 따라 코드 변환 전압(VREFi)의 레벨과 제 1 기준 전압(VREF1)의 레벨이 소정 오차 범위 이내로 일치하게 된 이후에는 상기 디지털 코드(CODE<1:N>)의 코드 값은 증가와 감소를 반복하게 된다. 이는 코드 변환 전압(VREFi)의 레벨과 제 1 기준 전압(VREF1)의 레벨이 이상적으로 일치할 수는 없기 때문이다.

상술한 비교 및 그에 따른 디지털 코드(CODE<1:N>)의 코드 값 조정 동작은 도 7의 설명에서 언급한 바와 같이, 설정 시간 즉, 오실레이터 인에이블 신호(OSC_EN)의 활성화 구간 동안 이루어진다. 상기 오실레이터 인에이블 신호(OSC_EN)가 비활성화된 이후의 디지털 코드(CODE<1:N>)는 상기 오실레이터 인에이블 신호(OSC_EN)의 활성화 구간에서 최종적으로 조정된 코드 값으로 유지된다.

도 9는 도 2의 전압 변환 블록(400)의 구성을 나타낸 블록도이다.

도 9에 도시된 바와 같이, 전압 변환 블록(400)은 디지털 드라이버(410) 및 트랜지스터(M2)로 구성할 수 있다.

상기 디지털 드라이버(410)는 상기 디지털 코드(CODE<1:N>)에 따라 전위차 생성 소자로서 사용되는 트랜지스터(M2)로 흐르는 전류량(Iref2)을 조정하도록 구성된다.

상기 트랜지스터(M2)는 드레인이 게이트 및 상기 디지털 드라이버(410)와 연결되고, 소오스가 접지단(VSS)과 연결된다. 상기 트랜지스터(M2)의 소오스와 드레인 사이에 상기 디지털 드라이버(410)에 의해 조정된 전류량(Iref2)에 상응하는 제 2 기준 전압(VREF2)이 생성된다.

상기 전압 변환 블록(400)은 상기 디지털 코드(CODE<1:N>)에 따라 상기 제 1 기준 전압(VREF1)과 동일한 레벨의 제 2 기준 전압(VREF2)을 생성하여 복수개의 회로 블록들(500-1 ~ 500-N)에 제공한다. 실질적으로 상기 제 1 기준 전압(VREF1)과 상기 제 2 기준 전압(VREF2)은 약간의 레벨 차이가 발생할 수 있다. 그러나 이는 회로설계 상의 오차 범위 이내이므로 이후의 설명에서는 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2)이 서로 동일한 것으로 간주한다. 그리고 상기 오차 범위는 해상도 즉, 디지털 코드(CODE<1:N>)의 비트 수를 증가시키고, 이에 맞도록 디지털 드라이버(320, 410)를 설계함으로써 최소화할 수 있다.

이때 디지털 코드(CODE<1:N>)를 변환한 제 2 기준 전압(VREF2)이 제 1 기준 전압(VREF1)과 동일한 레벨을 가지기 위해서는 디지털 코드(CODE<1:N>)를 제 2 기준 전압(VREF2)으로 변환함에 있어 정확한 변환이 이루어져야 한다.

따라서 본 발명은 디지털 드라이버(410)를 상기 도 8의 디지털 드라이버(320)와 동일하게 구성하고, 트랜지스터(M2) 또한 도 3에 도시된 코드 생성 블록(300)의 트랜지스터(M1)와 동일하게 구성하였다.

상기 트랜지스터(M2)는 게이트와 드레인이 단락(Short)된 구조이다. 여기서, 도 3을 참조하면, 트랜지스터(M1)는 실질적으로 게이트와 드레인이 단락된 구조는 아니다. 코드 생성 블록(300)은 제 1 기준 전압(VREF1)과 코드 변환 전압(VREFi)의 레벨이 같아지도록 디지털 코드(CODE<1:N>)를 조정한다. 상기 제 1 기준 전압(VREF1)과 코드 변환 전압(VREFi)이 동일한 레벨이 되면 상기 트랜지스터(M1)의 게이트와 드레인은 가상 단락(Virtual Short) 상태가 된다.

상기 트랜지스터(M1)의 게이트와 드레인이 가상 단락(Virtual Short) 상태가 되도록 조정한 디지털 코드(CODE<1:N>)에 따라 전압 변환 블록(400)이 제 2 기준 전압(VREF2)을 생성한다.

따라서 전압 변환 블록(400)은 제 2 기준 전압(VREF2)을 상기 제 1 기준 전압(VREF1)과 동일한 레벨로 생성할 수 있는 것이다.

도 10은 본 발명의 또 다른 실시예에 따른 반도체 집적회로(101)의 블록도이다.

도 10에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(101)는 기준 전압 생성 블록(200), 코드 생성 블록(300), 복수개의 전압 변환 블록(401-1 ~ 401-N), 전송 라인(Transmission Line)(600) 및 복수개의 회로 블록들(500-1 ~ 500-N)을 구비한다.

도 10에 도시된 본 발명은 복수개의 전압 변환 블록(401-1 ~ 401-N)을 구비하는 것을 제외하고는 도 2 내지 도 9에 따른 본 발명과 동일하게 구성할 수 있다. 상기 복수개의 전압 변환 블록(401-1 ~ 401-N) 또한 기본적인 회로 구성은 도 2의 전압 변환 블록(400)과 동일하게 구현할 수 있다.

복수개의 회로 블록들(500-1 ~ 500-N)이 서로 인접하게 배치되어 있다면, 도 2에 도시된 본 발명에서처럼 하나의 전압 변환 블록(400)에서 생성된 제 2 기준 전압(VREF2)이 모든 회로 블록들(500-1 ~ 500-N)에 동일한 레벨로 제공될 수 있다.

그러나, 상기 복수개의 회로 블록들(500-1 ~ 500-N)이 소정 거리 이상 떨어져서 배치되어 있다면, 하나의 전압 변환 블록(예를 들어, 401-1)에서 생성된 제 2 기준 전압(VREF2)이 모든 회로 블록들(500-1 ~ 500-N)에 동일한 레벨로 제공되지 못할 수도 있다.

따라서 도 10에 도시된 본 발명은 복수개의 회로 블록들(500-1 ~ 500-N) 각각에 대응되도록 복수개의 전압 변환 블록(401-1 ~ 401-N)을 구성함으로써 복수개의 회로 블록들(500-1 ~ 500-N)에 제공되는 제 2 기준 전압(VREF2)들의 균일성을 향상시키고자 한 것이다.

복수개의 전압 변환 블록(401-1 ~ 401-N) 각각은 도 9에 도시된 구성을 사용할 수 있다. 복수개의 전압 변환 블록(401-1 ~ 401-N) 각각은 도 9에서 알 수 있는 바와 같이, 간소한 회로 구성으로서 반도체 집적회로 전체의 면적을 고려하였을 때 매우 적은 회로 면적에 배치하는 것이 가능하다. 따라서 복수개의 전압 변환 블록(401-1 ~ 401-N)를 구성함에 따른 회로 면적 또는 설계 부담은 증가되지 않는다.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 집적회로(102)의 블록도이다.

도 11에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(102)는 기준 전압 생성 블록(202) 자체적으로 제 1 기준 전압(VREF1)을 디지털 코드(CODE<1:N>)로 변환하여 전송 라인(600)을 통해 복수개의 회로 블록들(502-1 ~ 502-N)로 전송할 수 있도록 하며, 또한 복수개의 회로 블록들(502-1 ~ 502-N) 각각이 상기 디지털 코드(CODE<1:N>)를 제 2 기준 전압(VREF2)으로 변환하여 사용할 수 있도록 구성한 것이다.

이를 구현하기 위한 방법으로, 디지털 코드(CODE<1:N>) 생성 기능을 수행하기 위한 코드 생성부(302)를 기준 전압 생성 블록(202) 내부에 구성하고, 디지털 코드(CODE<1:N>)를 제 2 기준 전압(VREF2)으로 변환하는 기능을 수행하기 위한 복수개의 전압 변환부(402-1 ~ 402-N) 각각을 복수개의 회로 블록들(502-1 ~ 502-N) 각각의 내부에 구성한 것이다.

상기 기준 전압 생성 블록(202)은 제 1 기준 전압(VREF1)을 생성하기 위한 구성으로서, 밴드 갭 레퍼런스 회로(Band Gap Reference Circuit)를 구비할 수 있으며, 상기 밴드 갭 레퍼런스 회로를 이용하여 제 1 기준 전압(VREF1)을 PVT(Process/Voltage/Temperature) 변동에 상관없이 일정한 레벨로 생성할 수 있다.

상기 코드 생성부(302) 및 복수개의 전압 변환부(402-1 ~ 402-N)의 회로 구성은 도 2 내지 도 9에 따른 본 발명과 동일하게 구현할 수 있다.

상기 복수개의 회로 블록들(502-1 ~ 502-N)은 상기 제 2 기준 전압(VREF2)을 이용하여 각각 자신의 고유 기능 즉, 반도체 집적회로의 동작에 관련 된 기능을 수행하기 위한 기능 블록을 구비한다. 예를 들어, 회로 블록(502-1)은 지연 고정 루프 동작을 수행하기 위한 기능 블록을 구비할 수 있다.

상기 기준 전압 생성 블록(202)과 복수개의 회로 블록들(502-1 ~ 502-N)은 설계시 레이아웃 마진(Layout Margin) 및 신호 라인 배치 등을 고려하여 각각의 독립적인 회로 영역이 할당될 수 있다.

따라서 기준 전압 생성 블록(202)을 위해 할당된 회로 영역 중 여유 영역에 코드 생성부(302)를 구성하고, 복수개의 회로 블록들(502-1 ~ 502-N) 각각을 위해 할당된 회로 영역 중 여유 영역에 복수개의 전압 변환부(402-1 ~ 402-N)를 구성할 수 있다.

한편, 복수개의 회로 블록들(502-1 ~ 502-N) 중에서 일부 예를 들어, 회로 블록(502-1)은 여유 영역이 부족하거나, 내부 신호 라인 배선 등의 이유로 전압 변 환부(402-1)를 내부에 구성하지 못할 수 있다. 이 경우에는 전압 변환부(402-1)를 상기 회로 블록(502-1)에 인접한 영역에 형성하는 것도 가능하다. 코드 생성부(302)의 경우에도 이와 마찬가지로 기준 전압 생성 블록(202) 외부에 형성할 수 있다.

이와 같이, 코드 생성부(302)를 기준 전압 생성 블록(202)의 여유 영역에 구성하고, 복수개의 전압 변환부(402-1 ~ 402-N)를 복수개의 회로 블록들(502-1 ~ 502-N) 각각의 여유 영역에 구성할 경우, 반도체 집적회로 측면에서 안정적인 기준 전압 전송 기능을 포함하고도 최대한의 레이아웃 마진을 확보할 수 있다. 또한 제 1 기준 전압(VREF1) 및 제 2 기준 전압(VREF2)을 전송하기 위한 전송 라인들을 도 2와 도 10에 도시된 본 발명의 실시예들에 비해 더욱 줄일 수 있으므로 전송 라인으로 인한 노이즈 감소 효과를 향상시킬 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 집적회로(10)의 구성을 나타낸 블록도,

도 2는 본 발명의 다른 실시예에 따른 반도체 집적회로(100)의 블록도,

도 3은 도 2의 코드 생성 블록(300)의 구성을 나타낸 블록도,

도 4는 도 3의 코드 제어부(310)의 구성을 나타낸 블록도,

도 5는 도 4의 타이밍 제어부(313)의 구성을 나타낸 블록도,

도 6은 도 5의 오실레이터 구동부(314)의 구성을 나타낸 블록도,

도 7은 도 5의 타이밍 제어부(313)의 출력 타이밍도이고,

도 8은 도 3의 디지털 드라이버(320)의 구성을 나타낸 회로도,

도 9는 도 2의 전압 변환 블록(400)의 구성을 나타낸 블록도,

도 10은 본 발명의 또 다른 실시예에 따른 반도체 집적회로(101)의 블록도,

<도면의 주요 부분에 대한 부호 설명>

10, 100, 101, 102: 반도체 집적회로 200: 기준 전압 생성 블록

300: 코드 생성 블록 400: 전압 변환 블록

Claims

제 1 기준 전압을 생성하고, 상기 제 1 기준 전압의 레벨에 상응하는 디지털 코드를 생성하여 출력하는 기준 전압 생성 블록;

상기 디지털 코드를 2 기준 전압으로 변환하여 반도체 집적회로의 동작 관련 기능을 위해 사용하는 회로 블록; 및

상기 기준 전압 생성 블록과 상기 회로 블록 사이에 연결되어 상기 디지털 코드를 전송하기 위한 전송 라인을 구비하고,

상기 기준 전압 생성 블록은

상기 제 1 기준 전압을 생성하기 위한 밴드 갭 레퍼런스 회로,

상기 디지털 코드에 따라 전류량을 조정하도록 구성된 디지털 드라이버,

상기 디지털 드라이버에 의해 조정된 전류량에 비례하는 코드 변환 전압이 생성되도록 구성된 전위차 생성 소자,

상기 코드 변환 전압과 상기 제 1 기준 전압을 비교하여 비교 신호를 생성하도록 구성된 비교부, 및

상기 비교 신호에 따라 상기 디지털 코드를 가변시키도록 구성된 코드 제어부를 구비하며,

상기 전위차 생성 소자는

드레인이 상기 디지털 드라이버와 연결되고, 소오스가 접지단과 연결되며, 게이트에 상기 기준 전압을 인가받는 트랜지스터인 반도체 집적회로.
제 1 항에 있어서,

상기 기준 전압 생성 블록은

상기 디지털 코드를 변환한 코드 변환 전압과 상기 제 1 기준 전압을 비교한 결과에 따라 상기 디지털 코드의 코드 값을 조정하도록 구성된 반도체 집적회로.
제 1 항에 있어서,

상기 기준 전압 생성 블록은

설정 구간 동안 상기 디지털 코드를 이용하여 생성한 코드 변환 전압과 상기 제 1 기준 전압의 비교를 정해진 주기로 수행하며, 각 비교 결과에 따라 상기 코드 변환 전압과 상기 제 1 기준 전압의 레벨이 같아지도록 상기 디지털 코드의 코드 값을 조정하는 반도체 집적회로.
삭제
제 1 항에 있어서,

상기 디지털 드라이버는

상기 디지털 코드에 따라 전류 구동량이 다른 복수개의 트랜지스터를 선택적으로 동작시켜 상기 전류량을 조정하도록 구성된 반도체 집적회로.
삭제
제 1 항에 있어서,

상기 코드 제어부는

리셋 신호를 이용하여 정의한 설정 구간 동안 주기적으로 카운트 펄스를 생성하고, 상기 카운트 펄스의 생성 타이밍에 맞도록 상기 비교 신호에 따라 상기 디지털 코드의 코드 값을 증가 또는 감소시키도록 구성된 반도체 집적회로.
제 7 항에 있어서,

상기 코드 제어부는

래치 펄스에 응답하여 상기 비교 신호를 래치하도록 구성된 래치,

상기 카운트 펄스에 응답하여 상기 래치의 출력에 맞도록 상기 디지털 코드의 코드 값을 증가 또는 감소시키도록 구성된 카운터, 및

상기 설정 구간 동안 주기적으로 상기 래치 펄스 및 상기 카운트 펄스를 생성하도록 구성된 타이밍 제어부를 구비하는 반도체 집적회로.
제 8 항에 있어서,

상기 타이밍 제어부는

리셋 신호와 카운트 신호에 응답하여 상기 설정 구간을 정의하기 위한 오실레이터 인에이블 신호를 생성하도록 구성된 오실레이터 구동부,

상기 오실레이터 인에이블 신호에 응답하여 오실레이터 신호를 생성하도록 구성된 오실레이터,

상기 오실레이터 신호에 응답하여 상기 래치 펄스를 생성하도록 구성된 펄스 생성부,

상기 래치 펄스를 정해진 시간동안 지연시켜 상기 카운트 펄스를 생성하도록 구성된 지연부, 및

상기 오실레이터 신호를 카운트하여 상기 카운트 신호를 생성하도록 구성된 카운터를 구비하는 반도체 집적회로.
제 9 항에 있어서,

상기 오실레이터 구동부는

상기 리셋 신호의 활성화에 응답하여 상기 오실레이터 인에이블 신호를 활성화시키고, 상기 카운트 신호의 카운트 값이 최대값에 도달하면 상기 오실레이터 인에이블 신호를 비활성화시키도록 구성된 반도체 집적회로.
제 1 항에 있어서,

상기 회로 블록은

상기 디지털 코드에 따라 전류량을 조정하도록 구성된 디지털 드라이버,

상기 디지털 드라이버에 의해 조정된 전류량에 비례하는 상기 제 2 기준 전압이 생성되도록 구성된 전위차 생성 소자, 및

상기 제 2 기준 전압을 이용하여 기설정된 반도체 집적회로의 동작 관련 기능을 수행하기 위한 기능 블록을 구비하는 반도체 집적회로.
제 11 항에 있어서,

상기 디지털 드라이버는

상기 디지털 코드에 따라 전류 구동량이 다른 복수개의 트랜지스터를 선택적으로 동작시켜 상기 전류량을 조정하도록 구성된 반도체 집적회로.