CN113970951B - 时钟分布网络、使用其的半导体装置以及半导体系统 - Google Patents

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Abstract

本申请公开了时钟分布网络、使用其的半导体装置以及半导体系统。该时钟分布网络包括：全局驱动器，配置为接收成对的时钟信号以产生成对的全局时钟信号；时钟传输驱动器，配置为放大成对的全局时钟信号以产生成对的传输时钟信号；第一升压电路，配置为对成对的传输时钟信号的电压电平进行升压，以产生成对的第一升压时钟信号；第一本地驱动器，配置为对成对的第一升压时钟信号的电压电平进行移位，以产生成对的第一本地时钟信号；第二升压电路，配置为对成对的第一升压时钟信号的电压电平进行升压，以产生成对的第二升压时钟信号；以及第二本地驱动器，配置为对成对的第二升压时钟信号的电压电平进行移位，以产生成对的第二本地时钟信号。

Description

时钟分布网络、使用其的半导体装置以及半导体系统
相关申请的交叉引用
本申请要求于2020年7月22日提交的申请号为10-2020-0090729的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例涉及集成电路，并且更具体地涉及时钟分布网络，其包括使用该时钟分布网络的半导体装置和半导体系统。
背景技术
电子器件包括许多电子元件。例如，计算机系统包括许多半导体装置，每个半导体装置包括半导体。配置计算机系统的半导体装置可以同步于时钟信号而操作。半导体装置可以通过同步于时钟信号接收和发送数据来彼此通信。随着计算机系统的运行速度的增大，时钟信号的频率变大并且时钟信号的幅度变小。通常，每个半导体装置可以包括用于有效地放大具有高频率和小幅度的时钟信号的电流模式逻辑(CML)驱动器，并且可以将时钟信号放大至CML电平以输出经放大的时钟信号。因为假设半导体装置内的内部电路同步于互补金属氧化物半导体(CMOS)电平的时钟信号而操作，所以可以提供CML至CMOS转换器以在通过CML驱动器传送的时钟信号被提供给内部电路之前将通过CML驱动器传送的时钟信号的电平转换成CMOS电平。因为半导体装置内存在大量内部电路，所以时钟传输线不可避免地变长，以将时钟信号传送到大量内部电路和/或CML至CMOS转换器，并且时钟传输线上的负载不可避免地变大。因此，半导体装置可以包括具有更强大驱动力并且消耗更大量电流的CML驱动器。而且，即使半导体装置包括具有更强大驱动力的CML驱动器，随着在CML驱动器和内部电路之间的传输线变长，传送到内部电路的时钟信号的幅度也会不可避免地变小。
发明内容
在一个实施例中，一种时钟分布网络可以包括全局驱动器、时钟传输驱动器、第一升压电路、第一本地驱动器、第二升压电路和第二本地驱动器。全局驱动器可以被配置为接收成对的时钟信号以产生成对的全局时钟信号。时钟传输驱动器可以被配置为放大成对的全局时钟信号以产生成对的传输时钟信号。第一升压电路可以被配置为对成对的传输时钟信号的电压电平进行升压以产生成对的第一升压时钟信号。第一本地驱动器可以被配置为对成对的第一升压时钟信号的电压电平进行移位以产生成对的第一本地时钟信号。第二升压电路可以被配置为对成对的第一升压时钟信号的电压电平进行升压以产生成对的第二升压时钟信号。第二本地驱动器可以被配置对成对的第二升压时钟信号的电压电平进行升压以产生成对的第二本地时钟信号。
在一个实施例中，一种半导体装置可以包括第一本地驱动器、第一数据输入/输出电路、第一升压电路、第二本地驱动器和第二数据输入/输出电路。第一本地驱动器可以被配置为接收成对的第一传输时钟信号并对成对的第一传输时钟信号的电压电平进行移位以产生成对的第一本地时钟信号。第一数据输入/输出电路可以被配置为同步于成对的第一本地时钟信号来执行数据输入/输出操作。第一升压电路可以被配置为对成对的第一传输时钟信号的电压电平进行升压以产生成对的第二传输时钟信号。第二本地驱动器可以被配置为接收成对的第二传输时钟信号并对成对的第二传输时钟信号的电压电平进行移位以产生成对的第二本地时钟信号。第二数据输入/输出电路可以被配置为同步于成对的第二本地时钟信号来执行数据输入/输出操作。
附图说明
图1是示出根据一个实施例的时钟分布网络的配置的图。
图2是示出图1所示的升压电路的配置的图。
图3是示出图1所示的CML至CMOS驱动器的配置的图。
图4是示出根据一个实施例的时钟分布网络的配置的图。
图5是示出提供升压电路时和不提供升压电路时通过时钟传输线传送的成对的时钟信号的增益比较的图。
图6是相对地示出提供升压电路时和不提供升压电路时通过时钟传输线传送的成对的时钟信号的幅度的图。
图7是示出提供升压电路时和不提供升压电路时通过时钟传输线传送的成对的时钟信号的相位差的图。
图8是示出根据一个实施例的半导体系统的配置的图。
具体实施方式
图1是示出根据一个实施例的时钟分布网络100的配置的图。参考图1，时钟分布网络100可以接收成对的时钟信号CLK和CLKB以产生成对的传输时钟信号TCLK和TCLKB，并且可以将成对的传输时钟信号TCLK和TCLKB提供给多个内部电路。时钟分布网络100可以通过时钟传输线101和102将成对的传输时钟信号TCLK和TCLKB提供给多个内部电路。通过时钟传输线101和102传输的成对的传输时钟信号TCLK和TCLKB可以具有电流模式逻辑(CML)电平。成对的传输时钟信号TCLK和TCLKB可能具有有限的摆动范围，并且不能在电源电压的电平和接地电压的电平之间完全摆动。多个内部电路可以包括被配置为基于成对的传输时钟信号TCLK和TCLKB来执行预定操作的任何电路。多个内部电路中的每一个可以耦接至时钟传输线101和102。多个内部电路中的每一个可以基于成对的传输时钟信号TCLK和TCLKB来产生成对的本地时钟信号。成对的本地时钟信号可以具有互补金属氧化物半导体(CMOS)电平，并且可以在电源电压的电平和接地电压的电平之间完全摆动。多个内部电路中的每一个可以包括CML至CMOS转换器(CML to CMOS converter)，其被配置为将具有CML电平的成对的传输时钟信号TCLK和TCLKB转换为具有CMOS电平的成对的本地时钟信号。时钟分布网络100可以包括升压电路，该升压电路被配置为将更靠近成对的传输时钟信号TCLK和TCLKB的源而设置的内部电路耦接到远离成对的传输时钟信号TCLK和TCLKB的源而设置的内部电路。升压电路可以对通过时钟传输线101和102传送的成对的传输时钟信号TCLK和TCLKB的电压电平进行升压，以使得远离成对的传输时钟信号TCLK和TCLKB的源而设置的内部电路可以接收具有足够幅度的成对的传输时钟信号TCLK和TCLKB。
时钟分布网络100可以包括全局驱动器110、时钟传输驱动器120、第一升压电路131、第一CML至CMOS转换器141、第二升压电路132和第二CML至CMOS转换器142。全局驱动器110可以接收成对的时钟信号CLK和CLKB。成对的时钟信号CLK和CLKB可以包括时钟信号CLK和互补时钟信号CLKB。时钟信号CLK和互补时钟信号CLKB中的每一个可以具有CML电平。全局驱动器110可以接收成对的时钟信号CLK和CLKB以产生成对的全局时钟信号GCLK和GCLKB。成对的全局时钟信号GCLK和GCLKB可以包括全局时钟信号GCLK和互补全局时钟信号GCLKB。全局驱动器110可以是CML驱动器、CML缓冲器或CML放大电路。成对的全局时钟信号GCLK和GCLKB可以具有CML电平。
时钟传输驱动器120可以从全局驱动器110接收成对的全局时钟信号GCLK和GCLKB。时钟传输驱动器120可以放大成对的全局时钟信号GCLK和GCLKB以产生成对的传输时钟信号TCLK和TCLKB。时钟传输驱动器120可以将成对的传输时钟信号TCLK和TCLKB输出至时钟传输线101和102。成对的传输时钟信号TCLK和TCLKB可以包括传输时钟信号TCLK和互补传输时钟信号TCLKB。时钟传输驱动器120可以是半字节驱动器(nibble driver)，其被配置为放大成对的全局时钟信号GCLK和GCLKB以便将由全局驱动器110产生的成对的全局时钟信号GCLK和GCLKB传输到多个时钟传输线之中的耦接至时钟传输驱动器120的时钟传输线101和102。尽管未示出，但是时钟分布网络100还可以包括多个半字节驱动器，其被配置为将成对的全局时钟信号GCLK和GCLKB传送到其他时钟传输线。时钟传输驱动器120可以是CML驱动器、CML缓冲器或CML放大电路。因为传输时钟信号TCLK和TCLKB是通过耦接在时钟传输驱动器120与第一CML至CMOS转换器141之间的时钟传输线101和102传送的时钟信号，所以传输时钟信号TCLK和TCLKB可以是成对的第一传输时钟信号。成对的第一传输时钟信号可以包括第一传输时钟信号和第一互补传输时钟信号。
第一升压电路131可以耦接到时钟传输线101和102，以接收成对的传输时钟信号TCLK和TCLKB。第一升压电路131可以耦接在时钟传输驱动器120与第一CML至CMOS转换器141之间，或者可以耦接在时钟传输驱动器120和第二升压电路132之间。第一升压电路131可以对成对的传输时钟信号TCLK和TCLKB的电压电平进行升压以产生成对的第一升压时钟信号BCLK1和BCLK1B。成对的第一升压时钟信号BCLK1和BCLK1B可以包括第一升压时钟信号BCLK1和第一互补升压时钟信号BCLK1B。第一升压电路131可以放大成对的传输时钟信号TCLK和TCLKB的交流(AC)分量和/或高频分量，以产生具有比成对的传输时钟信号TCLK和TCLKB更改进的AC增益的成对的第一升压时钟信号BCLK1和BCLK1B。AC增益可以意指能够在相对高的频率处发生的高频增益，并且可以意指在信号的电压电平转变时发生的增益。当成对的传输时钟信号TCLK和TCLKB的逻辑电平转变时，第一升压电路131可以通过形成成对的第一升压时钟信号BCLK1和BCLK1B的AC峰值来对成对的传输时钟信号TCLK和TCLKB进行升压。
第一CML至CMOS转换器141可以接收成对的第一升压时钟信号BCLK1和BCLK1B。第一CML至CMOS转换器141可以使成对的第一升压时钟信号BCLK1和BCLK1B的电压电平移位以产生成对的第一本地时钟信号LCLK1和LCLK1B。第一CML至CMOS转换器141可以是第一本地驱动器，其被配置为放大成对的第一升压时钟信号BCLK1和BCLK1B以产生成对的第一本地时钟信号LCLK1和LCLK1B。成对的第一本地时钟信号LCLK1和LCLK1B可以包括第一本地时钟信号LCLK1和第一互补本地时钟信号LCLK1B。第一CML至CMOS转换器141可以将具有CML电平的成对的第一升压时钟信号BCLK1和BCLK1B转换为具有CMOS电平的成对的第一本地时钟信号LCLK1和LCLK1B。成对的第一本地时钟信号LCLK1和LCLK1B可以被提供给耦接至第一CML至CMOS转换器141的内部电路(未示出)。耦接至第一CML至CMOS转换器141的内部电路可以同步于成对的第一本地时钟信号LCLK1和LCLK1B而操作。归因于由时钟传输驱动器120到第一CML至CMOS转换器141的时钟传输线101和102的寄生电阻(R)和寄生电容(C)引起的RC衰减，当成对的传输时钟信号TCLK和TCLKB到达第一CML至CMOS转换器141时，成对的传输时钟信号TCLK和TCLKB的幅度或电压电平可以被衰减。第一升压电路131可以对传送到第一CML至CMOS转换器141的成对的传输时钟信号TCLK和TCLKB进行升压来补偿成对的传输时钟信号TCLK和TCLKB的幅度或电压电平的衰减。而且，第一升压电路131可以保持成对的传输时钟信号TCLK和TCLKB的摆动范围，并且可以最小化成对的传输时钟信号TCLK和TCLKB到达第一CML至CMOS转换器141所花费的延迟时间。因此，第一CML至CMOS转换器141可以正常地产生具有与成对的传输时钟信号TCLK和TCLKB相对应的电平电压的成对的第一本地时钟信号LCLK1和LCLK1B。
第二升压电路132可以耦接到时钟传输线101和102，以接收成对的传输时钟信号TCLK和TCLKB。第二升压电路132可以被耦接在第一升压电路131与第二CML至CMOS转换器142之间。第二升压电路132可以对成对的第一升压时钟信号BCLK1和BCLK1B的电压电平进行升压以产生成对的第二升压时钟信号BCLK2和BCLK2B。成对的第二升压时钟信号BCLK2和BCLK2B可以包括第二升压时钟信号BCLK2和第二互补升压时钟信号BCLK2B。第二升压电路132可以放大成对的第一升压时钟信号BCLK1和BCLK1B的AC分量和/或高频分量，以产生成对的第二升压时钟信号BCLK2和BCLK2B，成对的第二升压时钟信号BCLK2和BCLK2B具有比成对的第一升压时钟信号BCLK1和BCLK1B更改进的AC增益。当成对的第一升压时钟信号BCLK1和BCLK1B的逻辑电平转变时，第二升压电路132可以通过形成成对的第二升压时钟信号BCLK2和BCLK2B的AC峰值来对成对的第一升压时钟信号BCLK1和BCLK1B进行升压。因为成对的第二升压时钟信号BCLK2和BCLK2B是通过耦接在第一CML至CMOS转换器141与第二CML至CMOS转换器142之间的时钟传输线101和102传送的时钟信号，所以成对的第二升压时钟信号BCLK2和BCLK2B可以是成对的第二传输时钟信号。第二升压时钟信号BCLK2可以是第二传输时钟信号，且第二互补升压时钟信号BCLK2B可以是第二互补传输时钟信号。在一个实施例中，可以选择性地提供第一升压电路131以最小化第一CML至CMOS转换器141接收到成对的传输时钟信号TCLK和TCLKB的时间与第二CML至CMOS转换器142接收到成对的传输时钟信号TCLK和TCLKB的时间之间的时间差。当不存在第一升压电路131时，第二升压电路132可以耦接在时钟传输驱动器120与第二CML至CMOS转换器142之间，并且可以接收成对的传输时钟信号TCLK和TCLKB以对成对的传输时钟信号TCLK和TCLKB进行升压。
第二CML至CMOS转换器142可以接收成对的第二升压时钟信号BCLK2和BCLK2B。第二CML至CMOS转换器142可以对成对的第二升压时钟信号BCLK2和BCLK2B的电压电平进行移位，以产生成对的第二本地时钟信号LCLK2和LCLK2B。第二CML至CMOS转换器142可以是第二本地驱动器，其被配置为放大成对的第二升压时钟信号BCLK2和BCLK2B以产生成对的第二本地时钟信号LCLK2和LCLK2B。成对的第二本地时钟信号LCLK2和LCLK2B可以包括第二本地时钟信号LCLK2和第二互补本地时钟信号LCLK2B。第二CML至CMOS转换器142可以将具有CML电平的成对的第二升压时钟信号BCLK2和BCLK2B转换为具有CMOS电平的成对的第二本地时钟信号LCLK2和LCLK2B。成对的第二本地时钟信号LCLK2和LCLK2B可以被提供给耦接至第二CML至CMOS转换器142的内部电路(未示出)。耦接至第二CML至CMOS转换器142的内部电路可以同步于成对的第二本地时钟信号LCLK2和LCLK2B而操作。归因于由从第一升压电路131或第一CML至CMOS转换器141到第二CML至CMOS转换器142的时钟传输线101和102的寄生电阻(R)和寄生电容(C)引起的RC衰减，当成对的第一升压时钟信号BCLK1和BCLK1B到达第二CML至CMOS转换器142时，通过第一升压电路131升压的成对的第一升压时钟信号BCLK1和BCLK1B的幅度或电压电平可以被衰减。第二升压电路132可以通过对传送到第二CML至CMOS转换器142的成对的第一升压时钟信号BCLK1和BCLK1B进行升压来补偿成对的第一升压时钟信号BCLK1和BCLK1B的幅度或电压电平的衰减。另外，第二升压电路132可以保持成对的第一升压时钟信号BCLK1和BCLK1B的摆动范围，并且可以最小化成对的第一升压时钟信号BCLK1和BCLK1B到达第二CML至CMOS转换器142所花费的延迟时间。因此，第二CML至CMOS转换器142可以正常产生成对的第二本地时钟信号LCLK2和LCLK2B，成对的第二本地时钟信号LCLK2和LCLK2B具有与成对的传输时钟信号相对应TCLK和TCLKB相对应的电压电平，并且成对的传输时钟信号TCLK和TCLKB到达第一CML至CMOS转换器141所花费的时间量与成对的传输时钟信号TCLK和TCLKB到达第二CML至CMOS转换器142所花费的时间量之间的差可以被最小化。
图2是示出图1所示的升压电路的配置的图。图2示出了第二升压电路132的配置。参考图2，第二升压电路132可以接收第一升压时钟信号BCLK1和第一互补升压时钟信号BCLK1B以输出第二升压时钟信号BCLK2和第二互补升压时钟信号BCLK2B。当第一升压时钟信号BCLK1的电压电平转变时，第二升压电路132可以增大第一互补升压时钟信号BCLK1B的幅度。当第一互补升压时钟信号BCLK1B的电压电平转变时，第二升压电路132可以增大第一升压时钟信号BCLK1的幅度。第二升压电路132可以包括第一晶体管T1、第二晶体管T2、第一电流源I1和第二电流源I2。第一晶体管T1和第二晶体管T2中的每一个可以是N沟道MOS晶体管。第一晶体管T1可以在其栅极处接收第一互补升压时钟信号BCLK1B。第一晶体管T1的漏极和源极之中的一个可以耦接到第一升压时钟信号BCLK1被输入至的节点和输出第二升压时钟信号BCLK2的节点。第二晶体管T2可以在其栅极处接收第一升压时钟信号BCLK1。第二晶体管T2的漏极和源极之中的一个可以耦接到第一互补升压时钟信号BCLK1B被输入至的节点和输出第二互补升压时钟信号BCLK2B的节点。第一电流源I1可以耦接到接地电压节点与第一晶体管T1的漏极和源极中的另一个之间。第二电流源I2可以耦接到接地电压节点与第二晶体管T2的漏极和源极中的另一个之间。流过第一电流源I1的电流量可以与流过第二电流源I2的电流量相同或不同。第二升压电路132还可以包括电容器C。该电容器C可以耦接在第一晶体管T1的漏极和源极之中的另一个与第二晶体管T2的漏极和源极之中的另一个之间。除了第一升压电路131接收传输时钟信号TCLK和互补传输时钟信号TCLKB以输出第一升压时钟信号BCLK1和第一互补升压时钟信号BCLK1B之外，第一升压电路131可以具有与第二升压电路132相同的配置。
第二升压电路132可以如下操作。当第一升压时钟信号BCLK1从逻辑低电平转变为逻辑高电平时，第一互补升压时钟信号BCLK1B可以从逻辑高电平转变为逻辑低电平，并且第二晶体管T2可以被导通。当第二晶体管T2被导通时，电流可以从输出第二互补升压时钟信号BCLK2B的节点通过第二电流源I2流到接地电压节点。因此，第二互补升压时钟信号BCLK2B可以被额外地驱动到逻辑低电平，并且第二互补升压时钟信号BCLK2B的幅度和电压电平可以被升压。当第一互补升压时钟信号BCLK1B从逻辑低电平转变为逻辑高电平时，第一升压时钟信号BCLK1可以从逻辑高电平转变为逻辑低电平，并且第一晶体管T1可以被导通。当第一晶体管T1被导通时，电流可以从输出第二升压时钟信号BCLK2的节点通过第一电流源I1流到接地电压节点。因此，第二升压时钟信号BCLK2可以被额外地驱动到逻辑低电平，并且第二升压时钟信号BCLK2的幅度和电压电平可以被升高。每当第一升压时钟信号BCLK1和第一互补升压时钟信号BCLK1B中的每一个转变时，第二升压电路132可以通过形成第二升压时钟信号BCLK2和第二互补升压时钟信号BCLK2B中的每一个的AC峰值来对成对的第一升压时钟信号BCLK1和BCLK1B的电压电平进行升压。当形成AC峰值时，成对的第二升压时钟信号BCLK2和BCLK2B的幅度可以增大，并且除此之外，成对的第二升压时钟信号BCLK2和BCLK2B的上升沿和下降沿的相位可以提前。因此，成对的第一升压时钟信号BCLK1和BCLK1B与成对的第二升压时钟信号BCLK2和BCLK2B之间的相位差可以减少。
图3是示出图1所示的CML至CMOS驱动器的配置的图。图3示出了第一CML至CMOS转换器141的配置。参考图3，第一CML至CMOS转换器141可以包括第一电容器C1、第一反相器IV1、第一电阻器R1、第二反相器IV2、第二电容器C2、第三反相器IV3、第二电阻器R2和第四反相器IV4。第一电容器C1可以在一端处接收第一升压时钟信号BCLK1，并且可以在另一端处耦接到第一反相器IV1的输入节点。第一电容器C1可以输出第一升压时钟信号BCLK1的AC分量和/或高频分量。当第一升压时钟信号BCLK1的逻辑电平转变时，第一反相器IV1可以基于第一电容器C1的输出进行操作。第一反相器IV1可以对通过输入节点输入的信号进行反相放大，以通过输出节点输出反相放大信号。第一电阻器R1可以耦接在第一反相器IV1的输入节点和输出节点之间。第一电阻器R1可以设置第一反相器IV1的输入节点的电压电平。例如，当第一反相器IV1在电源电压和接地电压之间操作时，第一电阻器R1可以将第一反相器IV1的输入节点的电压电平设置为与电源电压的一半相对应的电压电平。在第一升压时钟信号BCLK1的直流(DC)分量和/或低频分量被第一电容器C1去除的情况下，第一电阻器R1可以将第一反相器IV1的输入节点的电压电平设置为与第一反相器IV1的操作电压的一半相对应的电压电平，以控制第一反相器IV1线性地操作。第二反相器IV2可以在其输入节点处耦接至第一反相器IV1的输出节点。第二反相器IV2可以反相驱动第一反相器IV1的输出，以通过输出节点输出反相驱动信号作为第一本地时钟信号LCLK1。
第二电容器C2可以在一端处接收第一互补升压时钟信号BCLK1B，并且可以在另一端处耦接到第三反相器IV3的输入节点。第二电容器C2可以输出第一互补升压时钟信号BCLK1B的AC分量和/或高频分量。当第一互补升压时钟信号BCLK1B的逻辑电平转变时，第三反相器IV3可以基于第二电容器C2的输出进行操作。第三反相器IV3可以对通过输入节点输入的信号进行反相放大，以通过输出节点输出反相放大信号。第二电阻器R2可以耦接在第三反相器IV3的输入节点和输出节点之间。第二电阻器R2可以设置第三反相器IV3的输入节点的电压电平。第二电阻器R2可以将第三反相器IV3的输入节点的电压电平设置为与电源电压的一半相对应的电压电平。在第一互补升压时钟信号BCLK1B的DC分量和/或低频分量被第二电容器C2去除的情况下，第二电阻器R2可以将第三反相器IV3的输入节点的电压电平设置为与第三反相器IV3的操作电压的一半相对应的电压电平，以控制第三反相器IV3线性操作。第四反相器IV4可以在其输入节点处耦接到第三反相器IV3的输出节点。第四反相器IV4可以反相驱动第三反相器IV3的输出，以通过输出节点输出反相驱动信号，作为第一互补本地时钟信号LCLK1B。在一些实施例中，第二CML至CMOS转换器142的配置类似于图3所示且如上面描述的第一CML至CMOS转换器141的配置。
图4是示出根据一个实施例的时钟分布网络400的配置的图。图4所示的时钟分布网络400可以包括与图1所示的时钟分布网络100相同的大部分元件。在下文中，将主要描述与时钟分布网络100不同的元件，而不是与时钟分布网络100相同的元件。时钟分布网络400可以包括全局驱动器410、时钟传输驱动器420、第一升压电路431、第一CML至CMOS转换器441、第二升压电路432和第二CML至CMOS转换器442。全局驱动器410、第一CML至CMOS转换器441和第二CML至CMOS转换器442可以与图1所示的全局驱动器110、第一CML至CMOS转换器141和第二CML至CMOS转换器142实质相同。全局驱动器410可以接收成对的时钟信号CLK和CLKB以产生成对的全局时钟信号GCLK和GCLKB。时钟传输驱动器420可以放大成对的全局时钟信号GCLK和GCLKB，以产生成对的传输时钟信号TCLK和TCLKB。第一升压电路431可以对成对的传输时钟信号TCLK和TCLKB的电压电平进行升压，以产生成对的第一升压时钟信号BCLK1和BCLK1B。第一CML至CMOS转换器441可以对成对的第一升压时钟信号BCLK1和BCLK1B的电压电平进行移位，以产生成对的第一本地时钟信号LCLK1和LCLK1B。第二升压电路432可以对成对的第一升压时钟信号BCLK1和BCLK1B的电压电平进行升压，以产生成对的第二升压时钟信号BCLK2和BCLK2B。第二CML至CMOS转换器442可以对成对的第二升压时钟信号BCLK2和BCLK2B的电压电平进行移位，以产生成对的第二本地时钟信号LCLK2和LCLK2B。
时钟传输驱动器420可以是CML驱动器，并且还可以接收第一电流控制信号CC1。第一电流控制信号CC1可以控制时钟传输驱动器420的增益和/或电流消耗量。时钟传输驱动器420的电流消耗量可以意指时钟传输驱动器420的驱动力。时钟传输驱动器420可以具有基于第一电流控制信号CC1而变化的增益和/或电流消耗量。例如，能够基于第一电流控制信号CC1而变化的增益可以是包括AC增益和DC增益的整体增益。因为时钟分布网络400在时钟传输线401和402上包括第一升压电路431和第二升压电路432，所以当时钟传输驱动器420最大化用于产生成对的传输时钟信号TCLK和TCLKB的驱动力时，可能会消耗不必要的电流。因此，可以基于第一电流控制信号CC1来调整时钟传输驱动器420的增益和/或电流消耗量，以优化时钟传输驱动器420的驱动力来产生成对的传输时钟信号TCLK和TCLKB。第一升压电路431还可以接收第二电流控制信号CC2。第二电流控制信号CC2可以控制第一升压电路431的AC增益和/或电流消耗量。第一升压电路431可以具有能够基于第二电流控制信号CC2而变化的AC增益和/或电流消耗量。第二升压电路432还可以接收第三电流控制信号CC3。第三电流控制信号CC3可以控制第二升压电路432的AC增益和/或电流消耗量。第二升压电路432可以具有能够基于第三电流控制信号CC3而变化的AC增益和/或电流消耗量。例如，图2中所示的第一电流源I1和第二电流源I2中的每一个都可以包括可变电流源。基于第三电流控制信号CC3，流过第一电流源I1和第二电流源I2中的每一个的电流量可以变化。
时钟分布网络400还可以包括电流控制电路450。电流控制电路450可以产生第一电流控制信号CCl、第二电流控制信号CC2和第三电流控制信号CC3，以便使成对的第一本地时钟信号LCLK1和LCLK1B与成对的第二本地时钟信号LCLK2和LCLK2B之间的偏斜(skew)或变化最小化，并优化时钟分布网络400中消耗的电流。第一电流控制信号CC1、第二电流控制信号CC2和第三电流控制信号CC3中的每一个可以是具有多个比特位的数字信号，或者可以是具有各种电压电平的模拟信号。
图5是示出提供升压电路时和不提供升压电路时通过时钟传输线传送的成对的时钟信号的增益比较的图。参考图4和图5，曲线图“G1”可以指示从时钟传输驱动器420输出的成对的传输时钟信号TCLK和TCLKB的增益。在曲线图“G1”中，实线可以指示当时钟传输驱动器420的增益和驱动力被控制时从时钟传输驱动器420输出的成对的时钟信号的增益，并且虚线可以指示当时钟传输驱动器420的增益和驱动力不被控制时从时钟传输驱动器输出的成对的时钟信号的增益。曲线图“G2”可以指示输入至第一CML至CMOS转换器441的成对的时钟信号的增益，并且曲线图“G3”可以指示输入至第二CML至CMOS转换器442的成对的时钟信号的增益。在曲线图“G2”和“G3”中，实线可以指示当提供升压电路时成对的时钟信号的增益，虚线可以指示当不提供升压电路时成对的时钟信号的增益。时钟传输驱动器的整体增益和电流消耗量可以基于第一电流控制信号CC1来被优化。如曲线图“G1”所示，与在时钟传输驱动器的增益和驱动力不被控制时的情况相比，当时钟传输驱动器的增益和驱动力被控制时，时钟传输驱动器可以具有相对小的DC增益和/或低频增益(“DC gain”)和AC增益和/或高频增益(“AC gain”)。因此，从其增益和驱动力不被控制的时钟传输驱动器420输出的成对的时钟信号具有的DC增益(“DC gain”)和AC增益(“AC gain”)大于从其增益和驱动力被控制的时钟传输驱动器420输出的成对的时钟信号的DC增益(“DC gain”)和AC增益(“ACgain”)。
当不提供第一升压电路431时，尽管从时钟传输驱动器420输出的成对的时钟信号具有相对较大的DC增益(“DC gain”)和AC增益(“AC gain”)，归因于时钟传输线401和402的RC衰减，输入至第一CML至CMOS转换器441的成对的时钟信号的DC增益(“DC gain”)和AC增益(“AC gain”)会被降低。相反，当提供第一升压电路431时，可以补偿时钟传输线401和402的RC衰减。因此，如曲线图“G2”所示，尽管提供第一升压电路431时输入至第一CML至CMOS转换器441的成对的时钟信号的DC增益(“DC gain”)小于不提供第一升压电路431时输入至第一CML至CMOS转换器441的成对的时钟信号的DC增益(“DC gain”)，提供第一升压电路431时输入至第一CML至CMOS转换器441的成对的时钟信号的AC增益(“AC gain”)大于不提供第一升压电路431时输入至第一CML至CMOS转换器441成对的时钟信号的AC增益(“AC gain”)。归因于时钟传输线401和402的RC衰减，输入至第二CML至CMOS转换器442的成对的时钟信号的DC增益和AC增益可以进一步衰减。当提供第二升压电路432时，可以通过补偿时钟传输线401和402的RC衰减来保持输入至第二CML至CMOS转换器442的成对的时钟信号的DC增益(“DC gain”)和AC增益(“AC gain”)。因此，如曲线图“G3”所示，当不提供第二升压电路432时输入至第二CML至CMOS转换器442的成对的时钟信号的DC增益(“DC gain”)与当提供第二升压电路432时输入至第二CML至CMOS转换器442的成对的时钟信号的DC增益(“DC gain”)相似，而当不提供第二升压电路432时输入至第二CML至CMOS转换器442的成对的时钟信号的AC增益(“AC gain)远远小于当提供第二升压电路432时输入至第二CML至CMOS转换器442的成对的时钟信号的AC增益(“AC gain”)。因为第一升压电路431和第二升压电路432中的每一个都可以增大目标频率增益，即高频增益，所以第一升压电路431和第二升压电路432可以有效地放大通过时钟传输线传送的成对的时钟信号。而且，第一升压电路431和第二升压电路432可以优化用于通过时钟传输线将时钟信号从时钟传输驱动器传送到每个内部电路的功耗。
图6是相对地示出当提供升压电路时和没有提供升压电路时通过时钟传输线传送的成对的时钟信号的幅度的图。参考图4和图6，“A”和“Ab”指示当时钟传输驱动器420的增益和驱动力不被控制时从时钟传输驱动器420输出的成对的时钟信号的幅度，“B”和“Bb”指示当不提供升压电路时输入至第一CML至CMOS转换器441的成对的时钟信号的幅度，并且“C”和“Cb”指示当没有提供升压电路时输入至第二CML至CMOS转换器442的成对的时钟信号的幅度。“A′”和“Ab′”指示当时钟传输驱动器420的整体增益和驱动力被控制时从时钟传输驱动器420输出的成对的时钟信号的幅度，“B′”和“Bb′”指示当提供第一升压电路431时输入至第一CML至CMOS转换器441的成对的时钟信号的幅度，并且“C′”和“Cb′”指示当提供第二升压电路432时输入至第二CML至CMOS转换器442的成对的时钟信号的幅度。
当“A”和“Ab”指示对应于参考值的100％的幅度时，“A′”和“Ab′”指示对应于参考值的约99％的幅度。“B”和“Bb”指示由于时钟传输线401和402的RC衰减而引起的对应于参考值的75％的降低的幅度，而“B′”和“Bb′”指示通过升压电路升压并且对应于参考值的约84％的幅度。“C”和“Cb”指示由于时钟传输线401和402的RC衰减而引起的对应于参考值的66％的降低的幅度，而“C′”和“Cb′”指示通过升压电路升压并且对应于参考值的约84％的幅度。类似于由“C′”和“Cb′”指示的幅度，由“B′”和“Bb′”指示的幅度被保持。因此，当不提供升压电路时成对的时钟信号的幅度可以随着成对的时钟信号通过时钟传输线401和402行进得更远而被衰减，而当提供升压电路时成对的时钟信号的幅度可以被保持为特定电平，即使成对的时钟信号通过时钟传输线401和402行进地更远。
图7是示出当提供升压电路时和不提供升压电路时通过时钟传输线传送的成对的时钟信号的相位差的图。参考图4和图7，被示出为实线的“A”和“A′”指示从时钟传输驱动器420输出的成对的时钟信号，被示出为虚线的“B”和“B′”指示输入至第一CML至CMOS转换器441的成对的时钟信号，并且被示出为长短交替的虚线的“C”和“C′”指示输入至第二CML至CMOS转换器442的成对的时钟信号。当不提供第一升压电路431和第二升压电路432时，由于时钟传输线401和402的RC衰减，“A”和“B”之间以及“B”和“C”之间的相位差可能相对较大。随着“B”和“C”之间的相位差变大，使用“B”和“C”的内部电路的操作时序之间的差异可能变大，并且从“B”和“C”产生的本地时钟信号的偏斜可能变大。特别是，当内部电路被配置为接收和输出数据时，输入/输出引脚之间的偏斜和差异可能变大。当提供第一升压电路431和第二升压电路432时，可以通过“A′”的升压来产生“B′”，并且可以通过“B′”的升压来产生“C′”。因此，“A′”和“B′”之间的相位差可能变得小于“A”和“B”之间的相位差，并且“B′”和“C′”之间的相位差可能变得小于“B”和“C”之间的相位差。因此，由时钟传输驱动器420产生的成对的传输时钟信号TCLK和TCLKB之间的时序差可以在被输入至对应的内部电路之前被最小化。此外，当内部电路被配置为接收和输出数据时，输入/输出引脚之间的偏斜和变化可以被最小化。
图8是示出根据一个实施例的半导体系统8的配置的图。参考图8，半导体系统8可以包括第一半导体装置810和第二半导体装置820。第一半导体装置810可以提供第二半导体装置820进行操作所需的各种控制信号。第一半导体装置810可以包括各种种类的装置。例如，第一半导体装置810可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储器控制器之类的主机设备。例如，第二半导体装置820可以是存储器件，并且该存储器件可以包括易失性存储器和/或非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除和可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、以及铁电RAM(FRAM)等。
第二半导体装置820可以通过多个总线耦接到第一半导体装置810。多个总线可以是信号传输路径、链路或用于传送信号的通道。多个总线可以包括时钟总线801和“n”个数据总线802-1、802-2、…和802-n。“n”可以是等于或大于3的整数。时钟总线801可以是单向(one-way)总线，并且“n”个数据总线802-1、802-2，…和802-n中的每一个可以是双向(two-way)总线。第二半导体装置820可以通过时钟总线801耦接到第一半导体装置810。第二半导体装置820可以通过时钟总线801接收系统时钟信号SCLK。时钟总线801可以将系统时钟信号SCLK作为单端信号来传送，并且可以将系统时钟信号SCLK连同互补系统时钟信号SCLKB一起作为差分信号的成对的系统时钟信号SCLK和SCLKB来传送。尽管未示出，但是第二半导体装置820可以通过命令-地址总线耦接到第一半导体装置810，并且可以通过命令-地址总线从第一半导体装置810接收命令-地址信号。第二半导体装置820可以通过另一时钟总线耦接到第一半导体装置810，并且可以通过另一时钟总线从第一半导体装置810接收除了系统时钟信号SCLK之外的时钟信号。第二半导体装置820可以通过第一数据总线802-1耦接到第一半导体装置810。通过第一数据总线802-1，第二半导体装置820可以从第一半导体装置810接收第一数据DQ1或向第一半导体装置810提供第一数据DQ1。第二半导体装置820可以通过第二数据总线802-2耦接到第一半导体装置810。通过第二数据总线802-2，第二半导体装置820可以从第一半导体装置810接收第二数据DQ2或向第一半导体装置810提供第二数据DQ2。第二半导体装置820可以通过第n数据总线802-n耦接到第一半导体装置810。通过第n数据总线802-n，第二半导体装置820可以从第一半导体装置810接收第n数据DQn或向第一半导体装置810提供第n数据DQn。
第一半导体装置810可以包括系统时钟发生电路811、第一数据输入/输出电路(DATA IO)812-1、第二数据输入/输出电路(DATA IO)812-2和n-数据输入/输出电路(DATAIO)812-n。系统时钟发生电路811可以产生系统时钟信号SCLK和互补系统时钟信号SCLKB。系统时钟发生电路811可以包括振荡器或锁相环电路，其被配置为产生成对的系统时钟信号SCLK和SCLKB。第一数据输入/输出电路812-1可以耦接到第一数据总线802-1。通过第一数据总线802-1，第一数据输入/输出电路812-1可以将第一数据DQ1提供给第二半导体装置820，并且可以接收从第二半导体装置820提供的第一数据DQ1。第二数据输出电路812-2可以耦接到第二数据总线802-2。通过第二数据总线802-2，第二数据输入/输出电路812-2可以将第二数据DQ2提供给第二半导体装置820，并且可以接收从第二半导体装置820提供的第二数据DQ2。第n数据输入/输出电路812-n可以耦接到第n数据总线802-n。通过第n数据总线802-n，第n数据输入/输出电路812-n可以将第n数据DQn提供给第二半导体装置820，并且可以接收从第二半导体装置820提供的第n数据DQn。
通过采用在图1和图4中示出的时钟分布网络100和400之中的至少一个，第一半导体装置810可以将成对的系统时钟信号SCLK和SCLKB提供给第一至第n数据输入/输出电路812-1和812-n。第一半导体装置810可以包括时钟传输驱动器813、第一本地驱动器814-1、第二本地驱动器814-2和第n本地驱动器814-n。时钟传输驱动器813可以放大从系统时钟发生电路811产生的成对的系统时钟信号SCLK和SCLKB，并且可以将放大的成对的系统时钟信号SCLK和SCLKB输出为成对的传输时钟信号。第一本地驱动器814-1可以将具有CML电平的成对的传输时钟信号转换为具有CMOS电平的成对的时钟信号，并且可以将经转换的成对的时钟信号提供给第一数据输入/输出电路812-1。第一数据输入/输出电路812-1可以同步于经转换的成对的时钟信号来执行接收和提供第一数据DQ1的操作。第二本地驱动器814-2可以将具有CML电平的成对的传输时钟信号转换为具有CMOS电平的成对的时钟信号，并且可以将经转换的成对的时钟信号提供给第二数据输入/输出电路812-2。第二数据输入/输出电路812-2可以同步于经转换的成对的时钟信号来执行接收和提供第二数据DQ2的操作。第n本地驱动器814-n可以将具有CML电平的成对的传输时钟信号转换为具有CMOS电平的成对的时钟信号，并且可以将经转换的成对的时钟信号提供给第n数据输入/输出电路812-n。第n数据输入/输出电路812-n可以同步于经转换的成对的时钟信号来执行接收和提供第n数据DQn的操作。第一本地驱动器814-1、第二本地驱动器814-2和第n本地驱动器814-n中的每一个可以包括CML至CMOS转换器。
第一半导体装置810还可以包括第一升压电路815-1、第二升压电路815-2和第n升压电路815-n。第一升压电路815-1可以耦接在时钟传输驱动器813与第一本地驱动器814-1和第二升压电路815-2之间，并且可以对从时钟传输驱动器813输出的成对的时钟信号进行升压。第二升压电路815-2可以耦接在第一升压电路815-1与第二本地驱动器814-2之间，并且可以对从第一升压电路815-1输出的成对的时钟信号进行升压。第n升压电路815-n可以耦接在前一级的升压电路与第n本地驱动器814-n之间，并且可以对要提供给第n本地驱动器814-n的成对的时钟信号进行升压。
第二半导体装置820可以包括时钟接收电路821、第一数据输入/输出电路(DATAIO)822-1、第二数据输入/输出电路(DATA IO)822-2和第n数据输入/输出电路(DATA IO)822-n。时钟接收电路821可以耦接到时钟总线801，并且可以接收系统时钟信号SCLK或成对的系统时钟信号SCLK和SCLKB以产生成对的全局时钟信号。在一个实施例中，时钟接收电路821可以对成对的系统时钟信号SCLK和SCLKB的频率进行分频，以产生具有比成对的系统时钟信号SCLK和SCLKB的频率更低的频率的成对的全局时钟信号。第一数据输入/输出电路822-1可以耦接到第一数据总线802-1。通过第一数据总线802-1，第一数据输入/输出电路822-1可以将第一数据DQ1提供给第一半导体装置810，并且可以接收从第一半导体装置810提供的第一数据DQ1。第二数据输入/输出电路822-2可以耦接到第二数据总线802-2。通过第二数据总线802-2，第二数据输入/输出电路822-2可以将第二数据DQ2提供给第一半导体装置810，并且可以接收从第一半导体装置810提供的第二数据DQ2。第n数据输入/输出电路822-n可以耦接到第n数据总线802-n。通过第n数据总线802-n，第n数据输入/输出电路822-n可以将第n数据DQn提供给第一半导体装置810，并且可以接收从第一半导体装置810提供的第n数据DQn。
通过采用在图1和图4中示出的时钟分布网络100和400之中的至少一个，第二半导体装置820可以将成对的全局时钟信号提供给第一至第n数据输入/输出电路822-1和822-n。第二半导体装置820可以包括时钟传输驱动器823、第一本地驱动器824-1、第二本地驱动器824-2和第n本地驱动器824-n。时钟传输驱动器823可以放大从时钟接收电路821产生的成对的全局时钟信号，并且可以将放大的成对的全局时钟信号输出为成对的传输时钟信号。第一本地驱动器824-1可以将具有CML电平的成对的传输时钟信号转换为具有CMOS电平的成对的时钟信号，并且可以将经转换的成对的时钟信号提供给第一数据输入/输出电路822-1。第一数据输入/输出电路822-1可以同步于经转换的成对的时钟信号来执行接收和提供第一数据DQ1的操作。第二本地驱动器824-2可以将具有CML电平的成对的传输时钟信号转换为具有CMOS电平的成对的时钟信号，并且可以将经转换的成对的时钟信号提供给第二数据输入/输出电路822-2。第二数据输入/输出电路822-2可以同步于经转换的成对的时钟信号来执行接收和提供第二数据DQ2的操作。第n本地驱动器824-n可以将具有CML电平的成对的传输时钟信号转换为具有CMOS电平的成对的时钟信号，并且可以将经转换的成对的时钟信号提供给第n数据输入/输出电路822-n。第n数据输入/输出电路822-n可以同步于经转换的成对的时钟信号来执行接收和提供第n数据DQn的操作。第一本地驱动器824-1、第二本地驱动器824-2和第n本地驱动器824-n中的每一个可以包括CML至CMOS转换器。
第二半导体装置820还可以包括第一升压电路825-1、第二升压电路825-2和第n升压电路825-n。第一升压电路825-1可以耦接在时钟传输驱动器823与第一本地驱动器824-1和第二升压电路825-2之间，并且可以对从时钟传输驱动器823输出的成对的时钟信号进行升压。第二升压电路825-2可以耦接在第一升压电路825-1与第二本地驱动器824-2之间，并且可以对从第一升压电路825-1输出的成对的时钟信号进行升压。第n升压电路825-n可以耦接在前一级的升压电路与第n本地驱动器824-n之间，并且可以升压要提供给第n本地驱动器824-n的成对的时钟信号。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅表示示例。因此，不应该基于所描述的实施例来限制时钟分布网络、半导体装置以及使用该时钟分布网络的半导体系统。相反，当结合以上描述和附图时，当仅根据所附权利要求书来限制所述时钟分布网络、半导体装置和使用该时钟分布网络的半导体系统。

Claims (19)

1.一种时钟分布网络，包括：
全局驱动器，其被配置为接收成对的时钟信号以产生成对的全局时钟信号；
时钟传输驱动器，其被配置为放大所述成对的全局时钟信号以产生成对的传输时钟信号；
第一升压电路，其被配置为对所述成对的传输时钟信号的电压电平进行升压，以产生成对的第一升压时钟信号；
第一本地驱动器，其被配置为对所述成对的第一升压时钟信号的电压电平进行移位，以产生成对的第一本地时钟信号；
第二升压电路，其被配置为对所述成对的第一升压时钟信号的电压电平进行升压，以产生成对的第二升压时钟信号；以及
第二本地驱动器，其被配置为对所述成对的第二升压时钟信号的电压电平进行移位，以产生成对的第二本地时钟信号。
2.根据权利要求1所述的时钟分布网络，其中，所述时钟传输驱动器是电流模式逻辑驱动器，“电流模式逻辑”被简称为CML。
3.根据权利要求1所述的时钟分布网络，
其中，所述时钟传输驱动器还被配置为接收电流控制信号，以及
其中，所述时钟传输驱动器的增益基于所述电流控制信号来被控制。
4.根据权利要求1所述的时钟分布网络，其中，所述第一升压电路被配置为产生具有相对于所述成对的传输时钟信号而言增大的交流增益的所述成对的第一升压时钟信号，“交流”被简称为AC。
5.根据权利要求1所述的时钟分布网络，
其中，所述第一升压电路还被配置为接收电流控制信号，以及
其中，所述第一升压电路的AC增益基于所述电流控制信号来被控制。
6.根据权利要求1所述的时钟分布网络，其中，所述第一本地驱动器被配置为：对具有CML电平的所述成对的第一升压时钟信号的电压电平进行移位，以产生具有互补金属氧化物半导体电平的所述成对的第一本地时钟信号，“互补金属氧化物半导体”被简称为CMOS。
7.根据权利要求1所述的时钟分布网络，其中，所述第二升压电路被配置为产生具有相对于所述成对的第一升压时钟信号增大的AC增益的所述成对的第二升压时钟信号。
8.根据权利要求1所述的时钟分布网络，
其中，所述第二升压电路还被配置为接收电流控制信号，以及
其中，所述第二升压电路的AC增益基于所述电流控制信号来被控制。
9.根据权利要求1所述的时钟分布网络，其中，所述第二本地驱动器被配置为对具有CML电平的所述成对的第二升压时钟信号的电压电平进行移位，以产生具有CMOS电平的所述成对的第二本地时钟信号。
10.一种半导体装置，包括：
第一本地驱动器，其被配置为接收成对的第一传输时钟信号并对所述成对的第一传输时钟信号的电压电平进行移位，以产生成对的第一本地时钟信号；
第一数据输入/输出电路，其被配置为同步于所述成对的第一本地时钟信号来执行数据输入/输出操作；
第一升压电路，其被配置为对所述成对的第一传输时钟信号的电压电平进行升压，以产生成对的第二传输时钟信号；
第二本地驱动器，其被配置为接收所述成对的第二传输时钟信号并对所述成对的第二传输时钟信号的电压电平进行移位，以产生成对的第二本地时钟信号；以及
第二数据输入/输出电路，其被配置为同步于所述成对的第二本地时钟信号来执行数据输入/输出操作。
11.根据权利要求10所述的半导体装置，其中，所述第一本地驱动器被配置为对具有电流模式逻辑电平的所述成对的第一传输时钟信号的电压电平进行移位，以产生具有互补金属氧化物半导体电平的所述成对的第一本地时钟信号，“电流模式逻辑”被简称为CML，“互补金属氧化物半导体”被简称为CMOS。
12.根据权利要求10所述的半导体装置，其中，所述第一升压电路被配置为产生具有相对于所述成对的第一传输时钟信号而言增大的交流增益的所述成对的第二传输时钟信号，“交流”被简称为AC。
13.根据权利要求10所述的半导体装置，其中，所述第二本地驱动器被配置为对具有CML电平的所述成对的第二传输时钟信号的电压电平进行移位，以产生具有CMOS电平的所述成对的第二本地时钟信号。
14.根据权利要求10所述的半导体装置，还包括：
全局驱动器，其被配置为接收成对的时钟信号以产生成对的全局时钟信号；以及
时钟传输驱动器，其被配置为放大所述成对的全局时钟信号以产生所述成对的第一传输时钟信号。
15.根据权利要求14所述的半导体装置，其中，所述时钟传输驱动器是CML驱动器。
16.根据权利要求14所述的半导体装置，
其中，所述时钟传输驱动器还被配置为接收第一电流控制信号，以及
其中，所述时钟传输驱动器的增益基于所述第一电流控制信号来被控制。
17.根据权利要求16所述的半导体装置，还包括第二升压电路，所述第二升压电路被配置为对所述成对的第一传输时钟信号的电压电平进行升压。
18.根据权利要求17所述的半导体装置，
其中，所述第二升压电路还被配置为接收第二电流控制信号，以及
其中，所述第二升压电路的AC增益基于所述第二电流控制信号来被控制。
19.根据权利要求17所述的半导体装置，
其中，所述第一升压电路还被配置为接收第三电流控制信号，以及
其中，第一升压电路的AC增益基于所述第三电流控制信号来被控制。
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