KR20170056952A - 데이터 출력 회로 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 메모리 장치에 있어서, 복수의 데이터 신호에 대한 멀티플렉싱 동작을 수행하는 데이터 출력 회로를 포함하고, 상기 데이터 출력 회로는, 제 1 전원전압을 이용하여 생성된 복수의 내부 클록신호들을 수신하고, 상기 제 1 전원전압보다 전압 레벨이 높은 제 2 전원전압을 이용하여 상기 복수의 내부 클록신호들을 부스팅함으로써 복수의 부스팅 클록신호들을 생성하는 클록 부스팅 버퍼부 및 상기 부스팅 클록신호들에 동기하여 상기 복수의 데이터 신호를 멀티플렉싱(Multiplexing)하여 출력하는 데이터 출력부를 포함한다.

Description

데이터 출력 회로 및 이를 포함하는 메모리 장치{Data output circuit and memory device including the same}
본 발명은 데이터 출력 회로 및 이를 포함하는 메모리 장치에 관한 것으로, 자세하게는 복수의 데이터를 멀티플렉싱하여 출력 데이터 신호를 출력하는 데이터 출력 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 내부 신호를 외부로 출력하기 위해 출력 드라이버(Output Driver)를 구비한다. 일반적인 출력 드라이버(Output Driver)는 전원 라인과 접지 라인 사이에 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. 일반적으로 동기식 다이나믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory : 이하 SDRAM)는 시스템 클록의 상승 에지(Rising Edge)에 동기되어 한 주기의 클록에 하나의 데이터를 입출력하는 SDR(Single Data Rate) 방식으로 동작되었다. 그러나 시스템 클록의 주파수가 증가함에 따라, 데이터 입출력 속도의 증가도 요구되었다. 이에 따라, 시스템 클록의 상승 에지(Rising Edge)와 하강 에지(Falling Edge)에 각각 하나씩의 데이터를 입출력하여 한 주기의 클록에 두 개의 데이터를 입출력하는 DDR(Double Data Rate) 방식이 등장하였다. DDR(Double Data Rate) 방식은 내부 동작 주파수의 증가 없이도 고속의 데이터 전송을 가능하게 하였다. 또한, 최근에는 LPDDR(Low Power DDR) 방식이 등장하였다. LPDDR(Low Power DDR) 방식은 적은 전력으로 고속의 데이터 전송을 가능하게 하였다.
현재의 LPDDR(Low Power DDR) 방식은 클록 주파수보다 낮은 주파수로 전송되는 복수의 데이터 신호들을 멀티플렉싱(Multiplexing)하여 여러 단의 출력 드라이버(Output Driver)를 통해 출력 패드(Output Pad)로 출력하는 구조를 갖는다. 멀티플렉싱(Multiplexing)된 데이터는 클록 주파수와 같은 주파수로 출력 패드까지 전송된다. 하지만, 현재의 LPDDR(Low Power DDR) 의 구조의 데이터 출력부는 멀티플렉싱 동작을 위한 복수의 트랜지스터로 구현되는 먹스를 포함하기 때문에 상기 트랜지스터의 기생 효과(Parasitic effect) 및 상기 트랜지스터의 등가 저항 증가 등에 의하여 고속으로 정확하게 출력 데이터 신호의 송수신을 하기에 어려움이 있었다.
본 발명의 일 목적은, 복수의 데이터의 멀티플렉싱 동작을 수행하여 생성한 출력 데이터 신호를 고속으로 정확하게 송수신할 수 있도록 하며, 데이터 출력 회로 및 이를 포함하는 메모리 장치의 설계 면적을 줄이기 위함에 있다.
본 발명에 따른 메모리 장치에 있어서, 복수의 데이터 신호에 대한 멀티플렉싱 동작을 수행하는 데이터 출력 회로를 포함하고, 상기 데이터 출력 회로는, 제 1 전원전압을 이용하여 생성된 복수의 내부 클록신호들을 수신하고, 상기 제 1 전원전압보다 전압 레벨이 높은 제 2 전원전압을 이용하여 상기 복수의 내부 클록신호들을 부스팅함으로써 복수의 부스팅 클록신호들을 생성하는 클록 부스팅 버퍼부 및 상기 부스팅 클록신호들에 동기하여 상기 복수의 데이터 신호를 멀티플렉싱(Multiplexing)하여 출력하는 데이터 출력부를 포함하는 것을 특징으로 한다.
또한, 상기 부스팅 클록신호의 로우 레벨은, 상기 내부 클록신호의 로우 레벨과 동일하고, 상기 부스팅 클록신호의 하이 레벨은, 상기 내부 클록신호의 하이 레벨 보다 더 높은 것을 특징으로 한다.
또한, 상기 메모리 장치는, 외부로부터 제 3 전원전압을 수신받아 상기 제 2 전원전압을 생성하고, 상기 제 2 전원전압을 상기 클록 부스팅 버퍼부에 제공하는 클록부스팅 전원전압 생성부를 포함하는 것을 특징으로 한다.
또한, 상기 클록부스팅 전원전압 생성부는, 상기 제 2 전원전압을 레귤레이팅하여 상기 클록 부스팅 버퍼부에 제공하는 LDO 레귤레이터(Low Drop Out regulator)인 것을 특징으로 한다.
또한, 상기 클록부스팅 전원전압 생성부는, 상기 클록 부스팅 버퍼부와 연결되는 출력 노드, 상기 출력 노드의 전압에 대응되는 피드백 전압 및 기준 전압을 비교하는 비교 앰프 및 상기 비교 결과에 기반하여 상기 기준 전압의 전압 레벨에 상응하는 전압 레벨을 갖는 상기 제 2 전원전압을 상기 출력 노드로 인가하는 패스 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 메모리 장치는, 상기 데이터 출력 회로의 출력단의 전압 레벨을 검출하고, 상기 전압 레벨 검출 결과에 기반하여, 생성되는 상기 제 2 전원전압의 전압 레벨을 변경하도록 상기 클록부스팅 전원전압 생성부를 제어하는 전압 레벨 검출부를 더 포함하는 것을 특징으로 한다.
또한, 상기 클록부스팅 전원전압 생성부는, 외부로부터 수신된 상기 제 2 전원전압의 전압 레벨 제어신호를 기반으로, 상기 제 2 전원전압의 전압 레벨을 결정하고, 상기 결정된 전압 레벨을 갖는 상기 제 2 전원전압을 상기 클록 부스팅 버퍼부에 제공하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 데이터 출력 회로는, 복수의 데이터 신호에 대한 멀티플렉싱 동작을 수행하고, 제 1 내부 클록신호를 수신하고, 상기 제 1 전원전압보다 전압 레벨이 더 높은 제 2 전원전압을 이용하여 제 1 부스팅 클록신호를 생성하는 제 1 클록부스팅 버퍼, 상기 제 1 전원전압을 이용하여 생성된 제 2 내부 클록신호를 수신하고, 상기 제 2 전원전압을 이용하여 제 2 부스팅 클록신호를 생성하는 제 2 클록부스팅 버퍼, 제 1 데이터 신호를 상기 제 1 부스팅 클록신호에 동기하여 출력 패드로 출력하는 제 1 출력 드라이버 및 제 2 데이터 신호를 상기 제 2 부스팅 클록신호에 동기하여 상기 출력 패드로 출력하는 제 2 출력 드라이버를 포함한다.
또한, 상기 제 1 출력 드라이버는, 상기 제 1 부스팅 클록신호에 동기하여 상기 제 1 데이터 신호를 상기 출력 패드로 전송하는 제 1 NMOS 트랜지스터를 포함하고, 상기 제 2 출력 드라이버는, 상기 제 2 부스팅 클록신호에 동기하여 상기 제 2 데이터 신호를 상기 출력 패드로 전송하는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 클록부스팅 버피 및 상기 제 2 클록부스팅 버퍼는, 상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터 중 적어도 어느 하나의 등가 저항의 저항값에 따라 다른 전압 레벨을 갖는 상기 제 2 전원전압을 이용하여 상기 제 1 부스팅 클록신호 및 상기 제 2 부스팅 클록신호를 생성하는 것을 특징으로 한다.
상기와 같은 본 발명의 실시예들에 따르면, 멀티플렉싱 동작을 위한 트랜지스터들의 등가 저항을 낮출 수 있으며, 이를 통해 상기 트랜지스터들의 크기를 줄일 수 있어 데이터 출력 회로 및 이를 포함하는 메모리 장치의 설계 면적을 줄일 수 있다, 또한, 출력 데이터 신호를 고속으로 정확하게 송수신할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3 은 본 발명의 일 실시예에 따른 내부 클록신호와 부스팅 클록신호의 전압 레벨의 관계를 보여주는 그래프이다.
도 4는 도 2의 클록부스팅 버퍼부 및 데이터 출력부를 구체적으로 나타내는 회로도이다.
도 5a 는 출력 데이터 신호가 통과하는 경로의 등가 회로를 나타내는 도면이고, 도 5b는 출력 데이터 수신부에서의 수신 전압을 나타내는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치(400)를 나타내는 블록도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 클록부스팅 전원전압 생성부를 나타내는 회로도이다.
도 7c는 도 5a의 제 2 등가 저항(Rc)과 제 2 전원전압(VDDB)와의 관계를 나타내는 관계도이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10a 및 도 10b는 제 2 전원전압에 따른 수신단에서의 출력 데이터 신호의 전압 레벨을 나타내는 그래프이다.
도 11은 본 발명의 메모리 장치를 이용한 응용 예를 보여주는 블록도이다.
도 12는 본 발명의 출력 회로를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 13은 본 발명의 출력 회로를 구비한 램(RAM) 및 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 각종 제어신호를 메모리 장치(200)로 제공하여 기록/독출 등의 메모리 동작을 제어할 수 있다. 예컨대, 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(200)로 제공하여 메모리 셀 어레이의 데이터(DATA)를 억세스한다. 커맨드(CMD)는 데이터 기록/독출 등 각종 메모리 동작에 관련된 커맨드를 포함할 수 있다. 또한, 메모리 컨트롤러(100)는 클록신호(CLK_EXT)를 메모리 장치(200)에 제공하여, 메모리 장치(200)는 클록신호(CLK_EXT)와 동기하여 데이터 신호(DATA)를 메모리 컨트롤러(100)에 제공할 수 있다. 이하, 메모리 장치(200)가 메모리 컨트롤러(100)로부터 수신받는 클록신호(CLK_EXT)는 외부 클록신호로 지칭한다.
메모리 컨트롤러(100)는 호스트로부터의 요청에 따라 메모리 장치(200)를 억세스할 수 있다. 예컨대, 메모리 컨트롤러(100)는 억세스 종류에 관련된 요청과, 억세스 대상의 영역을 지시하는 어드레스를 수신할 수 있다. 메모리 컨트롤러(100)는 호스트로부터의 요청 및 호스트 어드레스를 처리하고, 이에 기반하여 메모리 장치(200)로 커맨드(CMD) 및 어드레스(ADD)를 제공할 수 있다.
메모리 시스템(10)은, PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 또한 메모리 시스템(10)와 호스트 사이의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
본 발명의 일 실시예에 따라, 메모리 장치(200)는 메모리 컨트롤러(100)의 독출 요청에 응답하여 메모리 컨트롤러(100)에 요청된 데이터를 출력하는 데이터 출력 회로(DOC)를 포함할 수 있다. 데이터 출력 회로(DOC)는 클록 부스팅 버퍼부(230) 및 데이터 출력부(250)를 포함할 수 있다. 메모리 장치(230)는 메모리 장치(230)내의 지연을 고려하고 외부 클록신호(CLK_EXT)와 동기된 내부 클록신호(CLK_IN)를 생성하는 지연 고정 루프 회로를 더 포함할 수 있다. 또한, 내부 클록신호(CLK_IN)는 외부로부터 수신된 전원전압(VDD)를 이용하여 생성된 것일 수 있다. 더 나아가, 메모리 장치(230)는 외부로부터 수신된 전원 전압(VDD)를 이용하여 메모리 컨트롤러(100)로부터 요청된 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 상기 전원 전압(VDD)을 이용하여 메모리 셀 어레이에 데이터를 기록하거나 메모리 셀 어레이로부터 데이터를 독출할 수 있다. 전원전압(VDD)은 메모리 시스템(10)이 포함하는 전원전압 공급부로부터 생성될 수 있으며, 다양한 전압 레벨을 갖는 복수의 전원전압들(VDD)을 수신할 수 있다. 예컨대, 메모리 장치(200)는 상기 전원전압 공급부로부터 1.1(V) 또는 1.8(V)의 전압 레벨을 갖는 전원전압들(VDD)을 수신할 수 있으며, 내부 클록신호(CLK_IN)는 1.1(V)의 전압 레벨을 갖는 전원전압(VDD)을 이용하여 생성될 수 있다. 다만, 이는 일 실시예로, 메모리 장치(200)는 외부로부터 수신된 전원전압(VDD)을 감압 또는 승압하여, 다양한 전압 레벨을 갖는 전원전압을 생성하고, 이를 이용하여 메모리 컨트롤러(100)로부터 요청된 동작을 수행할 수 있다.
본 발명의 일 실시예에 따른 클록 부스팅 버퍼부(230)는 내부 클록신호(CLK_IN) 및 부스팅 전원전압(VDD')을 이용하여 부스팅 클록신호(BCLK)를 생성할 수 있다. 부스팅 전원전압(VDD') 은 상기 전원전압(VDD)을 이용하여 생성되거나, 외부(전원전압 공급부)로부터 수신된 것일 수 있다. 상기 전원전압(VDD)의 전압 레벨과 다른 전압 레벨을 가질 수 있다. 예를 들면, 부스팅 전원전압(VDD')은 내부 클록신호(CLK_IN)을 생성하기 위해 이용될 수 있는 1.1(V)의 전압 레벨을 갖는 전원전압(VDD)보다 더 높은 전압 레벨을 가질 수 있다.
데이터 출력부(250)는 부스팅 클록신호(BCLK)를 수신할 수 있으며, 부스팅 클록신호(BCLK)에 동기하여 메모리 셀 어레이로부터 독출된 복수의 데이터 신호를 멀티플렉싱(Multiplexing)하여 출력할 수 있다. 데이터 출력부(250)는 내부 클록신호(CLK_IN)보다 하이 레벨에서의 전압 레벨이 상승된 부스팅 클록신호(BCLK)를 이용함으로써, 데이터 출력부(250)에 포함되는 멀티플렉싱 동작을 위한 트랜지스터들의 등가 저항을 낮출 수 있으며, 데이터 출력부(250)의 기생 효과(Parasitic effect)등을 완화시켜 데이터 출력을 고속으로 수행할 수 있다.
이와 같이, 본 발명에 따른 메모리 장치(200)는 독출된 데이터를 메모리 컨트롤러(100)에 출력할 때에, 부스팅 전원전압(VDD')을 이용하여 부스팅 클록신호(BCLK)를 생성하고, 부스팅 클록신호(BCLK)를 이용하여 복수의 데이터를 멀티플렉싱 동작을 수행할 수 있다. 이에 대한 구체적인 내용을 후술한다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 2에 도시된 바와 같이, 메모리 장치(200A)는 내부 클록신호 생성부(210A), 클록부스팅 버퍼부(230A) 및 데이터 출력부(250A)를 포함할 수 있다. 일 실시예로, 내부 클록신호 생성부(210A)는 수신된 외부 클록신호(CLK_EXT)를 기반으로 내부 클록신호(CLK_IN, CLKB_IN)를 생성할 수 있다. 내부 클록신호 생성부(210A)는 지연 고정 루프회로를 더 포함할 수 있으며, 지연 고정 루프회로는 메모리 장치(200A)의 내부 블록들로 인해 발생할 것으로 예상되는 내부 클록신호(CLK_IN)의 위상 차이를 미리 보상하여 메모리 장치(200A)의 외부로 출력되는 내부 클록신호(CLK_IN)가 외부 클록신호(CLK_EXT)와 동기된 상태를 유지할 수 있도록 할 수 있다 내부 클록신호 생성부(210A)는 제 1 전원전압(VDDA)를 이용하여 내부 클록신호(CLK_IN, CLKB_IN)를 생성할 수 있다. 일 실시예로, 제 1 전원전압(VDDA)은 외부로부터 수신된 전원전압이거나, 외부로부터 수신된 전원전압을 승압 또는 감압하여 생성된 것일 수 있다. 내부 클록신호 생성부(210A)는 내부 클록신호(CLK_IN)와 내부 클록신호(CLK_IN)가 반전된 내부 반전클록신호(CLKB_IN)를 생성하여 클록부스팅 버퍼부(230A)에 제공할 수 있다.
클록부스팅 버퍼부(230A)는 제 1 클록부스팅 버퍼(232A)와 제 2 클록부스팅 버퍼(234A)를 포함할 수 있다. 제 1 클록부스팅 버퍼(232A) 및 제 2 클록부스팅 버퍼(234A)에 제 2 전원전압(VDDB)이 제공될 수 있다. 제 1 클록부스팅 버퍼(232A) 및 제 2 클록부스팅 버퍼(234A)는 내부 클록신호(CLK_IN) 및 내부 반전클록신호(CLKB_IN)의 전압 레벨이 부스팅된 부스팅 클록신호(BCLK) 및 부스팅 반전클록신호(BCLKB)를 생성할 수 있다. 제 2 전원전압(VDDB)는 제 1 전원전압(VDDA)보다 전압 레벨이 더 높을 수 있다.
데이터 출력부(250A)는 제 1 출력 드라이버(252A), 제 2 출력 드라이버(254A) 및 출력 패드(256A)를 포함할 수 있다. 제 1 출력 드라이버(252A)는 제 1 데이터 신호(DATA1)를 수신할 수 있다. 제 1 출력 드라이버(252A)는 수신된 제 1 데이터 신호(DATA1)를 부스팅 클록신호(BCLK)에 동기하여 출력할 수 있다. 제 2 출력 드라이버(254A)는 제 2 데이터 신호(DATA2)를 수신할 수 있다. 제 2 출력 드라이버(254A)는 수신된 제 2 데이터 신호(DATA2)를 부스팅 반전클록신호(BCLKB)에 동기하여 출력할 수 있다. 부스팅 클록신호(BCLK)는 일정한 주파수를 가지는 펄스 신호일 수 있다.
부스팅 반전클록신호(BCLKB)는 부스팅 클록신호(BCLK)와 같은 주파수를 가지고 반전된 형태의 펄스 신호일 수 있다. 따라서, 부스팅 클록신호(BCLK) 및 부스팅 반전클록신호(BCLKB)에 의해서 제 1 데이터 신호(DATA1)와 제 2 데이터 신호(DATA2)는 멀티플렉싱(Multiplexing)될 수 있다. 출력 데이터 신호(DQ)는 제 1 데이터 신호(DATA1)와 제 2 데이터 신호(DATA2)를 멀티플렉싱(Multiplexing)하여 생성될 수 있다. 출력 데이터 신호(DQ)는 부스팅 클록신호(BCLK) 및 부스팅 반전클록신호(BCLKB)와 같은 주파수를 가질 수 있다. 출력 데이터 신호(DQ)는 출력 패드(256A)에 연결된 채널을 통해 다른 장치에 전송될 수 있다. 예를 들어, 상기 다른 장치는 도 1 의 메모리 컨트롤러(100)일 수 있으며 출력 데이터 신호(DQ)는 호스트로부터 독출 요청된 데이터를 포함할 수 있다. 채널은 데이터를 전송하기 위한 데이터 경로(DATA Path)를 의미할 수 있다. 채널은 라인(Line) 또는 버스(Bus)로 구현될 수 있다. 예를 들어, 라인(Line) 또는 버스(Bus)는 PCB(Printed Circuit Board) 위 또는 내부에 구현될 수 있다. 데이터 경로(DATAPath)는 전기적 경로(Electrical Path) 또는 광학적 경로(Optical Path)를 포함할 수 있다. 광학적 경로(Optical Path)는 광학적 접속 수단(Optical Interconnection Means)을 포함할 수 있다. 예를 들어, 광학적 접속 수단(Optical Interconnection Means)은 광섬유(Optical fiber), 광도파로(Optical Waveguide) 또는 광신호를 전송하는 매체를 포함할 수 있다.
다만, 이는 일 실시예로, 본 발명의 메모리 장치(200A)는 제 1 데이터(DATA1) 및 제 2 데이터(DATA2)에 대한 멀티플렉싱 동작을 수행하는 것에 국한되지 않으며, 도시된 데이터(DATA1 ,DATA2)보다 더 많은 복수의 데이터를 멀티플렉싱 하기 위하여, 내부 클록 신호 생성부(210A)는 위상이 서로 다르게 제어된 복수의 내부 클록신호들을 생성할 수 있다. 또한, 클록부스팅 버퍼부(230A)는 복수의 부스팅 클록신호들을 생성할 수 있다. 데이터 출력부(250A)는 복수의 데이터를 상기 복수의 부스팅 클록신호들을 이용하여 멀티플렉싱하여 출력패드(256A)에 출력할 수 있다.
도 3 은 본 발명의 일 실시예에 따른 내부 클록신호와 부스팅 클록신호의 전압 레벨의 관계를 보여주는 그래프이다. 도 3 에 도시된 바와 같이, 내부 클록신호(CLK_IN)는 제 1 전원전압(VDDA)을 이용하여 생성된 신호이며, 부스팅 클록신호(BCLK)는 제 1 전원전압(VDDA)보다 전압 레벨이 높은 제 2 전원전압(VDDB)을 이용하여 생성된 신호일 수 있다. 이에 따라, 부스팅 클록신호(BCLK)의 하이 레벨은 내부 클록신호(CLK_IN)의 하이 레벨보다 더 높으며, 부스팅 클록신호(BCLK)와 내부 클록신호(CLK_IN)의 로우 레벨은 동일할 수 있다. 이하, 부스팅 클록신호(BCLK)는 내부 클록신호(CLK_IN)가 부스팅된 것으로 정의할 수 있다. 또한, 제 2 전원전압(VDDB)의 전압 레벨을 증가시킬수록 내부 클록신호(CLK_IN)가 더 크게 부스팅되어 전압 레벨이 더 상승된 부스팅 클록신호(BCLK)가 생성될 수 있다.
도시된 부스팅 클록신호(BCLK)를 이용하여 도 2 의 데이터 출력부(250A)가 제 1 데이터(DATA1) 및 제 2데이터(DATA2)를 멀티플렉싱함으로써, 제 1 출력 드라이버(252A) 및 제 2 출력 드라이버(254A)에 포함된 멀티플렉싱 동작을 위한 트랜지스터들의 등가 저항을 낮출 수 있다. 따라서, 상기 트랜지스터들의 크기를 줄일 수 있어 메모리 장치(200A)의 설계 면적을 줄일 수 있으며, 출력 데이터 신호(DQ)의 고속 출력이 가능한 효과가 있다.
도 4는 도 2의 클록부스팅 버퍼부 및 데이터 출력부를 구체적으로 나타내는 회로도이다. 도 4에 도시된 바와 같이, 메모리 장치(300)는 제 1 클록부스팅 버퍼(332) 및 제 2 클록부스팅 버퍼(334)를 포함하는 클록부스팅 버퍼부 및 제 1 출력 드라이버(352), 제 2 출력 드라이버(354) 및 출력 패드(356)를 포함하는 데이터 출력부를 포함할 수 있다.
제 1 클록부스팅 버퍼부(332)는 내부 클록신호(CLK_IN)를 부스팅 클록신호(BCLK)로 변환하여 제 1 출력 드라이버(352)에 전송할 수 있다. 제 2 클록부스팅 버퍼부(334)는 내부 반전클록신호(CLKB_IN)를 부스팅 반전클록신호(BCLKB)로 변환하여 제 2 출력 드라이버(354)에 전송할 수 있다. 제 1 클록부스팅 버퍼부(332)는 PMOS 트랜지스터들(A, C) 및 NMOS 트랜지스터들(B, D)을 포함할 수 있다. 내부 클록신호(CLK_IN)는 노드(N21)를 통해 PMOS 트랜지스터(A)의 게이트 및 NMOS 트랜지스터(B)의 게이트에 입력될 수 있다. PMOS 트랜지스터(A)와 NMOS 트랜지스터(B)는 제 2 전원전압(VDDB) 단자와 접지 전압(VSS) 단자 사이에 직렬로 연결될 수 있다.
PMOS 트랜지스터(A)의 소스는 제 2 전원전압(VDDB) 단자에 연결될 수 있으며, NMOS 트랜지스터(B)의 소스는 접지전압(VSS) 단자에 연결될 수 있다. 또한, NMOS 트랜지스터(B)의 드레인은 노드(N22)에 연결될 수 있다. 또한, 제 1 클록부스팅 버퍼(332)는 PMOS 트랜지스터(A)와 NMOS 트랜지스터(B)를 통하여 내부 클록신호(CLK_IN)에 대한 인버팅 동작을 수행함으로써, 내부 클록신호(CLK_IN)와 비교하여 위상이 반전되고 전압 레벨이 상승된 클록신호가 생성될 수 있다. 상기 클록신호는 노드(N22)를 통해 PMOS 트랜지스터(C)의 게이트 및 NMOS 트랜지스터(D)의 게이트에 입력될 수 있다. PMOS 트랜지스터(C)와 NMOS 트랜지스터(D)는 제 2 전원전압(VDDB) 단자와 접지 전압(VSS) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(C)의 소스는 제 2전원전압(VDDB) 단자에 연결될 수 있으며, NMOS 트랜지스터(D)의 소스는 접지전압(VSS) 단자에 연결될 수 있다. 또한, NMOS 트랜지스터(D)의 드레인은 노드(N23)에 연결될 수 있다. 제 1 클록부스팅 버퍼(332)는 PMOS 트랜지스터(C)와 NMOS 트랜지스터(D)를 통하여 상기 클록신호에 대한 인버팅 동작을 수행함으로써, 상기 클록신호와 비교하여 위상이 반전된 부스팅 클록신호(BCLK)가 생성될 수 있다. 부스팅 클록신호(BCLK)는 노드(N23)를 통해 제 1 출력 드라이버(352)로 출력할될 수 있다.
제 2 클록부스팅 버퍼부(334)는 PMOS 트랜지스터들(E, G) 및 NMOS 트랜지스터들(F, H)을 포함할 수 있다. 내부 반전클록신호(CLKB_IN)는 노드(N31)를 통해 PMOS 트랜지스터(E)의 게이트 및 NMOS 트랜지스터(F)의 게이트에 입력될 수 있다. PMOS 트랜지스터(E)와 NMOS 트랜지스터(F)는 제 2 전원전압(VDDB) 단자와 접지 전압(VSS) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(E)의 소스는 제 2 전원전압(VDDB) 단자에 연결될 수 있으며, NMOS 트랜지스터(F)의 소스는 접지전압(VSS) 단자에 연결될 수 있다. 또한, NMOS 트랜지스터(F)의 드레인은 노드(N32)에 연결될 수 있다. 또한, 제 2 클록부스팅 버퍼(334)는 PMOS 트랜지스터(E)와 NMOS 트랜지스터(F)를 통하여 내부 반전클록신호(CLKB_IN)에 대한 인버팅 동작을 수행함으로써, 내부 반전클록신호(CLKB_IN)와 비교하여 위상이 반전되고 전압 레벨이 상승된 클록신호가 생성될 수 있다. 상기 클록신호는 노드(N32)를 통해 PMOS 트랜지스터(G)의 게이트 및 NMOS 트랜지스터(H)의 게이트에 입력될 수 있다. PMOS 트랜지스터(G)와 NMOS 트랜지스터(H)는 제 2 전원전압(VDDB) 단자와 접지 전압(VSS) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(G)의 소스는 제 2 전원전압(VDDB) 단자에 연결될 수 있으며, NMOS 트랜지스터(H)의 소스는 접지전압(VSS) 단자에 연결될 수 있다. 또한, NMOS 트랜지스터(H)의 드레인은 노드(N33)에 연결될 수 있다. 제 2 클록부스팅 버퍼(334)는 PMOS 트랜지스터(G)와 NMOS 트랜지스터(H)를 통하여 상기 클록신호에 대한 인버팅 동작을 수행함으로써, 상기 클록신호와 비교하여 위상이 반전된 부스팅 반전클록신호(BCLKB)가 생성될 수 있다. 부스팅 반전클록신호(BCLKB)는 노드(N33)를 통해 제 2 출력 드라이버(354)로 출력될 수 있다.
데이터 출력부는 제 1 출력 드라이버(352) 및 제 2 출력 드라이버(354)를 통하여 제 1 데이터 신호(DATA1)와 제 2 데이터 신호(DATA2)를 멀티플렉싱하여 생성된 출력 데이터 신호(DQ)를 출력 패드(356)를 통해 전송할 수 있다. 제 1 출력 드라이버(352)는 PMOS 트랜지스터(I), NMOS 트랜지스터(J) 및 NMOS 트랜지스터(K)을 포함할 수 있다. 제 1 데이터 신호(Data1)는 노드(N11)를 통해 PMOS 트랜지스터(I)의 게이트와 NMOS 트랜지스터(J)의 게이트에 입력될 수 있다. PMOS 트랜지스터(I)와 NMOS 트랜지스터(J)는 제 1 전원 전압(VDDA) 단자와 접지전압(VSS) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(I)의 소스는 제1 전원전압(VDDA) 단자에 연결될 수 있다. NMOS 트랜지스터(J)의 소스는 접지전압(VSS) 단자에 연결될 수 있다. PMOS 트랜지스터(I)의 드레인과 NMOS 트랜지스터(J)의 드레인은 노드(N12)에 연결될 수 있다. NMOS 트랜지스터(K)의 소스는 노드(N12)에 연결될 수 있다. NMOS 트랜지스터(K)의 드레인은 노드(N15)에 연결될 수 있다.
제 2 출력 드라이버(354)는 PMOS 트랜지스터(L), NMOS 트랜지스터(M) 및 NMOS 트랜지스터(N)을 포함할 수 있다. 제 2 데이터 신호(Data2)는 노드(N13)를 통해 PMOS 트랜지스터(L)의 게이트와 NMOS 트랜지스터(M)의 게이트에 입력될 수 있다. PMOS 트랜지스터(L)와 NMOS 트랜지스터(M)는 제 1 전원 전압(VDDA) 단자와 접지전압(VSS) 단자 사이에 직렬로 연결될 수 있다. PMOS 트랜지스터(L)의 소스는 제1 전원전압(VDDA) 단자에 연결될 수 있다. NMOS 트랜지스터(M)의 소스는 접지전압(VSS) 단자에 연결될 수 있다. PMOS 트랜지스터(L)의 드레인과 NMOS 트랜지스터(M)의 드레인은 노드(N14)에 연결될 수 있다. NMOS 트랜지스터(N)의 소스는 노드(N15)에 연결될 수 있다. NMOS 트랜지스터(N)의 드레인은 노드(N15)에 연결될 수 있다.
노드(N12)의 신호는 제 1 데이터 신호(Data1)를 반전한 신호일 수 있다. 제 1 데이터 신호(Data1)가 논리 0인 경우, PMOS 트랜지스터(J)만 턴 온(Turn on)될 수 있다. 노드(N12)의 신호는 논리 1의 값을 가질 수 있다. 제 1 데이터 신호(Data1)가 논리 1인 경우, NMOS 트랜지스터(J)만 턴 온(Turn on)될 수 있다. 노드(N12)의 신호는 논리 0의 값을 가질 수 있다. 노드(N12)의 신호는 NMOS 트랜지스터(K)를 통해 노드(N15)로 전송될 수 있다. NMOS 트랜지스터(K)는 부스팅 클록신호(BCLK)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 노드(N12)의 신호는 부스팅 클록신호(BCLK)의 주파수에 따라 노드(N15)로 전송될 수 있다.
노드(N14)의 신호는 제 2 데이터 신호(Data2)를 반전한 신호일 수 있다. 제 2 데이터 신호(Data2)가 논리 0인 경우, PMOS 트랜지스터(E)만 턴 온(Turn on)될 수 있다. 노드(N14)의 신호는 논리 1의 값을 가질 수 있다. 제 2 데이터 신호(Data2)가 논리 1인 경우, NMOS 트랜지스터(M)만 턴 온(Turn on)될 수 있다. 노드(N14)의 신호는 논리 0의 값을 가질 수 있다. 노드(N14)의 신호는 NMOS 트랜지스터(N)를 통해 노드(N15)로 전송될 수 있다. NMOS 트랜지스터(N)는 부스팅 반전클록신호(BCLKB)에 따라 턴 온(Turn on) 또는 턴 오프(Turn off) 될 수 있다. 노드(N14)의 신호는 부스팅 반전클록신호(BCLKB)의 주파수에 따라 노드(N15)로 전송될 수 있다.
부스팅 클록신호(BCLK)와 부스팅 반전클록신호(BCLKB)는 서로 반전된 펄스 파형을 가질 수 있다. 따라서, 제 1 데이터 신호(Data1)와 제 2 데이터 신호(Data2)는 NMOS 트랜지스터(K) 및 NMOS 트랜지스터(N)에 의해 멀티플렉싱(Multiplexing)될 수 있다. 멀티플렉싱(Multiplexing)된 출력 데이터 신호(DQ)는 출력 패드(356)를 통해서 출력될 수 있다. 출력 데이터 신호(DQ)는 부스팅 클록 신호들(BCLK, BCLKB)와 같은 주파수를 가질 수 있다.
종래에는 크기가 작은 NMOS 트랜지스터(K, N)를 사용할 경우에, 등가 저항이 높아져 원하는 전압 레벨을 갖는 데이터 신호를 출력할 수 없었다. 따라서, 원하는 전압 레벨을 갖는 데이터 신호를 출력할 수 있을 정도의 등가 저항을 갖을 수 있도록 큰 NMOS 트랜지스터(K, N)를 사용하여, 메모리 장치의 설계 면적이 커지는 문제가 있었다. 본 발명의 메모리 장치(300)에 따르면, 이와 같이, 부스팅 클록신호들(BCLK, BCLKB)을 이용하여 제 1 데이터(DATA1) 및 제 2 데이터(DATA2)에 대한 멀티플렉싱 동작을 수행함으로써, 멀티플렉싱 동작을 수행하는 NMOS 트랜지스터(K, N)의 등가 저항을 줄일 수 있다. 따라서, 종래보다 크기가 작은 NMOS 트랜지스터(K, N)를 사용할 수 있어, 메모리 장치(300)의 설계 면적을 줄일 수 있으며 출력 데이터 신호(DQ)의 고속으로 정확한 송수신이 가능한 효과가 있다.
다만, 도 4에 개시된 회로도에 국한되지 않으며, 부스팅 클록신호(BCLK)를 이용한 멀티플렉싱 동작을 수행할 수 있도록 다양한 회로 구성이 구현될 수 있다.
도 5a 는 출력 데이터 신호가 통과하는 경로의 등가 회로를 나타내는 도면이고, 도 5b는 출력 데이터 신호 수신부에서의 수신 전압을 나타내는 그래프이다. 도 5a에 도시된 바와 같이, 출력 데이터 신호(DQ)는 제 1 출력 드라이버(352'), 출력 데이터 신호채널(CH) 및 출력 데이터 신호 수신부(DQ_Receiver)를 통과할 수 있다. 일 실시예로, 출력 데이터 신호(DQ)는 도 4의 제 1 출력 드라이버(352)의 PMOS 트랜지스터(I) 및 NMOS 트랜지스터(K)를 통과할 수 있다. 제 1 등가 저항(RD)은 PMOS 트랜지스터(I)의 등가 저항에 해당되고, 제 2 등가 저항(RC)은 NMOS 트랜지스터(K)의 등가 저항에 해당될 수 있다. 또한, 출력 데이터 신호 수신부(DQ_Receiver)는 도 1 의 메모리 컨트롤러(100)에 포함될 수 있으며, 출력 데이터 신호 수신부(DQ_Receiver)가 포함하는 트랜지스터의 등가 저항은 제 3 등가 저항(RL)에 해당될 수 있다. 수신 전압(VOH)은 출력 데이터 신호 수신부(DQ_Receiver)의 제 3 등가 저항(RL)에 걸리는 전압으로써, 출력 데이터 신호 수신부(DQ_Receiver)에서의 출력 데이터 신호(DQ)의 전압 레벨을 나타낼 수 있다. 출력 데이터 신호(DQ)는 출력 데이터 신호 수신부(DQ_Receiver)에서 소정의 전압 레벨 이상의 전압 레벨을 가져야한다. 예를 들어, 출력 데이터 신호(DQ)의 전압 레벨이 상기 소정의 전압 레벨보다 낮은 때에는 도 1 의 메모리 컨트롤러는 정확하게 출력 데이터 신호(DQ)를 센싱할 수 없다.
도 4 및 도 5b를 참고하면, 제 1 케이스(Case1)는 제 1 전원전압(VDDA)을 이용하여 생성된 내부 클록신호(CLK_IN)를 이용하여 제 1 데이터 신호(DATA1) 및 제 2데이터 신호(DATA2)에 대한 멀티플렉싱 동작을 수행하였을 때에 출력 데이터 신호(DQ)의 전압 레벨(VOH1)을 나타낸다. 즉, 제 1 케이스(Case1)는 도 4의 부스팅 클록 버퍼(332, 334)의 PMOS 트랜지스터들(A, C, E, G)의 소스가 제 1 전원전압(VDDA) 단자에 연결된 때이다. 제 2 케이스(Case2)는 제 1 전원전압(VDDA)의 전압 레벨보다 높은 전압 레벨을 갖는 제 2 전원전압(VDDB)을 이용하여 생성된 부스팅 클록신호(BCLK)를 이용하여 제 1 데이터 신호(DATA1) 및 제 2데이터 신호(DATA2)에 대한 멀티플렉싱 동작을 수행하였을 때에 출력 데이터 신호(DQ)의 전압 레벨(VOH2)을 나타낸다. 즉, 부스팅 클록신호(BCLK)를 이용하여 멀티플렉싱 동작을 수행할 때에, 내부 클록신호(CLK_IN)를 이용하여 멀티플렉싱 동작을 수행할 때보다 제 2 등가 저항(RC)이 작아질 수 있다. 따라서, 제 1 케이스(Case1)에서의 출력 데이터 신호(DQ)의 전압 레벨(VOH1)보다 제 2 케이스(Case2)에서의 출력 데이터 신호(DQ)의 전압 레벨(VOH2)이 더 높을 수 있다.
이와 같이, 본 발명에 따른 메모리 장치는 부스팅 클록신호(BCLK)를 이용하여 멀티플렉싱 동작을 수행함으로써, 출력 데이터 신호(DQ)의 전압 레벨(VOH2)을 상승시킬 수 있으며, 이를 통해 도 1 의 메모리 컨트롤러(100)는 수신된 출력 데이터 신호(DQ)를 정확하게 센싱할 수 있는 효과가 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 6에 도시된 바와 같이, 메모리 장치(400)는 도 2에 도시된 메모리 장치(250A)보다 클록부스팅 전원전압 생성부(470)를 더 포함할 수 있다. 클록부스팅 전원전압 생성부(470)는 외부로부터 제 3 전원전압(VDDC)를 수신하고, 제 3 전원전압(VDDC)를 이용하여 제 2 전원전압(VDDB)을 생성할 수 있다. 제 2 전원전압(VDDB)의 전압 레벨은 제 3 전원전압(VDDC)의 전압 레벨보다 낮을 수 있다. 일 실시예로, 클록부스팅 전원전압 생성부(470)는 적어도 하나의 저항소자를 포함할 수 있으며, 상기 저항소자를 이용하여 제 3 전원전압(VDDC)을 감압함으로써, 제 2 전원전압(VDDB)을 생성할 수 있다. 더 나아가, 클록부스팅 전원전압 생성부(470)는 LDO 레귤레이터(Low Drop Out regulator)를 포함할 수 있으며, LDO 레귤레이터를 통해 제 3 전원전압(VDDC)을 레귤레이팅함으로써, 제 2 전원전압(VDDB)을 생성할 수 있다. 클록 부스팅 버퍼부(430)는 제 2 전원전압(VDDB)을 이용하여 내부 클록신호(CLK_IN)를 부스팅함으로써 부스팅 클록신호(BCLK)를 생성할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 클록부스팅 전원전압 생성부를 나타내는 회로도이고, 도 7c는 도 5a의 제 2 등가 저항(Rc)과 제 2 전원전압(VDDB)과의 관계를 나타내는 그래프이다. 도7a에 도시된 바와 같이, 본 발명의 클록부스팅 전원전압 생성부(470A)는 패스 트랜지스터(471A) 및 비교 앰프(473A)를 포함할 수 있다. 패스 트랜지스터(471A)의 일단은 제 3 전원전압(VDDC) 단자와 연결되고 타단은 출력 노드(OUTN)와 연결될 수 있다. 패스 트랜지스터(471A)는 NMOS 트랜지스터일 수 있다. 패스 트랜지스터(471A)가 턴 온되면, 일단의 제 3 전원전압(VDDC)가 소정의 전압만큼 감압되어 제 2 전원전압(VDDB1)이 타단의 출력 노드(OUTN)로 제공될 수 있다. 다만, 패스 트랜지스터(471A)는 이에 국한되지 않으며, PMOS 트랜지스터로 구현될 수 있다.
비교 앰프(473A)는 기준 전압(VDDB _ REF)과 피드백 전압(VFB1)의 차이에 대응되는 게이팅 신호(CG)를 생성하여 패스 트랜지스터(471A)를 제어할 수 있다. 비교 앰프(473A)는 기준 전압(VDDB _ REF)과 피드백 전압(VFB1)이 동일해질 수 있도록 패스 트랜지스터(471A)를 제어할 수 있다. 따라서, 클록부스팅 전원전압 생성부(470A)는 기준 전압(VDDB _ REF)과 동일한 제 2 전원전압(VDDB1)을 타겟 전압으로서 생성할 수 있다. 본 발명에 따른 클록부스팅 전원전압 생성부(470A)는 기준 전압(VDDB _ REF)의 전압 레벨을 조절함으로써, 생성되는 제 2 전원전압(VDDB1)의 전압 레벨을 조절할 수 있다. 기준 전압(VDDB _ REF)은 외부로부터 수신된 전원전압을 이용하여 생성될 수 있다.
도 7b에 도시된 바와 같이, 본 발명의 클록부스팅 전원전압 생성부(470B)는 패스 트랜지스터(471B), 비교 앰프(473B) 및 가변 저항소자(R1, R2)를 포함할 수 있다. 패스 트랜지스터(471B)의 일단은 제 3 전원전압(VDDC) 단자와 연결되고 타단은 출력 노드(OUTN)와 연결될 수 있다. 패스 트랜지스터(471B)는 NMOS 트랜지스터일 수 있다. 패스 트랜지스터(471B)가 턴 온되면, 일단의 제 3 전원전압(VDDC)가 소정의 전압만큼 감압되어 제 2 전원전압(VDDB2)이 타단의 출력 노드(OUTN)로 제공될 수 있다. 다만, 패스 트랜지스터(471B)는 이에 국한되지 않으며, PMOS 트랜지스터로 구현될 수 있다.
비교 앰프(473B)는 기준 전압(VDDB _ REF)과 피드백 전압(VFB2)의 차이에 대응되는 게이팅 신호(CG)를 생성하여 패스 트랜지스터(471B)를 제어할 수 있다. 피드백 전압(VFB2)은 제 2 전원전압(VDDB2)을 가변 저항소자(R1, R2)에 의하여 소정 비율로 분배한 전압과 같은 전압 레벨을 가질 수 있다. 비교 앰프(473B)는 기준 전압(VDDB _ REF)과 피드백 전압(VFB2)이 동일해질 수 있도록 패스 트랜지스터(471B)를 제어할 수 있다. 따라서, 클록부스팅 전원전압 생성부(470B)는 기준 전압(VDDB _ REF)과 피드백 전압(VFB2)이 동일해질 때의 제 2 전원전압(VDDB2)을 타겟 전압으로서 생성할 수 있다. 본 발명에 따른 클록부스팅 전원전압 생성부(470B)는 가변 저항소자(R1, R2)의 비율을 조절함으로써, 생성되는 제 2 전원전압(VDDB2)의 전압 레벨을 조절할 수 있다. 일 실시예로, 제 2 전원전압(VDDB2)는 다음과 같은 수식을 만족할 수 있다.
위의 수식을 따른 예를 들면, R2/R1 의 비율을 더 크게 조절함으로서, 제 2 전원전압(VDDB2)의 전압 레벨의 더 높일 수 있으며, R2/R1의 비율을 더 작게 조절함으로써, 제 2 전원전압(VDDB2)의 전압 레벨을 더 낮게 할 수 있다.
도 7c를 참고하면, 제 2 전원전압(VDDB)과 도 5a의 제 2 등가 저항(RC)은 반비례할 수 있다. 즉, 제 2 전원전압(VDDB)은 제1 전압 레벨(V1)을 가질 때에, 제 2 등가 저항(RC)은 제 1 저항값(Ra)을 가질 수 있으며, 제 2 전원전압(VDDB)은 제 1 전압 레벨(V1)보다 높은 제2 전압 레벨(V2)을 가질 때에, 제 2 등가 저항(RC)은 제 1 저항값(Ra)보다 작은 제 2 저항값(Rb)을 가질 수 있다. 따라서, 본 발명에 따른 클록부스팅 전원전압 생성부(470,A, 470B)는 제 2 등가 저항(RC)의 저항값에 따라서 다른 전압 레벨을 갖는 제 2 전원전압(VDDB)을 생성할 수 있다. 더 나아가, 본 발명의 메모리 장치는 제 2 등가 저항(RC)의 저항값을 검출하는 등가 저항 검출부를 더 포함할 수 있으며, 제 2 등가 저항의 저항값의 검출 결과에 따라, 클록부스팅 전원전압 생성부(470A, 470B)를 제어하여, 제 2 전원전압(VDDB)의 전압 레벨이 조절될 수 있다. 예를 들면, 제 2 등가 저항(RC)의 저항값이 클수록, 더 높은 전압 레벨을 갖는 제 2 전원전압(VDDB)가 생성되도록 클록부스팅 전원전압 생성부(470A, 470B)를 제어될 수 있다.
더 나아가, 도 4 를 참조하면, 제 1 클록부스팅 버퍼(332) 및 제 2 클록부스팅 버퍼(334)는 각각이 포함하는 NMOS 트랜지스터(K, N) 중 적어도 어느 하나의 트랜지스터의 등가 저항의 저항값에 따라 다른 전압 레벨을 갖는 제 2 전원전압(VDDB)을 이용하여 부스팅 클록신호(BCLK) 및 부스팅 반전클록신호(BCLK)를 생성할 수 있다. 또한, 제 1 클록부스팅 버퍼(332)에 제공되는 제 2 전원전압(VDDB)의 전압 레벨과 제2 클록부스팅 버퍼(334)에 제공되는 제 2 전원전압(VDDB)의 전압 레벨은 각각 개별적으로 조절될 수 있으며, 따라서 각각의 제 1 클록부스팅 버퍼(332) 및 제 2 클록부스팅 버퍼(334)에 제공되는 제 2 전원전압(VDDB)의 전압 레벨은 서로 동일 또는 상이할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 8에 도시된 바와 같이, 메모리 장치(500)는 클록 부스팅 버퍼부(530), 데이터 출력부(550), 클록부스팅 전원전압 생성부(570) 및 전압 레벨 검출부(590)를 포함할 수 있다.
데이터 출력부(550)는 복수의 출력 드라이버를 포함하는 출력 드라이버부(552) 및 출력 데이터 신호(DQ)가 출력되는 출력 패드(556)를 포함할 수 있다. 전압 레벨 검출부(590)는 출력 패드(556)와 연결되는 출력단에서의 출력 데이터 신호(DQ)의 전압 레벨을 검출할 수 있다. 출력단에서의 출력 데이터 신호(DQ)의 전압 레벨은 기준 레벨 이상일 때에 출력 데이터 신호(DQ)의 송신을 정확하게 할 수 있다. 따라서, 전압 레벨 검출부(590)는 전압 레벨 제어신호(CS)를 클록부스팅 전원전압 생성부(570)에 제공하여, 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨보다 낮은 때에는 종전보다 더 높은 전압 레벨을 갖는 제 2 전원전압(VDDB)을 생성하도록 제어하고, 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨보다 높을 때에는 종전보다 더 낮은 전압 레벨을 갖는 제 2 전원전압(VDDB)을 생성하도록 제어할 수 있다.
클록 부스팅 버퍼부(530)는 전압 레벨이 제어된 제 2 전원전압(VDDB)을 이용하여, 부스팅 클록신호(BCLK)를 생성할 수 있으며, 생성된 부스팅 클록신호(BCLK)를 데이터 출력부(550)에 제공할 수 있다. 데이터 출력부(550)는 부스팅 클록신호(BCLK)를 이용하여 복수의 데이터에 대한 멀티플렉싱 동작을 수행하여 기준 레벨 이상의 전압 레벨을 갖는 출력 데이터 신호(DQ)를 생성할 수 있다. 본 발명의 메모리 장치(500)를 통하여, 출력 데이터 신호(DQ)를 고속으로 정확하게 송수신할 수 있는 효과가 있다.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 9에 도시된 바와 같이, 메모리 시스템(20)은 메모리 컨트롤러(600) 및 메모리 장치(700)를 포함할 수 있다. 메모리 컨트롤러(600)는 데이터 수신부(650) 및 전압 레벨 검출부(690)를 포함할 수 있다. 메모리 장치(700)는 클록 부스팅 버퍼부(730), 데이터 출력부(750) 및 클록 부스팅 전원전압 생성부(770)를 포함할 수 있다. 이는, 도 8에 도시된 전압 레벨 검출부(690)와 달리 메모리 컨트롤러(600)에 포함되는 실시예를 나타낸 것이다.
전압 레벨 검출부(690)는 데이터 수신부(650)와 연결되는 수신단에서의 출력 데이터 신호(DQ)의 전압 레벨을 검출할 수 있다. 수신단에서의 출력 데이터 신호(DQ)의 전압 레벨은 기준 레벨 이상일 때에 출력 데이터 신호(DQ)의 수신을 정확하게 할 수 있으며, 메모리 컨트롤러(600)는 출력 데이터 신호(DQ)에 대한 정확한 센싱 동작을 수행할 수 있다. 수신단에서의 출력 데이터 신호(DQ)의 전압 레벨은 도 5a 에 도시된 수신 전압(VOH)의 전압 레벨과 동일 할 수 있다. 전압 레벨 검출부(690)는 전압 레벨 제어신호(CS)를 클록부스팅 전원전압 생성부(770)에 제공하여, 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨보다 낮은 때에는 종전보다 더 높은 전압 레벨을 갖는 제 2 전원전압(VDDB)을 생성하도록 제어하고, 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨보다 높을 때에는 종전보다 더 낮은 전압 레벨을 갖는 제 2 전원전압(VDDB)을 생성하도록 제어할 수 있다. 전압 레벨 검출부(690)에서 생성된 전압 레벨 제어신호(CS)는 메모리 컨트롤러(600)가 메모리 장치(700)에 제공하는 커맨드 신호에 포함될 수 있다.
클록 부스팅 버퍼부(730)는 전압 레벨이 제어된 제 2 전원전압(VDDB)을 이용하여, 부스팅 클록신호(BCLK)를 생성할 수 있으며, 생성된 부스팅 클록신호(BCLK)를 데이터 출력부(750)에 제공할 수 있다. 데이터 출력부(750)는 부스팅 클록신호(BCLK)를 이용하여 복수의 데이터에 대한 멀티플렉싱 동작을 수행하여 출력 데이터 신호(DQ)를 생성할 수 있다. 이를 통해 데이터 수신부(650)에서 수신된 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨 이상이 되도록 할 수 있다. 본 발명의 메모리 시스템(20)을 통하여, 메모리 컨트롤러(600)는 출력 데이터 신호(DQ)를 고속으로 정확하게 수신하고 센싱할 수 있는 효과가 있다.
도 10a 및 도 10b는 제 2 전원전압에 따른 수신단에서의 출력 데이터 신호의 전압 레벨을 나타내는 그래프이다. 도 9 및 도 10a에 도시된 바와 같이, 메모리 시스템(20)은 이전의 수신단의 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨보다 낮은 때에 정확한 출력 데이터 신호(DQ)의 수신 및 센싱을 위하여 수신단의 출력 데이터 신호(DQ)의 전압 레벨을 기준 레벨 이상으로 제어할 수 있다. 즉, 이전의 제 2 전원전압(VDDB1)보다 전압 레벨이 더 높은 제 2 전원전압(VDDB2)을 이용하여 부스팅 클록신호(BCLK)을 생성하고, 생성된 부스팅 클록신호(BCLK)를 이용하여 출력 데이터 신호(DQ)를 생성하는 때에 전압 레벨 검출부(690)에 의하여 검출되는 수신단의 출력 데이터 신호(DQ)의 전압 레벨(VOH2)는 이전의 전압 레벨(VOH1)보다 높을 수 있다. 이와 같이, 본 발명에 따른 메모리 시스템(20)은 제 2 전원전압(VDDB)의 전압 레벨을 조절함으로써, 수신단의 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨 이상인 타겟(target) 전압 레벨을 갖도록 출력 데이터 신호(DQ)를 제어할 수 있다.
도 9 및 도 10b 에 도시된 바와 같이, 메모리 시스템(20)은 이전의 수신단의 출력 데이터 신호(DQ)의 전압 레벨이 기준 레벨보다 높은 때에 소모되는 전력을 줄이기 위하여 출력 데이터 신호(DQ)의 전압 레벨을 기준 레벨과 동일 또는 유사하게 제어할 수 있다. 이전의 제 2 전원전압(VDDB1)보다 전압 레벨이 더 낮은 제 2 전원전압(VDDB2)을 이용하여 부스팅 클록신호(BCLK)을 생성하고, 생성된 부스팅 클록신호(BCLK)를 이용하여 출력 데이터 신호(DQ)를 생성하는 때에 전압 레벨 검출부(690)에 의하여 검출되는 수신단의 출력 데이터 신호(DQ)의 전압 레벨(VOH2)는 이전의 전압 레벨(VOH1)보다 낮을 수 있다. 이와 같이, 본 발명에 따른 메모리 시스템(20)은 제 2 전원전압(VDDB)의 전압 레벨을 조절함으로써, 수신단의 출력 데이터 신호(DQ)의 전압 레벨이 타겟(target) 전압 레벨을 갖도록 출력 데이터 신호(DQ)를 제어할 수 있다.
도 11은 본 발명의 메모리 장치를 이용한 응용 예를 보여주는 블록도이다. 도 11에 도시된 바와 같이, 메모리 장치(1000)는 메모리 어레이(1100), 로우 디코더(1200), 컬럼 디코더(1300), 커멘드/어드레스/라이트 데이터 버퍼들(1400), 및 출력 데이터 버퍼들(1500)을 포함할 수 있다. 메모리 어레이(1100)는 DRAM 메모리 셀, SRAM 메모리 셀, NAND 타입 EEPROM 셀 또는 NOR 타입 EEPROM 셀을 복수로 구비할 수 있다. 커멘드/어드레스/라이트 데이터 버퍼들(1400)은 커멘드(Command), 어드레스(Address) 및 라이트(Write) 데이터를 수신하여 버퍼링(Buffering)을 수행할 수 있다. 로우 디코더(1200)는 로우 어드레스(Row Address)를 디코딩(Decoding)하여 메모리 어레이(1100)의 로우(Row)를 선택할 수 있다. 컬럼 디코더(1300)는 컬럼 어드레스(Column Address)를 디코딩(Decoding)하여 메모리 어레이(1100)의 컬럼(Column)을 선택
할 수 있다. 출력 데이터 버퍼들(1500)은 메모리 어레이(1100)에서 출력되는 데이터를 버퍼링할 수 있다. 리드(Read) 동작 모드에서 출력 데이터 버퍼들(1500)은 출력 데이터를 입출력 버스(1600)로 출력할 수 있다.
출력 데이터 버퍼들(1500)은 본 발명의 데이터 출력회로(DOC, 도 1 참조)를 포함할 수 있다. 데이터 출력회로(DOC)는 제 1 전원전압의 전압 레벨보다 높은 전압 레벨을 갖는 제 2 전원전압을 이용하여 부스팅 클록신호를 생성하고, 부스팅 클록신호를 이용하여 복수의 데이터를 멀티플렉싱하여 출력 데이터 신호를 생성함으로써 메모리 장치는 고속의 출력 데이터 신호 전송 동작을 수행할 수 있으며, 메모리 장치의 설계 면적을 줄일 수 있다.
도 12는 본 발명의 출력 회로를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 12에 도시된 바와 같이, 전자시스템(2000)은 입력 장치(2100), 출력 장치(2200), 프로세서 장치(2300) 및 메모리 장치(2400)를 포함한다. 메모리 장치(2400)는 본 발명의 데이터 출력회로(DOC, 도 1 참조)를 포함할 수 있다. 데이터 출력회로(DOC)는 제 1 전원전압의 전압 레벨보다 높은 전압 레벨을 갖는 제 2 전원전압을 이용하여 부스팅 클록신호를 생성하고, 부스팅 클록신호를 이용하여 복수의 데이터를 멀티플렉싱하여 출력 데이터 신호를 생성함으로써 메모리 장치는 고속의 출력 데이터 신호 전송 동작을 수행할 수 있으며, 메모리 장치의 설계 면적을 줄일 수 있다. 더 나아가, 메모리 장치(2400)는 제 2 전원전압을 생성하는 클록부스팅 전원전압 생성부(470, 도 6 참조)를 포함할 수 있다. 프로세서 장치(2300)는 각각 해당하는 인터페이스를 통해서 입력 장치(2100), 출력 장치(2200) 그리고 메모리 장치(2400)를 제어할 수 있다.
도 13은 본 발명의 출력 회로를 구비한 램(RAM) 및 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 불휘발성 메모리 장치(3400)를 포함할 수 있다.
컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 컴퓨팅 시스템(3000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
램(3200) 또는 불휘발성 메모리 장치(3400)는 본 발명의 데이터 출력회로(DOC, 도 1 참조)를 포함할 수 있다. 데이터 출력회로(DOC)는 제 1 전원전압의 전압 레벨보다 높은 전압 레벨을 갖는 제 2 전원전압을 이용하여 부스팅 클록신호를 생성하고, 부스팅 클록신호를 이용하여 복수의 데이터를 멀티플렉싱하여 출력 데이터 신호를 생성함으로써 메모리 장치는 고속의 출력 데이터 신호 전송 동작을 수행할 수 있으며, 메모리 장치의 설계 면적을 줄일 수 있다. 더 나아가, 메모리 장치(2400)는 제 2 전원전압을 생성하는 클록부스팅 전원전압 생성부(470, 도 6 참조)를 포함할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 복수의 데이터 신호에 대한 멀티플렉싱 동작을 수행하는 데이터 출력 회로를 포함하는 메모리 장치에 있어서,
    상기 데이터 출력 회로는,
    제 1 전원전압을 이용하여 생성된 복수의 내부 클록신호들을 수신하고, 상기 제 1 전원전압보다 전압 레벨이 높은 제 2 전원전압을 이용하여 상기 복수의 내부 클록신호들을 부스팅함으로써 복수의 부스팅 클록신호들을 생성하는 클록 부스팅 버퍼부; 및
    상기 부스팅 클록신호들에 동기하여 상기 복수의 데이터 신호를 멀티플렉싱(Multiplexing)하여 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 부스팅 클록신호의 로우 레벨은, 상기 내부 클록신호의 로우 레벨과 동일하고, 상기 부스팅 클록신호의 하이 레벨은, 상기 내부 클록신호의 하이 레벨 보다 더 높은 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치는,
    외부로부터 제 3 전원전압을 수신받아 상기 제 2 전원전압을 생성하고, 상기 제 2 전원전압을 상기 클록 부스팅 버퍼부에 제공하는 클록부스팅 전원전압 생성부를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제 3항에 있어서,
    상기 클록부스팅 전원전압 생성부는,
    상기 제 2 전원전압을 레귤레이팅하여 상기 클록 부스팅 버퍼부에 제공하는 LDO 레귤레이터(Low Drop Out regulator)인 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 클록부스팅 전원전압 생성부는,
    상기 클록 부스팅 버퍼부와 연결되는 출력 노드;
    상기 출력 노드의 전압에 대응되는 피드백 전압 및 기준 전압을 비교하는 비교 앰프; 및
    상기 비교 결과에 기반하여 상기 기준 전압의 전압 레벨에 상응하는 전압 레벨을 갖는 상기 제 2 전원전압을 상기 출력 노드로 인가하는 패스 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 3 항에 있어서,
    상기 메모리 장치는,
    상기 데이터 출력 회로의 출력단의 전압 레벨을 검출하고, 상기 전압 레벨 검출 결과에 기반하여, 생성되는 상기 제 2 전원전압의 전압 레벨을 변경하도록 상기 클록부스팅 전원전압 생성부를 제어하는 전압 레벨 검출부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 3항에 있어서,
    상기 클록부스팅 전원전압 생성부는,
    외부로부터 수신된 상기 제 2 전원전압의 전압 레벨 제어신호를 기반으로, 상기 제 2 전원전압의 전압 레벨을 결정하고, 상기 결정된 전압 레벨을 갖는 상기 제 2 전원전압을 상기 클록 부스팅 버퍼부에 제공하는 것을 특징으로 하는 메모리 장치.
  8. 복수의 데이터 신호에 대한 멀티플렉싱 동작을 수행하는 데이터 출력 회로에 있어서,
    제 1 내부 클록신호를 수신하고, 상기 제 1 전원전압보다 전압 레벨이 더 높은 제 2 전원전압을 이용하여 제 1 부스팅 클록신호를 생성하는 제 1 클록부스팅 버퍼;
    상기 제 1 전원전압을 이용하여 생성된 제 2 내부 클록신호를 수신하고, 상기 제 2 전원전압을 이용하여 제 2 부스팅 클록신호를 생성하는 제 2 클록부스팅 버퍼;
    제 1 데이터 신호를 상기 제 1 부스팅 클록신호에 동기하여 출력 패드로 출력하는 제 1 출력 드라이버; 및
    제 2 데이터 신호를 상기 제 2 부스팅 클록신호에 동기하여 상기 출력 패드로 출력하는 제 2 출력 드라이버를 포함하는 데이터 출력 회로.
  9. 제 8항에 있어서,
    상기 제 1 출력 드라이버는, 상기 제 1 부스팅 클록신호에 동기하여 상기 제 1 데이터 신호를 상기 출력 패드로 전송하는 제 1 NMOS 트랜지스터를 포함하고,
    상기 제 2 출력 드라이버는, 상기 제 2 부스팅 클록신호에 동기하여 상기 제 2 데이터 신호를 상기 출력 패드로 전송하는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 회로.
  10. 제 8항에 있어서,
    상기 제 1 클록부스팅 버피 및 상기 제 2 클록부스팅 버퍼는,
    상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터 중 적어도 어느 하나의 등가 저항의 저항값에 따라 다른 전압 레벨을 갖는 상기 제 2 전원전압을 이용하여 상기 제 1 부스팅 클록신호 및 상기 제 2 부스팅 클록신호를 생성하는 것을 특징으로 하는 데이터 출력 회로.
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