KR102473661B1 - 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 데이터 기록 동작 시 기록 데이터의 수신에 이용되는 기록 클록을 메모리 컨트롤러로부터 수신하는 클록 수신기와, 상기 메모리 장치 내부로 전달된 상기 기록 클록의 듀티를 모니터링하여 모니터링 정보를 생성하는 듀티 모니터 및 듀티 제어신호에 응답하여 상기 기록 클록의 듀티를 조절하는 듀티 조절기를 구비하고, 상기 메모리 장치는, 상기 모니터링 정보를 상기 메모리 컨트롤러로 제공하고, 상기 모니터링 정보에 기반하여 생성된 상기 듀티 제어신호를 상기 메모리 컨트롤러로부터 수신하는 것을 특징으로 한다.

Description

듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템{Memory Device adjusting duty cycle and Memory System having the same}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 클록 신호의 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
저전력 더블 데이터 레이트(Low Power Double Data Rate, LPDDR) 동기 다이나믹 랜덤 억세스 메모리(Synchronous Dynamic Random Access Memory, SDRAM) 등과 같은 메모리 장치는 스마트폰(smart phone), 태블릿(tablet) PC, 울트라 북(ultra book) 등과 같은 다양한 종류의 전자 기기에 주로 사용될 수 있다.
메모리 장치는 다양한 스펙에 따라 동작할 수 있으며, 일 예로서 LPDDR 스펙의 경우 메모리 장치는 기록 데이터에 동기하는 기록 클록을 메모리 컨트롤러로부터 수신하거나, 독출 데이터에 동기하여 독출 클록을 메모리 컨트롤러로 제공할 수 있다. 이 때, 메모리 장치를 포함하는 메모리 시스템은 기록 클록과 독출 클록의 듀티 에러를 효율적으로 관리할 필요가 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 듀티 사이클을 효율적으로 조절하고 시스템의 성능을 향상할 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 데이터 기록 동작 시 기록 데이터의 수신에 이용되는 기록 클록을 메모리 컨트롤러로부터 수신하는 클록 수신기와, 상기 메모리 장치 내부로 전달된 상기 기록 클록의 듀티를 모니터링하여 모니터링 정보를 생성하는 듀티 모니터 및 듀티 제어신호에 응답하여 상기 기록 클록의 듀티를 조절하는 듀티 조절기를 구비하고, 상기 메모리 장치는, 상기 모니터링 정보를 상기 메모리 컨트롤러로 제공하고, 상기 모니터링 정보에 기반하여 생성된 상기 듀티 제어신호를 상기 메모리 컨트롤러로부터 수신하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 다른 일측면에 따른 메모리 장치는, 메모리 컨트롤러로부터 클록 신호를 수신하는 클록 수신기와, 상기 클록 수신기로부터 상기 클록 신호를 수신하고 듀티 조절을 수행하는 제1 듀티 조절기와, 상기 제1 듀티 조절기로부터의 클록 신호를 이용하여 상기 기록 데이터의 수신에 이용되는 하나 이상의 기록 클록들을 생성하는 클록 트리와, 각각 상기 기록 클록에 동기하여 상기 기록 데이터를 수신하는 하나 이상의 데이터 수신기들과, 상기 하나 이상의 데이터 수신기들에 대응하여 배치되고, 상기 데이터 수신기들로 제공되는 상기 기록 클록들의 듀티를 조절하는 하나 이상의 제2 듀티 조절기들 및 상기 클록 신호 및 상기 기록 클록들 중 적어도 하나의 듀티를 모니터링하고, 모니터링 정보를 상기 메모리 컨트롤러로 제공하는 듀티 모니터를 구비하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템에 있어서, 상기 메모리 시스템은 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 기록 데이터를 출력하는 하나 이상의 데이터 전송기들과, 상기 기록 데이터에 동기하여 기록 클록을 출력하는 기록 클록 전송기 및 외부로부터 상기 기록 클록의 듀티를 모니터링한 결과를 나타내는 제1 모니터링 정보를 수신하고, 상기 제1 모니터링 정보를 기반으로 하여 상기 외부로 제공된 상기 기록 클록의 듀티 에러 여부를 판단하며, 판단 결과에 따라 상기 외부로 출력된 기록 클록의 듀티 조절에 이용되는 제1 듀티 제어신호를 생성하는 듀티 제어기를 구비하는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템은, 기록 클록 및 독출 클록의 듀티 사이클 에러(duty cycle error)를 조절함에 있어서, 메모리 콘트롤러를 통해 에러 판단 및 듀티 제어 동작이 수행되도록 하는 피드백 경로가 제공되고, 메모리 장치 내에서의 듀티 조절 동작의 인에이블 여부가 제어될 수 있으며, 이를 통해 메모리 시스템의 전체적인 성능(performance)을 증가시킬 수 있는 효과가 있다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템의 일 동작 예를 나타내는 블록도이다.
도 3는 본 발명의 예시적인 실시예에 따라 모드 레지스터 세트를 이용하는 메모리 시스템을 나타내는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 5는 독출 클록에 대한 듀티 모니터링이 적용된 메모리 시스템의 일 예를 나타내는 블록도이다.
도 6은 도 5의 메모리 컨트롤러의 일 구현 예를 나타내는 블록도이다.
도 7은 본 발명의 예시적인 실시예에 따른 메모리 시스템의 일 구현 예를 나타내는 블록도이다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9 및 도 10은 메모리 시스템의 다양한 구현 예를 나타내는 블록도이다.
도 11은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 12는 모드 레지스터 세트에 저장되는 정보의 일 예를 나타내는 도면이다.
도 13a,b는 도 12에 도시된 정보에 따라 듀티 조절을 수행하는 듀티 조절기의 일 구현 예를 나타내는 회로도이다.
도 14는 듀티 모니터링 동작에 이용되는 클록 신호의 일 예를 나타내는 파형도이다.
도 15는 본 발명의 예시적인 실시예에 따른 듀티 모니터의 일 구현 예를 나타내는 블록도이다.
도 16은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100)와 메모리 장치(200)를 포함할 수 있다. 메모리 시스템(10)은 개인용 컴퓨터(Personal Computor, PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
메모리 콘트롤러(100)는 집적 회로(IC), 시스템 온 칩(System on Chip, SoC), 어플리케이션 프로세서(Application Processor, AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 일 예로서, 메모리 콘트롤러(100)는 메모리 컨트롤 기능을 수행하는 반도체 장치일 수 있으며, 또한 메모리 콘트롤러(100)는 어플리케이션 프로세서(AP)에 포함되는 구성일 수 있다. 일 예로서, 어플리케이션 프로세서(AP)는 메모리 콘트롤러(100), 램(RAM), 중앙 처리 유닛(Central Processing Unit, CPU), 그래픽 처리 유닛(Graphics Processing Unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다.
메모리 장치(200)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(200)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 메모리 장치(200)는 고대역폭 메모리(high bandwidth memory, HBM)로 구현될 수도 있다.
한편, 메모리 장치(200)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 일 예로서, 메모리 장치(200)는 PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수도 있을 것이다.
도 1을 참조하면, 메모리 콘트롤러(100)는 듀티 제어기(110)를 포함할 수 있다. 또한, 메모리 장치(200)는 하나 이상의 듀티 조절기(또는, 듀티 사이클 조절기(Duty cycle adjustor, 210)) 및 듀티 모니터(220)를 포함할 수 있다. 상기 듀티 사이클 조절기는 듀티 사이클 액츄에이터(duty cycle actuator)로 지칭될 수도 있을 것이다. 한편, 도 1에 도시되지는 않았으나, 메모리 장치(200)는 데이터의 기록 및 독출 등의 메모리 동작을 위한 다양한 구성요소들을 포함할 수 있으며, 일 예로서 메모리 셀 어레이와 함께 그 주변 회로들을 더 포함할 수 있다. 주변 회로들은 메모리 동작을 위한 각종 구성 요소들로서, 커맨드 디코더, 로우 디코더, 칼럼 디코더 및 데이터 입출력 회로 등 다양한 종류의 회로들을 포함할 수 있다.
메모리 콘트롤러(100)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터(DQ)를 독출하거나, 또는 메모리 장치(200)에 데이터(DQ)를 기록하도록 메모리 장치(200)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(100)는 메모리 장치(200)에 어드레스 및 커맨드를 제공함으로써, 메모리 장치(200)에 대한 데이터(DQ)의 기록 및 독출 동작을 제어할 수 있다. 또한, 기록 데이터(DQ)와 독출 데이터(DQ)가 메모리 콘트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 콘트롤러(100)는 데이터 기록 및/또는 독출 동작시에 이용되는 클록 신호를 메모리 장치(200)로 제공할 수 있다. 메모리 장치(200)가 메모리 콘트롤러(100)로부터의 클록 신호를 이용하여 기록 데이터(DQ)를 수신하는 점에서 상기 클록 신호는 기록 클록(WCK)으로 지칭될 수 있다. 또한, 메모리 장치(200)는 메모리 콘트롤러(100)로부터 제공된 기록 클록(WCK)에 대한 신호 처리를 수행할 수 있으며, 이로부터 내부 기록 클록을 생성하여 실제 데이터(DQ)의 수신이나 출력 동작에 이용하는 것으로 설명될 수 있다.
본 발명의 예시적인 실시예들에서, 기록 클록(WCK)의 듀티를 모니터링하는 동작은 메모리 장치(200) 내의 다양한 노드들에 인가되는 클록 신호의 듀티를 모니터링하는 동작에 해당할 수 있다. 일 예로서 기록 클록(WCK)에 기반하여 생성된 내부 기록 클록에 대해 모니터링이 수행될 수 있다. 예컨대, 내부 기록 클록은 기록 클록(WCK)과 주파수 및 위상 중 적어도 하나가 상이하도록 생성될 수 있다. 또한, 기록 클록(WCK)에 기반하여 다수 개의 내부 기록 클록들이 생성되고, 하나의 비트의 데이터를 수신함에 있어서 상기 생성된 다수 개의 내부 기록 클록들이 이용될 수 있으며, 상기 다수 개의 내부 기록 클록들에 대해 듀티 모니터링 동작이 수행될 수 있다.
즉, 본 발명의 예시적인 실시예에 따르면 내부 기록 클록의 듀티를 모니터링함에 의해 메모리 콘트롤러(100)로부터 제공되는 기록 클록(WCK)의 듀티가 판단될 수 있으며, 본 발명의 실시예들에서의 듀티 모니터링 동작은 메모리 장치(200)로 제공되는 기록 클록(WCK)이나 메모리 장치(200) 내부에서 생성된 내부 기록 클록 등 다양한 종류의 클록 신호의 듀티를 모니터링하는 것으로 이해될 수 있을 것이다. 즉, 본 발명의 실시예들에서 기록 클록(WCK)과 내부 기록 클록은 혼용되어 사용될 수 있다.
일 동작 예로서, 데이터 기록 동작시, 메모리 장치(200)는 기록 클록(WCK)과 함께 이에 동기되는 기록 데이터(DQ)를 수신할 수 있으며, 메모리 장치(200) 내의 데이터 수신기(미도시)는 기록 클록(WCK)을 이용하여 기록 데이터(DQ)를 수신 또는 래치할 수 있다. 또한, 데이터 독출 동작시, 메모리 장치(200)는 내부적으로 독출 클록(RDQS)을 생성할 수 있으며, 일 예로서 메모리 장치(200)는 기록 클록(WCK)에 기반하여 독출 클록(RDQS)을 생성할 수 있다. 또한, 메모리 장치(200)는 독출 데이터(DQ)를 독출 클록(RDQS)에 동기하여 메모리 콘트롤러(100)로 전송할 수 있다.
메모리 장치(200) 내에서 기록 데이터(DQ)의 수신 성능을 향상하기 위해서는 기록 데이터(DQ)의 래치에 이용되는 기록 클록(WCK)의 듀티가 최적화될 필요가 있다. 일 예로서, 메모리 콘트롤러(100)로부터 제공되는 기록 클록(WCK)은, 메모리 콘트롤러(100)와 메모리 장치(200) 사이의 채널의 영향이나 메모리 장치(200) 내부에서 비롯되는 듀티 왜곡(distortion)에 의해 그 듀티가 변형될 수 있으며, 변형된 듀티에 의해 기록 데이터(DQ)의 수신 성능이 저하될 수 있다.
본 발명의 예시적인 실시예에 따라, 상기 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티 조절을 위한 적어도 일부의 동작은 메모리 콘트롤러(100)에서 수행될 수 있다. 일 예로서, 기록 클록(WCK) 및 독출 클록(RDQS)은 입출력되는 데이터(DQ)를 얼라인(align)하기 위해 이용될 수 있으며, 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티 조절은 메모리 장치(200) 내의 듀티 조절기(210)에 의해 수행될 수 있다. 또한, 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티는 메모리 장치(200) 내의 듀티 모니터(예컨대, shmoo 등의 simple monitor circuit(220))에 의해 모니터링될 수 있으며, 모니터링 정보(D_Info)가 메모리 장치(200)로부터 메모리 콘트롤러(100)로 제공될 수 있다.
일 예로서, 듀티 조절기(210)는 메모리 콘트롤러(100)로부터 제공된 기록 클록(WCK)의 듀티를 조절할 수 있으며, 듀티 모니터(220)는 메모리 장치(200) 내의 적어도 하나의 노드에 인가되는 기록 클록(WCK)의 듀티를 모니터링할 수 있다. 듀티를 모니터링하는 동작은, 기록 클록(WCK)의 로직 하이 구간과 로직 로우 구간 사이의 비율(예컨대, 듀티 비(ratio))을 검출하는 동작을 포함할 수 있으며, 듀티 모니터(220)는 검출된 기록 클록(WCK)의 듀티 비에 상응하는 모니터링 정보(D_Info)를 생성할 수 있다. 즉, 듀티 모니터(220)는 기록 클록(WCK)의 듀티 비가 변동됨에 따라 그 값이 변경되는 모니터링 정보(D_Info)를 생성할 수 있다. 일 실시예에 따라, 모니터링 정보(D_Info)는 다수의 비트들을 포함하는 디지털 값을 가질 수 있으며, 기록 클록(WCK)의 듀티 모니터링 결과에 따라 모니터링 정보(D_Info)의 디지털 값이 변경될 수 있다.
한편, 듀티 조절기(210)가 메모리 콘트롤러(100)로 제공되는 독출 클록(RDQS)의 듀티를 조절하는 경우, 듀티 모니터(220)는 메모리 장치(200) 내의 적어도 하나의 노드에 인가되는 독출 클록(RDQS)의 듀티를 모니터링할 수 있다. 일 실시예에 따라, 메모리 장치(200)는 메모리 콘트롤러(100)로부터 제공된 기록 클록(WCK)을 이용하여 하나 이상의 독출 클록(RDQS)을 생성할 수 있으며, 듀티 모니터(220)는 상기 생성된 독출 클록(RDQS)의 듀티를 모니터링하고, 그 결과로서 모니터링 정보(D_Info)를 생성할 수 있다.
메모리 콘트롤러(100)의 듀티 제어기(110)는 모니터링 정보(D_Info)에 기반하여 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티가 조절될 필요가 있는 지를 판단할 수 있다. 일 예로서, 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티가 데이터(DQ)를 수신하거나 전송하기에 적절하지 않은 경우 듀티 에러가 존재함을 판단할 수 있으며, 듀티 제어기(110)는 듀티 에러를 최소화하기 위한 제어 신호(Ctrl)를 메모리 장치(200)로 제공할 수 있다. 제어 신호(Ctrl)는 메모리 장치(200) 내의 듀티 조절기(210)로 제공될 수 있으며, 듀티 조절기(210)는 제어 신호(Ctrl)에 응답하여 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티를 조절할 수 있다.
상기와 같은 실시예에 따르면, 듀티 조절을 위한 적어도 일부의 기능이 메모리 콘트롤러(100)에서 수행될 수 있다. 일 예로서, 메모리 장치로서 DRAM의 LPDDR5 스펙을 고려하면, 고속 동작을 하는 기록 클록(WCK)의 듀티 에러 또는 듀티 사이클 에러(duty cycle error)를 DRAM 내부에서 처리하지 아니하고 메모리 콘트롤러(100)를 통해 모니터, 비교 및 제어(DCA, Duty cycle adjustor)를 할 수 있는 경로를 제공함으로써, 메모리 시스템(10)의 전체적인 성능(performance)을 증가시킬 수 있다.
도 1의 실시예에서는 기록 클록(WCK)과 독출 클록(RDQS)에 대한 듀티 제어가 함께 설명되었으나, 본 발명의 일 실시예에 따른 기록 클록(WCK)과 독출 클록(RDQS)은 별개의 듀티 조절기를 통해 독립적인 듀티의 제어가 가능하다. 또한, 도 1에서 설명된 기록 클록(WCK)이나 독출 클록(RDQS)은 메모리 시스템(10)에서 정의되는 데이터 스트로브 신호로 지칭되고, 상기 데이터 스트로브 신호의 듀티가 모니터링되는 것으로 설명될 수도 있을 것이다.
상기와 같은 본 발명의 실시예에 따르면, 메모리 장치(200)가 듀티 에러를 내부적으로 처리하는 경우에 메모리 콘트롤러(100)가 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티를 제어하는 데 한계가 있었으며 내부 마진(margin)을 확인하는 것이 불가능한 문제가 있었으나, 본 발명의 실시예에 따른 이와 같은 문제가 개선될 수 있다.
도 2는 도 1의 메모리 시스템의 일 동작 예를 나타내는 블록도이다. 도 2에 도시된 메모리 시스템의 구성 및 동작을 설명함에 있어서, 도 1에서와 동일 또는 유사한 설명은 생략된다. 한편, 도 2에서는 데이터 기록 동작에서의 듀티 모니터링 및 듀티 조절 동작이 예시되며, 또한 메모리 콘트롤러(100)로부터의 기록 클록(WCK)과 메모리 장치(200) 내에서 생성되는 내부 기록 클록(WCK_I)이 별개의 구성으로서 도시된다.
도 1 및 도 2를 참조하면, 메모리 장치(200)는 듀티 조절기(210), 듀티 모니터(220), 클록 수신기(230) 및 데이터 수신기(240)를 포함할 수 있다. 클록 수신기(230)는 메모리 콘트롤러(100)로부터 기록 데이터(DQ)에 동기하는 기록 클록(WCK)을 수신하고, 내부 기록 클록(WCK_I)을 메모리 장치(200) 내부로 전달할 수 있다. 일 예로서, 클록 수신기(230)는 메모리 콘트롤러(100)로부터 기록 클록(WCK)에 대한 내부 신호 처리를 통해 내부 기록 클록(WCK_I)을 생성할 수 있다.
클록 수신기(230)로부터의 내부 기록 클록(WCK_I)은 듀티 조절기(210)로 제공될 수 있다. 듀티 조절기(210)는 내부 기록 클록(WCK_I)의 듀티를 조절하고, 듀티 조절된 내부 기록 클록(WCK_I)을 데이터 수신기(240)로 제공할 수 있다. 데이터 수신기(240)는 내부 기록 클록(WCK_I)에 동기하여 기록 데이터(DQ)를 수신할 수 있다.
듀티 모니터(220)는 듀티 조절기(210)로부터 출력되는 내부 기록 클록(WCK_I)을 수신할 수 있다. 또한, 내부 기록 클록(WCK_I)은 메모리 장치(200) 내의 다양한 경로들을 통해 전달될 수 있으며, 일 실시예에 따라 듀티 모니터(220)는 데이터 수신기(240)의 입력 단에 전기적으로 연결되어 데이터 수신기(240)로 제공되는 내부 기록 클록(WCK_I)의 듀티를 모니터링할 수 있다.
일 실시예에 따라, 기록 데이터(DQ)는 다수 개의 비트들을 포함할 수 있으며, 상기 다수 개의 비트들에 대응하여 데이터 수신기(240)는 다수 개의 수신 회로들을 포함할 수 있다. 또한, 듀티 조절기(210)는 다수 개의 수신 회로들에 대응하여 다수 개의 듀티 조절기들을 포함할 수 있다. 상기 내부 기록 클록(WCK_I)은 다수 개의 듀티 조절기들 각각으로 제공될 수 있으며, 이 때 듀티 모니터(220)는 다수 개의 듀티 조절기들로 제공되는 내부 기록 클록(WCK_I) 중 적어도 일부에 대한 듀티를 모니터링할 수 있다. 즉, 듀티 모니터(220)는 다수 개의 듀티 조절기들에 대응하는 다수 개의 모니터링 정보(D_Info)를 생성하고 이를 메모리 콘트롤러(100)로 제공할 수 있다.
도 2에 도시된 실시예에 따르면, 메모리 콘트롤러(100)와 메모리 장치(200) 사이에 피드백 경로(feedback path)가 형성되고, 피드백 경로는 모니터링 정보(D_Info)가 전달되는 경로를 포함할 수 있다. 예컨대, 메모리 콘트롤러(100)가 출력한 기록 클록(WCK)은 메모리 장치(200) 내의 내부 기록 클록(WCK_I)에 기반하여 그 듀티가 모니터링되고, 모니터링 결과가 메모리 콘트롤러(100)로 제공될 수 있다.
도 1 및 도 2에 도시된 실시예에 따르면, 메모리 콘트롤러(100)가 메모리 장치(200) 내에서 이용되는 기록 클록(WCK)의 듀티 상태를 판단할 수 있으며, 또한 기록 클록(WCK)의 듀티를 조절하기 위한 제어 동작(예컨대, 듀티 조절을 제어하기 위한 제어 신호를 생성하는 동작)이 메모리 콘트롤러(100) 단에서 수행될 수 있다. 이 경우, 메모리 콘트롤러(100)는 기록 클록(WCK)의 듀티의 조절 필요성을 판단하고, 이에 따라 메모리 장치(200)가 듀티 조절 동작을 선택적으로 수행하도록 제어할 수 있다. 예컨대, 메모리 콘트롤러(100)는 메모리 장치(200)의 듀티 조절 동작을 인에이블하거나 디스에이블할 수 있으며, 메모리 장치(200)의 듀티 조절 동작이 디스에이블됨에 따라 듀티 조절에 소요되는 파워가 감소될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 기록 클록(WCK), 독출 클록(RDQS)의 듀티 에러 정정이 가능하도록 하는 듀티 조절기(또는, 듀티 사이클 액츄에이터)가 메모리 장치 내에 제공되고, 기록 클록(WCK) 및 독출 클록(RDQS)의 듀티 에러 정보(또는, 듀티를 모니터링한 정보)가 피드백 경로를 통해 메모리 컨트롤러로 제공될 수 있다. 또한, 메모리 컨트롤러는 수신된 모니터링 정보를 이용한 비교 동작(예컨대, 듀티 조절이 필요한 지를 판단하기 위한 비교 동작)을 수행하고, 듀티 에러의 최소화를 위해 듀티 조절기를 제어하기 위한 제어 신호를 생성할 수 있다.
도 3는 본 발명의 예시적인 실시예에 따라 모드 레지스터 세트를 이용하는 메모리 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(300)은 메모리 콘트롤러(310) 및 메모리 장치(320)를 포함하고, 메모리 콘트롤러(310)는 듀티 제어기(311)를 포함할 수 있다. 또한, 메모리 장치(320)는 듀티 조절기(321), 듀티 모니터(322) 및 모드 레지스터 세트(MRS, 323)를 포함할 수 있다. 듀티 제어기(311), 듀티 조절기(321) 및 듀티 모니터(322)의 구체적인 동작 예는 전술한 실시예에서와 동일 또는 유사하므로 이에 대한 구체적인 설명은 생략된다.
메모리 콘트롤러(310)와 메모리 장치(320) 사이에서 각종 신호는 다양한 경로를 통해 송수신될 수 있다. 일 예로서, 메모리 장치(320)는 모니터링 정보(D_Info)를 LPDD4, LPDDR5 등의 LPDDRx 스펙에 정의된 핀을 이용하여 메모리 콘트롤러(310)로 전송할 수 있다. 일 예로, 모니터링 정보(D_Info)는 LPDDRx 스펙에 정의된 다수의 핀들 중 선택된 하나 이상의 핀을 통해 메모리 콘트롤러(310)로 제공될 수 있다. 이와 유사하게, 메모리 콘트롤러(310)로부터의 제어신호(Ctrl) 또한 LPDD4, LPDDR5 등의 LPDDRx 스펙에 정의된 하나 이상의 핀을 이용하여 메모리 장치(320)로 제공될 수 있다.
일 실시예에 따라, 듀티 모니터(322)는 메모리 장치(320) 내부의 적어도 하나의 노드로부터 기록 클록(WCK)의 듀티를 모니터링하고, 다수의 비트들을 갖는 모니터링 정보(D_Info)를 모드 레지스터 세트(323)에 저장할 수 있다. 메모리 장치(320)는 메모리 콘트롤러(310)와의 통신을 통해 모드 레지스터 세트(323)에 정보를 저장하거나 모드 레지스터 세트(323)로부터 정보를 독출하기 위한 하나 이상의 핀들(예컨대, MRS 핀들)을 포함할 수 있으며, 모드 레지스터 세트(323)로부터 독출된 모니터링 정보(D_Info)는 MRS 핀들을 통해 메모리 콘트롤러(310)로 제공될 수 있다.
한편, 메모리 콘트롤러(310)로부터의 제어 신호(Ctrl)는 MRS 핀들을 통해 메모리 장치(320)의 모드 레지스터 세트(323)로 제공될 수 있다. 일 예로서, 제어 신호(Ctrl)는 모드 레지스터 세트(323)에 저장되고, 모드 레지스터 세트(323)에 저장된 제어 신호(Ctrl)가 독출되어 듀티 조절기(321)로 제공될 수 있다. 만약, 듀티 모니터(322)가 독출 클록(RDQS)의 듀티를 모니터링하는 경우, 독출 클록(RDQS)의 듀티를 모니터링한 모니터링 정보(D_Info)가 모드 레지스터 세트(323)에 저장되고, 모드 레지스터 세트(323)로부터 독출된 모니터링 정보(D_Info)는 MRS 핀들을 통해 메모리 콘트롤러(310)로 제공될 수 있다.
도 4는 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 4를 참조하면, 메모리 장치는 메모리 컨트롤러와 통신하며, 메모리 컨트롤러로부터 기록 커맨드를 수신함과 함께, 기록 데이터 및 이에 동기하는 기록 클록을 수신할 수 있다(S11). 메모리 장치는 그 내부에 데이터 수신기 및 기록 클록 수신기를 구비할 수 있으며, 데이터 수신기는 메모리 장치 내부로 전달된 기록 클록에 동기하여 기록 데이터를 수신할 수 있다.
메모리 장치는 전술한 실시예들에 따른 듀티 모니터를 포함하고, 듀티 모니터는 기록 클록 수신기로부터 출력되는 기록 클록(예컨대, 내부 기록 클록)의 듀티를 모니터링할 수 있다(S12). 일 예로서, 기록 클록은 메모리 장치 내부의 다양한 경로들을 통해 전달될 수 있으며, 듀티 모니터는 하나 이상의 경로들의 노드로부터 상기 기록 클록을 수신하고 그 듀티를 모니터링할 수 있다.
일 실시예에 따라, 듀티 모니터는 기록 클록의 듀티 변동에 따라 그 값이 변경되는 디지털 값을 모니터링 정보를 생성할 수 있으며, 듀티 모니터로부터 생성된 모니터링 정보가 메모리 컨트롤러로 전송될 수 있다(S13). 메모리 컨트롤러는, 메모리 장치로부터의 모니터링 정보에 기반하여 메모리 장치 내에서의 기록 클록의 듀티 비를 판단할 수 있으며, 또한 기록 클록의 듀티에 에러가 존재하는 지(또는, 조절이 필요한 지)를 판단할 수 있다. 메모리 컨트롤러는 모니터링 정보에 기반하여 메모리 장치 내부에서 기록 클록의 듀티를 조절하기 위한 듀티 제어신호를 생성할 수 있다.
메모리 장치는 전술한 실시예들에 따른 듀티 조절기를 포함하며, 메모리 장치는 메모리 컨트롤러로부터 듀티 제어신호를 수신하고(S14), 메모리 장치 내의 듀티 조절기는 듀티 제어신호에 응답하여 기록 클록의 듀티를 조절할 수 있다(S15).
도 5는 독출 클록에 대한 듀티 모니터링이 적용된 메모리 시스템의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(410)와 메모리 장치(420)를 포함할 수 있으며, 메모리 콘트롤러(410)는 듀티 제어기(411)를 포함할 수 있다. 또한, 메모리 장치(420)는 기록 클록 수신기(421), 제1 듀티 조절기(422), 독출 클록 생성기(423), 제2 듀티 조절기(424) 및 듀티 모니터(425)를 포함할 수 있다.
메모리 콘트롤러(410)는 데이터 기록 커맨드와 함께, 기록 데이터(DQ) 및 기록 클록(WCK)을 메모리 장치(420)로 제공할 수 있다. 기록 클록 수신기(421)는 기록 클록(WCK)을 수신하고 이를 제1 듀티 조절기(422)로 제공할 수 있다. 또한, 도 5에는 도시되지 않았으나 제1 듀티 조절기(422)로부터 출력되는 기록 클록(WCK)은 기록 데이터(DQ)를 수신하는 데이터 수신기(미도시)로 제공될 수 있다. 또한, 듀티 모니터(425)는 전술한 실시예들에 따라 제1 듀티 조절기(422)로부터 출력되는(또는, 데이터 수신기로 제공되는) 기록 클록(WCK)의 듀티를 모니터링할 수 있다.
한편, 메모리 콘트롤러(410)가 독출 커맨드를 메모리 장치(420)로 제공함에 따라, 메모리 장치(420)는 독출 데이터(DQ) 및 이에 동기하는 독출 클록(RDQS)을 메모리 콘트롤러(410)로 전송할 수 있다. 독출 클록 생성기(423)는 그 내부에서 다양한 형태로 독출 클록(RDQS)을 생성할 수 있으며, 일 실시예에 따라 독출 클록 생성기(423)는 기록 클록(WCK)을 이용하여 상기 독출 클록(RDQS)을 생성할 수 있다. 일 예로서, 독출 클록 생성기(423)는 기록 클록(WCK)을 수신하는 클록 트리(미도시)를 포함할 수 있으며, 독출 클록 생성기(423)로부터의 독출 클록(RDQS)은 제2 듀티 조절기(424)로 제공될 수 있다. 또한, 메모리 장치(420)는 독출 데이터(DQ)를 전송하는 데이터 전송기(미도시)를 더 포함할 수 있으며, 데이터 전송기는 독출 클록 생성기(423) 또는 제2 듀티 조절기(424)로부터의 독출 클록(RDQS)에 동기하여 독출 데이터(DQ)를 메모리 콘트롤러(410)로 전송할 수 있다.
일 실시예에 따라, 듀티 모니터(425)는 독출 클록(RDQS)의 듀티를 모니터링한 결과를 더 생성할 수 있다. 일 예로서, 듀티 모니터(425)는 독출 클록 생성기(423) 또는 제2 듀티 조절기(424)로부터 독출 클록(RDQS)을 수신하고, 그 듀티를 모니터링하여 모니터링 결과를 생성할 수 있다. 이에 따라, 듀티 모니터(425)는 기록 클록(WCK)에 대한 제1 모니터링 정보(D_Info_W) 및 독출 클록(RDQS)에 대한 제2 모니터링 정보(D_Info_R)를 함께 메모리 콘트롤러(410)로 제공할 수 있다.
듀티 제어기(411)는 기록 클록(WCK)에 대한 제1 모니터링 정보(D_Info_W)에 기반하여 기록 클록(WCK)의 듀티를 조절하기 위한 제1 듀티 제어신호(Ctrl_W)를 출력할 수 있다. 또한, 듀티 제어기(411)는 독출 클록(RDQS)에 대한 제2 모니터링 정보(D_Info_R)에 기반하여 독출 클록(RDQS)의 듀티를 조절하기 위한 제2 듀티 제어신호(Ctrl_R)를 출력할 수 있다. 제2 듀티 조절기(424)는 제2 듀티 제어신호(Ctrl_R)에 응답하여 독출 클록(RDQS)의 듀티를 조절할 수 있다.
상기와 같은 실시예에 따르면, 메모리 콘트롤러(410)가 메모리 장치(420)로부터 독출 데이터(DQ)를 수신함에 있어서, 독출 데이터(DQ)에 동기하는 독출 클록(RDQS)의 듀티가 메모리 콘트롤러(410) 내에서 조절될 필요가 없이, 메모리 장치(420)로부터 독출 데이터(DQ) 수신에 최적화된 듀티를 갖는 독출 클록(RDQS)을 수신할 수 있다. 예컨대, 메모리 콘트롤러(410)가 로직 하이 구간과 로직 로우 구간이 50 대 50의 비율을 갖는 독출 클록(RDQS)을 수신할 때 데이터 수신 성능이 최적화되는 경우, 메모리 장치(420)가 상기와 같은 최적의 듀티 비를 갖는 독출 클록(RDQS)을 출력하더라도, 메모리 콘트롤러(410)와 메모리 장치(420) 사이의 채널의 영향에 따라 독출 클록(RDQS)의 듀티 비가 변동될 수 있으며, 이 경우 메모리 콘트롤러(410)의 독출 데이터(DQ)의 수신 성능이 저하될 수 있다. 그러나, 본 발명의 예시적인 실시예에 따르면, 메모리 장치(420)가 상기 채널의 영향이 반영된 제2 듀티 제어신호(Ctrl_R)에 기반하여 독출 클록(RDQS)의 듀티를 조절할 수 있으며, 메모리 콘트롤러(410)는 최적화된 듀티를 갖는 독출 클록(RDQS)에 동기하여 독출 데이터(DQ)를 수신할 수 있다.
도 6은 도 5의 메모리 컨트롤러의 일 구현 예를 나타내는 블록도이다.
도 5 및 도 6을 참조하면, 메모리 콘트롤러(410)는 듀티 제어기(411) 및 듀티 모니터(412)를 포함할 수 있다. 듀티 제어기(411)는 전술한 실시예에 따라 기록 클록(WCK)의 듀티를 조절하기 위한 제1 듀티 제어신호(Ctrl_W) 및 독출 클록(RDQS)의 듀티를 조절하기 위한 제2 듀티 제어신호(Ctrl_R)를 출력할 수 있다.
메모리 콘트롤러(410)는 메모리 장치(420)로부터 독출 데이터(DQ) 및 이에 동기하는 독출 클록(RDQS)을 수신할 수 있으며, 독출 클록(RDQS)에 동기하여 독출 데이터(DQ)를 래치할 수 있다. 또한, 전술한 바와 같은 클록 신호의 듀티를 모니터링하기 위한 듀티 모니터(412)가 독출 클록(RDQS)을 수신하고, 메모리 콘트롤러(410) 내부에서 독출 클록(RDQS)의 듀티가 모니터링될 수 있다.
듀티 제어기(411)는 메모리 장치(420)로부터의 제2 모니터링 정보(D_Info_R)와 듀티 모니터(412)로부터의 제3 모니터링 정보(Res_Mor) 중 적어도 하나를 이용하여 제2 듀티 제어신호(Ctrl_R)를 생성할 수 있다. 일 예로서, 듀티 제어기(411)는 제2 모니터링 정보(D_Info_R) 및 제3 모니터링 정보(Res_Mor) 중 어느 하나를 선택적으로 이용할 수 있으며, 또는 제2 모니터링 정보(D_Info_R) 및 제3 모니터링 정보(Res_Mor)의 조합을 이용하여 제2 듀티 제어신호(Ctrl_R)를 생성할 수 있다. 예컨대, 제2 모니터링 정보(D_Info_R) 및 제3 모니터링 정보(Res_Mor) 중 적어도 하나에서 듀티 에러가 판단된 경우에 제2 듀티 제어신호(Ctrl_R)를 출력함으로써 독출 클록(RDQS)의 듀티가 조절될 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 메모리 시스템의 일 구현 예를 나타내는 블록도이다. 도 7에서는 메모리 장치로서 DRAM이 예시되며, 기록 클록 및 독출 클록에 대해 듀티 모니터링이 수행되는 예가 도시된다.
도 7을 참조하면, 메모리 시스템(500)은 메모리 콘트롤러(510) 및 메모리 장치(520)를 포함하고, 메모리 콘트롤러(510) 및 메모리 장치(520) 각각은 메모리 동작에 관련된 각종 구성들을 포함할 수 있다. 일 예로서, 메모리 콘트롤러(510)는 클록 신호 전송기(512), 데이터 전송기(513), 데이터 수신기(514), 독출 클록 수신기(515) 및 듀티 제어기(511)를 포함할 수 있다.
한편, 메모리 장치(520)는 기록 클록(WCK)을 수신하는 기록 클록 수신기(521), 기록 데이터(DQ)를 수신하는 데이터 수신기(522), 독출 데이터(DQ)를 전송하는 데이터 전송기(523) 및 독출 클록(RDQS)을 전송하는 독출 클록 전송기(524)를 포함할 수 있다. 메모리 장치(520)가 다수의 비트들의 기록 데이터(DQ)를 병렬하게 수신할 때, 메모리 콘트롤러(510)의 데이터 전송기(513)는 다수 개의 전송 회로들을 포함하고, 메모리 장치(520)의 데이터 수신기(522)는 다수 개의 수신 회로들을 포함할 수 있다. 또한 메모리 장치(520)가 다수의 비트들의 독출 데이터(DQ)를 병렬하게 출력할 때, 메모리 콘트롤러(510)의 데이터 수신기(514)는 다수 개의 수신 회로들을 포함하고, 메모리 장치(520)의 데이터 전송기(523)는 다수 개의 전송 회로들을 포함할 수 있다.
또한, 메모리 장치(520)는 하나 이상의 듀티 조절기들(525_1 ~ 525_4), 클록 트리(526) 및 듀티 모니터(527)를 더 포함할 수 있다. 전술한 실시예들에서와 동일 또는 유사하게, 듀티 조절기들(525_1 ~ 525_4) 각각은 수신되는 클록 신호에 대해 메모리 컨트롤러(510)로부터의 제어 신호(Ctrl_W, Ctrl_R)에 응답하여 듀티 조절 동작을 수행할 수 있다. 또한, 듀티 모니터(527)는 전술한 실시예들에 따라 메모리 장치(520) 내의 적어도 하나의 노드에 인가되는 클록 신호의 듀티를 모니터링하고, 그 모니터링 정보를 발생할 수 있다. 예컨대, 모니터링 정보는 m 비트(m_bit)의 디지털 값을 가질 수 있다.
한편, 메모리 콘트롤러(510) 및 메모리 장치(520) 각각에 구비되는 데이터 수신기는 클록 신호에 동기하여 데이터(DQ)를 래치하는 플립플롭을 포함할 수 있으며, 일 예로서 메모리 콘트롤러(510)의 데이터 수신기(514)는 독출 클록(RDQS)에 응답하여 독출 데이터(DQ)를 래치하고, 메모리 장치(520)의 데이터 수신기(522)는 기록 클록(WCK)에 응답하여 기록 데이터(DQ)를 래치할 수 있다.
일 실시예에 따라, 듀티 조절기들(525_1 ~ 525_4)은 전술한 각종 전송기 및 수신기 각각에 대응하여 배치될 수 있다. 예컨대, 듀티 조절기들(525_1 ~ 525_4)은 기록 클록 수신기(521)로부터 출력되는 기록 클록(WCK)의 듀티를 조절하는 듀티 조절기(525_1), 데이터 수신기(522)로 제공되는 기록 클록(WCK)의 듀티를 조절하는 듀티 조절기(525_2), 데이터 전송기(523)로 제공되는 독출 클록(RDQS)의 듀티를 조절하는 듀티 조절기(525_3) 및 독출 클록 전송기(524)로 제공되는 독출 클록(RDQS)의 듀티를 조절하는 듀티 조절기(525_4)를 포함할 수 있다. 전술한 바와 같이, 기록 데이터(DQ) 및 독출 데이터(DQ) 각각이 다수 개의 비트들을 포함할 때, 듀티 조절기(525_2)는 다수의 수신 회로들에 대응하여 다수의 듀티 조절기들을 포함할 수 있으며, 듀티 조절기(525_3)는 다수의 전송 회로들에 대응하여 다수의 듀티 조절기들을 포함할 수 있다.
기록 클록(WCK)은 클록 트리(526)로 제공되고, 클록 트리(526)를 통해 메모리 장치(520) 내의 다양한 노드들로 제공될 수 있다. 듀티 모니터(527)는 메모리 장치(520) 내의 다양한 노드들을 통해 기록 클록(WCK) 및 독출 클록(RDQS)의 듀티를 모니터링할 수 있다. 일 예로서, 도 7에는 듀티 모니터(527)가 노드 a를 통해 기록 클록(WCK)의 듀티를 모니터링하고, 노드 b를 통해 독출 클록(RDQS)의 듀티를 모니터링하는 예가 도시된다.
기록 클록(WCK)은 노드 a를 통해 데이터 수신기(522)로 제공되어 기록 데이터(DQ)를 래치하는 데 이용될 수 있다. 이 때, 듀티 모니터(527)는 기록 클록(WCK)의 듀티를 모니터링하여 제1 모니터링 정보(D_Info_W)를 제공할 수 있으며, 일 예로서 모니터링 정보는 m 비트의 정보를 포함할 수 있다.
또한, 데이터 독출 동작시, 기록 클록(WCK)에 기반하는 신호가 클록 트리(526)를 통해 독출 클록(RDQS)으로서 독출 클록 전송기(524)로 제공되고, 독출 클록 전송기(524)는 독출 클록(RDQS)을 메모리 콘트롤러(510)로 전송할 수 있다. 또한, 듀티 모니터(527)는 독출 클록(RDQS)의 듀티를 모니터링하여 m 비트의 정보를 포함하는 제2 모니터링 정보(D_Info_R)를 제공할 수 있다.
도 7에는 전술한 노드 a 및 노드 b를 통해 기록 클록(WCK) 및 독출 클록(RDQS)의 듀티가 모니터링되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 전술한 바와 같이, 메모리 장치(500) 내의 다양한 노드들을 통해 기록 클록(WCK) 및 독출 클록(RDQS)의 듀티가 모니터링될 수 있으며, 일 예로서 노드 c를 통해 듀티 조절기(525_1)로부터 출력되는 기록 클록(WCK)의 듀티가 모니터링될 수 있다. 일 예로서, 기록 데이터(DQ)의 수신을 위해 데이터 수신기(522)로 제공되는 기록 클록(WCK)과 독출 데이터(DQ)의 출력을 위해 데이터 전송기(523)로 제공되는 독출 클록(RDQS)은, 듀티 조절기(525_1)로부터 출력되는 기록 클록(WCK)에 기반하여 클록 트리(326)로부터 생성될 수 있으므로, 듀티 조절기(525_1)로부터 출력되는 기록 클록(WCK)의 듀티 모니터링 결과는 기록 클록(WCK) 및 독출 클록(RDQS)의 듀티를 조절하는 데 공통하게 이용될 수 있다.
또한, 독출 클록(RDQS)의 듀티를 모니터링함에 있어서, 노드 d를 통해 클록 트리(526)로부터 출력되는 독출 클록(RDQS)의 듀티가 모니터링될 수 있으며, 또는 노드 e를 통해 듀티 조절기(525_3)로부터 출력되는 독출 클록(RDQS)의 듀티가 모니터링될 수도 있을 것이다.
한편, 메모리 컨트롤러(510)의 듀티 제어기(511)는 수신된 모니터링 정보들(D_Info_W, D_Info_R)에 기반하여 기록 클록(WCK) 및 독출 클록(RDQS)의 듀티 에러를 검출하고, 듀티 에러를 최소화하기 위한 제어 신호(Ctrl)를 메모리 장치(520)로 제공할 수 있다. 일 예로서, 듀티 제어기(511)는 기록 클록(WCK)에 대한 제1 모니터링 정보(D_Info_W)를 기반으로 하여 제1 제어 신호(Ctrl_W)를 생성하고, 제1 제어 신호(Ctrl_W)는 기록 클록(WCK)의 듀티를 조절하는 듀티 조절기(예컨대, 325_1, 325_2)로 제공될 수 있다.
또한, 듀티 제어기(511)는 독출 클록(RDQS)에 대한 제2 모니터링 정보(D_Info_R)를 기반으로 하여 제2 제어 신호(Ctrl_R)를 더 생성할 수 있다. 일 예로서, 듀티 검출기(511)는 제2 모니터링 정보(D_Info_R)를 이용하여 제2 제어 신호(Ctrl_R)를 생성할 수 있으며, 제2 제어 신호(Ctrl_R)는 독출 클록(RDQS)의 듀티를 조절하는 듀티 조절기(예컨대, 525_3, 525_4)로 제공될 수 있다. 또는, 전술한 실시예에서와 같이, 듀티 제어기(511)는 독출 클록(RDQS)의 듀티를 직접 모니터링하여 제2 제어 신호(Ctrl_R)를 생성할 수도 있을 것이다. 또는, 듀티 제어기(511)는 자체적으로 독출 클록(RDQS)의 듀티를 모니터링한 결과와 메모리 장치(520)로부터 제공된 제2 모니터링 정보(D_Info_R)의 조합에 기반하여 제2 제어 신호(Ctrl_R)를 생성할 수도 있을 것이다.
본 발명의 실시예에 따른 듀티 모니터링 동작은 도 7에 도시된 구성이 한정될 필요 없이 다양하게 수행될 수 있다. 일 예로서, 메모리 장치(520) 내의 다양한 노드들을 통해 모니터링 동작이 수행될 수 있으며, 듀티 조절기(525_1 ~ 525_4)는 다양한 방식으로 그룹화되어 듀티 조절 동작을 수행할 수 있다. 일 예로서, 듀티 조절기(525_1 ~ 525_4) 각각에 대응하는 노드의 클록 신호의 듀티가 모니터링되고, 이에 기반하여 듀티 조절기(525_1 ~ 525_4) 각각은 별개의 제어신호에 응답하여 듀티 조절 동작을 수행할 수 있다. 또는, 듀티 조절기(525_1 ~ 525_4)는 데이터 기록 동작에 관련된 듀티 조절기(예컨대, 525_1, 525_2)와 데이터 독출 동작에 관련된 듀티 조절기(예컨대, 525_3, 525_4)로 그룹화되고, 각각의 그룹에 대응하는 노드의 클록 신호의 듀티가 모니터링되며, 듀티 조절기(525_1 ~ 525_4)는 그룹 별로 듀티 조절 동작을 수행할 수도 있을 것이다.
또는, 전술한 바와 같이 기록 클록(WCK)은 듀티 조절기(525_1)를 통해 메모리 장치(520) 내부로 제공되므로, 듀티 조절기(525_1)에 연결된 일 노드의 클록 신호만의 듀티가 모니터링되고, 이에 기반하여 듀티 조절기(525_1)만의 듀티 조절 동작을 제어하는 형태로 메모리 장치(520)가 구현될 수도 있을 것이다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 8에서는 메모리 컨트롤러에 의해 듀티 모니터링 동작의 주기 및/또는 인에이블이 제어되는 예가 도시된다. 도 8에 도시된 메모리 시스템에서, 전술한 실시예에서 설명된 구성 및 동작에 대해서는 구체적인 설명이 생략된다.
도 8을 참조하면, 메모리 시스템(600)은 메모리 콘트롤러(610) 및 메모리 장치(620)를 포함하고, 메모리 콘트롤러(610)는 듀티 제어기(611), 듀티 모니터(612), 클록 신호 전송기(613), 데이터 전송기(614), 데이터 수신기(615), 독출 클록 수신기(616) 및 커맨드 전송기(617)를 포함할 수 있다. 또한, 메모리 장치(620)는 신호 송수신 블록(621), 듀티 조절기 블록(622), 클록 트리(623), 듀티 모니터(624), 모드 레지스터 세트(625), 듀티 조절기 제어기(626), 커맨드 수신기(627) 및 듀티 모니터 제어부(628)를 포함할 수 있다. 전술한 실시예에서 설명된 바와 같이, 신호 송수신 블록(621)은 기록 클록(WCK)을 수신하는 수신기, 기록 데이터(DQ)를 수신하는 수신기, 독출 데이터(DQ)를 출력하는 전송기, 독출 클록(RDQS)을 출력하는 전송기를 포함할 수 있다.
P 비트의 데이터(DQ)가 병렬하게 송수신될 때, 기록 데이터(DQ)를 수신하는 수신기는 P 개의 수신 회로들을 포함할 수 있으며, 또한 독출 데이터(DQ)를 출력하는 전송기는 P 개의 전송 회로들을 포함할 수 있다. 또한, 이에 대응하여 P 개의 수신 회로들에 대응하여 P 개의 듀티 조절기들(DCA_2[1:P]))이 배치될 수 있으며, 또한 P 개의 전송 회로들에 대응하여 P 개의 듀티 조절기들(DCA_3[1:P]))이 배치될 수 있다. 또한, 도 8에서는 듀티 모니터(624)가 클록 트리(623)의 출력단에 연결되어 모니터링 동작을 수행하는 예가 도시되었으나, 전술한 바와 같이 듀티 모니터(624)는 메모리 장치(620) 내의 다양한 노드들을 통해 모니터링 동작을 수행할 수 있다.
전술한 실시예들에 따라, 모드 레지스터 세트(625)에는 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티를 모니터링한 모니터링 정보(D_Info)가 저장될 수 있으며, 또한 메모리 콘트롤러(610)로부터 제공된 제어 신호(Ctrl)가 저장될 수 있다. 듀티 조절기 제어기(626)는 모드 레지스터 세트(625)로부터 독출된 모니터링 정보(D_Info)에 기반하여 듀티 조절기 블록(622)을 제어할 수 있으며, 듀티 조절기 블록(622) 내의 듀티 조절기들은 듀티 조절기 제어기(626)의 제어에 기반하여 듀티 조절 동작을 수행할 수 있다.
한편, 메모리 콘트롤러(610)는 모니터링 정보(D_Info)에 기반하여 클록 신호가 최적의 듀티를 갖는 지를 판단할 수 있으며, 판단 결과에 따라 메모리 장치(620) 내의 모니터링 동작 및 듀티 조절 동작을 제어하기 위한 제어 커맨드(CMD)를 출력할 수 있다. 듀티 모니터 제어부(628)는 제어 커맨드(CMD)에 응답하여 듀티 모니터(624)의 동작을 제어할 수 있다. 일 실시예에 따라, 메모리 장치(620)는 메모리 콘트롤러(610)로부터 다양한 종류의 커맨드들을 디코딩하여 메모리 동작을 제어하기 위한 커맨드 디코더(미도시)를 포함할 수 있으며, 듀티 모니터 제어부(628)는 커맨드 디코더에 상응하거나 커맨드 디코더 내부에 구비되는 구성일 수 있다.
듀티 모니터 제어부(628)는 제어 커맨드(CMD)에 응답하여 다양한 방식에 따라 듀티 모니터(624)의 동작을 제어할 수 있다. 예컨대, 클록 신호의 듀티가 데이터를 래치하기에 적절한 경우, 듀티 모니터(624)는 듀티 모니터 제어부(628)의 제어에 기반하여 듀티 모니터링의 주기를 길게 설정하거나, 또는 듀티 모니터링 동작을 디스에이블시킬 수 있다. 메모리 컨트롤러(610)는 더 긴 주기에 따라 모드 레지스터 세트(625)에에 저장된 모니터링 정보(D_Info)를 확인하고 이에 기반하여 제어 신호(Ctrl)를 출력할 수 있다. 또는, 메모리 컨트롤러(610)는 메모리 장치(620) 내에서의 듀티 모니터링 동작이 디스에이블된 후 특정 시점 또는 임의의 시점에서 듀티 모니터링 동작을 인에이블시키고, 전술한 실시예들에 따라 제어 신호(Ctrl)를 생성 및 출력할 수 있다.
도 9 및 도 10은 메모리 시스템의 다양한 구현 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(700)은 메모리 콘트롤러(710) 및 메모리 장치(720)를 포함하고, 메모리 콘트롤러(710)는 듀티 제어기(711)를 포함할 수 있다. 또한, 메모리 장치(720)는 기록 클록(WCK)의 듀티 조절을 위한 하나 이상의 듀티 조절기들을 포함하는 기록 듀티 조절기 블록(721), 독출 클록(RDQS)의 듀티 조절을 위한 하나 이상의 듀티 조절기들을 포함하는 독출 듀티 조절기 블록(722) 및 듀티 모니터(723)를 포함할 수 있다. 전술한 바와 같이, 기록 클록(WCK)이 메모리 장치(720)로 제공되고, 독출 클록(RDQS)이 메모리 콘트롤러(710)로 제공되며, 메모리 콘트롤러(710)와 메모리 장치(720) 사이에서 데이터(DQ)가 송수신될 수 있다.
메모리 장치(720) 내의 다수의 듀티 조절기들은 기록 듀티 조절기 블록(721)과 독출 듀티 조절기 블록(722)으로 그룹화될 수 있다. 듀티 모니터(723)는 기록 듀티 조절기 블록(721)과 독출 듀티 조절기 블록(722)에 관련된 노드를 통해 기록 클록(WCK)과 독출 클록(RDQS)의 듀티를 모니터링할 수 있으며, 기록 클록(WCK)에 대한 제1 모니터링 정보(D_Info_W)와 독출 클록(RDQS)에 대한 제2 모니터링 정보(D_Info_R)를 생성하고, 이를 메모리 콘트롤러(710)로 제공할 수 있다. 또한, 듀티 제어기(711)는 전술한 제1 제어 신호(Ctrl_W) 및 제2 제어 신호(Ctrl_R)를 메모리 장치(720)로 제공할 수 있을 것이다. 또한, 기록 듀티 조절기 블록(721) 내의 다수의 듀티 조절기들은 제1 제어 신호(Ctrl_W)에 응답하여 듀티 조절 동작을 수행하고, 독출 듀티 조절기 블록(722) 내의 다수의 듀티 조절기들은 제2 제어 신호(Ctrl_R)에 응답하여 듀티 조절 동작을 수행할 수 있다.
한편, 도 10을 참조하면, 메모리 시스템(800)은 메모리 콘트롤러(810) 및 메모리 장치(820)를 포함하고, 메모리 콘트롤러(810)는 듀티 제어기(811)를 포함하며, 메모리 장치(820)는 다수(예컨대, A개)의 기록 듀티 조절기들(DCA_W1 ~ DCA_WA), 다수(예컨대, B개)의 독출 듀티 조절기들(DCA_R1 ~ DCA_RB) 및 듀티 모니터(823)를 포함할 수 있다.
듀티 모니터(823)는 기록 듀티 조절기들(DCA_W1 ~ DCA_WA) 및 독출 듀티 조절기들(DCA_R1 ~ DCA_RB) 각각에 관련된 노드(예컨대, 듀티 조절기의 출력단에 연결된 노드)를 통해 기록 클록(WCK)과 독출 클록(RDQS)의 듀티를 모니터링하고, 그 모니터링 정보를 발생할 수 있다. 이에 따라, 모니터링 정보는 상기 A 개의 기록 듀티 조절기들(DCA_W1 ~ DCA_WA)에 관련된 다수의 제1 모니터링 정보들(D_Info_W(1~A))와 B 개의 독출 듀티 조절기들(DCA_R1 ~ DCA_RB)에 관련된 다수의 제2 모니터링 정보(D_Info_R(1~B))를 포함할 수 있다. 메모리 콘트롤러(810)의 듀티 제어기(811)는 상기 모니터링 정보들(D_Info_W(1~A), D_Info_R(1~B))에 기반하여 기록 듀티 조절기들(DCA_W1 ~ DCA_WA) 및 독출 듀티 조절기들(DCA_R1 ~ DCA_RB)를 제어하기 위한 제어신호들(Ctrl_W, Ctrl_R)를 생성할 수 있다.
도 11은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 11에서는 메모리 장치가 기록 클록 및 독출 클록의 듀티를 모니터링하는 예가 도시된다.
도 11을 참조하면, 메모리 장치는 메모리 컨트롤러와 통신하며, 메모리 컨트롤러로부터 기록 커맨드를 수신함과 함께, 기록 데이터 및 이에 동기하는 기록 클록을 수신할 수 있다(S21). 또한, 메모리 장치는 기록 클록에 대한 처리를 통해 그 내부에서 이용되는 다양한 종류의 클록 신호를 생성할 수 있으며, 일 예로서 메모리 장치는 기록 클록으로부터 독출 클록을 생성할 수 있다(S22).
메모리 장치는 클록 신호의 듀티를 모니터링하는 듀티 모니터를 포함하고, 듀티 모니터는 그 내부의 다양한 노드들 중에서 적어도 일부의 노드들로부터 기록 클록 및 독출 클록을 수신할 수 있다. 또한, 듀티 모니터는 전술한 실시예들에 따라 기록 클록 및 독출 클록의 듀티를 모니터링할 수 있으며(S23), 메모리 장치는 기록 클록의 듀티를 모니터링한 제1 모니터링 정보와 독출 클록의 듀티를 모니터링한 제2 모니터링 정보를 메모리 컨트롤러로 전송할 수 있다(S24). 또한, 메모리 장치는 메모리 컨트롤러로부터 제1 모니터링 결과에 기반하여 생성된 기록 클록 제어신호를 수신함과 함께, 제2 모니터링 결과에 기반하여 생성된 독출 클록 제어신호를 수신할 수 있다(S25). 메모리 장치는 전술한 실시예들에 따른 듀티 조절기를 포함하며, 메모리 장치는 메모리 컨트롤러로부터의 제어신호들에 응답하여 기록 클록 및 독출 클록의 듀티를 조절할 수 있다(S26).
도 12는 모드 레지스터 세트에 저장되는 정보의 일 예를 나타내는 도면이며, 도 13a,b는 도 12에 도시된 정보에 따라 듀티 조절을 수행하는 듀티 조절기의 일 구현 예를 나타내는 회로도이다.
도 12를 참조하면, 모드 레지스터 세트에는 다수의 필드들(OP[0] ~ OP[n+2])에 듀티 모니터링 정보 및 제어 신호가 저장될 수 있다. 일 예로서, 다수의 필드들(OP[0] ~ OP[n+2]) 중 제1 필드(OP[n+1], OP[n+2])에는 전술한 실시예들에서의 듀티 모니터링 정보가 저장되고, 나머지 제2 필드(OP[0] ~ OP[n])에는 전술한 실시예들에서의 제어 신호가 저장될 수 있다.
일 예로서, 메모리 장치 내의 듀티 모니터는 기록 클록 및/또는 독출 클록 등의 클록 신호의 듀티를 모니터링하고, 2 비트에 해당하는 모니터링 정보를 제1 필드(OP[n+1], OP[n+2])에 저장할 수 있다. 예컨대, 클록 신호의 로직 로우 구간이 더 큰 경우에는 필드 OP[n+2]에 "1"의 값이 저장되고, 클록 신호의 로직 하이 구간이 더 큰 경우에는 필드 OP[n+1]에 "1"의 값이 저장될 수 있다.
한편, 메모리 컨트롤러는 제1 필드(OP[n+1], OP[n+2])의 모니터링 정보를 수신하고, 이에 기반하여 n 비트에 해당하는 제어 신호를 생성할 수 있다. 상기 n 비트에 해당하는 제어 신호는 클록 신호의 듀티 조절 양을 제어할 수 있는 점에서, 상기 제어 신호는 DCA 가중치(weight)로 지칭될 수 있다. 클록 신호의 로직 로우 구간이 더 큰 경우에는, DCA 가중치(weight)는 클록 신호의 로직 하이 구간을 증가시키기 위한 제어 정보를 포함할 수 있으며, 클록 신호의 로직 하이 구간이 더 큰 경우에는, DCA 가중치(weight)는 클록 신호의 로직 로우 구간을 증가시키기 위한 제어 정보를 포함할 수 있다. 일 예로서, DCA 가중치(weight)에서 적어도 하나의 비트는 로직 하이 구간의 듀티를 증가시킬 것인지 또는 로직 로우 구간의 듀티를 증가시킬 것인지를 나타내는 극성 정보를 포함할 수 있으며, 도 12에서는 필드 OP[n]에 극성 정보(DCA polarity)가 저장되는 예가 도시된다.
한편, 도 13a,b를 참조하면 기록 클록(WCK)의 듀티가 조절되는 예가 도시되며, 제2 필드(OP[0] ~ OP[n])에 저장된 DCA 가중치(weight)에 따라 기록 클록(WCK)의 듀티가 다양한 방식에 따라 조절될 수 있다. 예컨대, 도 13a를 참조하면, 듀티 조절기는 병렬하게 연결되는 다수 개의 트랜지스터들을 포함하고, 상기 다수 개의 트랜지스터들은 DCA 가중치(weight)에 따라 스위칭이 제어될 수 있다. 일 예로, 도 13a에서는 DCA 가중치(weight)에 따라 트랜지스터의 사이즈가 조절됨으로써 듀티가 조절되는 예가 도시된다.
인에이블 신호(ON, ONB)가 활성화됨에 따라 듀티 조절 동작이 수행되고, DCA 가중치(weight)에 따라 전류가 통과하는 트랜지스터의 사이즈가 조절됨에 따라 기록 클록(WCK)의 듀티가 조절될 수 있다.
한편, 도 13b를 참조하면, 다수 개의 트랜지스터들에 대응하여 전류 소스가 배치되고, DCA 가중치(weight)에 따라 다수 개의 트랜지스터들 중 일부가 선택적으로 턴 온 될수 있다. 트랜지스터들의 턴 온 상태에 따라 출력단(OUT, OUTB)을 통해 흐르는 전류 량이 변동될 수 있으며, 이에 기반하여 기록 클록(WCK)의 듀티가 조절될 수 있다.
도 14는 듀티 모니터링 동작에 이용되는 클록 신호의 일 예를 나타내는 파형도이며, 도 15는 본 발명의 예시적인 실시예에 따른 듀티 모니터의 일 구현 예를 나타내는 블록도이다.
도 14 및 도 15를 참조하면, 메모리 컨트롤러로부터 제공되는 기록 클록(예컨대, 외부 기록 클록(EXT_WCK))은 메모리 장치 내에서 내부 처리 동작이 수행되고, 외부 기록 클록(EXT_WCK)으로부터 하나 이상의 내부 기록 클록이 생성될 수 있다. 도 14에서는 그 일 예로서 외부 기록 클록(EXT_WCK)에 비해 1/2의 주파수를 가지며 위상이 서로 상이한 두 개의 내부 기록 클록들(WCK/2_0, WCK/2_90)이 도시되며, 메모리 컨트롤러로부터의 기록 커맨드는 내부 기록 클록들(WCK/2_0, WCK/2_90)을 이용하여 래치될 수 있다.
한편, 본 발명의 예시적인 실시예들에 따른 듀티 모니터링 동작은 상기 내부 기록 클록들(WCK/2_0, WCK/2_90)을 이용하여 수행될 수 있다. 일 예로서, 내부 기록 클록들(WCK/2_0, WCK/2_90)은 듀티 모니터로 제공되고, 듀티 모니터는 다수 개의 딜레이 회로들 및 비교기들을 포함할 수 있다. 내부 기록 클록들(WCK/2_0, WCK/2_90) 각각은 다수 개의 딜레이 회로들을 통해 순차적으로 딜레이되고, 딜레이 회로들을 통해 출력되는 클록 신호들이 서로 비교될 수 있다.
예컨대, 내부 기록 클록들(WCK/2_0, WCK/2_90)의 딜레이를 조절하면서 내부 기록 클록들(WCK/2_0, WCK/2_90)의 로직 상태를 서로 비교함에 의해 외부 기록 클록(EXT_WCK)의 듀티가 모니터링될 수 있다. 외부 기록 클록(EXT_WCK)이 로직 하이 구간이 로직 로우 구간에 비해 큰 경우에서의 비교 결과와, 로직 로우 구간이 로직 하이 구간에 비해 큰 경우에서의 비교 결과는 다른 값을 가질 수 있다. i 개의 비교기들의 비교 결과는 듀티 결정부로 제공되고, 듀티 결정부는 비교 결과를 이용하여 전술한 실시예에 따른 모니터링 정보(D_Info)를 생성할 수 있다.
도 16은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
전자 장치(900)은 데이터 처리 시스템에 해당하고, 어플리케이션 프로세서(Application Processor, 910)와 메모리 장치(920)를 포함할 수 있다. 어플리케이션 프로세서(910)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
어플리케이션 프로세서(910)는 메모리 컨트롤 모듈(911), 중앙 처리 장치 등의 프로세서(912)와 동작 메모리(913)를 포함할 수 있다. 도 16에는 하나의 프로세서(912)가 예시되어 있으나, 어플리케이션 프로세서(910)는 두 개 이상의 다양한 종류의 프로세서들을 포함할 수도 있다. 또한, 동작 메모리(913)는 전자 장치(900)의 전반적인 동작을 제어하기 위한 명령어들을 저장할 수 있다. 또한, 어플리케이션 프로세서(910)는 모뎀 통신 기능을 제어하는 구성으로서 모뎀 프로세서(미도시)를 더 구비할 수도 있으며, 이 때 상기 어플리케이션 프로세서(910)는 ModAP으로 지칭될 수도 있다.
전술한 실시예들에 따라, 메모리 컨트롤 모듈(911)은 듀티 제어기(911_1)를 포함하고, 메모리 장치(920)는 셀 어레이(921), 듀티 조절기(922) 및 듀티 모니터(923)를 포함할 수 있다. 메모리 장치(920)는 전술한 실시예들에 따른 듀티 모니터링 동작을 수행할 수 있으며, 듀티 모니터(923)는 기록 클록(WCK) 및/또는 독출 클록(RDQS)의 듀티를 모니터링하고, 그 결과로서 모니터링 정보(D_Info)를 생성할 수 있다. 또한, 전술한 실시예들에 따라 메모리 컨트롤 모듈(911)은 모니터링 정보(D_Info)에 기반하여 클록 신호의 듀티를 최적화하기 위한 제어 신호(Ctrl)를 생성하고, 메모리 장치(920)의 듀티 조절기(922)는 제어 신호(Ctrl)에 응답하여 듀티 조절 동작을 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치에 있어서,
    데이터 기록 동작 시 기록 데이터의 수신에 이용되는 기록 클록을 메모리 컨트롤러로부터 수신하는 클록 수신기;
    상기 메모리 장치 내부로 전달된 상기 기록 클록의 듀티를 모니터링하여 모니터링 정보를 생성하는 듀티 모니터; 및
    듀티 제어신호에 응답하여 상기 기록 클록의 듀티를 조절하는 듀티 조절기를 구비하고,
    상기 메모리 장치는, 상기 모니터링 정보를 상기 메모리 컨트롤러로 제공하고, 상기 모니터링 정보에 기반하여 생성된 상기 듀티 제어신호를 상기 메모리 컨트롤러로부터 수신하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 모니터링 정보는, 상기 기록 클록의 듀티에 따라 서로 다른 디지털 값을 갖는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 듀티 모니터는 상기 듀티 조절기의 출력단에 연결되고, 상기 듀티 조절기로부터 출력되는 상기 기록 클록의 듀티를 모니터링하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 기록 데이터를 수신하는 데이터 수신기를 더 구비하고,
    상기 듀티 조절기로부터 출력되는 상기 기록 클록은 상기 데이터 수신기의 입력단으로 제공되고,
    상기 듀티 모니터는 상기 데이터 수신기의 입력단에 연결되고, 상기 데이터 수신기로 제공되는 상기 기록 클록의 듀티를 모니터링하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 장치 내의 설정 동작을 위한 모드 레지스터 정보를 저장하는 모드 레지스터 세트를 더 구비하고,
    상기 듀티 모니터는 상기 생성된 모니터링 정보를 상기 모드 레지스터 세트에 저장하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러로부터 수신된 상기 듀티 제어신호는 상기 모드 레지스터 세트에 저장되는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 장치는 상기 모드 레지스터 세트에 저장되거나 상기 모드 레지스터 세트로부터 독출되는 정보를 통신하기 위한 모드 레지스터 세트(MRS) 핀을 더 구비하고,
    상기 메모리 장치는, 상기 MRS 핀을 통해 상기 모니터링 정보 및 상기 듀티 제어신호 중 적어도 하나를 상기 메모리 컨트롤러와 통신하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 클록 수신기로부터 출력되는 상기 기록 클록을 이용하여, 데이터 독출 동작 시 독출 데이터의 출력에 이용되는 독출 클록을 생성하는 독출 클록 생성기; 및
    상기 독출 클록의 듀티를 조절하는 독출 클록 듀티 조절기를 더 구비하고,
    상기 듀티 모니터는, 상기 독출 클록의 듀티를 모니터링하여 상기 독출 클록에 대한 모니터링 정보를 더 생성하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 독출 클록을 상기 메모리 컨트롤러로 전송하는 독출 클록 전송기를 더 구비하고,
    상기 듀티 모니터는 상기 독출 클록 전송기의 입력으로 제공되는 상기 독출 클록의 듀티를 모니터링하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 듀티 조절기는 상기 메모리 컨트롤러로부터 수신된 상기 기록 클록의 듀티를 조절하며,
    상기 메모리 장치는,
    각각 상기 기록 클록에 동기하여 상기 기록 데이터의 다수의 비트들을 병렬하게 수신하는 다수 개의 데이터 수신기들; 및
    상기 다수 개의 데이터 수신기들에 대응하여 배치되고, 각각 상기 다수 개의 데이터 수신기들로 상기 기록 클록을 제공하는 다수 개의 제1 듀티 조절기들을 더 구비하고,
    상기 듀티 모니터는, 상기 다수 개의 데이터 수신기들 중 적어도 일부로 제공되는 상기 기록 클록의 듀티를 더 모니터링하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    데이터 독출 동작 시 독출 데이터의 출력에 이용되는 독출 클록을 생성하는 독출 클록 생성기;
    각각 상기 독출 클록에 동기하여 상기 독출 데이터의 다수의 비트들을 병렬하게 출력하는 다수 개의 데이터 전송기들; 및
    상기 다수 개의 데이터 전송기들에 대응하여 배치되고, 각각 상기 다수 개의 데이터 전송기들로 상기 독출 클록을 제공하는 다수 개의 제2 듀티 조절기들을 더 구비하고,
    상기 듀티 모니터는, 상기 다수 개의 데이터 전송기들 중 적어도 일부로 제공되는 상기 독출 클록의 듀티를 더 모니터링하는 것을 특징으로 하는 메모리 장치.
  12. 메모리 장치에 있어서,
    메모리 컨트롤러로부터 클록 신호를 수신하는 클록 수신기;
    상기 클록 수신기로부터 상기 클록 신호를 수신하고 듀티 조절을 수행하는 제1 듀티 조절기;
    상기 제1 듀티 조절기로부터의 클록 신호를 이용하여 상기 메모리 컨트롤러로부터의 기록 데이터의 수신에 이용되는 하나 이상의 기록 클록들을 생성하는 클록 트리;
    각각 상기 클록 트리로부터 생성된 기록 클록들 중 어느 하나의 기록 클록에 동기하여 상기 기록 데이터를 수신하는 하나 이상의 데이터 수신기들;
    상기 하나 이상의 데이터 수신기들에 대응하여 배치되고, 상기 데이터 수신기들로 제공되는 상기 기록 클록들의 듀티를 조절하는 하나 이상의 제2 듀티 조절기들; 및
    상기 클록 신호 및 상기 기록 클록들 중 적어도 하나의 듀티를 모니터링하고, 모니터링 정보를 상기 메모리 컨트롤러로 제공하는 듀티 모니터를 구비하는 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러로부터 상기 모니터링 정보에 기반하는 듀티 제어신호를 수신하고, 상기 제1 듀티 조절기 및 상기 제2 듀티 조절기들 중 적어도 하나는 상기 메모리 컨트롤러로부터의 상기 듀티 제어신호에 응답하여 듀티 조절 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  14. 제12항에 있어서,
    상기 듀티 모니터는, 상기 제1 듀티 조절기로부터 출력되는 상기 클록 신호의 듀티를 모니터링하는 것을 특징으로 하는 메모리 장치.
  15. 제12항에 있어서,
    상기 듀티 모니터는, 상기 하나 이상의 제2 듀티 조절기로부터 출력되는 상기 기록 클록들의 듀티를 모니터링하는 것을 특징으로 하는 메모리 장치.
  16. 제12항에 있어서,
    상기 클록 트리는 상기 제1 듀티 조절기로부터의 클록 신호를 이용하여 독출 데이터의 출력에 이용되는 하나 이상의 독출 클록들을 더 생성하고,
    상기 메모리 장치는,
    각각 상기 독출 클록에 동기하여 상기 독출 데이터를 출력하는 하나 이상의 데이터 전송기들; 및
    상기 하나 이상의 데이터 전송기들에 대응하여 배치되고, 상기 데이터 전송기들로 제공되는 상기 독출 클록들의 듀티를 조절하는 하나 이상의 제3 듀티 조절기들을 더 구비하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서,
    상기 듀티 모니터는, 상기 독출 클록들의 듀티를 모니터링하여 상기 독출 클록들에 대한 모니터링 정보를 더 생성하는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서,
    상기 듀티 모니터는, 상기 하나 이상의 제3 듀티 조절기들로부터 출력되는 상기 독출 클록들의 듀티를 모니터링하는 것을 특징으로 하는 메모리 장치.
  19. 제12항에 있어서,
    상기 모니터링 정보는 모니터링된 듀티에 따라 그 값이 변동하는 다수의 비트들을 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제12항에 있어서,
    상기 제1 듀티 조절기 및 상기 제2 듀티 조절기들 중 적어도 하나는, 상기 메모리 컨트롤러로부터의 제어 커맨드에 응답하여 그 듀티 조절 동작이 인에이블되거나 디스에이블되는 것을 특징으로 하는 메모리 장치.
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