KR101050406B1 - 듀티 보정 회로 및 이를 포함하는 클럭 생성 회로 - Google Patents

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Abstract

본 발명은 하나의 클럭만을 입력받아 듀티를 보정하는 것이 가능하게 해주는 듀티 보정 회로에 관한 것으로, 본 발명에 따른 듀티 보정 회로는, 적어도 하나 이상의 제어신호에 응답해 입력클럭과 상기 입력클럭을 반전한 클럭의 상대적인 지연값을 조절해 정클럭과 부클럭으로 출력하는 지연부; 및 상기 정클럭과 상기 부클럭을 입력받아 듀티비를 감지해 상기 하나 이상의 제어신호를 생성하는 듀티감지부를 포함한다.
듀티 보정 회로, 지연 고정 루프, 클럭

Description

듀티 보정 회로 및 이를 포함하는 클럭 생성 회로{DUTY CYCLE CORRECTOR AND CLOCK GENERATOR INCLUDING THE SAME}
본 발명은 듀티 보정 회로(DCC: Duty Cycle Corrector)에 관한 것으로, 더욱 자세하게는 하나의 클럭 만으로도 듀티 보정을 가능하게 하며, 듀티 보정 회로의 특성을 개선하기 위한 기술에 관한 것이다.
반도체 메모리장치와 같이 클럭에 기반하여 동작하는 반도체장치들에 있어서, 클럭의 듀티(duty)가 정확히 제어되는 것은 매우 중요하다. 클럭의 듀티가 50%라 함은 클럭 신호의 '하이' 레벨 구간과 '로우'레벨 구간의 크기가 동일하다는 것을 의미한다.
반도체 메모리장치의 경우 클럭의 라이징 에지(rising edge)와 폴링 에지(falling edge)에 정확히 동기되어 데이터가 입/출력되어야 한다. 이러한 반도체 장치에서 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지간의 타이밍이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다. 따라서 반도체 메 모리장치에서는 클럭의 듀티를 정확히 50%로 맞추어주기 위해 듀티 보정 회로가 사용된다.
도 1은 클럭을 믹싱하여 듀티를 보정하는 종래의 듀티 보정 회로를 도시한 도면이다.
클럭(CLK_1, CLK_2)을 믹싱(mixing)하여 듀티를 보정하는 종래의 듀티 보정 회로(130)의 경우 라이징 에지가 동기된 두개의 클럭(CLK_1, CLK_2)을 믹싱하여 듀티를 보정하기 때문에, 듀티 보정 회로(130)의 전단에 듀얼 루프(dual loop) 구조의 지연고정루프가 위치하게 된다.
지연고정루프는 외부클럭(EXTCLK)과 내부클럭(CLK_1, CLK_2) 간의 스큐(skew)를 보상하기 위한 회로로 제1지연고정부(110)와 제2지연고정부(120)를 포함하여 구성된다.
제1지연고정부(110)는 제1클럭(CLK_1)의 지연값을 조절하는 곳으로, 제1클럭(CLK_1)이 칩 내를 통과하면서 지연되면 외부클럭(EXTCLK)과 라이징 에지가 동기될 수 있도록 한다. 제2지연고정부(120)는 반전클럭인 제2클럭(CLK_2)의 지연값을 조절하는 곳으로, 제2클럭(CLK_2)이 칩 내를 통과하면서 지연되면 외부클럭과 라이징 에지가 동기될 수 있도록 한다.
본 발명은 듀티 보정 회로(130)에 관한 것으로, 지연고정루프(110, 120)와는 직접적인 관련이 없으며, 듀얼 루프 구조의 지연고정루프를 설계하는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 널리 알려진 것에 해당하므 로, 지연고정루프에 대한 더 이상의 상세한 설명은 생략하기로 한다.
종래의 듀티 보정 회로(130)는, 지연고정루프(110, 120)의 출력클럭인 제1클럭(CLK_1)과 제2클럭(CLK_2)을 믹싱함으로써 듀티 보정된 클럭(CLK1_OUT, CLK2_OUT)을 생성해 출력한다. 제1클럭(CLK_1)과 제2클럭(CLK_2)은 서로 정반대의 듀티를 가지고 있으며(예, 제1클럭 7:3, 제2클럭 3:7), 라이징 에지가 서로 동기 되어 있기에 두 클럭(CLK_1, CLK_2)을 믹싱하면 정확히 5:5의 듀티를 갖는 클럭(CLK1_OUT, CLK2_OUT)을 생성할 수 있다.
도 2는 종래의 듀티 보정 회로(130)의 대략적인 동작을 설명하기 위한 도면이다.
지연고정루프의 제1지연고정부(110)와 제2지연고정부(120)로부터는 지연값이 고정(locking)된 제1클럭(CLK_1)과 제2클럭(CLK_2)이 출력된다. 도면을 보면 제1클럭(CLK_1)과 제2클럭(CLK_2)은 각각 지연값이 독립적으로 고정되었지만 라이징 에지가 동일하게 정렬되어 있는 것을 확인할 수 있다.
듀티 보정 회로(130)는 제1클럭(CLK_1)과 제2클럭(CLK_2)을 믹싱한다. 제1클럭(CLK_1)과 제2클럭(CLK_2)의 라이징 에지는 서로 정렬되어 있기 때문에 믹싱된 클럭(CLK1_OUT, CLK2_OUT, 동작이 완료되었을 때 CLK1_OUT=CLK2_OUT이 된다)의 라이징 에지는 변하지 않는다. 하지만 폴링 에지는 제1클럭(CLK_1)과 제2클럭(CLK_2)의 폴링 에지의 중간값을 갖게 된다. 따라서 듀티 보정 회로(130)로부터는 듀티가 50%로 보정된 클럭(CLK1_OUT, CLK2_OUT)이 출력된다.
상술한 바와 같은 종래의 듀티 보정 회로는 듀티가 정반대인 2개의 클럭을 합성함으로써 50%의 듀티를 갖는 클럭을 생성한다. 다만 듀티가 정반대인 2개의 클럭을 합성하더라도 2개의 클럭의 라이징 에지는 서로 정렬되어 있어야 하기에, 그 전단에 듀얼루프로 구성된 지연고정루프 등을 필요로 하게 된다.
즉, 종래의 듀티 보정 회로는 2개의 클럭을 합성하여 클럭의 듀티를 보정하는 방식을 사용하기 때문에, 자신의 전단에 듀얼루프로 구성된 지연고정루프를 필요로 하게 되고, 이는 지연고정루프의 전체 면적을 2배로 늘리게 된다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 듀티가 정반대이고 라이징 에지가 정렬된 2개의 클럭을 사용하지 아니하는 듀티 보정 회로를 제공하고, 아울러 듀티 보정 회로의 지터 특성 등을 개선하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 듀티 보정 회로는, 적어도 하나 이상의 제어신호에 응답해 입력클럭과 상기 입력클럭을 반전한 클럭의 상대적인 지연값을 조절해 정클럭과 부클럭으로 출력하는 지연부; 및 상기 정클럭과 상기 부클럭을 입력받아 듀티비를 감지해 상기 하나 이상의 제어신호를 생성하는 듀티감지부를 포함할 수 있다.
또한, 본 발명에 따른 듀티 보정 회로는, 정증가제어신호와 정감소제어신호에 응답해 입력클럭의 지연값을 조절해 정클럭을 출력하는 정지연부; 부증가제어신호와 부감소제어신호에 응답해 상기 입력클럭을 반전한 클럭의 지연값을 조절해 부클럭을 출력하는 부지연부; 상기 정클럭의 소정 에지부터 상기 부클럭의 소정 에지까지 활성화되는 제1클럭을 생성하고, 상기 부클럭의 소정 에지부터 상기 정클럭의 소정 에지까지 활성화되는 제2클럭을 생성하는 클럭생성부; 및 상기 제1클럭과 상기 제2클럭의 활성화 구간을 비교해 상기 정증가제어신호, 상기 정감소제어신호, 상기 부증가제어신호, 상기 부감소제어신호를 생성하는 감지부를 포함할 수 있다.
상기 감지부는, 상기 정감소제어신호가 상기 부증가제어신호에 우선하여 활성화되며 상기 부감소제어신호가 상기 정증가제어신호에 우선하여 활성화되도록 하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 클럭 생성 회로는, 싱글루프로 구성되며, 외부클럭을 이용해 내부클럭을 생성해 출력하는 지연고정루프; 및 상기 내부클럭의 듀티를 보정해 출력하는 듀티 보정 회로를 포함하며, 상기 듀티 보정 회로는, 적어도 하나 이상의 제어신호에 응답해 상기 내부클럭과 상기 내부클럭을 반전한 클럭의 상대적인 지연값을 조절해 정클럭과 부클럭으로 출력하는 지연부; 및 상기 정클럭과 상기 부클럭을 입력받아 듀티비를 감지해 상기 하나 이상의 제어신호를 생성하는 듀티감지부를 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 듀티 보정 회로는, 입력클럭과 입력클럭이 반전된 클럭의 상대적인 지연값을 조절함으로써 클럭의 듀티를 보정한다. 또한, 듀티를 보정하는 과정에서 지연라인이 최소한으로 사용되도록 조절함으로써 클럭의 특성을 우수하게 할 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 듀티 보정 회로의 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 듀티 보정 회로는, 적어도 하나 이상의 제어신호(INCR, DECR, INCF, DECF)에 응답하여 입력클럭(CLK)과 입력클럭을 반전한 클럭(CLKB)의 상태적인 지연값을 조절해 정클럭(RCLK)과 부클럭(FCLK)으로 출력하는 지연부(310); 및 정클럭(RCLK)과 부클럭(FCLK)을 입력받아 듀티를 감지해 하나 이상의 제어신호(INCR, DECR, INCF, DECF)를 생성하는 듀티감지부(320)를 포함하여 구성된다.
지연부(310)는 입력클럭(CLK)과 입력클럭을 반전한 클럭(CLKB)의 상대적인 지연값을 조절해 정클럭(RCLK)과 부클럭(FCLK)으로 출력한다. 부클럭(FCLK)의 라이징 에지(rising edge)는 정클럭(RCLK)의 폴링 에지(falling edge)를 표현한다고 볼 수 있다. 따라서 입력클럭(CLK)과 반전클럭(CLKB)의 상대적인 지연값을 조절해 부클럭(FCLK)의 라이징 에지가 정확히 정클럭(RCLK)의 라이징 에지와 라이징 에지 사이의 중앙에 위치하게 조절된다면, 이때의 정클럭(RCLK)과 부클럭(FCLK)은 바로 듀티가 50%로 조절된 클럭이라고 볼 수 있다. 실제로 정클럭(RCLK) 부클럭(FCLK) 각각으로는 '하이'펄스와 '로우'펄스의 폭이 서로 다를지라도, 부클럭(FCLK)의 라이징 에지가 듀티가 50%일 때의 정클럭(RCLK)의 폴링 에지를 나타낼 수 있기 때문이다.
입력클럭(CLK)의 지연값을 반전클럭(CLKB)보다 크게 설정할수록 출력클럭(RCLK, FCLK)의 '하이'펄스 폭이 줄어든다고 볼 수 있으며, 반전클럭(CLKB)의 지연값을 입력클럭(CLK)보다 크게 설정할수록 출력클럭(RCLK, FCLK)의 '로우'펄스 폭이 줄어든다고 볼 수 있다.
지연부(310)는 입력클럭(CLK)의 지연값을 조절해 정클럭(RCLK)을 출력하는 정지연부(311)와 반전클럭(CLKB)의 지연값을 조절해 부클럭(FCLK)을 출력하는 부지연부(312)를 포함하여 구성될 수 있다. 정지연부(311)는 정증가제어신호(INCR)가 인에이블될 때마다 자신의 지연값을 늘리며 정감소제어신호(DECR)가 인에이블될 때마다 자신의 지연값을 줄인다. 또한, 부지연부(312)는 부증가제어신호(INCF)가 인에이블될 때마다 자신의 지연값을 늘리며 부감소제어신호(DECF)가 인에이블될 때마다 자신의 지연값을 줄인다.
듀티감지부(320)는 정클럭(RCLK)과 부클럭(FCLK)을 입력받아 듀티를 감지한다. '하이'펄스 폭(정클럭의 라이징 에지부터 부클럭의 라이징 에지)이 큰 경우에는 정지연부(311)의 지연값을 늘리거나 부지연부(312)의 지연값을 줄이며, '로우'펄스 폭이 큰 경우에는 부지연부(312)의 지연값을 늘리거나 정지연부(311)의 지연값을 줄이게 하도록 제어신호(INCR, DECR, INCF, DECF)를 생성한다.
듀티의 보정은 정지연부(311)와 부지연부(312)의 상대적인 지연값을 조절함으로써 이루어지는 것이므로, 정지연부(311)의 지연값을 늘리는 것은 부지연부(312)의 지연값을 줄이는 것과 동일한 효과를 가지며, 부지연부(312)의 지연값을 늘리는 것은 정지연부(311)의 지연값을 줄이는 것과 동일한 효과를 가진다. 따라서 정증가신호(INCR)와 부증가신호(INCF)만을 사용해서 또는 정감소신호(DECR)와 부감소신호(DECF)만을 사용해서도 클럭의 듀티를 보정하는 것이 가능하다. 또는, 부지연부(312) 없이 정지연부(311)와 정증가신호(INCR) 정감소신호(DECR)를 사용해서 클럭의 듀티를 보정하는 것도 가능하며, 정지연부(311) 없이 부지연부(312)와 부증가신호(INCF) 부감소신호(DECF)를 사용해서 클럭의 듀티를 보정하는 것도 가능하다.
도 4는 도 3의 정지연부(311)의 구성을 도시한 도면이다.
도면에 도시된 바와 같이, 정지연부(311)는 쉬프트 레지스터부(410)와 다수의 지연유닛(421, 422, 423, 423, 425, 426)을 포함하여 구성된다.
쉬프트 레지스터부(410)는 정증가신호(INCR), 정감소신호(DECR)가 인에이블되어 입력될 때마다 자신의 출력신호(MINR, C<1>~C<N>) 중 인에이블되는 신호를 좌우로 쉬프트(shift)시킨다. C<1>이 인에이블되어 있던 상태에서 정증가신호(INCR)가 인에이블되어 입력되면 C<2>가 인에이블된다. 여기서 또다시 정증가신호(INCR)가 인에이블되어 입력되면 C<3>가 인에이블된다.
마찬가지로 C<3>가 인에이블되어 있던 상태에서 정감소신호(DECR)가 인에이블되어 입력되면 C<2>가 인에이블된다. 여기서 또다시 정감소신호(DECR)가 인에이블되어 입력되면 C<1>이 인에이블된다.
정최소신호(MINR)는 C<0>에 대응되는 신호로서 정지연부(111)뿐만이 아니라 후술할 다른 블록에서도 사용되기에, C<0>가 아닌 MINR로 명명하였다.
쉬프트 레지스터부(410)의 출력신호(MINR, C<1>~C<N>) 중 어느 신호가 인에이블되는지에 따라 클럭(CLK)의 지연값이 달라진다. 정최소신호(MINR)가 인에이블된 경우 클럭(CLK)은 1개의 지연유닛(421)만을 통과하여 정클럭(RCLK)으로 출력된다. C<1>이 인에이블되면 클럭(CLK)은 2개의 지연유닛(421, 422)을 통과하여 정클럭(RCLK)으로 출력된다. 마찬가지로 C<2>가 인에이블되면 클럭(CLK)은 3개의 지연유닛(421, 422, 423)을 통과하여 정클럭(RCLK)으로 출력된다.
즉, 정지연부(311)로 정증가신호(INCR)가 인에이블되어 입력될 때마다 클럭(CLK)은 더 많이 지연되어 정클럭(RCLK)이 되고, 정감소신호(DECR)가 인에이블되어 입력될 때마다 클럭(CLK)은 더 조금 지연되어 정클럭(RCLK)이 된다.
쉬프트 레지스터부(410)에서 초기에 인에이블되는 신호는 MINR, C<1>~C<N> 중 어느 것이던지 될 수 있는데, 일반적으로는 초기에 MINR이 인에이블되도록 설정된다.
부지연부(312)는 도 4에 도시된 정지연부(311)와 동일하게 구성될 수 있다. 다만, 정증가신호(INCR)와 정감소신호(DECR)를 부증가신호(INCF)와 부감소신호(DECF)로 대체하고, 입력클럭(CLK)과 정클럭(RCLK)을 반전클럭(CLKB)과 부클럭(FCLK)으로 대체하면 된다. 정지연부(311)의 정최소신호(MINR)에 대응되는 부지연부(312)의 신호는 부최소신호(MINF)라 명명하기로 한다.
도 5는 도 3의 듀티감지부(320)의 구성을 도시한 도면이다.
듀티감지부(320)는 정클럭(RCLK)의 소정 에지부터 부클럭(FCLK)의 소정 에지 까지 활성화되는 제1클럭(ORCLK)을 생성하고 부클럭(FCLK)의 소정 에지부터 정클럭(RCLK)의 소정 에지까지 활성화되는 제2클럭(OFCLK)을 생성하는 클럭생성부(510); 및 제1클럭(ORCLK)과 제2클럭(OFCLK)의 활성화구간을 비교해 정증가제어신호(INCR), 정감소제어신호(DECR), 부증가제어신호(INCF), 부감소제어신호(DECF)를 생성하는 감지부(520)를 포함하여 구성된다.
클럭생성부(510)는 정클럭(RCLK)의 소정 에지부터 부클럭(FCLK)의 소정 에지까지 활성화되는 제1클럭(ORCLK)을 생성한다. 소정 에지가 라이징 에지인 경우 제1클럭(ORCLK)은 듀티 보정된 클럭(정클럭(RCLK)과 부클럭(FCLK)이 표현하는 본래의 클럭)의 '하이'펄스와 동일한 구간 동안 '하이'값을 갖는 클럭이 되며, 소정 에지가 폴링 에지인 경우 제1클럭(ORCLK)은 듀티 보정된 클럭의 '로우'펄스 구간 동안 '하이'값을 갖는 클럭이 된다. 이하에서는, 소정 에지는 모두 라이징 에지라 가정하고 설명하기로 한다.
또한, 클럭생성부(510)는 부클럭(FCLK)의 라이징 에지부터 정클럭(RCLK)의 라이징 에지까지 활성화되는 제2클럭(OFCLK)을 생성한다. 따라서 제2클럭(OFCLK)은 듀티 보정된 클럭의 '로우'펄스와 동일한 구간 동안 '하이'값을 갖는 클럭이 된다.
제1클럭(ORCLK)은 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '하이'펄스 구간(정클럭의 라이징 에지에서 부클럭의 라이징 에지까지) 동안 '하이'값을 갖는 클럭이며, 제2클럭(OFCLK)은 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '로우'펄스 구간(부클럭의 라이징 에지에서 정클럭의 라이징 에지까지) 동안 '하이'값을 갖는 클럭이다. 이러한 제1클럭(ORCLK)과 제2클럭(OFCLK)을 생성하는 것은 후 술할 감지부(520)에서 듀티의 틀어진 정도를 효과적으로 감지할 수 있도록 하기 위함이다.
또한, 제1클럭(ORCLK)과 제2클럭(OFCLK)은 정클럭(RCLK)과 부클럭(FCLK)을 대신해 듀티 보정 회로의 최종적인 출력 클럭으로 사용될 수도 있다. 정클럭(RCLK)과 부클럭(FCLK)의 지연값 조절이 완료되어(듀티 조절이 완료되어) 정클럭(RCLK)과 부클럭(FCLK)의 듀티가 50%로 조절된다면, 제1클럭(ORCLK)은 '하이'펄스 구간의 크기와 '로우'펄스 구간의 크기가 정확히 일치하는 클럭이 될것이고, 제2클럭(OFCLK)은 이를 반전한 클럭이 될 것이기 때문이다.
감지부(520)는 제1클럭(ORCLK)과 제2클럭(OFCLK)의 활성화 구간을 비교해 정증가신호(INCR), 정감소신호(DECR), 부증가신호(INCF), 부감소신호(DECF)를 생성한다. 감지부(520)는 제1클럭(ORCLK)의 활성화구간과 제2클럭(OFCLK)의 활성화구간을 비교하는 비교부(521); 및 비교부(521)의 비교결과 제1클럭(ORCLK)의 활성화구간이 크면 부감소제어신호(DECF) 또는 정증가제어신호(INCR)를 활성화시키고, 비교부(521)의 비교결과 제2클럭(OFCLK)의 활성화구간이 크면 정감소제어신호(DECR) 또는 부증가제어신호(INCF)를 활성화시키는 신호생성부(522)를 포함하여 구성될 수 있다.
정감소제어신호(DECR)가 활성화되어 정클럭(RCLK)의 지연값이 줄거나 부증가제어신호(INCF)가 활성화되어 부클럭(FCLK)의 지연값이 증가하거나 정클럭(RCLK)과 부클럭(FCLK)간의 상대적인 지연값은 동일하게 변한다. 즉, 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '하이'펄스 폭이 줄어들고 '로우'펄스 폭이 늘어난다 는 동일한 효과를 가진다.
또한, 부감소제어신호(DECF)가 활성화되어 부클럭(FCLK)의 지연값이 줄거나 정증가제어신호(INCR)가 활성화되어 정클럭(RCLK)의 지연값이 늘거나 정클럭(RCLK)과 부클럭(FCLK)간의 상대적인 지연값은 동일하게 변한다. 즉, 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '하이'펄스 폭이 늘어나고 '로우'펄스 폭이 줄어든다는 동일한 효과를 가진다.
듀티의 조정을 위해서는 정클럭(RCLK)과 부클럭(FCLK)의 상대적인 지연값만을 변화시키면 된다. 그러나 여기서 한가지 더 고려해야 할 점이 있다. 바로 클럭은 지연을 거치면 거칠수록 특성이 안좋아진다는 점이다. 클럭이 지연라인을 지나면 지날수록 클럭에는 노이즈(noise) 등 지터(jitter) 성분이 포함될 가능성이 커진다. 따라서 클럭이 지연라인을 적게 통과하게 할 수 있다면 클럭의 특성을 향상시킬 수 있다.
본 발명의 신호생성부(522)는 정감소제어신호(DECR)를 부증가제어신호(INCF)에 우선하여 활성화시킨다. 앞서 설명한 바와 같이 정감소제어신호(DECR)가 활성화되거나 부증가제어신호(INCF)가 활성화되거나 클럭의 듀티는 동일하게 보정된다. 그러나 정감소제어신호(DECR)는 지연값을 줄이는 신호이고 부증가제어신호(INCF)는 지연값을 늘리는 신호이다. 따라서 정감소제어신호(DECR)를 부증가제어신호(INCF)에 우선하여 활성화시킨다면 클럭의 지연값을 줄일 수 있으며 이는 클럭의 특성을 좋게 할 수 있다. 물론 현재 정지연부(311)의 지연값이 최소로 설정되어 있는 경우라면 이때는 정지연부(311)의 지연값을 더 줄일 수 없으므로 이러한 경우에는 정감 소제어신호(DECR) 대신에 부증가제어신호(INCF)가 활성화된다.
또한, 본 발명의 신호생성부(522)는 부감소제어신호(DECF)를 정증가제어신호(INCR)에 우선하여 활성화시킨다. 부감소제어신호(DECF)와 정증가제어신호(INCR)는 클럭의 듀티보정 측면에서는 동일한 효과를 가지지만 되도록이면 지연값을 줄이는 것이 클럭의 특성을 향상시키는데 도움이 되기 때문이다. 물론 현재 부지연부(312)의 지연값이 최소로 설정되어 있는 경우라면 이때는 부지연부(312)의 지연값을 더 줄일 수 없으므로 이러한 경우에는 부감소제어신호(DECF) 대신에 정증가제어신호(INCR)가 활성화된다.
본 발명의 신호생성부(522)는 이러한 제어를 통해 듀티보정을 위해 사용되는 지연값이 최소로 설정되도록 하며, 그 결과 클럭의 특성을 우수하게 유지시켜 준다.
도 6a는 도 5의 클럭생성부(510)의 구성을 도시한 도면이며, 도 6b는 클럭생성부(510)의 동작 타이밍도이다.
먼저 제1클럭(ORCLK)의 생성에 대해 알아본다. 정클럭(RCLK)이 '로우'에서 '하이'로 천이하는 순간, 즉 정클럭(RCLK)의 라이징 에지에서, A노드의 전압은 잠시동안 '로우'레벨이 된다. 따라서 트랜지스터 P1이 턴온되고 이는 제1클럭(ORCLK)을 '하이'레벨로 천이시킨다. 이후에 부클럭(FCLK)이 '로우'에서 '하이'로 천이하는 순간, 즉 부클럭(FCLK)의 라이징 에지에서, B노드의 전압은 잠시동안 '로우'레벨이 된다. 따라서 트랜지스터 N2가 턴온되고 이는 제1클럭(ORCLK)을 '로우'레벨로 천이 시킨다. 즉, 제1클럭(ORCLK)은 정클럭(RCLK)의 라이징 에지에서 '하이'로 천이되고 부클럭(FCLK)의 라이징 에지에서 '로우'로 천이된다. 따라서 제1클럭(ORCLK)은 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '하이'펄스 구간 동안 '하이'레벨을 갖는 클럭이 된다.
이제 제2클럭(OFCLK)의 생성에 대해 알아본다. 부클럭(FCLK)이 '로우'에서 '하이'로 천이하는 순간, 즉 부클럭(FCLK)의 라이징 에지에서, B노드의 전압은 잠시동안 '로우'레벨인 된다. 따라서 트랜지스터 P2가 턴온되고, 이는 제2클럭(OFCLK)을 '하이'레벨로 천이시킨다. 이후에 정클럭(RCLK)이 '로우'에서 '하이'로 천이하는 순간, 즉 정클럭(RCLK)의 라이징 에지에서, A노드의 전압은 잠시동안 '로우'레벨이 된다. 따라서 트랜지스터 N4가 턴온되고 이는 제2클럭(OFCLK)을 '로우'레벨로 천이시킨다. 즉, 제2클럭(OFCLK)은 부클럭(FCLK)의 라이징 에지에서 '하이'로 천이되고 정클럭(RCLK)의 라이징 에지에서 '로우'로 천이된다. 따라서 제2클럭(OFCLK)은 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '로우'펄스 구간 동안 '하이'레벨을 갖는 클럭이 된다.
도 6a에는 듀티보정회로의 동작 중(듀티보정 동작이 개시되고 아직 완료되기 전)일 때 클럭생성부(510)의 동작 타이밍을 도시한 도면이다. 도 6a를 참조하면, 상술한 바와 같이 제1클럭(ORCLK)과 제2클럭(OFCLK)이 생성되는 것을 확인할 수 있다.
도 7은 도 5의 비교부(521)의 구성을 도시한 도면이다.
비교부(521)는 충방전부(710, 720), 비교기(730), 트리거부(740)를 포함하여 구성된다.
충방전부(710)는 제1클럭(ORCLK)에 응답하여 충방전되며 E노드의 전압을 조절한다. 제1클럭(ORCLK)이 '하이'로 활성화되어 있는 동안 캐패시터(C1)는 방전되어 E노드의 전압이 내려간다. 반면에 제1클럭(ORCLK)이 '로우'로 비활성화되어 있는 동안 캐패시터(C1)는 충전되어 E노드의 전압이 올라간다.
충방전부(710)는 제2클럭(OFCLK)에 응답하여 충방전되며 F노드의 전압을 조절한다. 제2클럭(OFCLK)이 '하이'로 활성화되어 있는 동안 캐패시터(C2)는 방전되어 F노드의 전압이 내려간다. 반면에 제2클럭(OFCLK)이 '로우'로 비활성화되어 있는 동안 캐패시터(C2)는 충전되어 F노드의 전압이 올라간다.
비교기(730)는 E노드의 전압과 F노드의 전압을 비교한다. 제1클럭(ORCLK)의 활성화구간이 제2클럭(OFCLK)의 활성화구간보다 큰 경우, 즉 클럭의 '하이'펄스 구간이 큰 경우, E노드의 전압은 F노드의 전압보다 더 낮을 것이므로 비교기(730)에서는 '로우'의 신호가 출력된다. 반면에 제2클럭(OFCLK)의 활성화 구간이 제1클럭(ORCLK)의 활성화구간보다 큰 경우, 즉 클럭의 '로우'펄스 구간이 큰 경우, F노드의 전압은 E노드의 전압보다 더 낮을 것이므로 비교기에서는 '하이'의 신호가 출력된다.
즉, 비교기(730)는 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '하이'펄스 폭이 큰지 아니면 '로우'펄스 폭이 큰지의 정보를 출력한다.
트리거부(740)는 비교기(730)의 출력에 따라 증가신호(INC) 또는 감소신호(DEC)를 출력한다. 비교기(730)의 출력이 '로우'값을 갖는 경우에는 증가신호(INC)를 활성화해 출력하며, 비교기(730)의 출력이 '하이'값을 갖는 경우에는 감소신호(DEC)를 활성화해 출력한다. 펄스신호(PULSE)는 트리거부(740)에서 출력되는 증가신호(INC)와 감소신호(DEC)가 주기적으로 출력되도록 하기 위해 사용되는데, 트리거부(740)는 펄스신호(PULSE)가 활성화될 때마다 증가신호(INC) 또는 감소신호(DEC)를 출력하게 된다.
펄스 신호(PULSE)는 주기적으로 활성화되는 신호를 사용하면 된다. 펄스 신호(PULSE)의 주기를 빠르게 하면 증가신호(INC)와 감소신호(DEC)가 빈번하게 출력되어 듀티 보정이 빨리 이루어질 수는 있지만, E노드와 F노드의 충방전이 충분히 이루어지지 않은 상태에서 증가신호(INC)와 감소신호(DEC)가 출력될 수도 있어 정확성이 떨어질 수 있다. 반면에 펄스신호(PULSE)의 주기를 느리게 하면 E노드와 F노드의 충방전이 충분히 이루어진 상태에서 증가신호(INC)와 감소신호(DEC)가 출력되기 때문에 비교부(521)의 동작 정확성은 높이나 듀티 보정의 속도를 늦추게 된다. 따라서 동작의 안정성과 듀티 보정의 속도를 고려하여 펄스신호(PULSE)의 주기를 조절하면 된다. 본 발명의 동작 타이밍도에서는 5클럭마다 한번씩 인에이블되는 펄스신호(PULSE)를 사용하는 경우를 도시하였다.
리셋신호(RST)를 입력받는 트랜지스터는 비교부(521)의 동작 전에 E노드와 F노드의 전압을 동일하게 유지시켜주기 위해 구비된다.
도 8은 도 5의 신호생성부(522)의 구성을 도시한 도면이다.
신호생성부(522)는 낸드게이트(801, 803, 805, 807)와 인버터(802, 804, 806, 808)를 포함하여 구성된다.
낸드게이트(801)와 인버터(802)는 증가신호(INC)와 부최소신호를 반전한 신호(MINFB)를 조합해 부감소제어신호(DECF)를 출력한다. 기본적으로 부감소제어신호(DECF)는 증가신호(INC)가 '하이'값을 가지면 '하이'로 활성화된다. 그러나 부최소신호를 반전한 신호(MINFB)가 '로우'값을 가지면 부감소제어신호(DECF)는 '하이'로 활성화되지 못한다. 부최소신호를 반전한 신호(MINFB)가 '로우'값을 가진다는 것은 부최소신호(MINF)가 '하이'값을 갖는다는 것을 의미하며, 이는 부지연부(312)의 지연값이 현재 최소로 설정되어 있다는 것을 의미하기 때문에 부지연부(312)의 지연값을 더 줄이는 것은 불가능하기 때문이다.
낸드게이트(803)와 인버터(804)는 증가신호(INC)와 부최소신호(MINF)를 조합해 정증가제어신호(INCR)를 출력한다. 정증가제어신호(INCR)가 '하이'로 활성화되기 위해서는 부최소신호(MINF)가 '하이'값을 가지고 증가신호(INC)가 '하이'값을 가져야 한다. 즉, 정증가제어신호(INCR)는 증가신호(INC)가 '하이'값을 가진 상태에서 부감소제어신호(DECF)가 '하이'값을 가질 수 없는 사정(부지연부의 지연값을 더 줄일 수 없음)이 있을 때에만 '하이'값을 가질 수 있다.
낸드게이트(805)와 인버터(806)는 감소신호(DEC)와 정최소신호를 반전한 신호(MINRB)를 조합해 정감소제어신호(DECR)를 출력한다. 기본적으로 정감소제어신호(DECR)는 감소신호(DEC)가 '하이'값을 가지면 '하이'로 활성화된다. 그러나 정최 소신호를 반전한 신호(MINRB)가 '로우'값을 가지면 정감소제어신호(DECR)는 '하이'로 활성화되지 못한다. 정최소신호를 반전한 신호(MINRB)가 '로우'값을 가진다는 것은 정최소신호(MINR)가 '하이'값을 갖는다는 것을 의미하며, 이는 정지연부(311)의 지연값이 현재 최소로 설정되어 있다는 것을 의미하기 때문에 정지연부(311)의 지연값을 더 줄이는 것은 불가능하기 때문이다.
낸드게이트(807)와 인버터(808)는 감소신호(DEC)와 정최소신호(MINR)를 조합해 부증가제어신호(INCF)를 출력한다. 부증가제어신호(INCF)가 '하이'로 활성화되기 위해서는 정최소신호(MINR)가 '하이'값을 가지고 감소신호(DEC)가 '하이'값을 가져야 한다. 즉, 부증가제어신호(INCF)는 감소신호(DEC)가 '하이'값을 가진 상태에서 정감소제어신호(DECR)가 '하이'값을 가질 수 없는 사정(정지연부의 지연값을 더 줄일 수 없음)이 있을 때에만 '하이'값을 가질 수 있다.
즉, 신호생성부(522)는 증가신호(INC)가 활성화된 경우 부감소제어신호(DECF) 또는 정증가제어신호(INCR)를 활성화시키는데, 우선적으로는 부감소제어신호(DECF)를 활성화시키며, 부감소제어신호(DECF)를 활성화시키지 못할 사정이 있는 경우에만 정증가제어신호(INCR)를 활성화시킨다. 또한, 신호생성부(522)는 감소신호(DEC)가 활성화된 경우 정감소제어신호(DECR) 또는 부증가제어신호(INCF)를 활성화시키는데, 우선적으로는 정감소제어신호(DECR)를 활성화시키며, 정감소제어신호(DECR)를 활성화시키지 못할 사정이 있는 경우에만 부증가제어신호(INCF)를 활성화시킨다.
이러한 동작을 통해 신호생성부(522)는 정지연부(311)와 부지연부(312)가 듀 티를 보정하기 위해 사용하는 지연량을 최소로 유지할 수 있도록 해주며, 그 결과 클럭의 특성을 향상시키게 된다.
도 9는 본 발명에 따른 듀티 보정 회로의 전체 동작을 도시한 도면이다.
도면에는 정클럭(RCLK)과 부클럭(FCLK)이 나타내는 클럭의 '하이'펄스 폭이 큰 경우에 클럭의 듀티가 보정되는 과정을 도시하였다. 펄스 신호(PULSE)가 활성화되는 것과 동시에 비교부(521)에서는 증가신호(INC)가 활성화되어 출력된다. 그리고 증가신호(INC)는 정증가제어신호(INCR)를 활성화시키고, 이는 정지연부(311)의 지연값을 늘려 클럭의 '하이'펄스 폭이 줄어들도록 한다. 이러한 동작이 반복됨에 따라 클럭의 듀티가 점차로 보정되어진다.
도면을 보면 시간이 지날수록 정클럭(RCLK)의 라이징 에지부터 부클럭(FCLK)의 라이징에지까지의 구간과 부클럭(FCLK)의 라이징 에지부터 정클럭(RCLK)의 라이징 에지까지의 구간의 크기가 점점 같아지는 것을 확인할 수 있다. 또한, 제1클럭(ORCLK)과 제2클럭(OFCLK)의 '하이'펄스 구간과 '로우'펄스 구간의 크기가 점차로 같아지는 것을 확인할 수 있다.
도 10은 싱글루프로 구성되는 지연고정루프(1010)와 본 발명의 듀티 보정 회로(도 3)를 포함하는 클럭 생성 회로를 도시한 도면이다.
클럭 생성 회로는, 싱글루프로 구성되며 외부클럭(EXTCLK)을 이용해 내부클럭(CLK)을 생성해 출력하는 지연고정루프(1010); 및 내부클럭(CLK)의 듀티를 보정 해 출력하는 듀티 보정 회로(도 3)를 포함하여 구성된다. 듀티 보정 회로(도 3)에 관해서는 이미 자세히 상술하였으므로, 여기에서는 이에 대한 더 이상의 상세한 설명을 생략하기로 한다.
본 발명과 같은 듀티 보정 회로(도 3)를 사용하는 경우 지연고정루프를 종래(도 1)와 같이 듀얼 루프로 구성할 필요가 없다. 본 발명의 듀티 보정 회로(도 3)는 하나의 클럭(CLK)만을 이용하여서도 듀티를 보정하는 것이 가능하기 때문이다.
싱글루프 구조의 지연고정루프(1010)는, 지연고정루프(1010)의 기본적인 구성요소인 위상비교부, 지연조절부, 지연부, 레플리카 모델부를 모두 하나씩만 구비한다. 따라서 듀얼 루프 구조의 지연고정루프(도 1)에 비하여 면적과 소비전력이 반으로 줄어들게 된다.
이와 같이, 본 발명은 하나의 클럭(CLK)만을 이용하여서도 클럭의 듀티 보정을 가능하도록 함으로써, 클럭(CLK)의 듀티 보정이 필요한 시스템에서도 지연고정루프(1010)를 싱글루프로 구성 가능하게 해준다는 효과가 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 클럭을 믹싱하여 듀티를 보정하는 종래의 듀티 보정 회로를 도시한 도면.
도 2는 종래의 듀티 보정 회로(130)의 대략적인 동작을 설명하기 위한 도면.
도 3은 본 발명에 따른 듀티 보정 회로의 구성도.
도 4는 도 3의 정지연부(311)의 구성을 도시한 도면.
도 5는 도 3의 듀티감지부(320)의 구성을 도시한 도면.
도 6a는 도 5의 클럭생성부(510)의 구성을 도시한 도면이며, 도 6b는 클럭생성부(510)의 동작 타이밍도.
도 7은 도 5의 비교부(521)의 구성을 도시한 도면.
도 8은 도 5의 신호생성부(522)의 구성을 도시한 도면.
도 9는 본 발명에 따른 듀티 보정 회로의 전체 동작을 도시한 도면.
도 10은 싱글루프로 구성되는 지연고정루프(1010)와 본 발명의 듀티 보정 회로(도 3)를 포함하는 클럭 생성 회로를 도시한 도면.

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  5. 정증가제어신호와 정감소제어신호에 응답해 입력클럭의 지연값을 조절해 정클럭을 출력하는 정지연부;
    부증가제어신호와 부감소제어신호에 응답해 상기 입력클럭을 반전한 클럭의 지연값을 조절해 부클럭을 출력하는 부지연부;
    상기 정클럭의 소정 에지부터 상기 부클럭의 소정 에지까지 활성화되는 제1 클럭을 생성하고, 상기 부클럭의 소정 에지부터 상기 정클럭의 소정 에지까지 활성화되는 제2클럭을 생성하는 클럭생성부; 및
    상기 제1클럭과 상기 제2클럭의 활성화 구간을 비교해 상기 정증가제어신호, 상기 정감소제어신호, 상기 부증가제어신호, 상기 부감소제어신호를 생성하는 감지부
    를 포함하는 듀티 보정 회로.
  6. 제 5항에 있어서,
    상기 감지부는,
    상기 정감소제어신호가 상기 부증가제어신호에 우선하여 활성화되며 상기 부감소제어신호가 상기 정증가제어신호에 우선하여 활성화되도록 하는 것을 특징으로 하는 듀티 보정 회로.
  7. 제 5항에 있어서,
    상기 감지부는,
    상기 제1클럭의 활성화 구간과 상기 제2클럭의 활성화 구간을 비교하는 비교부;
    상기 비교부의 비교결과 상기 제1클럭의 활성화 구간이 크면 상기 부감소제 어신호 또는 상기 정증가제어신호를 활성화시키고, 상기 비교부의 비교결과 상기 제2클럭의 활성화 구간이 크면 상기 정감소제어신호 또는 상기 부증가제어신호를 활성화시키는 신호생성부
    를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  8. 제 7항에 있어서,
    상기 신호생성부는,
    상기 부지연부의 지연값을 더 이상 줄일 수 없는 경우에는 상기 정증가제어신호를 활성화시키지만 그 이외에는 상기 부감소제어신호를 활성화시키며,
    상기 정지연부의 지연값을 더 이상 줄일 수 없는 경우에는 상기 부증가제어신호를 활성화시키지만 그 이외에는 상기 정감소제어신호를 활성화시키는 것을 특징으로 하는 듀티 보정 회로.
  9. 제 8항에 있어서,
    상기 신호생성부는,
    상기 정지연부의 현재 지연값이 최소값임을 알려주는 정최소신호와, 상기 부지연부의 현재 지연값이 최소값임을 알려주는 부최소신호를 이용해 상기 정지연부와 상기 부지연부의 지연값을 더 줄일 수 있는지 아닌지를 판단하는 것을 특징으로 하는 듀티 보정 회로.
  10. 제 5항에 있어서,
    상기 제1클럭이 듀티보정된 최종 클럭으로서 출력되는 것을 특징으로 하는 듀티 보정 회로.
  11. 제 5항에 있어서,
    상기 제2클럭이 듀티보정된 최종 클럭으로서 출력되는 것을 특징으로 하는 듀티 보정 회로.
  12. 싱글루프로 구성되며, 외부클럭을 이용해 내부클럭을 생성해 출력하는 지연고정루프; 및
    상기 내부클럭의 듀티를 보정해 출력하는 듀티 보정 회로를 포함하며,
    상기 듀티 보정 회로는,
    적어도 하나 이상의 제어신호에 응답해 상기 내부클럭과 상기 내부클럭을 반전한 클럭의 상대적인 지연값을 조절해 정클럭과 부클럭으로 출력하는 지연부; 및
    상기 정클럭과 상기 부클럭을 입력받아 듀티비를 감지해 상기 하나 이상의 제어신호를 생성하는 듀티감지부
    를 포함하는 것을 특징으로 하는 클럭 생성 회로.
  13. 제 12항에 있어서,
    상기 지연부는,
    상기 내부클럭의 지연값을 조절해 상기 정클럭을 출력하는 정지연부; 및
    상기 내부클럭을 반전한 클럭의 지연값을 조절해 상기 부클럭을 출력하는 부지연부
    를 포함하는 것을 특징으로 하는 클럭 생성 회로.
  14. 재 13항에 있어서,
    상기 듀티 감지부는,
    상기 정지연부의 지연값이 늘어나는 것에 우선하여 상기 부지연부의 지연값이 줄어들고, 상기 부지연부의 지연값이 늘어나는 것에 우선하여 상기 정지연부의 지연값이 줄어들도록 상기 하나 이상의 제어신호를 생성하는 것을 특징으로 하는 클럭 생성 회로.
  15. 제 13항에 있어서,
    상기 듀티 감지부는,
    상기 정지연부의 지연값을 조절하는 정증가제어신호와 정감소제어신호를 생성하고 상기 부지연부의 지연값을 조절하는 부증가제어신호와 부감소제어신호를 생성하되,
    상기 정감소제어신호가 상기 부증가제어신호에 우선하여 활성화되며 상기 부감소제어신호가 상기 정증가제어신호에 우선하여 활성화되도록 하는 것을 특징으로 하는 클럭 생성 회로.
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