KR101019985B1 - 디엘엘 회로 및 그의 제어 방법 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 본 발명의 DLL 회로는 기준 클럭의 지연을 조절하여 외부 클럭에 동기되는 지연 고정 클럭을 생성하고, 상기 지연 고정 클럭의 위상을 검출하여 상기 지연을 제어하여 상기 지연 고정 클럭의 지연을 고정하며, 지연이 고정된 상기 지연 고정 클럭의 듀티에 상응하는 듀티 제어 신호에 의해 상기 지연을 제어하여 상기 지연 고정 클럭의 듀티를 보정하는 지연 고정 루프부; 및 지연이 고정된 상기 지연 고정 클럭의 듀티를 검출하여 피드백되는 상기 듀티 제어 신호를 제공하고, 상기 지연 고정 클럭의 듀티 보정이 완료되면 상기 듀티 제어 신호의 피드백을 중지시키는 듀티 보정 제어부;를 포함하고, 지연 고정 클럭의 듀티에 응답하여 듀티 보정을 수행함으로써 소모 전류를 개선하는 효과가 있다.

Description

디엘엘 회로 및 그의 제어 방법{A delay locked loop circuit and a method of controlling thereof}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세히는 듀티 보정 기능을 갖는 지연 고정 루프(Delay Locked Loop; DLL) 회로 및 그의 제어 방법에 관한 것이다.
일반적으로, DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 내부 클럭은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory) 등과 같은 동기식 메모리 장치에서 외부 클럭과 동기되어 동작하기 위해 생성된다.
보다 상세히 설명하면, 입력 패드를 통해 입력되는 외부 클럭이 클럭 버퍼로 입력되면 클럭 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.
따라서, 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되 는 문제점이 있다. 이러한 문제점을 해결하기 위해 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어줌으로써 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다.
특히, DDR SDRAM과 같이 외부 클럭의 라이징 에지(Rising edge)와 폴링 에지(Falling edge)에 데이터를 출력하는 반도체 메모리 장치는 출력 데이터의 유효 데이터 영역을 최대한 보장하기 위해 내부 클럭의 듀티(Duty)를 확보(50:50)하는 것이 중요하다. 그러나, 내부 클럭의 듀티는 외부 클럭 자체의 왜곡 또는 DLL 회로의 특성 등에 의해 쉽게 어긋날 수 있으므로 이를 보정하기 위해 DLL 회로는 듀티 보정(Duty Cycle Correction)을 수행하는 기능을 구비한다.
종래의 DLL 회로는 내부 클럭의 위상이 고정된 이후 즉, 위상 갱신 동작이 완료된 후, 듀티 보정 동작을 시작하며 내부 클럭의 듀티가 보정된 이후에도 DLL 회로가 리셋되기 전까지 계속하여 듀티 보정 동작을 수행하여 소비 전력을 증가시키는 문제점이 있다.
본 발명은 DLL 클럭의 듀티와 파워다운 모드 또는 리드 명령에 응답하여 듀티 보정을 수행함으로써 전력 소모를 개선하며 DLL 클럭의 듀티를 확보하는 DLL 회로를 제공한다.
또한, 본 발명은 전력 소모를 개선하며 DLL 클럭의 듀티를 확보하는 DLL 회로의 제어 방법을 제공한다.
본 발명의 DLL 회로는, 기준 클럭의 지연을 조절하여 외부 클럭에 동기되는 지연 고정 클럭을 생성하고, 상기 지연 고정 클럭의 위상을 검출하여 상기 지연을 제어하여 상기 지연 고정 클럭의 지연을 고정하며, 지연이 고정된 상기 지연 고정 클럭의 듀티에 상응하는 듀티 제어 신호에 의해 상기 지연을 제어하여 상기 지연 고정 클럭의 듀티를 보정하는 지연 고정 루프부; 및 지연이 고정된 상기 지연 고정 클럭의 듀티를 검출하여 피드백되는 상기 듀티 제어 신호를 제공하고, 상기 지연 고정 클럭의 듀티 보정이 완료되면 상기 듀티 제어 신호의 피드백을 중지시키는 듀티 보정 제어부;를 포함한다.
상기 DLL 회로는 상기 기준 클럭으로 상기 외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징 및 폴링에 각각 대응되는 제 1 및 제 2 기준 클럭을 출력하는 클럭 버퍼를 더 포함할 수 있다.
상기 지연 고정 루프부는 제 1 지연 제어 신호에 의해 상기 제 1 기준 클럭을 지연시켜 제 1 지연 클럭을 출력하는 제 1 지연부; 제 2 지연 제어 신호에 의해 상기 제 2 기준 클럭을 지연시켜 제 2 지연 클럭을 출력하는 제 2 지연부; 상기 제 1 및 제 2 지연 클럭을 위상 혼합하여 상기 지연 고정 클럭을 출력하는 위상 혼합부; 상기 지연 고정 클럭이 데이터 출력 버퍼에 전달될 때까지 지연되는 지연량으로 상기 지연 고정 클럭을 지연시켜 피드백 클럭을 출력하는 지연 모델부; 상기 제 1 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교부; 상기 위상 비교 신호에 응답하여 코스 제어 신호와 파인 제어 신호 및 지연 고정 완료 신호를 출력하는 모드 생성부; 상기 코스 제어 신호와 상기 파인 제어 신호 및 상기 지연 고정 완료 신호에 응답하여 상기 제 1 지연 제어 신호를 생성하는 제 1 지연 제어부; 및 상기 코스 제어 신호, 상기 파인 제어 신호, 상기 지연 고정 완료 신호 및 상기 듀티 제어 신호에 응답하여 상기 제 2 지연 제어 신호를 생성하는 제 2 지연 제어부;를 포함한다.
상기 제 2 지연 제어부는, 상기 지연 고정 완료 신호가 디스에이블된 상태에서 상기 코스 제어 신호와 상기 파인 제어 신호에 응답하여 상기 제 2 지연 제어 신호를 생성하며, 상기 지연 고정 완료 신호가 인에이블된 상태에서 상기 듀티 제어 신호에 응답하여 상기 제 2 지연 제어 신호를 생성한다.
듀티 보정 제어부는 상기 지연 고정 클럭의 위상을 분리하여 서로 상반된 위상과 듀티를 갖는 제 1 및 제 2 듀티 클럭을 출력하는 위상 분리부; 듀티 보정 인에이블 신호에 의해 제어되어 상기 제 1 및 제 2 듀티 클럭을 대응되는 제 1 및 제 2 듀티 전압으로 출력하는 차지 펌프; 상기 제 1 및 제 2 듀티 전압의 전압 차를 비교하여 상기 듀티 제어 신호를 출력하는 전압 비교부; 상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하여 듀티 보정 완료 신호를 출력하는 듀티 고정 검출부; 및 상기 지연 고정 완료 신호와 상기 듀티 보정 완료 신호에 의해 제어되는 상기 듀티 보정 인에이블 신호를 출력하는 듀티 보정 인에이블부;를 포함한다.
상기 듀티 보정 인에이블부는 상기 지연 고정 완료 신호에 의해 상기 듀티 보정 인에이블 신호를 인에이블시키기 위한 인에이블 제어 신호를 출력하는 인에이 블 제어부; 상기 듀티 보정 완료 신호에 의해 상기 듀티 보정 인에이블 신호를 디스에이블시키기 위한 디스에이블 제어 신호를 출력하는 디스에이블 제어부; 상기 인에이블 제어 신호를 래치하고 상기 디스에이블 제어 신호에 의해 상기 인에이블 제어 신호의 출력을 제어하는 래치부; 및 상기 래치부의 출력을 버퍼링하여 상기 듀티 보정 인에이블 신호를 출력하는 버퍼부;를 포함한다.
바람직하게는, 상기 인에이블 제어부는 파워다운 탈출 신호와 리드 명령 중 어느 하나에 응답하여 인에이블되는 상기 인에이블 제어 신호를 출력한다.
바람직하게는, 상기 디스에이블 제어부는 버스트 정지 신호와 리셋 신호 중 어느 하나에 응답하여 인에이블되는 상기 디스에이블 제어 신호를 출력한다.
본 발명의 DLL 회로 제어 방법은, 외부 클럭의 지연을 조절하여 지연 고정 클럭을 생성하고, 상기 지연 고정 클럭의 위상을 검출하여 상기 지연을 제어하여 상기 지연 고정 클럭의 지연을 고정하는 단계; 지연이 고정된 상기 지연 고정 클럭의 듀티를 검출하고 피드백에 의하여 상기 지연 고정 클럭의 듀티를 보정하는 단계; 및 상기 지연 고정 클럭의 듀티 보정이 완료되면 상기 피드백을 중지시켜 상기 지연 고정 클럭의 듀티 보정을 종료하는 단계;를 포함하다.
상기 지연 고정 클럭의 듀티 보정은 상기 지연 고정 클럭의 위상 분리, 차치 펌핑 및 전압 비교가 순차적으로 진행되어 그 결과로 듀티 제어 신호를 출력하는 단계; 및 상기 듀티 제어 신호에 의해 상기 지연을 제어하여 상기 지연 고정 클럭의 듀티를 보정하며, 상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호를 출력하는 단계;를 포함한다.
바람직하게는, 상기 듀티 보정 완료 신호가 상기 지연 고정 클럭의 듀티 보정 완료에 해당하는 상태이면 상기 차지 펌핑 동작을 중지시키는 듀티 보정 인에이블 신호를 출력한다.
바람직하게는, 상기 듀티 보정 인에이블 신호는 리드 명령 또는 파워다운 모드로부터의 탈출에 의해 상기 차지 펌핑 동작을 수행시킨다.
바람직하게는, 상기 듀티 보정 인에이블 신호는 버스트 정지 신호 또는 리셋 신호에 의해 상기 차지 펌핑 동작을 중지시킨다.
본 발명에 따른 다른 DLL 회로는, 외부 클럭에 동기되도록 지연이 고정된 지연 고정 클럭을 수신하여 듀티 제어 신호를 출력하는 듀티 제어 신호 생성부; 상기 듀티 제어 신호에 의해 상기 지연을 조절하여 상기 지연 고정 클럭의 듀티를 보정하는 지연부; 및 상기 지연 고정 클럭의 듀티에 응답하여 상기 듀티 제어 신호 생성부를 제어하는 듀티 보정 인에이블 신호를 출력하는 듀티 제어 신호 제어부;를 포함한다.
상기 듀티 제어 신호 생성부는, 상기 지연 고정 클럭을 위상 분리하여 상반된 위상의 제 1 및 제 2 듀티 클럭을 출력하는 위상 분리부; 상기 듀티 보정 인에이블 신호에 의해 제어되어 상기 제 1 및 제 2 듀티 클럭을 대응되는 제 1 및 제 2 듀티 전압으로 변환시켜 출력하는 차지 펌프; 및 상기 제 1 및 제 2 듀티 전압을 비교하여 상기 듀티 제어 신호를 출력하는 전압 비교부;를 포함한다.
상기 듀티 제어 신호 제어부는 상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호를 출력하는 듀티 고 정 검출부; 및 상기 듀티 보정 완료 신호에 응답하여 상기 듀티 보정 인에이블 신호를 출력하는 듀티 보정 인에이블부;를 포함한다.
바람직하게는, 상기 듀티 고정 검출부는 상기 듀티 제어 신호의 전위가 소정 범위 이내이면 상기 지연 고정 클럭의 듀티 보정이 완료된 것으로 판단하여 상기 듀티 보정 완료 신호를 활성화시켜 출력한다.
바람직하게는, 상기 듀티 보정 인에이블부는 상기 듀티 보정 완료 신호가 활성화되면 상기 듀티 보정 인에이블 신호를 비활성화시켜 출력한다.
바람직하게는 상기 듀티 보정 인에이블부는 파워다운 탈출 신호와 리드 명령 중 어느 하나가 활성화되면 상기 듀티 보정 인에이블 신호를 활성화시켜 출력한다.
바람직하게는, 상기 듀티 보정 인에이블부는 버스트 정지 신호와 리셋 신호 중 어느 하나가 활성화되면 상기 듀티 보정 인에이블 신호를 비활성화시켜 출력한다.
바람직하게는, 상기 듀티 보정 인에이블부는 상기 버스트 정지 신호가 활성화되면 소정 시간 후에 상기 듀티 보정 인에이블 신호를 비활성화시켜 출력한다.
본 발명에 따른 다른 DLL 회로 제어 방법은, 외부 클럭에 동기되도록 지연이 고정된 지연 고정 클럭을 수신하여 듀티 제어 신호를 출력하는 단계; 상기 듀티 제어 신호에 의해 상기 지연을 조절하여 상기 지연 고정 클럭의 듀티를 보정하는 단계; 및 상기 지연 고정 클럭의 듀티에 응답하는 듀티 보정 인에이블 신호를 생성하여 상기 듀티 제어 신호의 생성을 제어하는 단계;를 포함한다.
상기 듀티 제어 신호를 생성하는 단계는, 지연이 고정된 상기 지연 고정 클 럭을 위상 분리하여 상반된 위상의 제 1 및 제 2 듀티 클럭을 출력하는 단계; 상기 듀티 보정 인에이블 신호에 의해 상기 제 1 및 제 2 듀티 클럭을 대응되는 제 1 및 제 2 듀티 전압으로 차지 펌핑하는 단계; 및 상기 제 1 및 제 2 듀티 전압을 비교하여 상기 듀티 제어 신호를 출력하는 단계;를 포함한다.
바람직하게는, 상기 듀티 보정 인에이블 신호는 상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호에 의해 제어된다.
바람직하게는, 상기 듀티 보정 인에이블 신호는 파워다운 탈출 신호 또는 리드 명령에 의해 활성화된다.
바람직하게는, 상기 듀티 보정 인에이블 신호는 버스트 정지 신호 또는 리셋 신호에 의해 비활성화된다.
본 발명은 DLL 클럭의 듀티와 파워다운 모드 또는 리드 명령에 응답하여 듀티 보정 동작을 수행하는 DLL 회로를 제공함으로써 듀티 보정을 위해 사용되는 소모 전력을 감소시키며 DLL 클럭의 듀티를 확보하는 효과가 있다.
또한, 본 발명은 소모 전력을 감소시키며 듀티가 확보되는 DLL 클럭을 출력하는 DLL 회로의 제어 방법을 제공함으로써 출력 데이터의 유효 영역을 확보하며 저전력 반도체 메모리 장치를 구현하는 효과가 있다.
본 발명은 듀티 보정 기능을 갖는 DLL 회로 및 그의 제어 방법에 관하여 개 시한다.
도 1은 본 발명의 실시 예에 따른 DLL 회로의 구성을 나타내는 블록도이다.
도시된 바와 같이, DLL 회로는 클럭 버퍼(10), DLL부(20), 듀티 보정 제어부(30) 및 출력 드라이버(40)를 포함한다.
클럭 버퍼(10)는 외부 클럭 쌍 CLK, CLKB을 버퍼링하여 기준 클럭 쌍 CLK_REF, CLK_REFB를 생성한다.
DLL부(20)는 기준 클럭 CLK_REF, CLK_REFB를 입력받고, 이들의 위상을 갱신하여 외부 클럭 CLK에 동기되는 DLL 클럭 DLL_CLK를 출력한다.
좀더 구체적으로 살펴보면, DLL부(20)는 제 1 지연 제어 신호 DCTR1에 의해 기준 클럭 CLK_REF를 지연시켜 제 1 지연 클럭 DCLK를 출력하는 제 1 지연부(21), 제 2 지연 제어 신호 DCTR2에 의해 기준 클럭 CLK_REFB를 지연시켜 제 2 지연 클럭 DCLKB를 출력하는 제 2 지연부(22), 제 1 및 제 2 지연 클럭 DCLK, DCLKB를 위상 혼합하여 외부 클럭 CLK에 동기되는 DLL 클럭 DLL_CLK를 출력하는 위상 혼합부(23), DLL 클럭 DLL_CLK가 데이터 출력 버퍼에 전달될 때까지 지연되는 양을 모델링하기 위해 DLL 클럭 DLL_CLK를 소정 시간 지연시켜 피드백 클럭 FBCLK를 출력하는 지연 모델부(24), 기준 클럭 CLK와 피드백 클럭 FBCLK의 위상을 비교하여 위상 비교 신호 PCMP를 생성하는 위상 비교부(25), 위상 비교 신호 PCMP에 응답하여 코스 제어 신호 CSCTR, 파인 제어 신호 FNCTR 및 DLL 고정 완료 신호 DLL_LOCK를 출력하는 모드 생성부(26), 코스 제어 신호 CSCTR, 파인 제어 신호 FNCTR 및 DLL 고정 완료 신호 DLL_LOCK에 응답하여 제 1 지연 제어 신호 DCTR1을 생성하는 제 1 지연 제어부(27) 및 코스 제어 신호 CSCTR, 파인 제어 신호 FNCTR, DLL 고정 완료 신호 DLL_LOCK 및 듀티 제어 신호 DCC_CTR에 응답하여 제 2 지연 제어 신호 DCTR2를 생성하는 제 2 지연 제어부(28)를 포함한다.
듀티 보정 제어부(30)는 DLL 고정 완료 신호 DLL_LOCK와 파워다운 탈출 신호 PD_EXIT 및 리드 명령 RD_CMD에 응답하여 활성화되며, 버스트 정지 신호 BL_STOP와 DLL 리셋 신호 DLL_RST 및 피드백되는 듀티 제어 신호 DCC_CTR에 응답하여 비활성화되는 듀티 제어 신호 DCC_CTR를 출력한다. 즉, 듀티 보정 제어부(30)는 위상 갱신이 완료된 이후 DLL 클럭 DLL_CLK의 듀티에 상응하여 듀티 보정이 수행되도록 제어한다.
좀더 구체적으로 살펴보면, 듀티 보정 제어부(30)는 위상 분리부(31), 차지 펌프(32), 전압 비교부(33), 듀티 고정 검출부(34) 및 듀티 보정 인에이블부(35)를 포함한다.
위상 분리부(31)는 DLL 클럭 DLL_CLK의 위상을 분리하여 서로 상반된 위상과 듀티를 갖는 듀티 클럭 쌍 DCC_CLK, DCC_CLKB를 출력한다. 즉, 듀티 클럭 DCC_CLK의 하이 펄스 폭이 듀티 클럭 DCC_CLKB의 로우 펄스 폭에 대응된다.
차지 펌프(32)는 듀티 클럭 쌍 DCC_CLK, DCC_CLKB를 수신하고, 각각의 펄스 폭에 대응하는 전하를 충방전시켜 듀티 전압 VOH, VOL을 출력한다. 즉, 듀티 클럭 DCC_CLK, DCC_CLKB의 하이 펄스 폭 동안 각각의 캐패시터에 전하를 충전하면, 펄스 폭이 서로 다른 경우 충전된 전하량에 의해 캐패시터의 전위차가 나타나게 된다. 예를들어, 듀티 클럭 DCC_CLK의 하이 펄스 폭이 듀티 클럭 DCC_CLKB의 하이 펄스 폭 보다 넓으면 듀티 전압 VOH가 듀티 전압 VOL에 비해 높고, 반대의 경우 듀티 전압 VOL이 듀티 전압 VOH에 비해 높아진다.
전압 비교부(33)는 일반적인 차동증폭기 형태의 비교기로 구현 가능하며, 듀티 전압 VOH, VOL을 비교하여 듀티 제어 신호 DCC_CTR을 출력한다. 예를 들어, 듀티 전압 VOH가 듀티 전압 VOL에 비해 높으면(DLL 클럭 DLL_CLK의 하이 펄스 폭이 로우 펄스 폭보다 더 넓은 경우) 기준 클럭 CLK_REFB의 지연을 감소시키도록 듀티 제어 신호 DCC_CTR을 출력하고, 반대의 경우 기준 클럭 CLK_REFB의 지연을 증가시키도록 듀티 제어 신호 DCC_CTR을 출력한다.
듀티 고정 검출부(34)는 듀티 제어 신호 DCC_CTR에 의해 듀티 보정의 완료 여부를 판단하여 듀티 보정 완료 신호 DCC_LOCK를 출력한다. 즉, 듀티 전압 VOH, VOL의 전압차가 소정 범위 내로 좁혀진 경우 출력되는 듀티 제어 신호 DCC_CTR에 의해 듀티 보정 완료 신호 DLL_LOCK를 활성화시켜 출력한다.
듀티 보정 인에이블부(35)는 DLL 고정 완료 신호 DLL_LOCK와 파워다운 탈출 신호 PD_EXIT 및 리드 명령 RD_CMD 중 어느 하나에 의해 활성화되고, 듀티 보정 완료 신호 DCC_LOCK와 리셋 신호 DLL_RST 및 버스트 정지 신호 BL_STOP 중 어느 하나에 의해 비활성화되는 듀티 보정 인에이블 신호 DCC_EN을 출력한다.
도 2를 참조하여 듀티 보정 인에이블부(35)를 좀더 구체적으로 살펴보면, 듀티 보정 인에이블부(35)는, 인에이블 제어부(52), 디스에이블 제어부(54), 래치부(56) 및 버퍼부(58)를 포함한다.
인에이블 제어부(52)는 노아게이트(NOR1)로 구성될 수 있으며, DLL 고정 완 료 신호 DLL_LOCK와 파워다운 탈출 신호 PD_EXIT 및 리드 명령 RD_CMD을 수신하여 이들 중 어느 하나라도 활성화되면 듀티 보정 인에이블 신호 DCC_EN을 활성화시키기 위한 인에이블 제어 신호 EN_CTR을 출력한다.
디스에이블 제어부(54)는 지연부(55)와 노아게이트(NOR2)를 포함하여 구성될 수 있다. 지연부(55)는 버스트 정지 신호 BL_STOP를 소정 시간 지연시켜 출력한다. 이는 리드 명령에 의한 버스트 동작이 완료되고 일정 시간 이후에 듀티 보정 동작을 종료하기 위한 것이다. 노아게이트(NOR2)는 듀티 보정 완료 신호 DCC_LOCK와 리셋 신호 DLL_RST 및 지연부(55)에서 출력되는 신호를 수신하여 이들 중 어느 하나라도 활성화되면 듀티 보정 인에이블 신호 DCC_EN을 비활성시키기 위한 디스에이블 제어 신호 DE_CTR을 출력한다.
래치부(56)는 낸드게이트들(ND1, ND2)로 구성될 수 있으며, 낸드게이트(ND1)는 낸드게이트(ND2)의 출력에 의해 인에이블 제어 신호 EN_CTR을 래치 및 출력하고, 낸드게이트(ND2)는 낸드게이트(ND1)의 출력과 디스에이블 제어 신호 DE_CTR를 수신하여 낸드게이트(ND1)의 출력을 제어한다.
버퍼부(58)는 래치부(56)의 출력단과 직렬로 연결된 복수의 인버터(IV1, IV2)로 구성될 수 있으며, 래치부(56)의 출력을 버퍼링하여 듀티 보정 인에이블 신호 DCC_EN을 출력한다.
다시 도 1을 참조하면, 출력 드라이버(40)는 듀티가 보정된 DLL 클럭 DLL_CLK를 수신하고 이를 위상 분리하여 외부 클럭 쌍에 동기되는 DLL 출력 클럭 쌍 DLL_RCLK, DLL_FCLK를 출력한다.
여기에서, 제 1 지연부(21), 위상 혼합부(23), 지연 모델부(24), 위상 비교부(25), 모드 생성부(26) 및 제 1 지연 제어부(27)는 제 1 피드백 루프를 형성하고, 제 2 지연부(22), 위상 혼합부(23), 듀티 보정 제어부(30), 및 제 2 지연 제어부(28)는 제 2 피드백 루프를 형성한다.
도 1 내지 도 2를 참조하여 본 발명의 DLL 회로의 동작을 살펴본다.
외부 클럭 CLK에 동기되는 DLL 클럭 DLL_CLK을 생성하는 지연 고정 동작이 완료되기 이전에 모드 생성부(26)는 DLL 고정 완료 신호 DLL_LOCK를 디스에이블시킨다. 이 상태에서 모드 생성부(26)는 코스(Coarse) 모드를 설정하여 코스 제어 신호 CSCTR을 인에이블시키고, 코스 모드 동작이 완료되면 파인(Fine) 모드를 설정하여 코스 제어 신호 CSCTR을 디스에이블시키고 파인 제어 신호 FNCTR을 인에이블시키며, 파인 모드 동작이 완료되면 DLL 고정 완료 신호 DLL_LOCK를 인에이블시킨다.
구체적으로, DLL 고정 완료 신호 DLL_LOCK의 디스에이블시, 제 1 및 제 2 지연 제어부(27)(28)는 코스 제어 신호 CSCTR 또는 파인 제어 신호 FNCTR에 응답하여 제 1 및 제 2 지연부(21)(22)의 동작을 각각 제어하고, 제 1 및 제 2 지연부(21)(22) 각각은 기준 클럭 CLK_REF, CLK_REFB를 입력받아 제 1 및 제 2 지연 클럭 DCLK, DCLKB를 생성한다.
위상 혼합부(23)는 제 1 및 제 2 지연 클럭 DCLK, DCLKB를 위상 혼합하여 DLL 클럭 DLL_CLK를 출력한다. 이때, 외부 클럭 쌍 CLK, CLKB의 듀티비가 50:50이 되지 않거나 DLL 회로 내부의 PVT 변화 등에 의해 기준 클럭 쌍 CLK_REF, CLK_REF에 부여되는 지연 시간이 같지 않으면 제 1 및 제 2 지연 클럭 DCLK, DCLKB의 위상 은 반대이나 듀티비는 50:50이 아닌 상태로 출력된다. 이에 따라 DLL 클럭 DLL_CLK의 듀티비도 50:50이 아닌 상태로 출력된다. 이는 듀티 보정 제어부(30)에서 제공되는 듀티 제어 신호 DCC_DTR에 의해 기준 클럭 CLK_REFB의 지연을 조절함으로써 보정될 수 있다.
지연 모델부(24)는 DLL 클럭 DLL_CLK를 기 설정된 시간만큼 지연시켜 피드백 클럭 FBCLK를 출력하고, 위상 비교부(25)는 기준 클럭 CLK_REF와 피드백 클럭 FBCLK 중 어느 클럭의 위상이 앞서는지 여부에 따라 위상 비교 신호 PCMP의 전위를 제어한다.
모드 생성부(26)는 위상 비교 신호 PCMP에 응답하여 코스 제어 신호 CSCTR과 파인 제어 신호 FNCTR 및 DLL 고정 완료 신호 DLL_LOCK의 인에이블 여부를 제어한다.
외부 클럭 CLK에 동기되는 DLL 클럭 DLL_CLK을 생성하는 지연 고정 동작이 완료되어 DLL 고정 완료 신호 DLL_LOCK의 인에이블되면, 듀티 보정 제어부(30)가 동작을 시작하여 DLL 클럭 DLL_CLK의 듀티를 보정하기 위한 듀티 제어 신호 DCC_CTR을 출력한다. 이때, 제 1 지연 제어부(27)는 파인 제어 신호 FNCTR에 의해 응답하여 제 1 지연부(21)의 동작을 제어하고, 제 2 지연 제어부(28)는 듀티 제어 신호 DCC_CTR에 응답하여 제 2 지연부(22)의 동작을 제어한다. 이에 따라, 기준 클럭 CLK_REF와 기준 클럭 CLK_REFB에는 다른 지연 시간이 부여될 수 있게 된다. 위상 혼합부(23)는 제 1 및 제 2 지연 클럭 DCLK, DCLKB를 위상 혼합하여 듀티비가 보정된 DLL 클럭 DLL_CLK를 출력한다.
듀티 보정 제어부(30)의 동작을 살펴보면, 위상 분리기(31)는 DLL 클럭 DLL_CLK를 위상 분리하여 위상과 펄스 폭이 상반된 듀티 클럭 쌍 DCC_CLK, DCC_CLKB를 출력한다. 예컨대, 듀티 클럭 DCC_CLK이 DLL 클럭 DLL_CLK의 하이 펄스 폭에 대응하는 하이 펄스 폭을 갖는 경우 듀티 클럭 DCC_CLK는 DLL 클럭 DLL_CLK의 로우 펄스 폭에 대응하는 하이 펄스 폭을 갖는다.
차지 펌프(32)는 듀티 보정 인에이블 신호 DCC_EN에 의해 듀티 클럭 DCC_CLK, DCC_CLKB 각각의 하이 펄스 폭에 대응하여 전하를 충방전시켜 듀티 차이를 나타내는 듀티 전압 VOH, VOL을 출력한다. 예컨대, 듀티 클럭 DCC_CLK의 하이 펄스 폭이 듀티 클럭 DCC_CLKB에 비해 큰 경우 듀티 전압 VOH의 레벨이 듀티 전압 VOL의 레벨에 비해 높게 나타난다.
전압 비교부(33)는 듀티 전압 VOH, VOL을 전위차를 비교하여 듀티 제어 신호 DCC_CTR를 출력한다. 예컨대, 듀티 전압 VOH가 듀티 전압 VOL에 비해 높으면 기준 클럭 CLK_REFB의 지연이 감소되도록 듀티 제어 신호 DCC_CTR을 출력한다.
듀티 고정 검출부(34)는 듀티 전압 VOH, VOL의 전압차가 소정 범위 내로 좁혀진 경우 출력되는 듀티 제어 신호 DCC_CTR의 전위에 의해 듀티 보정이 완료된 것으로 판단하는 듀티 보정 완료 신호 DCC_LOCLK를 출력한다.
듀티 보정 인에이블부(35)는 DLL 고정 완료 신호 DLL_LOCK가 인에이블되면 듀티 보정 인에이블 신호 DCC_EN을 인에이블시키고 듀티 보정 신호 DCC_LOCK가 인에이블되면 즉, DLL 클럭의 듀티 보정이 완료되면, 듀티 보정 인에이블 신호 DCC_EN을 디스에이블시킨다.
또한, 듀티 보정 인에이블부(35)는 파워다운 탈출 신호 PD_EXIT 또는 리드 명령 RD_CMD가 인에이블되면 듀티 보정 인에이블 신호 DCC_EN을 인에이블시키고, 리셋 신호 DLL_RST 또는 버스트 정지 신호 BL_STPOP가 인에이블되면 듀티 보정 인에이블 신호 DCC_EN을 디스에이블시킨다.
이와 같이, 듀티 보정 제어부(30)는 듀티 보정 인에이블 신호 DCC_EN에 의해 동작이 제어되어 듀티 제어 신호 DCC_CTR을 출력한다.
DLL 고정 완료 신호 DLL_LOCK가 인에이블된 상태에서 제 2 지연 제어부(28)는 듀티 보정 제어부(30)에서 출력되는 듀티 제어 신호 DCC_DTR에 응답하여 제 2 지연 제어 신호 DCTR2를 출력하고, 제 2 지연부(22)는 듀티비에 대한 정보를 갖는 제 2 지연 제어 신호 DCTR2에 의해 기준 클럭 CLK_REFB를 지연시키는 동작을 수행한다. 예컨대, DLL 클럭 DLL_CLK의 하이 펄스 구간이 로우 펄스 구간보다 넓은 경우 기준 클럭 CLK_REFB에 부여되는 지연 시간의 양을 감소시켜 제 2 지연 클럭 DCLKB의 위상이 앞당겨지도록 하고, 반대의 경우 기준 클럭 CLK_REFB에 부여되는 지연 시간의 양을 증가시켜 제 2 지연 클럭 DCLKB의 위상이 밀리도록 한다.
이처럼, 기준 클럭 CLK_REF, CLK_REFB에 부여되는 지연 시간의 양을 달리하여 출력되는 제 1 및 제 2 지연 클럭 DCLK, DCLKB를 위상 혼합함으로써 DLL 클럭 DLL_CLK의 듀티비를 50:50으로 보정 할 수 있으며, DLL 클럭 DLL_CLK의 듀티가 보정된 이후 듀티 보정을 위한 회로의 동작을 정지시킴으로써 소비 전류를 개선할 수 있다.
본 발명의 다른 실시 예에 따른 DLL 회로는, 듀티 제어 신호 생성부, 지연 부, 및 듀티 제어 신호 제어부를 포함하여 구성될 수 있다.
듀티 제어 신호 생성부는 도 1에 도시된 위상 분리부(31), 차지 펌프(32) 및 전압 비교부(33)를 포함하고, 외부 클럭에 동기되도록 지연이 고정된 지연 고정 클럭 DLL_CLK을 수신하여 듀티 제어 신호 DCC_CTR를 출력한다. 즉, 위상 분리부(31)는 지연 고정 클럭 DLL_CLK의 위상을 분리하여 상반된 위상의 제 1 및 제 2 듀티 클럭 DCC_CLK, DCC_CLKB을 출력하고, 차지 펌프(32)는 듀티 보정 인에이블 신호 DCC_EN에 의해 제어되어 제 1 및 제 2 듀티 클럭 DCC_CLK, DCC_CLKB을 대응되는 제 1 및 제 2 듀티 전압 VOH, VOL로 변환시켜 출력하며, 전압 비교부(33)는 제 1 및 제 2 듀티 전압 VOH, VOL을 비교하여 듀티 제어 신호 DCC_CTR을 출력한다.
지연부는 도 1에 도시된 DLL부(20)를 포함하고, 듀티 제어 신호 DCC_CTR에 의해 지연을 조절하여 지연 고정 클럭 DLL_CLK의 듀티를 보정한다. 즉, 지연부는 지연 고정 클럭 DLL_CLK의 위상을 검출하여 외부 클럭에 동기되도록 지연 고정 클럭 DLL_CLK의 지연을 조절하여 고정한 이후, 듀티 제어 신호 DCC_CTR에 의해 지연을 조절하여 지연 고정 클럭 DLL_CLK의 듀티를 보정한다.
듀티 제어 신호 제어부는 도 1에 도시된 듀티 고정 검출부(34) 및 듀티 보정 인에이블부(35)를 포함하고, 지연 고정 클럭 DLL_CLK의 듀티에 응답하여 듀티 제어 신호 생성부를 제어하는 듀티 보정 인에이블 신호 DCC_EN를 출력하다. 즉, 듀티 고정 검출부(34)는 듀티 제어 신호 DCC_CTR에 의해 지연 고정 클럭 DLL_CLK의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호 DCC_LOCK를 출력하고, 듀티 보정 인에이블부(35)는 듀티 보정 완료 신호 DCC_LOCK에 응답하여 듀티 보정 인에이블 신호 DCC_EN를 출력한다.
여기서, 듀티 고정 검출부(34)는 듀티 제어 신호 DCC_CTR의 전위가 소정 범위 이내이면 지연 고정 클럭 DLL_CLK의 듀티 보정이 완료된 것으로 판단하여 듀티 보정 완료 신호 DCC_LOCK를 활성화시켜 출력한다.
그리고, 듀티 보정 인에이블부(35)는 듀티 보정 완료 신호 DCC_LOCK가 활성화되면 듀티 보정 인에이블 신호 DCC_EN를 비활성화시켜 출력한다.
또한, 듀티 보정 인에이블부(35)는 파워다운 탈출 신호 PD_EXIT와 리드 명령 RE_CMD 중 어느 하나가 활성화되면 듀티 보정 인에이블 신호 DCC_EN를 활성화시켜 출력하고, 버스트 정지 신호 BL_STOP와 리셋 신호 DLL_RST 중 어느 하나가 활성화되면 듀티 보정 인에이블 신호 DCC_EN를 비활성화시켜 출력한다.
바람직하게는, 듀티 보정 인에이블부(35)는 버스트 정지 신호 BL_STOP가 활성화되면 소정 시간 후에 듀티 보정 인에이블 신호 DCC_EN를 비활성화시켜 출력한다.
본 발명의 다른 DLL 회로는 다음과 같이 동작한다.
외부 클럭에 동기되도록 지연이 고정된 지연 고정 클럭 DLL_CLK을 수신하여 듀티 제어 신호 DCC_CTR를 출력하고, 듀티 제어 신호 DCC_CTR에 의해 지연을 조절하여 지연 고정 클럭 DLL_CLK의 듀티를 보정하며, 지연 고정 클럭 DLL_CLK의 듀티에 응답하는 듀티 보정 인에이블 신호 DCC_EN에 의해 DCC_CTR의 생성을 제어한다.
상기 듀티 제어 신호 DCC_CTR은 지연이 고정된 지연 고정 클럭 DLL_CLK을 위상 분리하여 상반된 위상의 제 1 및 제 2 듀티 클럭 DCC_CLK, DCC_CLKB을 출력하 고, 듀티 보정 인에이블 신호 DCC_EN에 의해 제 1 및 제 2 듀티 클럭 DCC_CLK, DCC_CLKB을 대응되는 제 1 및 제 2 듀티 전압 VOH, VOL로 차지 펌핑하며, 제 1 및 제 2 듀티 전압 VOH, VOL을 비교하여 그 결과로 듀티 제어 신호 DCC_CTR가 생성된다.
여기서, 듀티 보정 인에이블 신호 DCC_EN는 듀티 제어 신호 DCC_CTR에 의해 지연 고정 클럭 DLL_CLK의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호 DCC_LOCK에 의해 제어된다.
또한, 듀티 보정 인에이블 신호 DCC_EN는 파워다운 탈출 신호 PD_EXIT 또는 리드 명령 RD_CMD에 의해 활성화되며, 버스트 정지 신호 BL_STOP 또는 리셋 신호 DLL_RST에 의해 비활성화된다.
본 발명의 다른 실시 예에 따른 DLL 회로는 지연이 고정된 지연 고정 클럭 DLL_CLK을 수신하여 듀티를 보정하고, 듀티가 완료된 이후 듀티 보정을 위한 동작을 정지시킴으로써 소비 전류를 개선하며 지연 고정 클럭 DLL_CLK의 듀티를 확보할 수 있다. 또한, 파워다운 모드에서 탈출하거나 리드 명령이 인가되는 경우 듀티 보정을 개시하고 리셋 명령이 인가되거나 리드 명령에 의한 버스트 동작이 수행되고 소정 시간 이후 듀티 보정을 위한 동작을 정지시킴으로써 소모 전류를 더욱 감소시키는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 DLL 회로를 도시한 블록도.
도 2는 도 1에 도시된 듀티 보정 인에이블부의 상세 회로도.

Claims (26)

  1. 기준 클럭의 지연을 조절하여 외부 클럭에 동기되는 지연 고정 클럭을 생성하고, 상기 지연 고정 클럭의 위상을 검출하여 상기 지연을 제어하여 상기 지연 고정 클럭의 지연을 고정하며, 지연이 고정된 상기 지연 고정 클럭의 듀티에 상응하는 듀티 제어 신호에 의해 상기 지연을 제어하여 상기 지연 고정 클럭의 듀티를 보정하는 지연 고정 루프부; 및
    지연이 고정된 상기 지연 고정 클럭의 듀티를 검출하여 피드백되는 상기 듀티 제어 신호를 제공하고, 상기 듀티 제어 신호에 응답하여 상기 지연 고정 클럭의 듀티 보정의 완료를 판단하여 상기 듀티 제어 신호의 피드백을 중지시키는 듀티 보정 제어부;
    를 포함하는 DLL 회로.
  2. 제 1 항에 있어서,
    상기 DLL 회로는 상기 기준 클럭으로 상기 외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징 및 폴링에 각각 대응되는 제 1 및 제 2 기준 클럭을 출력하는 클럭 버퍼를 더 포함하는 DLL 회로.
  3. 제 2 항에 있어서,
    상기 지연 고정 루프부는
    제 1 지연 제어 신호에 의해 상기 제 1 기준 클럭을 지연시켜 제 1 지연 클 럭을 출력하는 제 1 지연부;
    제 2 지연 제어 신호에 의해 상기 제 2 기준 클럭을 지연시켜 제 2 지연 클럭을 출력하는 제 2 지연부;
    상기 제 1 및 제 2 지연 클럭을 위상 혼합하여 상기 지연 고정 클럭을 출력하는 위상 혼합부;
    상기 지연 고정 클럭이 데이터 출력 버퍼에 전달될 때까지 지연되는 지연량으로 상기 지연 고정 클럭을 지연시켜 피드백 클럭을 출력하는 지연 모델부;
    상기 제 1 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교부;
    상기 위상 비교 신호에 응답하여 코스 제어 신호와 파인 제어 신호 및 지연 고정 완료 신호를 출력하는 모드 생성부;
    상기 코스 제어 신호와 상기 파인 제어 신호 및 상기 지연 고정 완료 신호에 응답하여 상기 제 1 지연 제어 신호를 생성하는 제 1 지연 제어부; 및
    상기 코스 제어 신호, 상기 파인 제어 신호, 상기 지연 고정 완료 신호 및 상기 듀티 제어 신호에 응답하여 상기 제 2 지연 제어 신호를 생성하는 제 2 지연 제어부;
    를 포함하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 제 2 지연 제어부는,
    상기 지연 고정 완료 신호가 디스에이블된 상태에서 상기 코스 제어 신호와 상기 파인 제어 신호에 응답하여 상기 제 2 지연 제어 신호를 생성하며, 상기 지연 고정 완료 신호가 인에이블된 상태에서 상기 듀티 제어 신호에 응답하여 상기 제 2 지연 제어 신호를 생성하는 DLL 회로.
  5. 제 3 항에 있어서,
    듀티 보정 제어부는
    상기 지연 고정 클럭의 위상을 분리하여 서로 상반된 위상과 듀티를 갖는 제 1 및 제 2 듀티 클럭을 출력하는 위상 분리부;
    듀티 보정 인에이블 신호에 의해 제어되어 상기 제 1 및 제 2 듀티 클럭을 대응되는 제 1 및 제 2 듀티 전압으로 출력하는 차지 펌프;
    상기 제 1 및 제 2 듀티 전압의 전압 차를 비교하여 상기 듀티 제어 신호를 출력하는 전압 비교부;
    상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하여 듀티 보정 완료 신호를 출력하는 듀티 고정 검출부; 및
    상기 지연 고정 완료 신호와 상기 듀티 보정 완료 신호에 의해 제어되는 상기 듀티 보정 인에이블 신호를 출력하는 듀티 보정 인에이블부;
    를 포함하는 DLL 회로.
  6. 제 5 항에 있어서,
    상기 듀티 보정 인에이블부는
    상기 지연 고정 완료 신호에 의해 상기 듀티 보정 인에이블 신호를 인에이블시키기 위한 인에이블 제어 신호를 출력하는 인에이블 제어부;
    상기 듀티 보정 완료 신호에 의해 상기 듀티 보정 인에이블 신호를 디스에이블시키기 위한 디스에이블 제어 신호를 출력하는 디스에이블 제어부;
    상기 인에이블 제어 신호를 래치하고 상기 디스에이블 제어 신호에 의해 상기 인에이블 제어 신호의 출력을 제어하는 래치부; 및
    상기 래치부의 출력을 버퍼링하여 상기 듀티 보정 인에이블 신호를 출력하는 버퍼부;
    를 포함하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 인에이블 제어부는 파워다운 탈출 신호와 리드 명령 중 어느 하나에 응답하여 인에이블되는 상기 인에이블 제어 신호를 출력하는 DLL 회로.
  8. 제 6 항에 있어서,
    상기 디스에이블 제어부는 버스트 정지 신호와 리셋 신호 중 어느 하나에 응답하여 인에이블되는 상기 디스에이블 제어 신호를 출력하는 DLL 회로.
  9. 외부 클럭의 지연을 조절하여 지연 고정 클럭을 생성하고, 상기 지연 고정 클럭의 위상을 검출하여 상기 지연을 제어하여 상기 지연 고정 클럭의 지연을 고정하는 단계;
    지연이 고정된 상기 지연 고정 클럭의 듀티를 검출하고 피드백에 의하여 상기 지연 고정 클럭의 듀티를 보정하는 단계; 및
    상기 지연 고정 클럭의 듀티 보정이 완료되면 상기 피드백을 중지시켜 상기 지연 고정 클럭의 듀티 보정을 종료하는 단계;
    를 포함함을 특징으로 하는 DLL 회로 제어 방법.
  10. 제 9 항에 있어서,
    상기 지연 고정 클럭의 듀티 보정은
    상기 지연 고정 클럭의 위상 분리, 차지 펌핑 및 전압 비교가 순차적으로 진행되어 그 결과로 듀티 제어 신호를 출력하는 단계; 및
    상기 듀티 제어 신호에 의해 상기 지연을 제어하여 상기 지연 고정 클럭의 듀티를 보정하며, 상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호를 출력하는 단계;
    를 포함함을 특징으로 하는 DLL 회로 제어 방법
  11. 제 10 항에 있어서,
    상기 듀티 보정 완료 신호가 상기 지연 고정 클럭의 듀티 보정 완료에 해당하는 상태이면 상기 차지 펌핑 동작을 중지시키는 듀티 보정 인에이블 신호를 출력 하는 DLL 회로 제어 방법.
  12. 제 11 항에 있어서,
    상기 듀티 보정 인에이블 신호는 리드 명령 또는 파워다운 모드로부터의 탈출에 의해 상기 차지 펌핑 동작을 수행시키는 DLL 회로 제어 방법.
  13. 제 11 항에 있어서,
    상기 듀티 보정 인에이블 신호는 버스트 정지 신호 또는 리셋 신호에 의해 상기 차지 펌핑 동작을 중지시키는 DLL 회로 제어 방법.
  14. 외부 클럭에 동기되도록 지연이 고정된 지연 고정 클럭을 수신하여 듀티 제어 신호를 출력하는 듀티 제어 신호 생성부;
    상기 듀티 제어 신호에 의해 상기 지연을 조절하여 상기 지연 고정 클럭의 듀티를 보정하는 지연부; 및
    상기 지연 고정 클럭의 듀티에 응답하여 상기 듀티 제어 신호 생성부를 제어하는 듀티 보정 인에이블 신호를 출력하는 듀티 제어 신호 제어부;
    를 포함하는 DLL 회로.
  15. 제 14 항에 있어서,
    상기 듀티 제어 신호 생성부는,
    상기 지연 고정 클럭을 위상 분리하여 상반된 위상의 제 1 및 제 2 듀티 클럭을 출력하는 위상 분리부;
    상기 듀티 보정 인에이블 신호에 의해 제어되어 상기 제 1 및 제 2 듀티 클럭을 대응되는 제 1 및 제 2 듀티 전압으로 변환시켜 출력하는 차지 펌프; 및
    상기 제 1 및 제 2 듀티 전압을 비교하여 상기 듀티 제어 신호를 출력하는 전압 비교부;
    를 포함하는 DLL 회로.
  16. 제 14 항에 있어서,
    상기 듀티 제어 신호 제어부는
    상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호를 출력하는 듀티 고정 검출부; 및
    상기 듀티 보정 완료 신호에 응답하여 상기 듀티 보정 인에이블 신호를 출력하는 듀티 보정 인에이블부;
    를 포함하는 DLL 회로.
  17. 제 16 항에 있어서,
    상기 듀티 고정 검출부는 상기 듀티 제어 신호의 전위가 소정 범위 이내이면 상기 지연 고정 클럭의 듀티 보정이 완료된 것으로 판단하여 상기 듀티 보정 완료 신호를 활성화시켜 출력하는 DLL 회로.
  18. 제 16 항에 있어서,
    상기 듀티 보정 인에이블부는 상기 듀티 보정 완료 신호가 활성화되면 상기 듀티 보정 인에이블 신호를 비활성화시켜 출력하는 DLL 회로.
  19. 제 16 항에 있어서,
    상기 듀티 보정 인에이블부는 파워다운 탈출 신호와 리드 명령 중 어느 하나가 활성화되면 상기 듀티 보정 인에이블 신호를 활성화시켜 출력하는 DLL 회로.
  20. 제 16 항에 있어서,
    상기 듀티 보정 인에이블부는 버스트 정지 신호와 리셋 신호 중 어느 하나가 활성화되면 상기 듀티 보정 인에이블 신호를 비활성화시켜 출력하는 DLL 회로.
  21. 제 20 항에 있어서,
    상기 듀티 보정 인에이블부는 상기 버스트 정지 신호가 활성화되면 소정 시간 후에 상기 듀티 보정 인에이블 신호를 비활성화시켜 출력하는 DLL 회로.
  22. 외부 클럭에 동기되도록 지연이 고정된 지연 고정 클럭을 수신하여 듀티 제어 신호를 출력하는 단계;
    상기 듀티 제어 신호에 의해 상기 지연을 조절하여 상기 지연 고정 클럭의 듀티를 보정하는 단계; 및
    상기 지연 고정 클럭의 듀티에 응답하는 듀티 보정 인에이블 신호를 생성하여 상기 듀티 제어 신호의 생성을 제어하는 단계;
    를 포함하는 DLL 회로 제어 방법.
  23. 제 22 항에 있어서,
    상기 듀티 제어 신호를 생성하는 단계는,
    지연이 고정된 상기 지연 고정 클럭을 위상 분리하여 상반된 위상의 제 1 및 제 2 듀티 클럭을 출력하는 단계;
    상기 듀티 보정 인에이블 신호에 의해 상기 제 1 및 제 2 듀티 클럭을 대응되는 제 1 및 제 2 듀티 전압으로 차지 펌핑하는 단계; 및
    상기 제 1 및 제 2 듀티 전압을 비교하여 상기 듀티 제어 신호를 출력하는 단계;
    를 포함하는 DLL 회로 제어 방법.
  24. 제 22 항에 있어서,
    상기 듀티 보정 인에이블 신호는 상기 듀티 제어 신호에 의해 상기 지연 고정 클럭의 듀티 보정 완료 여부를 판단하는 듀티 보정 완료 신호에 의해 제어됨을특징으로 하는 DLL 회로 제어 방법.
  25. 제 22 항에 있어서,
    상기 듀티 보정 인에이블 신호는 파워다운 탈출 신호 또는 리드 명령에 의해 활성화됨을 특징으로 하는 DLL 회로 제어 방법.
  26. 제 22 항에 있어서,
    상기 듀티 보정 인에이블 신호는 버스트 정지 신호 또는 리셋 신호에 의해 비활성화됨을 특징으로 하는 DLL 회로 제어 방법.
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