JP4944373B2 - 遅延固定ループ回路 - Google Patents

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Description

本発明は、遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に、処理速度と面積を改善して広範囲の周波数で動作可能な遅延固定ループ回路に関する。
一般的に知られているように、半導体メモリ装置の場合、外部から印加されるクロック（外部クロック）の位相と内部クロックの位相とはいろいろの理由により相違することになる。例えば、外部クロックの位相は、半導体メモリ装置の内部に入力される該外部クロックを受信するクロック入力バッファ、及びラインローディング等により遅延される。また、外部クロックの位相は、ラインローディングや、内部のセルデータを半導体メモリ装置の外部へ出力するために該内部セルデータを受信するデータ出力バッファ、及び他のいろいろなロジック回路により遅延される。このように半導体メモリ装置の内部の回路により遅延された位相は、スキュー（ｓｋｅｗ）と呼ばれ、遅延固定ループ回路はこのような位相の遅延を補償する。
このような遅延固定ループ回路は、半導体メモリ装置の内部から外部に出力されるデータとクロックとの位相差がないように機能する。よって、遅延固定ループ回路により、半導体メモリ装置の内部で使用するクロックとチップセット（Ｃｈｉｐ−ｓｅｔ）のクロックとが同期されて、セルデータがエラーなしに外部のチップセットに出力される。即ち、データの読取動作の場合、遅延固定ループ回路は、外部から入力されるクロックのタイミングを、外部のクロックに基づいて半導体メモリ装置内のセルから読み出されたデータがデータ出力バッファを通過するタイミングと同じにする。
特に、ＤＤＲ ＳＤＲＡＭなどのような高速同期メモリ装置に使われる遅延固定ループ回路は、メモリ装置の動作周波数帯域を決定し、かつ、動作時間特性に重大な影響を及ぼすので、このような高速同期メモリ装置は、広い周波数帯域及び低ジッタ特性を有する高性能遅延固定ループ回路を備える。
図１は、一般的な遅延固定ループ回路の構成を示すブロック図である。
図１に示すように、遅延固定ループ回路は、外部クロック信号ＣＬＫ、ＣＬＫＢを受信するクロックバッファ１０１と、クロックバッファ１０１の出力信号ＲＣＫ（ｒｉｓｉｎｇ ｃｌｏｃｋ）、またはＦＣＫ（ｆａｌｌｉｎｇ ｃｌｏｃｋ）を受信する遅延ライン１０２と、クロックバッファ１０１の出力信号を分周するクロック分周器１０５と、遅延ライン１０２の出力信号ＩＲＣＫ、ＩＦＣＫのうち、出力信号ＩＲＣＫを分周するクロック分周器１０９と、クロック分周器１０９の出力信号を所定時間（ｔＤ１+ｔＤ２）遅延させるレプリカ遅延（Ｒｅｐｌｉｃａ Ｄｅｌａｙ）部１０８と、レプリカ遅延部１０８から出力される出力信号ＦＢＣＬＫの位相とクロック分周器１０５の出力信号ＲＥＦＣＬＫの位相とを比較する位相比較器１０６と、位相比較器１０６の出力信号を受信して遅延ライン１０２の遅延時間を制御する遅延制御部１０７と、遅延ライン１０２の出力信号ＩＲＣＫ、またはＩＦＣＫを受信するクロックドライバ１０３とを備える。また、クロックドライバ１０３の出力信号ＲＣＫＤＬＬ、またはＦＣＫＤＬＬにより、データ出力ドライバ１０４の動作が制御される。
図１において、ＣＬＫは外部クロック信号を示し、ＣＬＫＢは反転された外部クロック信号を示しており、その位相はＣＬＫの位相と反対である。
クロックバッファ１０１は、外部クロック信号ＣＬＫ、ＣＬＫＢを受信してクロックバッファの電圧レベルを半導体装置の内部で使われる電圧レベル（例えば、ＣＭＯＳレベル）に変換させるバッファ回路である。
遅延ライン１０２は、クロックバッファ１０１の出力信号ＲＣＫ、またはＦＣＫを一定時間遅延させる回路である。一般的に、遅延ライン１０２は複数の単位遅延回路（ｕｎｉｔ ｄｅｌａｙ ｃｉｒｃｕｉｔ）を備え、遅延制御部１０７により遅延時間が制御される。
駆動能力が大きいクロックドライバ１０３は、遅延ライン１０２の出力信号ＩＲＣＫ、またはＩＦＣＫを受信してデータ出力ドライバ１０４を駆動させる駆動信号を生成するクロック駆動回路である。
データ出力ドライバ１０４は、クロックドライバ１０３の出力信号ＲＣＫＤＬＬ、又はＦＣＫＤＬＬに応答してデータを外部に出力する。
クロック分周器１０５は、クロックバッファ１０１から出力されるクロック信号ＲＣＫ、又はＦＣＫの周波数を１/ｎに分周して所定の基準クロックを生成する（一般的に、ｎは４、８、または、１６などの整数である）。
クロック分周器１０９は、遅延ライン１０２の出力信号ＩＲＣＫの周波数を分周する回路であって、一般的にクロック分周器１０５と同じ回路構成を有する。
レプリカ遅延部１０８は、クロックバッファ１０１の遅延時間ｔＤ１とデータ出力ドライバ１０４の遅延時間ｔＤ２を合せた遅延時間（ｔＤ１+ｔＤ２）を有する遅延回路である。
位相比較器１０６は、クロック分周器１０５の出力信号ＲＥＦＣＬＫの位相とレプリカ遅延部１０８の出力信号であるフィードバック信号ＦＢＣＬＫの位相とを比較する。即ち、位相比較器１０６は、２つの信号ＲＥＦＣＬＫ、ＦＢＣＬＫの遅延時間差に応じて遅延制御部１０７を制御する。
遅延制御部１０７は、遅延ライン１０２の遅延時間を制御する。
なお、図１において、ｔＣＫは外部クロック信号ＣＬＫの周期を表す。また、クロックバッファ１０１の出力信号のＲＣＫ（Ｒｉｓｉｎｇ ｃｌｏｃｋ）信号は、外部クロック信号ＣＬＫに対応し、クロックバッファ１０１の出力信号のＦＣＫ（Ｆａｌｌｉｎｇ ｃｌｏｃｋ）は、外部クロック信号ＣＬＫＢに対応する。遅延ライン１０２の出力信号のＩＲＣＫ（Ｉｎｔｅｒｎａｌ ｒｉｓｉｎｇ ｃｌｏｃｋ）信号は、信号ＲＣＫの遅延信号であり、遅延ライン１０２の出力信号のＩＦＣＫ（Ｉｎｔｅｒｎａｌ ｆａｌｌｉｎｇ ｃｌｏｃｋ）信号は信号ＦＣＫの遅延信号である。
図１において、クロック分周器１０５はクロックバッファ１０１の出力信号の中のＲＣＫのみを受信する。また、クロック分周器１０９は遅延ライン１０２の出力信号の中のＩＲＣＫのみを受信する。
以下、図１に示した遅延固定ループ回路の基本的な動作を説明する。
位相比較器１０６は、クロック分周器１０５の出力信号ＲＥＦＣＬＫの位相とレプリカ遅延部１０８の出力信号ＦＢＣＬＫの位相とを比較して遅延制御部１０７に所定の信号を出力する。遅延制御部１０７は、遅延ライン１０２における遅延時間を調整して位相差が最小となるように、遅延ライン１０２を制御する。この制御過程は、位相差がなくなるまで繰返される。
しかしながら、図１に示した従来の遅延固定ループ回路は、次のような問題を有している。
１．遅延固定ループ回路を広い周波数帯域で動作させるためには、遅延ライン１０２を構成する単位遅延回路の数を増加する必要がある。
２．単位遅延回路の数が増加すれば遅延ライン１０２が占める面積が大きくなる。
３．単位遅延回路の数が増加するほど消費電力が増加する。
本発明は、これらの問題点を解決するために提案されたものであって、遅延ライン１０２の面積を減少させると共に、高速固定（Ｆａｓｔ ｌｏｃｋｉｎｇ）機能を有する遅延固定ループ回路を提供することを目的とする。
また、本発明は、広い周波数帯域に適用できる遅延固定ループ回路を提供することを別の目的とする。
また、本発明は、外部クロック信号ＣＬＫ、ＣＬＫＢの周波数の高低（即ち、周期の長短）を検出する手段を備えることにより得られる高速固定機能を有する遅延固定ループ回路を提供することをさらなる別の目的とする。
上記の課題を解決するために、本発明の遅延固定ループ回路は、外部クロック信号を受信するクロックバッファと、前記クロックバッファの出力信号を受信して一定時間遅延させて出力する遅延選択部と、前記遅延選択部の出力信号を受信して一定時間遅延させて出力する遅延ラインと、前記クロックバッファの出力信号の周波数を１/ｎ（ｎは、２以上の自然数）に分周する第１クロック分周器と、前記遅延ラインの出力信号の周波数を１/ｎに分周する第２クロック分周器と、前記第２クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、前記第１クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御器と、前記第１クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して第１制御信号グループ及び第２制御信号グループを出力するクロック周期検出器とを備え、前記第１制御信号グループは、前記外部クロック信号の周波数の属する範囲を反映した信号のグループであり、前記第１及び第２クロック分周器に入力されて、該第１及び第２クロック分周器に入力される信号を一定時間遅延させるのに使用され、前記第２制御信号グループは、前記外部クロック信号の周期を反映した信号のグループであり、前記遅延選択部に入力されて、該遅延選択部の遅延時間を調整するのに使用されることを特徴とするものである。
また、本発明は、前記クロック周期検出器が前記外部クロック信号の周期の長短を検出し、前記クロック周期検出器で検出した前記外部クロック信号の周波数が第1周波数の範囲内にある場合、前記第１及び第２クロック分周器は、各々に入力される信号を第１遅延時間遅延させた後に分周することを特徴とする。
また、前記クロック周期検出器で検出した前記外部クロック信号の周波数が前記第1周波数の範囲より高い場合、前記第１及び第２クロック分周器は、各々に入力される信号を前記第１遅延時間より短い第２遅延時間遅延させた後に分周し、前記クロック周期検出器で検出した前記外部クロック信号の周波数が前記第1周波数の範囲より低い場合、前記第１及び第２クロック分周器は、各々に入力される信号を前記第１遅延時間より長い第３遅延時間遅延させた後に分周することを特徴とする。
また、前記クロック周期検出器が前記外部クロック信号の周期の長短を検出し、前記クロック周期検出器で検出した前記外部クロック信号の周波数が第1周波数の範囲より高いほど前記第２制御信号グループにより決定される前記遅延選択部の遅延時間はより長くなり、前記クロック周期検出器で検出した前記外部クロック信号の周波数が前記第1周波数の範囲より低いほど前記第２制御信号グループにより決定される前記遅延選択部の遅延時間はより短くなることを特徴とする。
また、本発明による遅延同期ループ回路は、外部クロック信号を受信するクロックバッファと、前記クロックバッファの出力信号を受信し、前記外部クロック信号の周期を反映したクロック周期検出信号の入力に応じて粗遅延を行なって出力する遅延選択部と、前記遅延選択部の出力信号を受信し、微細遅延を行なって出力する遅延ラインと、前記クロックバッファの出力信号の周波数を分周する第１クロック分周器と、前記遅延ラインの出力信号の周波数を分周する第２クロック分周器と、前記第２クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、前記第１クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部とを備えるものである。
前記の構成において、本発明による遅延同期ループ回路は、前記第１クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して前記クロック周期検出信号を出力するクロック周期検出器を更に備えることを特徴とする。
また、前記クロック周期検出器は、前記クロック周期検出信号及び所定のセッティング信号が入力され、前記第１及び第２クロック分周器の遅延時間を制御するための制御信号を出力する制御信号発生部を備えることを特徴とする。
また、前記第１クロック分周器は、前記制御信号の入力に応じて遅延時間が決定されることを特徴とする。
また、前記第２クロック分周器は、前記制御信号の入力に応じて遅延時間が決定されることを特徴とする。
本発明の、上記及び他の目的、並びに特徴及び効果は、添付図面と併せた下記の詳細な説明により、明らかにされる。
本発明に係る遅延固定ループ回路によれば、短時間内に正常なＤＬＬ機能を遂行することが可能である。また、遅延ラインの面積を減少させることにより、高集積回路を実現することができる。さらに、本発明に係る遅延固定ループ回路は、広範囲の周波数に適合するように実現されているため、ＤＤＲ２ ＳＤＲＡＭなどのような次世代メモリの高速周波数動作時に実用的に適用可能である。
以下、図面を参照しながら本発明の好ましい実施の形態について説明する。
図２は、本発明の実施の形態に係る遅延固定ループ回路の構成を示すブロック図である。
図２に示すように、本実施の形態に係る遅延固定ループ回路は、外部クロック信号ＣＬＫ、ＣＬＫＢを受信するクロックバッファ２０１と、クロックバッファ２０１の出力信号を受信してＲＣ遅延（抵抗とキャパシタを用いた遅延）させるＲＣ遅延選択部２１１と、ＲＣ遅延選択部２１１の出力信号ＲＣＫＤ、又はＦＣＫＤを受信する遅延ライン２０２と、クロックバッファ２０１の出力信号を分周するクロック分周器２０５と、遅延ライン２０２の出力信号ＩＲＣＫ、ＩＦＣＫの中の出力信号ＩＲＣＫを分周するクロック分周器２０９と、クロック分周器２０９の出力信号を所定時間（ｔＤ１+ｔＤ２）遅延させるレプリカ遅延部２０８と、レプリカ遅延部２０８から出力される出力信号ＦＢＣＬＫの位相とクロック分周器２０５の出力信号ＲＥＦＣＬＫの位相とを比較する位相比較器２０６と、位相比較器２０６の出力信号を受信して遅延ライン２０２の遅延時間を制御する遅延制御部２０７と、遅延ライン２０２の出力信号ＩＲＣＫ、又はＩＦＣＫを受信するクロックドライバ２０３と、前記クロック分周器２０５の出力信号及び前記レプリカ遅延部２０８の出力信号を受信して第１制御信号グループ及び第２制御信号グループを出力するクロック周期検出器２１０とを備える。クロックドライバ２０３の出力信号ＲＣＫＤＬＬ、 ＦＣＫＤＬＬによりデータ出力ドライバ２０４の動作が制御される。
図２に示したクロックバッファ２０１、遅延ライン２０２、クロックドライバ２０３、データ出力ドライバ２０４、位相比較器２０６、遅延制御部２０７、及びレプリカ遅延部２０８の構造及び機能は、図１に示した同一名称のものと同一なため、重複の説明は省略する。
図２において、クロック分周器２０５にはクロックバッファ２０１の出力信号の中のＲＣＫ信号のみが入力される。該クロック分周器２０５に入力されるＲＣＫ信号は、クロック分周器２０５に入力される信号ＴＣＫ<１:３>により一定時間遅延される。信号ＴＣＫ<１:３>は、後述する図３のクロック周期検出器２１０から出力される信号である。
クロック分周器２０９には遅延ライン２０２の出力信号の中のＩＲＣＫ信号のみが入力印加され、該ＩＲＣＫ信号は、クロック分周器２０９に入力される信号ＴＣＫ<１:３>により一定時間遅延される。
図２の本実施の形態に係る遅延固定ループ回路は、更に外部クロック信号ＣＬＫの周期を検出するクロック周期検出器２１０を備える。クロック周期検出器２１０から出力される制御信号ＴＣＫ<１:３>によりクロック分周器２０５、２０９に入力された信号は一定時間遅延された後に分周される。また、クロック周期検出器２１０から出力されるクロック周期検出信号ＤＥＴ<２:５>によりＲＣ遅延選択部２１１の遅延時間が決定される。
以下、クロック周期検出器２１０について説明する。
図３は、図２に示したクロック周期検出器２１０の１実施の形態を示すブロック図である。本発明のクロック周期検出器２１０は、最初のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下ＤＬＬと称す）回路動作時のみに動作し、クロックの周期を検出して複数の検出信号ＤＥＴ<２:５>を出力する。
図３に示すように、クロック周期検出器２１０はイネーブル部３０１と、遅延部３０２、３０３、３０４、３０５と、検出ユニット３０６、３０７、３０８、３０９、３１０と、制御信号発生部３１１とを備える。
イネーブル部３０１は、検出ユニット３０６、３０７、３０８、３０９、３１０の動作をイネーブルさせる信号を出力する。図３に示すように、イネーブル部３０１はクロック分周器２０５の出力信号ＲＥＦＣＬＫ及びレプリカ遅延部２０８の出力信号ＦＢＣＬＫを受信して出力端子ＲＥＦＣＫＩＢを通じて ＤＥ<１>を出力する。
遅延部３０２は、レプリカ遅延部２０８の出力信号ＦＢＣＬＫを受信して一定時間遅延させた後、出力端子ｏｕｔを通じてＤＥ<２>を出力する。
遅延部３０３は、遅延部３０２の出力信号ＤＥ<２>を受信して一定時間遅延させた後、出力端子ｏｕｔを通じてＤＥ<３>を出力する。
遅延部３０４は、遅延部３０３の出力信号ＤＥ<３>を受信して一定時間遅延させた後、出力端子ｏｕｔを通じてＤＥ<４>を出力する。
遅延部３０５は、遅延部３０４の出力信号ＤＥ<４>を受信して一定時間遅延させた後、出力端子ｏｕｔを通じてＤＥ<５>を出力する。
遅延部３０２〜３０５の回路構成は同一で、各遅延部の具体的な回路の一例を図５に示している。
検出ユニット３０６は、イネーブル部３０１の出力信号ＤＥ<１>とクロック分周器２０５の出力信号ＲＥＦＣＬＫとを比較して検出信号ＤＥＴ<１>を出力する。
検出ユニット３０７は、イネーブル部３０１の出力信号ＤＥ<１>と遅延部３０２の出力信号ＤＥ<２>とを比較して検出信号ＤＥＴ<２>を出力する。
検出ユニット３０８は、イネーブル部３０１の出力信号ＤＥ<１>と遅延部３０３の出力信号ＤＥ<３>とを比較して検出信号ＤＥＴ<３>を出力する。
検出ユニット３０９は、イネーブル部３０１の出力信号ＤＥ<１>と遅延部３０４の出力信号ＤＥ<４>とを比較して検出信号ＤＥＴ<４>を出力する。
検出ユニット３１０は、イネーブル部３０１の出力信号ＤＥ<１>と遅延部３０５の出力信号ＤＥ<５>とを比較して検出信号ＤＥＴ<５>を出力する。
制御信号発生部３１１は、検出ユニット３０６〜３１０の出力信号ＤＥＴ<１:５>を受信してクロック分周器２０５、２０９を制御するための信号ＴＣＫ<１:３>を出力する。図３において、信号ＴＣＫＳＥＴＢは、制御信号発生部３１１の動作を制御するためのセッティング信号（ｓｅｔｔｉｎｇ ｓｉｇｎａｌ）である。例えば、外部クロック信号ＣＬＫの周期が１０〜２０ｎｓ程度の場合にはＴＣＫ<１>がイネーブルされ、外部クロック信号ＣＬＫの周期が３．７５〜１０ｎｓ程度の場合にはＴＣＫ<２>がイネーブルされ、外部クロック信号ＣＬＫの周期が２〜３．７５ｎｓ程度の場合にはＴＣＫ<３>がイネーブルされる。初期状態において、制御信号発生部３１１から出力される信号はＴＣＫ<２>に設定されている。
前述のように、制御信号発生部３１１の出力信号ＴＣＫ<１:３>は、クロック分周器２０５、２０９に入力される信号を一定時間遅延させるのに使用される。例えば、ＴＣＫ<１>がイネーブルされる場合、クロック分周器は入力される信号ＲＣＫ、ＩＲＣＫを３ｔＣＬＫ（ｔＣＬＫは、ＣＬＫの周期）遅延させた後に分周し、ＴＣＫ<２>がイネーブルされる場合には、クロック分周器は入力される信号ＲＣＫ、ＩＲＣＫを２ｔＣＬＫ遅延させた後に分周し、ＴＣＫ<３>がイネーブルされる場合には、クロック分周器は入力される信号ＲＣＫ、ＩＲＣＫをｔＣＬＫ遅延させた後に分周する。
即ち、前記クロック周期検出器で検出した外部クロック信号の周波数が第1周波数範囲（例えば、周期が３．７５〜１０ｎｓ）よりも低い（例えば、周期が２〜３．７５ｎｓ）場合には制御信号発生部３１１で出力されるＴＣＫ<３>がイネーブルされて、クロック分周器の遅延時間は短くなる（例えば、２ｔＣＬＫからｔＣＬＫになる）。また、外部クロック信号の周波数が第1周波数範囲（例えば、周期が３．７５〜１０ｎｓ）よりも高い（例えば、周期が１０〜２０ｎｓ）場合には制御信号発生部３１１で出力されるＴＣＫ<１>がイネーブルされて、クロック分周器の遅延時間は長くなる（例えば、２ｔＣＬＫから３ｔＣＬＫになる）。
なお、本明細書では、クロック分周器２０５、２０９の遅延周期が３つの場合を仮定してＴＣＫ<１:３>を生成する過程を説明したが、この遅延周期の数は、任意に変えることができる。
即ち、外部クロック信号の周波数が高い場合には遅延周期の数を増加させ、外部クロック信号の周波数が低い場合にはクロック分周器の遅延時間を短くする。
図４は、本発明の１実施の形態に係る図２のＲＣ遅延選択部２１１の構成を示すブロック図である。
図４に示すように、遅延部４１１はＲＣＫ信号を受信して一定時間遅延させた後に出力する。ここで、ＲＣＫ信号は図２に示しているクロックバッファ２０１の出力信号である。遅延部４１１は、検出信号ＤＥＴ<２>がイネーブルされる時に動作する。遅延部４１１の出力信号はＲＣＫＤ<１>で表示される。
遅延部４１２は、遅延部４１１の出力信号を受信して一定時間遅延させた後に出力する。遅延部４１２は、検出信号ＤＥＴ<３>がイネーブルされる時に動作する。遅延部４１２の出力信号はＲＣＫＤ<２>で表示される。
遅延部４１３は、遅延部４１２の出力信号を受信して一定時間遅延させた後に出力する。遅延部４１３は、検出信号ＤＥＴ<４>がイネーブルされる時に動作する。遅延部４１３の出力信号は、ＲＣＫＤ<３>で表示される。
遅延部４１４は、遅延部４１３の出力信号を受信して一定時間遅延させた後に出力する。遅延部４１４は、検出信号ＤＥＴ<５>がイネーブルされる時に動作する。遅延部４１４の出力信号は、ＲＣＫＤ<４>で表示される。
従って、複数のノードをまとめて表すノードａに出力される信号は、ＲＣＫ信号を一定時間遅延させた後の信号ＲＣＫＤ<１:４>である。
第１選択部４１５は、ノードａを介して入力される信号ＲＣＫＤ<１:４>と、検出信号ＤＥＴ<２:５>と、クロックバッファ２０１の出力信号ＲＣＫとを組合せてＲＣＫＤ信号を出力する回路である。
図４に示すように、遅延部４２１は、信号ＦＣＫを受信して一定時間遅延させた後に出力する。ここで、信号ＦＣＫは図２に示しているクロックバッファ２０１の出力信号である。遅延部４２１は、検出信号ＤＥＴ<２>がイネーブルされる時に動作する。遅延部４２１の出力信号は、ＦＣＫＤ<１>で表示される。
遅延部４２２は、遅延部４２１の出力信号を受信して一定時間遅延させた後に出力する。遅延部４２１は、検出信号ＤＥＴ<３>がイネーブルされる時に動作する。遅延部４２２の出力信号は、ＦＣＫＤ<２>で表示される。
遅延部４２３は、遅延部４２２の出力信号を受信して一定時間遅延させた後に出力する。遅延部４２３は、検出信号ＤＥＴ<４>がイネーブルされる時に動作する。遅延部４２３の出力信号は、ＦＣＫＤ<３>で表示される。
遅延部４２４は、遅延部４２３の出力信号を受信して一定時間遅延させた後に出力する。遅延部４２４は、検出信号ＤＥＴ<５>がイネーブルされる時に動作する。遅延部４２４の出力信号は、ＦＣＫＤ<４>で表示される。
従って、複数のノードをまとめて表すノードｂに出力される信号は、ＦＣＫ信号を一定時間遅延させた後の信号ＦＣＫＤ<１:４>である。
第２選択部４２５は、ノードｂを介して入力される信号ＦＣＫＤ<１:４>と、検出信号ＤＥＴ<２:５>と、クロックバッファ２０１の出力信号ＦＣＫとを組合せてＦＣＫＤ 信号を出力する回路である。
図４に示している遅延部は、直列接続した複数個のＲＣ回路を備えることが一般的であり、特に図５の回路のように構成されることができる。この場合、外部クロック信号の周波数に応じてＲＣ遅延回路の遅延時間が調整される。
図４から分かるように、ＲＣ遅延選択部２１１は、クロック周期検出器の出力信号ＤＥＴ<２:５>を使用してクロックバッファ２０１の出力信号ＲＣＫ、ＦＲＣＫを一定時間遅延させる回路である。即ち、ＲＣ遅延選択部２１１での遅延時間はクロック周期検出器２１０から出力される検出信号ＤＥＴ<２:５>により決定される。
上記したように、本発明のクロック周期検出器は、外部クロック信号の周期を検出した後、検出結果を用いて遅延ライン２０２に入力されるクロック信号の位相を予め変化させることにより、短時間内に位相比較器２０６で比較される２つの信号の位相を誤差範囲内で一致させる。即ち、本発明による遅延固定ループ回路は、クロック周期検出器２１１を用いて粗く遅延量（ｃｏａｒｓｅ ｄｅｌａｙ）を調整し、その後、遅延ライン２０２を用いて微細に遅延量（ｆｉｎｅ ｄｅｌａｙ）を調整することにその構成上の特徴がある。
図５に、図３に示した遅延部３０２〜３０５に用いられる遅延回路の一例を示す。図５に示したように、抵抗（ｒｅｓｉｓｔｏｒ）Ｒ及びキャパシタ（ｃａｐａｃｉｔｏｒ）Ｃを用いて遅延時間を調整することが分かる。このように、抵抗及びキャパシタを用いることにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動による遅延回路への影響を減らすことができるという利点がある。
上記で説明したように、本発明はクロック周期検出器を備えてクロックの周期を検出し、この検出情報を用いてＲＣ遅延選択部はクロック信号の周期の長短により粗遅延（ｃｏａｒｓｅ ｄｅｌａｙ）の調整を遂行し、微細遅延（ｆｉｎｅ ｄｅｌａｙ）の調節は遅延ラインで遂行する。その結果、従来の技術と比較して、ＲＣ遅延選択部で概略的な遅延調節を行なうことにより、遅延ラインの構成に必要とする単位遅延素子の数を減少させ、 かつ、高速ロック（ｆａｓｔ ｌｏｃｋｉｎｇ）を行うことができる。また、クロック分周器２０５、２０９の遅延時間がクロック周期検出器から出力される制御信号ＴＣＫ<１:３>により決定されるとしたので、広範囲の周波数で動作可能な遅延固定ループ回路を実現することができる。
例示を目的に、上記のように本発明の好ましい実施の形態を説明したが、別項の特許請求の範囲により開示される本発明の技術的思想から逸脱しない範囲内で、当業者が上記の実施の形態に種々の変更を行うことが可能である。
従来の遅延固定ループ回路の構成を示すブロック図である。 本発明の好ましい実施の形態に係る遅延固定ループ回路の構成を示すブロック図である。 図２に示した遅延固定ループ回路におけるクロック周期検出器の内部構成を示すブロック図である。 図２に示した遅延固定ループ回路におけるＲＣ遅延選択部２１１の内部構成を示すブロック図である。 図３に示した遅延部に使われる遅延回路の１構成例を示す図である。
符号の説明
１０１、２０１ クロックバッファ
１０２、２０２ 遅延ライン
１０３、２０３ クロックドライバ
１０４、２０４ データ出力ドライバ
１０５、１０９、２０５、２０９ クロック分周器
１０６、２０６ 位相比較器
１０７、２０７ 遅延制御部
１０８、２０８ レプリカ遅延部
２１０ クロック周期検出器
２１１ ＲＣ遅延選択部
３０１ イネーブル部
３０２〜３０５、４１１〜４１４、４２１〜４２４ 遅延部
３０６〜３１０ 検出ユニット
３１１ 制御信号発生部
４１５、４２５ 選択部

Claims (14)

  1. 外部クロック信号を受信するクロックバッファと、
    前記クロックバッファの出力信号を受信して一定時間遅延させて出力する遅延選択部と、
    前記遅延選択部の出力信号を受信して一定時間遅延させて出力する遅延ラインと、
    前記クロックバッファの出力信号の周波数を１/ｎ（ｎは、２以上の自然数）に分周する第１クロック分周器と、
    前記遅延ラインの出力信号の周波数を１/ｎに分周する第２クロック分周器と、
    前記第２クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、
    前記第１クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、
    前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部と、
    前記第１クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して第１制御信号グループ及び第２制御信号グループを出力するクロック周期検出器とを備え、
    前記第１制御信号グループは、前記外部クロック信号の周波数の属する範囲を反映した信号のグループであり、前記第１及び第２クロック分周器に入力されて、該第１及び第２クロック分周器に入力される信号を一定時間遅延させるのに使用され、
    前記第２制御信号グループは、前記外部クロック信号の周期を反映した信号のグループであり、前記遅延選択部に入力されて、該遅延選択部の遅延時間を調整するのに使用されることを特徴とする遅延固定ループ回路。
  2. 前記クロック周期検出器が前記外部クロック信号の周期の長短を検出し、
    前記クロック周期検出器で検出した前記外部クロック信号の周波数が第1周波数の範囲内にある場合、前記第１及び第２クロック分周器は、各々に入力される信号を第１遅延時間遅延させた後に分周することを特徴とする請求項１記載の遅延固定ループ回路。
  3. 前記クロック周期検出器で検出した前記外部クロック信号の周波数が前記第1周波数の範囲より高い場合、前記第１及び第２クロック分周器は、各々に入力される信号を前記第１遅延時間より短い第２遅延時間遅延させた後に分周し、
    前記クロック周期検出器で検出した前記外部クロック信号の周波数が前記第1周波数の範囲より低い場合、前記第１及び第２クロック分周器は、各々に入力される信号を前記第１遅延時間より長い第３遅延時間遅延させた後に分周することを特徴とする請求項２記載の遅延固定ループ回路。
  4. 前記クロック周期検出器が前記外部クロック信号の周期の長短を検出し、
    前記クロック周期検出器で検出した前記外部クロック信号の周波数が第1周波数の範囲より高いほど前記第２制御信号グループにより決定される前記遅延選択部の遅延時間はより長くなり、
    前記クロック周期検出器で検出した前記外部クロック信号の周波数が前記第1周波数の範囲より低いほど前記第２制御信号グループにより決定される前記遅延選択部の遅延時間はより短くなることを特徴とする請求項１記載の遅延固定ループ回路。
  5. 外部クロック信号を受信するクロックバッファと、
    前記クロックバッファの出力信号を受信し、前記外部クロック信号の周期を反映したクロック周期検出信号の入力に応じて粗遅延を行なって出力する遅延選択部と、
    前記遅延選択部の出力信号を受信し、微細遅延を行なって出力する遅延ラインと、
    前記クロックバッファの出力信号の周波数を分周する第１クロック分周器と、
    前記遅延ラインの出力信号の周波数を分周する第２クロック分周器と、
    前記第２クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、
    前記第１クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、
    前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部と、
    前記第１クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して前記クロック周期検出信号を出力するクロック周期検出器とを備えることを特徴とする遅延固定ループ回路。
  6. 前記クロック周期検出器は、前記クロック周期検出信号及び所定のセッティング信号が入力され、前記第１及び第２クロック分周器の遅延時間を制御するための制御信号を出力する制御信号発生部を備えることを特徴とする請求項５記載の遅延固定ループ回路。
  7. 前記第１クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項６記載の遅延固定ループ回路。
  8. 前記第２クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項６記載の遅延固定ループ回路。
  9. 外部クロック信号を受信するクロックバッファと、
    前記クロックバッファの出力信号を受信し、前記外部クロック信号の周期を反映したクロック周期検出信号の入力に応じて粗遅延を行なって出力する遅延選択部と、
    前記遅延選択部の出力信号を受信し、微細遅延を行なって出力する遅延ラインと、
    前記クロックバッファの出力信号の周波数を分周する第１クロック分周器と、
    前記遅延ラインの出力信号の周波数を分周する第２クロック分周器と、
    前記第２クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、
    前記第１クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、
    前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部と、
    前記第１クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して前記クロック周期検出信号を出力するクロック周期検出器と、を備え、
    前記遅延選択部が、
    前記クロックバッファの出力信号から、遅延信号を生成する複数の遅延部と、
    複数の前記遅延信号及び前記クロック周期検出信号を用いて、前記クロックバッファの出力信号を遅延させる複数の選択部と、を備えていることを特徴とする遅延固定ループ回路。
  10. 前記クロック周期検出器は、前記クロック周期検出信号及び所定のセッティング信号が入力され、前記第１及び第２クロック分周器の遅延時間を制御するための制御信号を出力する制御信号発生部を備えることを特徴とする請求項９記載の遅延固定ループ回路。
  11. 前記第１クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項１０記載の遅延固定ループ回路。
  12. 前記第２クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項１０記載の遅延固定ループ回路。
  13. 前記クロック周期検出器は、
    前記第１クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信するイネーブル部と、
    前記レプリカ遅延部の出力信号に応答して複数の遅延信号を出力する複数の遅延部と、
    前記イネーブル部の出力信号及び複数の前記遅延部の出力信号の入力に応じて、前記クロック周期検出信号を出力する検出ユニットとをさらに備えることを特徴とする請求項１０記載の遅延固定ループ回路。
  14. 前記遅延部は、ＲＣ回路を備えることを特徴とする請求項１３記載の遅延固定ループ回路。
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