JP5600049B2 - 半導体装置 - Google Patents
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Description
11a,11b クロック端子
12 コマンド端子
13 アドレス端子
14 データ入出力端子
21 クロックバッファ
31 コマンドバッファ
32 コマンドデコーダ
41 アドレスバッファ
51 ロウ系制御回路
52 カラム系制御回路
60 メモリセルアレイ
61 センス回路
62 リードライトアンプ
64 入出力バッファ
64a 出力バッファ
64b 入力バッファ
70 DLL回路
71 DLL更新回路
72 クロックツリー(クロック伝送回路)
73 出力レプリカ(第1のレプリカ回路)
80 遅延回路
81 遅延制御カウンタ(遅延制御回路)
82 位相検知回路(位相検出回路)
83 DCC(デューティー比検出回路)
84 DLL制御回路
85 レプリカクロックツリー(第2のレプリカ回路)
86 出力レプリカ(第2のレプリカ回路)
CK,/CK 外部クロック信号
COUNT1,COUNT2 カウント値
D1,D2 判定結果信号
DCONT 更新信号
DLLRST リセットコマンド
L1 伝送経路
L2 伝送経路
RCLK1 第1のフィードバッククロック信号
RCLK2 第2のフィードバッククロック信号
READ リードコマンド
RLCLK 内部クロック信号
STP 停止指示信号
Claims (13)
- 少なくとも第1のフィードバッククロック信号に基づいて外部クロック信号を遅延させてなる内部クロック信号を出力するDLL回路と、
複数のデータ入出力端子と、
前記複数のデータ入出力端子のそれぞれに、前記内部クロック信号に同期してデータを出力する複数の出力バッファと、
前記内部クロック信号に同期して前記第1のフィードバッククロック信号を生成し、前記DLL回路に供給する第1のレプリカ回路と、
前記DLL回路から前記内部クロック信号を受け、前記複数の出力バッファ及び前記第1のレプリカ回路に伝送するクロック伝送回路とを備え、
前記複数の出力バッファのそれぞれは、前記内部クロック信号の入力から前記データの出力までの期間である第1の遅延時間を規定し、
前記複数の出力バッファにおける前記第1の遅延時間は互いに実質的に等しく、
前記第1のレプリカ回路は、前記内部クロック信号の入力から前記第1のフィードバッククロック信号の出力までの期間である第2の遅延時間を規定し、
前記第2の遅延時間は、前記第1の遅延時間と実質的に等しく、
前記クロック伝送回路は、それぞれ前記DLL回路から前記複数の出力バッファ及び前記第1のレプリカ回路に至る前記内部クロック信号の複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される
ことを特徴とする半導体装置。 - 前記複数の出力バッファ及び前記第1のレプリカ回路は、前記第1のレプリカ回路を端として第1の方向に沿って一列に並んで配置され、
前記DLL回路は、前記第1のレプリカ回路の前記第1の方向の両側のうち、前記複数の出力バッファとは異なる側に配置される
ことを特徴とする請求項1に記載の半導体装置。 - 前記クロック伝送回路は、前記複数の伝送経路に含まれるバッファの数が互いに等しくなるよう構成される
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記クロック伝送回路は、前記複数の伝送経路の経路長が互いに等しくなるよう構成される
ことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 前記DLL回路は、
前記外部クロック信号を遅延させて前記内部クロック信号を生成する遅延回路と、
前記第1のフィードバッククロック信号のデューティー比を検出するデューティー比検出回路と、
前記外部クロック信号と前記第1のフィードバッククロック信号の位相差を検出する位相検出回路と、
前記デューティー比検出回路により検出された前記デューティー比及び前記位相検出回路により検出された位相差に基づいて前記遅延回路の遅延量を制御する遅延制御回路と
を有することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記DLL回路は、
当該DLL回路から前記複数のデータ入出力端子のうちのひとつに至る前記内部クロック信号の伝送経路のレプリカであり、該内部クロック信号に同期して第2のフィードバッククロック信号を生成する第2のレプリカ回路と
前記外部クロック信号を遅延させて前記内部クロック信号を生成する遅延回路と、
前記第1のフィードバッククロック信号のデューティー比を検出するデューティー比検出回路と、
前記外部クロック信号と前記第2のフィードバッククロック信号の位相差を検出する位相検出回路と、
前記デューティー比検出回路により検出された前記デューティー比及び前記位相検出回路により検出された位相差に基づいて前記遅延回路の遅延量を制御する遅延制御回路と
を有することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 第1のフィードバッククロック信号のデューティー比が所定値となるよう外部クロック信号を遅延させてなる内部クロック信号を出力するDLL回路と、
複数のデータ入出力端子と、
前記複数のデータ入出力端子のそれぞれに、前記内部クロック信号に同期してデータを出力する複数の出力バッファと、
前記内部クロック信号に同期して前記第1のフィードバッククロック信号を生成し、前記DLL回路に供給する第1のレプリカ回路と、
前記複数の出力バッファ及び前記第1のレプリカ回路のそれぞれへ向けて分岐した伝送経路を有し、前記DLL回路から前記内部クロック信号を受け、前記伝送経路を用いて前記複数の出力バッファ及び前記第1のレプリカ回路に伝送するクロック伝送回路と、を備え、
前記複数の出力バッファのそれぞれは、前記内部クロック信号の入力から前記データの出力までの期間である第1の遅延時間を規定し、
前記第1のレプリカ回路は、前記内部クロック信号の入力から前記第1のフィードバッククロック信号の出力までの期間である第2の遅延時間を規定し、
前記第2の遅延時間は、前記第1の遅延時間と実質的に等しいことを特徴とする半導体装置。 - 前記DLL回路は、前記外部クロック信号と前記第1のフィードバッククロック信号の位相が一致するよう、かつ前記第1のフィードバッククロック信号のデューティー比が前記所定値となるよう前記外部クロック信号を遅延させることにより、前記内部クロック信号を生成する
ことを特徴とする請求項7に記載の半導体装置。 - 前記DLL回路は、当該DLL回路から前記複数のデータ入出力端子のうちのひとつに至る前記内部クロック信号の伝送経路のレプリカであり、該内部クロック信号に同期して第2のフィードバッククロック信号を生成する第2のレプリカ回路を有し、
前記DLL回路は、前記外部クロック信号と前記第2のフィードバッククロック信号の位相が一致するよう、かつ前記第1のフィードバッククロック信号のデューティー比が前記所定値となるよう前記外部クロック信号を遅延させることにより、前記内部クロック信号を生成する
ことを特徴とする請求項7に記載の半導体装置。 - 前記クロック伝送回路は、前記複数の伝送経路に含まれるバッファの数が互いに等しくなるよう構成される
ことを特徴とする請求項7乃至9のいずれか一項に記載の半導体装置。 - 前記クロック伝送回路は、前記複数の伝送経路の経路長が互いに等しくなるよう構成される
ことを特徴とする請求項7乃至10のいずれか一項に記載の半導体装置。 - 前記クロック伝送回路は、それぞれ前記DLL回路から前記複数の出力バッファ及び前記第1のレプリカ回路に至る前記内部クロック信号の複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される
ことを特徴とする請求項7乃至11のいずれか一項に記載の半導体装置。 - 前記複数の出力バッファ及び前記第1のレプリカ回路は、前記第1のレプリカ回路を端として第1の方向に沿って一列に並んで配置され、
前記DLL回路は、前記第1のレプリカ回路の前記第1の方向の両側のうち、前記複数の出力バッファとは異なる側に配置される
ことを特徴とする請求項7乃至12のいずれか一項に記載の半導体装置。
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KR20140082174A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 이용한 동작 방법 |
JP2015008025A (ja) * | 2013-06-25 | 2015-01-15 | マイクロン テクノロジー, インク. | 半導体装置 |
US9935621B2 (en) | 2015-09-10 | 2018-04-03 | Toshiba Memory Corporation | Semiconductor device |
US9553594B1 (en) * | 2015-12-15 | 2017-01-24 | Freescale Semiconductor, Inc. | Delay-locked loop with false-lock detection and recovery circuit |
US10474779B1 (en) * | 2017-09-22 | 2019-11-12 | Juniper Networks, Inc. | Bisection methodology for on-chip variation tolerant clock signal distribution in an integrated circuit |
US10580477B2 (en) * | 2018-04-05 | 2020-03-03 | Nanya Technology Corporation | Control circuit and control method for controlling delay lock loop in dynamic random access memory |
US10686582B1 (en) * | 2019-02-25 | 2020-06-16 | Intel Corporation | Clock phase compensation apparatus and method |
US11049543B2 (en) * | 2019-09-03 | 2021-06-29 | Micron Technology, Inc. | Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices |
Family Cites Families (41)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルpll回路 |
JP3265181B2 (ja) * | 1996-02-28 | 2002-03-11 | シャープ株式会社 | クロック分配回路 |
TW340262B (en) * | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
JPH11316617A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体回路装置 |
JP2000003589A (ja) * | 1998-06-12 | 2000-01-07 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
JP4060514B2 (ja) | 2000-05-22 | 2008-03-12 | 株式会社東芝 | 同期信号発生回路 |
JP3888603B2 (ja) * | 2000-07-24 | 2007-03-07 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
JP3807593B2 (ja) * | 2000-07-24 | 2006-08-09 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
JP2002093167A (ja) * | 2000-09-08 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003050738A (ja) * | 2001-08-03 | 2003-02-21 | Elpida Memory Inc | キャリブレーション方法及びメモリシステム |
JP4181847B2 (ja) * | 2002-10-25 | 2008-11-19 | エルピーダメモリ株式会社 | タイミング調整回路、半導体装置及びタイミング調整方法 |
JP4434568B2 (ja) * | 2002-11-14 | 2010-03-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US7028206B2 (en) * | 2002-12-16 | 2006-04-11 | William Kenneth Waller | Circuit and method for generating a local clock signal synchronized to an externally generated reference clock signal |
KR100525096B1 (ko) * | 2003-04-23 | 2005-11-01 | 주식회사 하이닉스반도체 | Dll 회로 |
KR100518571B1 (ko) * | 2003-05-12 | 2005-10-04 | 삼성전자주식회사 | 지연동기루프를 내장하는 반도체 장치 및 그 테스트 방법 |
KR100546368B1 (ko) * | 2003-08-22 | 2006-01-26 | 삼성전자주식회사 | 센터링 에러를 일으키는 클럭 스큐를 자체적으로 보상하는메모리 장치 및 그 클럭 스큐 보상 방법 |
KR100541685B1 (ko) * | 2004-04-30 | 2006-01-10 | 주식회사 하이닉스반도체 | 지연 동기 루프 장치 |
US7190201B2 (en) * | 2005-02-03 | 2007-03-13 | Mosaid Technologies, Inc. | Method and apparatus for initializing a delay locked loop |
JP4521315B2 (ja) * | 2005-05-26 | 2010-08-11 | 川崎マイクロエレクトロニクス株式会社 | 信号伝送回路 |
JP2007022511A (ja) | 2005-07-17 | 2007-02-01 | Hiroaki Kondo | チューブ・トレイン |
JP4915017B2 (ja) * | 2005-09-29 | 2012-04-11 | 株式会社ハイニックスセミコンダクター | 遅延固定ループ回路 |
JP4879555B2 (ja) * | 2005-10-24 | 2012-02-22 | エルピーダメモリ株式会社 | Dll回路及びこれらを備えた半導体装置 |
KR100763849B1 (ko) * | 2006-08-10 | 2007-10-05 | 삼성전자주식회사 | 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치 |
JP4249769B2 (ja) * | 2006-08-31 | 2009-04-08 | エルピーダメモリ株式会社 | Dll回路及びこれを備える半導体装置 |
JP2008097715A (ja) | 2006-10-12 | 2008-04-24 | Elpida Memory Inc | 半導体メモリ及びメモリモジュール |
KR100910853B1 (ko) * | 2007-03-29 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
DE102007024955B4 (de) * | 2007-05-30 | 2011-04-07 | Texas Instruments Deutschland Gmbh | Register mit prozess-, versorgungsspannungs- und temperaturschwankungsunabhängigem Laufzeitverzögerungspfad |
JP2009231196A (ja) | 2008-03-25 | 2009-10-08 | Nippon Oil Corp | 燃料電池用電極触媒、並びにそれを用いた膜電極接合体及び燃料電池 |
JP2009278528A (ja) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Dll回路、および半導体装置 |
JP5579373B2 (ja) * | 2008-05-22 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | Dll回路 |
KR20100044625A (ko) * | 2008-10-22 | 2010-04-30 | 삼성전자주식회사 | 주기적으로 활성화되는 복제 경로를 구비하는 지연 동기 루프를 구비하는 반도체 장치 |
US7876137B2 (en) * | 2008-11-20 | 2011-01-25 | Promos Technologies Pte.Ltd. | Configurable architecture hybrid analog/digital delay locked loop (DLL) and technique with fast open loop digital locking for integrated circuit devices |
JP5642350B2 (ja) * | 2009-02-19 | 2014-12-17 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | デューティ検出回路、dll回路、及び半導体装置 |
KR20100099545A (ko) * | 2009-03-03 | 2010-09-13 | 삼성전자주식회사 | 지연동기회로 및 그를 포함하는 반도체 메모리 장치 |
JP2011060385A (ja) * | 2009-09-11 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びその制御方法並びにデータ処理システム |
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