JP2010146725A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】 内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】 図１

Description

この発明は、ダイナミック型半導体記憶装置、ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ、半導体記憶回路装置及び半導体集積回路装置に関し、外部端子から供給されるクロック信号に対応したクロック信号を発生させるクロック発生回路を備えた半導体集積回路装置、主にシンクロナスのダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。

外部端子から供給されたクロック信号で動作するデジタル回路を備えた半導体集積回路装置において、上記外部端子から供給されるクロック信号と、内部回路に供給されるクロック信号との遅延によるタイミングマージンの劣化を防止し、上記クロック信号の高周波数化を実現するために、上記外部端子から供給されるクロック信号と内部クロック信号との同期化を図る回路として、ＤＬＬ( Delay Locked Loop ）が知られている。このＤＬＬは、遅延量を変化する可変遅延回路と、遅延量を制御する制御回路から構成される。ＤＬＬに関しては、例えば特開平０８−１３０４６４号公報がある。

特開平０８−１３０４６４号公報

上記ＤＬＬの可変遅延回路には、回路の段数を切り替えることにより遅延量を変化するデジタル可変遅延回路と、遅延素子の駆動電流や負荷を変化させることにより遅延量を変化するアナログ可変遅延回路が考えられる。また、上記アナログ可変遅延回路を使用するアナログＤＬＬの遅延量を制御する回路として、デジタル制御を行うデジタル方式と、チャージポンプなどを使用するアナログ方式が考えられる。各組み合わせによるＤＬＬの性能はおおよそ以下のような傾向になる。

(1) デジタル制御デジタルＤＬＬ: 消費電力大 精度粗 ロックインサイクル短
ノイズ耐性中
(2) デジタル制御アナログＤＬＬ: 消費電力大 精度細 ロックインサイクル短
ノイズ耐性中
(3) アナログ制御アナログＤＬＬ: 消費電力小 精度細 ロックインサイクル長
ノイズ耐性悪

上記３種類のＤＬＬにはおおよそ上記のような特徴があり、消費電力と精度の性能を追っていくとアナログ制御アナログＤＬＬということになる。しかし、アナログ制御ＤＬＬにはロックインサイクルが長く、ノイズ耐性も相対的に悪いという問題がある。ただし、デジタル制御ＤＬＬにおいても、可変遅延回路はノイズによる変動を受けるものであるのでノイズ耐性が格別に良いというわけではなくそれを改善することは有益である。アナログ制御では制御回路もノイズの影響を受けるのでデジタル制御に比べてノイズ耐性に劣ると推測される。

今後、シンクロナスＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）を代表とするように、外部端子から供給されるクロック信号で内部のデジタル回路の動作が行われる半導体集積回路装置においては、バンド幅つまりデータの入出力動作の高速化が求められるようになるため、上記のいずれの方式を採用するＤＬＬに対しても精度とノイズ耐性およびロックインサイクルについて改善する余地がある。

この発明の目的は、安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備えたダイナミッタ型半導体記憶装置、半導体記憶回路装置及び半導体集積回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的な１つの概要を簡単に説明すれば、下記の通りである。すなわち、ダイナミック型半導体記憶装置は、外部から供給されるクロック信号に同期した内部クロック信号を生成するＤＬＬ回路と、前記内部クロック信号で動作を制御される複数の周辺回路と複数のメモリセルアレイを含む半導体チップを備える。前記半導体チップは、前記同期回路に第１電源電圧を供給するために前記同期回路に接続された第１電源パッドと、前記同期回路に前記第１電源電圧より低い第２電源電圧を供給するために前記同期回路に接続された第２電源パッドと、前記複数の周辺回路と前記複数のメモリセルアレイに第３電源電圧を供給するために前記複数のメモリセルアレイに接続された第３電源パッドと、前記複数の周辺回路と前記複数のメモリバンクに前記第３電源電圧より低い第４電源電圧を供給するために前記複数のメモリセルアレイに接続された第４電源パッドとを更に含む。前記複数のメモリセルアレイは第１領域と第２領域に分割して配置される。前記複数の周辺回路は前記第１領域と第２領域の間の第３領域に配置される。前記第１、２、３，４電源パッドは前記第１領域と前記第３領域の間の第４領域に配置されている。

本願において開示される発明のうち代表的な他の１つの概要を簡単に説明すれば、下記の通りである。すなわち、ダイナミック型半導体記憶装置は、同期回路と前記同期回路に接続される第１、第２電源パッドと、メモリセルアレイと前記メモリセルアレイに接続される第３、第４電源パッドを備えた半導体チップを備える。前記メモリセルアレイは前記半導体チップ上の第１領域と第２領域に分割して配置される。前記第１、第２、第３、第４電源パッドは前記第１領域と前記第２領域に隣接した第３領域に配置されている。

本願において開示される発明のうち代表的な更に他の１つの概要を簡単に説明すれば、下記の通りである。すなわち、同期回路と前記同期回路に接続される第１、第２電源パッドと、メモリセルアレイと前記メモリセルアレイに接続される第３、第４電源パッドを備えた半導体チップを備える。前記メモリセルアレイは前記半導体チップ第１辺に沿った第１領域と、前記第１辺と対向する第２辺に沿った第２領域に配置される。前記第１、第２、第３、第４電源パッドは第３領域に配置される。前記第３領域は前記第１領域の前記第１辺に沿った辺と異なる第３辺と、前記第２領域の前記第２辺と異なる第４辺とに接している。

安定したクロック発生動作及び高精度のＤＬＬを得ることができる。

この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。 ＤＬＬアナログ部の一実施例を示すレイアウト図である。 この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。 この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。 この発明に係る半導体集積回路装置の他の一実施例を示す概略素子構造断面図である。 この発明が適用されるシンクロナスＤＲＡＭの一実施例を示す全体ブロック図である。 この発明に係るＤＬＬの一実施例を示す全体ブロック図である。 ＤＬＬアナログ部に含まれる可変遅延回路の一実施例を示す回路図である。 ＤＬＬアナログ部に含まれるチャージポンプ回路の一実施例を示す回路図である。 ＤＬＬアナログ部に含まれる出力アンプの一実施例を示す回路図である。 ＤＬＬアナログ部に含まれる制御電圧固定回路の一実施例を示す回路図である。 この発明に係るクロック発生回路の動作の一例を説明するための波形図である。 この発明に係るクロック発生回路の動作の一例を説明するための波形図である。 この発明に係るクロック発生回路に含まれるステート制御回路のステート遷移図である。 上記ＤＬＬの位相比較器とステート制御回路の一実施例を示す回路図が示されている。 上記ＤＬＬのパルス発生回路の一実施例を示す回路図である。 上記ＤＬＬのパルス発生回路の他の一実施例を示す回路図である。 上記ＤＬＬの４分周回路の一実施例を示す回路図である。 上記ＤＬＬのチャージポンプテストパルス発生回路の一実施例を示す回路図である。 この発明に係る半導体集積回路装置におけるメモリチップとリードフレームとの関係を説明する平面図である。 この発明に係る半導体集積回路装置における静電保護回路の一実施例を示す回路図である。

添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。

図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリセルアレイ（Memory Cell Array)１は、前記同様に全体として４個に分けられて、メモリバンク（Ｂａｎｋ０〜Ｂａｎｋ３）を構成するようにされる。

上記チップの一方向に沿った中央部分にアドレス入力回路やデコーダ回路及び制御回路等を含む周辺回路（Peripheral Circuits)１２、データ入力回路（Din Buffer）１０、データ出力回路（Dout Buffer)７、ＤＱＳバッファ（DQS Buffer）８及びボンディングパッド列１１が設けられる。上記データ入力回路１０やデータ出力回路７等も広い意味では周辺回路１２に含まれる。つまり、上記データ入力回路１０、データ出力回路７、ＤＱＳバッファ８は、周辺回路の代表として例示的にしめされたものであると理解されたい。この実施例では、上記のような広い意味での周辺回路は、ランダム・ロジック回路等からなる上記各回路のレイアウトを合理的にするために、周辺回路とボンディングパッド列とが並ぶように配置される。

例えば、ボンディングバット列と周辺回路とを半導体チップの一方向に沿った中央部分に直線的に並んで配置した場合には、ボンディングパッド数が限られてしまうし、ボンディングパッドと周辺回路との接続が距離が長くなる。この実施例では、上記周辺回路とボンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半導体チップの一方向に沿った中心線から偏った位置に配置される。この結果、半導体チップの上記一方向に沿った中央部分には、比較的大きな纏まったエリアを確保することができ、回路素子のレイアウト設計を行うにおいて好都合となる。つまり、本願と同じく周辺回路とボンディングパッド列とが並んで配置させる構成でも、ボンディングパッドを中心にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化に適したものとなる。

この実施例のダイナミック型ＲＡＭは、後述するようなダブル・データ・レート（ＤＤＲ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に向けられており、上記周辺回路１２には、上記のように代表として例示的に示されているデータ出力回路７、ＤＱＳ出力回路８及びデータ入力回路１０の他に以下のような各回路が含まれる。昇圧回路は、チャージポンプ回路を利用して電源電圧ＶＤＤ以上にされた昇圧電圧ＶＰＰを形成するものであり、メモリセルが接続されたワード線の選択回路や、シェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選択レベルを決定し、その昇圧回路の動作を制御する制御回路も含まれる。

ＶＤＤ／２回路は、電源電圧ＶＤＤを１／２に分圧した電圧を形成し差動回路で構成された入力バッファの参照電圧を形成する。出力制御回路は、上記データ出力回路７のＣＡＳレイテンシに対応した動作制御を行う。Ｙプリデコーダは、Ｙアドレス信号を解読してプリデコード信号を形成する。リード／ライトバッファは、メインアンプの動作制御及びラントアンプの動作を行う。

アドレス系の入力回路には、アドレスバッファとＸアドレスラッチ回路及びＹアドレスラッチ回路が設けられる。Ｙクロック発生回路は、外部端子から供給されたクロック信号を受けてＹ系の動作に対応したクロック信号を発生する。モードデコーダ／クロックバッファとコマンド回路は、動作制御信号を形成する。Ｙカンウタとその制御回路が設けられてバートスモードでのＹ系アドレス信号を生成する。リフレッシュ制御回路はオート／セルフのリフレッシュ動作を行うものであり、リフレッシュアドレスカウンタを含む。また、ボンディングオプション回路や電源投入検出回路も設けられる。

上記のような複数からなる回路ブロックに沿って、ボンディングパッドがほぼ直線的に並べられて形成される。この構成では、ボンディングパッドを挟んで、周辺回路が左右に分離して配置されしまうものに比べて、各回路ブロックでの信号伝達径路がボディングパッドを回避するために不所望に長くされることもなく、短い長さで形成することができるから動作の高速化が可能になる。そして、１つの回路ブロックを纏まったエリアに集中して形成できるために、後述するような自動配線を考慮した回路素子のレイアウトを容易にするものである。

この実施例では、クロック発生回路（DLL Analog) ３がほぼメモリチップの中央部に設けられる。このクロック発生回路３は、後述するようなアナログ回路により構成され、かかるアナログ回路に対して入力信号や制御信号を供給する回路や、内部クロック信号を出力させるデジタル回路４が設けられる。

この実施例において、斜線を付したように上記のような４つからなる各メモリセルアレイ（Memory Cell Array ）１は、それぞれが３重ＷＥＬＬ内部に設けられることによって、周辺回路１２等とは別に基板電圧を設定し、メモリセルアレイ１内のメモリセルのアドレス選択ＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳＦＥＴの閾値電圧を制御し、リーク電流を低減させてメモリセルのデータ保持時間を確保するとともにその変動を押さえようにするものである。

上記のようなメモリセルアレイ１には、センスアンプ（Sense AMP ）２が設けられており、このセンスアンプ２も上記メモリセルアレイ１が形成される３重ＷＥＬＬ内部に存在するようにされる。上記センスアンプの半導体基板上の幾何学的な位置は、同図のように１箇所にあるのではなく、実際には階層ワード線及び階層ＩＯ線方式に対応してメモリセルアレイが複数に分割され、分割された各サブアレイに対応してセンスアンプが分散して配置される。上記メモリチップ中央部の３重ＷＥＬＬ内部には、上記ＤＬＬアナログ部３が設けられる。このＤＬＬアナログ部３の３重ＷＥＬＬは、メモリセルアレイ１およびセンスアンプ２を含む３重ＷＥＬＬとは分離している。このＤＬＬアナログ部３に隣接してＤＬＬデジタル部４が設けられ、上記３重ＷＥＬＬ外部に存在するようにされる。

この実施例では、ＤＬＬアナログ部３近傍に一対からなるＤＬＬ専用電源パッド５が設けられている。本ＤＬＬ専用電源パッド５はＤＬＬアナログ部３にのみ接続されて他の回路ブロックからの電源供給経路を介した電源ノイズの侵入を防ぐようにされる。つまり、上記ＤＬＬ専用電源パッド５はＤＬＬアナログ部３だけに接続されるので、上記周辺回路１２、データ出力回路７及びセンスアンプ２等の他の回路の動作電圧を供給する電源配線, ＧＮＤ配線からのノイズの進入を防ぐようにされる。

上記データ出力回路（Dout Buffer)７に隣接してＤＱＳバッファ８が設けられる。出力バッファ７に隣接してレプリカ遅延回路（Replica Delay)９が設けられる。このレプリカ回路は、後述するように上記ＤＱＳバッファを通したクロック信号と外部端子から供給されたクロック信号とを精度よく同期化させるための遅延回路として用いられる。

図２には、上記ＤＬＬアナログ部３の一実施例のレイアウト図が示されている。ＤＬＬアナログ部３は、独立した３重ウェルに形成される。同図ではＤＬＬアナログ部３の周辺部に斜線を付すことによって、それが１個の３重ウェル内に形成されていることを表している。かかるＤＬＬアナログ部３には、ＶＤＤとＶＳＳのような動作電圧を供給する専用の電源パッドＶＤＤ ＤＬＬ（ＰＡＤ）とＶＳＳ ＤＬＬ（ＰＡＤ）とが設けられ、前記図１のバッド５に対応している。

可変遅延回路３０３は、特に制限されないが、アナログ制御電圧により動作電流が変化させられることによって遅延時間が変化させられるというアナログ遅延回路により構成される。上記可変遅延回路３０３は、複数段の遅延回路からなり、出力アンプ（AMP)３０５が設けられる。上記可変遅延回路３０３は出力タップを６組備えており、それぞれが別の出力アンプ３０５の入力端子に接続されている。上記出力アンプ３０５は、６つのうち常に１つだけが動作しており、動作していない時の出力アンプ３０５の出力はハイインピーダンスとなる。よって、上記６つの出力アンプ３０５の出力端子は共通に接続されており、動作している出力アンプ３０５の出力信号のみが有効になる。上記出力タップと出力アンプの数は上記ように６に限定されるものではなく任意に設定できる。

この実施例では、特に制限されないが、ＤＬＬアナログ部３の外周部にはＰチャンネル型ＭＯＳＦＥＴを用いて構成されたＰＭＯＳ容量が複数個設けられる。これらのＰＭＯＳ容量は制御電圧保持用, 電源ＶＤＤ−ＧＮＤ平滑化, 予備用に使用される。つまり、同図において、可変遅延回路３０３と出力アンプ３０５とを挟むように形成されたＰＭＯＳ容量は、同図で実線で示された配線により並列接続されて、チャージポンプ３０７によって充放電が行われて制御電圧ＶＢを形成する容量として用いられ、かかる制御電圧ＶＢによって可変遅延回路の遅延時間が制御される。

上記チャージポンプ３０７に用いられるＰＭＯＳ容量を除いて上記ＤＬＬアナログ部３の外側に設けられるＰＭＯＳ容量は、上記電源ＶＤＤ−ＶＳＳ（ＧＮＤ）の平滑化容量として用いられる。これにより、ＤＬＬアナログ部３を構成する各回路に与えられる電源電圧ＶＤＤ及び接地電位ＶＳＳの安定化を図ることができる。つまり、ＤＬＬ専用電源パッドは、ＶＤＤ＿ＤＬＬパッドと、ＶＳＳ＿ＤＬＬパッドとの間に上記平滑容量が接続される。

この実施例では、上記ＤＬＬアナログ部３の外部から供給される制御信号を受ける入力バッファ３０１が、上記３重ＷＥＬＬ内に設けられる。また、外部端子から供給されるクロック入力信号ＥＣＬＫを上記可変遅延回路３０３に供給される入力バッファ３０２も、上記３重ＷＥＬＬ内に設けられる。そして、選択された出力アンプ３０５からのクロック出力ＱＣＬＫを前記データ出力回路７へ出力するＣＬＫ出力バッファ３０４が上記３重ウェル内に設けられる。上記の構成によって、上記ＱＣＬＫの位相は、制御信号がチャージポンプ３０７を駆動することによって出力される制御電圧ＶＢによって制御されることになる。

この実施例では、ノイズに弱い可変遅延回路３０３やチャージポンプ３０７は３重ＷＥＬＬの中央部に配置され、周囲のノイズ源から距離を離されノイズの侵入を防いでいる。外部からの制御信号はＤＬＬアナログ部３の内部で一旦バッファリングすることにより、制御信号から伝わるノイズの侵入を防いでいる。そして、ＤＬＬ専用電源はＤＬＬアナログ部３だけに接続されるので電源配線、ＶＳＳ（ＧＮＤ）配線からのノイズの侵入を防ぐことができる。そして、上記のように可変遅延回路３０３には、６つの出力タップを設けて６つの出力アンプ３０５のいずれか１つを選択することにより、可変遅延回路の可変段数を選択することができる。これにより、可変遅延範囲が設計値から外れても調整することができる。

図３には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図は、図１のａ−ａ’断面図が示されている。同図に示されているように、メモリセルアレイ１を含むＤＷＥＬＬとＤＬＬアナログ部３を含むＤＷＥＬＬとはＰＮ接合分離によって電気的に絶縁されている。これにより、同一のＰ基板ＰＳＵＢに上記各回路が形成されるにもかかわらず、例えば大きなノイズ源であるセンスアンプ２からのノイズが基板ＰＳＵＢを介して侵入することを防ぐことができる。

また、メモリセルアレイ１を含むＤＷＥＬＬとＤＬＬアナログ部３を含むＤＷＥＬＬの基板電源はボンィングパッド及びリードもそれぞれ専用に設けられた別のものであり、かかる電源供給経路において発生するノイズが侵入することはない。具体的には、電源パッド、ＶＳＳパッドは、ＤＬＬアナログ部３に専用に設けられており、かかるバッドは専用の外部リードにワイヤボンディングされている。上記ＤＬＬアナログ部３を降圧電源を使う場合は、上記のような電源パッドやリードに加えてＤＬＬアナログ部専用の電源回路を設けるようにするものである。

図４には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図は、図１のｂ−ｂ’断面図が示されている。ＤＬＬデジタル部４を含む周辺回路１２は３重ＷＥＬＬの外のＰ型基板ＰＳＵＢ上のウェル領域ＮＷＥＬＬ，ＰＷＥＬＬに形成され、デジタル信号の動作によるノイズがＤＬＬアナログ部３に基板ＰＳＵＢを介して侵入するのを防いでいる。この実施例では、ＤＬＬデジタル部４からＤＬＬアナログ部３への信号はＤＬＬアナログ部の入力バッファによりバッファリングされており、デジタル信号に含まれノイズ成分がチャージポンプや可変遅延回路に侵入するのを防いでいる。

図５には、この発明に係る半導体集積回路装置の他の一実施例の概略素子構造断面図が示されている。同図は、図１のｂ−ｂ’に対応された変形例である。この実施例では、図４とは逆に、ＤＬＬデジタル部４を含む周辺回路１２を３重ＷＥＬＬの内部に配置し、ＤＬＬアナログ部３を３重ＷＥＬＬ外部に配置した例である。上記周辺回路とＤＬＬアナログ部３の基板が上記３重ウェルによる素子分離技術によって絶縁されているので、この場合もノイズの侵入を防ぐことができる。つまり、ＤＬＬデジタル部４を含む周辺回路とＤＬＬアナログ部３とを３重ウェルによる素子分離技術を用いて電気的に分離するという意味では、上記両実施例は同じである。この場合、メモリセルアレイ１を含む３重ＷＥＬＬは周辺回路を含む３重ＷＥＬＬとは切り離される。なぜなら、メモリセルアレイ１を３重ＷＥＬＬ内部に配置するのはノイズ対策よりも、基板電位を独立に与えるためだからである。

この実施例のようなアナログ制御アナログＤＬＬにおいて、可変遅延回路３０３, チャージポンプ (アナログ制御回路) ３０７はノイズに弱い。よって、この２つの回路を中心として、周囲のノイズ源からから隔離するものである。特にＤＲＡＭではセンスアンプ（Sense AMP)をはじめとして、周囲にノイズ源が多いため、この実施例のようなノイズ隔離の効果が大きい。そして、後述するようにアナログ制御回路であるチャージポンプの新しい駆動方式を採用し、従来の駆動方式であるＰＦＤの欠点である不感帯をなくし、ロックインサイクルを短くすることができるように工夫を行うものである。

上記ＤＬＬ回路の他回路との分離は、アナログ制御アナログＤＬＬにおいて、特に著しい効果が期待できるが、デジタル制御デジタルＤＬＬやデジタル制御アナログＤＬＬにおいても、チップ内部で発生するノイズを効果的に遮断することができるためＤＬＬのノイズ耐性が向上させることができる。つまり、デジタルＤＬＬでも、遅延回路を構成するインバータ回路等に与えられる動作電圧が上記電源ノイズによって変動すると、それに対応して容量性負荷に対するチャージアップ電流やディスチャージ電流が変化して遅延時間が変動してしまう。

つまり、上記電源電圧ＶＤＤや接地電圧ＶＳＳは、ＭＯＳＦＥＴの基板バイアス電圧とされるのでしきい値電圧を変化させるとともに、ＭＯＳＦＥＴのゲートとソース間に供給される入力信号を変化させる。このように入力電圧と上記のようなしきい値電圧との両方が電源電圧や接地線のノイズによって変動を受けるものであるので、従来のデジタルＤＬＬにおいては遅延時間が変動し、結果として出力クロック信号にジッタ（位相のゆらぎ）を生じてしまうものである。したがって、本願発明をＤＬＬを用いたクロック発生回路に適用することにより、ＤＬＬのノイズ耐性が向上し、同じノイズ条件下でのＤＬＬのジッタを減少させることができ、あるいは他の回路のジッタの増加を吸収することができる。

図６には、この発明が適用されるＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。

上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。

メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。

アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。

例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。

カラムアドレスバッファ２０６の出力はカラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。

モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。

クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介して前記説明したようなＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。

他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。

クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。

上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。

アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。

上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。

次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。

上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。

（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。

（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。

これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。

（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの１クロック後から開始される。

（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。

（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。

（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。

ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。

したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。

ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。

行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。

センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立ち上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。

上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、後述するようなレプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。

図７には、この発明に係るＤＬＬの一実施例の全体ブロック図が示されている。同図には、ＤＬＬデジタル部４を中心としたＤＬＬの全体図が示されている。ＤＬＬデジタル部４は、クロック入力回路２０９１を介して入力された外部クロック信号ＥＣＬＫ＿Ｔと内部クロック信号ＩＣＬＫとを同位相にするようにＤＬＬアナログ部３を制御する。

この実施例のＤＬＬでは、ハーモニックロックを防ぐため上記外部クロック信号ＥＣＬＫ＿Ｔと内部クロック信号ＩＣＬＫとは分周回路４０１でそれぞれ４分周される。上記のように外部クロック信号ＥＣＬＫ＿Ｔを４分周したＥＣＬＫ４と内部クロック信号ＩＣＬＫを４分周したＩＣＬＫ４の位相を位相比較器４０２で比較する。ステート制御回路４０３は、上記位相比較を行った結果であるＥＡＲＬＹ＿ＩＮＴの波形を見てＴＵＲＢＯ信号とＴＵＲＢＯ１信号を出力する。パルス発生回路４０４は、アップ（ＵＰ）信号とダウン（ＤＯＷＮ）信号を出力して、ＤＬＬアナログ部３に設けられたチャージポンプの動作を制御する。

この実施例では、チャージポンプテストパルス発生回路４０５が設けられており、この回路が出力する後述するようなＣＰ＿ＰＵＬＳＥ信号が上記アップ信号ＵＰ及びダウン信号ＤＯＷＮの代わりになって、ＤＬＬアナログ部３に設けられたチャージポンプの動作を制御してそのテストを行うようにされる。なお、図面の簡素化のために、この発明に直接関係のない細かな制御信号などは省かれている。

上記分周回路４０１には、上記クロック入力回路２０９１を通したクロック信号ＥＣＬＫ Ｔと、レプリカ（Replica Delay)４０６を通した内部クロック信号ＩＣＬＫとが供給される。この結果、それぞれ４分周されたＥＣＬＫ４とＩＣＬＫ４が位相比較器４０２で位相比較される。上記レプリカ回路４０６は、上記クロック入力回路２０９１と、上記データ出力回路２１１又はＤＱＳバッファ（出力回路）２１５と同一の回路で構成された遅延回路であり、これにより、ＤＬＬアナログ部３では、クロック入力回路２０９１やデータ出力回路２１１（又はＤＱＳバッファ２１５）分だけ進んだ位相の内部クロック信号ＱＣＬＫを生成するので、外部クロック信号ＣＬＫ Ｔと、例えば上記データ出力回路２１１を通したデータ信号あるいはＤＱＳバッファ２１５を通して出力されるクロック信号とが同位相にされる。

図８には、上記ＤＬＬアナログ部３に含まれる可変遅延回路の一実施例の回路図が示されている。可変遅延回路３０３は可変遅延素子とバイアス回路から構成される。可変遅延素子は差動インバータを２つ直列に接続した構成で、電流源の電流をＮＢＩＡＳで制御する事により遅延量を可変させる。上記２つの差動インバータの回路が示されており、回路記号が付された前段の回路を例にして説明すると、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ１とＱ２の共通化されたソースと回路の接地電位との間に上記ＮＢＩＡＳで電流が変化させられる可変電流源としてのＮチャンネル型ＭＯＳＦＥＴＱ７とＱ８が並列形態に設けられる。

上記差動ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間には、負荷回路としてのダイオード接続のＰチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４がそれぞれ設けられる。また、差動出力信号の変化を急峻にするために、ゲートとドレインとが相互に接続されたラッチ形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６が上記ダイオード接続のＭＯＳＦＥＴＱ３とＱ４に対して並列形態に設けられる。上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイン出力が、次段回路の入力信号として差動ＭＯＳＦＥＴのゲートに供給される。上記のような２つの差動インバータを複数段縦列形態に接続して、可変遅延回路３０３が形成され、そのうち最終段から０ないしＮの複数に出力タップＴＡＰＮ０，ＴＡＰＰ０〜ＴＡＰＮＮ，ＴＡＰＰＮが設けられる。前記図２の実施例では、上記出力タップは６つされる。

バイアス回路は、制御電圧ＶＢをＭＯＳＦＥＴＱ９で電流信号に変換し、それを単純なカレントミラーを用いて上記各差動インバータの電流源ＭＯＳＦＥＴと接続されているが、制御電圧−遅延量特性を補正するバッファ回路等を用いてもよい。可変遅延回路の出力は、上記のように複数（例えば６組）の出力タップを設けられており、これらの出力のうち１つの出力を選択する事によって、可変遅延回路の段数を変化する事が出来る。

図９には、上記ＤＬＬアナログ部３に含まれるチャージポンプ回路の一実施例の回路図が示されている。この実施例のチャージポンプ回路には、ＤＬＬのロックインサイクルが短くするために、信号ＥＮＢがゲートに供給されるＰチャンネル型ＭＯＳＦＥＴＱ１１からなるΔDelay 小モード用電流源, ゲートに信号ＴＵＲＢＯが供給されるＮチャンネル型ＭＯＳＦＥＴＱ２２からなるΔDelay 中モード用電流源, ゲートに信号ＴＵＲＢＯ１Ｂが供給されるＰチャンネル型ＭＯＳＦＥＴＱ２１からなるΔDelay 大モード用電流源と、上記ΔDelay 小モード用電流源の電流を伝えるカレントミラーバイアスＱ１２〜Ｑ２０と双方向スイッチＱ２３〜Ｑ２６から構成される。

信号ＥＮＢがハイレベルで、ＥＮＴがロウレベルにされるＤＬＬの非動作状態のときにスイッチＭＯＳＦＥＴＱ１５とＱ１６がオフ状態に、スイッチＭＯＳＦＥＴＱ１７とＱ１８がオン状態になって、ΔDelay 小モード用電流源とカレントミラー回路の動作を停止させ、低消費電力動作にされる。このとき、信号ＴＵＲＢＯとＴＵＲＢＯ１ＢによりＭＯＳＦＥＴＱ２２とＱ２１はオフ状態にされる。これらの３つのΔDelay 小モード用電流源, ΔDelay 中モード用電流源, ΔDelay 大モード用電流源を用いた高速ロックインサイクル動作は波形図を用いて後に説明する通りである。

図１０には、上記ＤＬＬアナログ部３に含まれる出力アンプの一実施例の回路図が示されている。前記図８に示したような差動インバータを用いた可変遅延回路の出力信号は、振幅がＶＤＤではなく小さいため、振幅をＶＤＤのような動作電圧のフル振幅に増幅しなければならない。そのために出力アンプ３０５が必要になるものである。出力アンプはＭＯＳＦＥＴＱ３０〜Ｑ３５からなるようなカレントミラーアンプとＭＯＳＦＥＴＱ３７〜Ｑ４０からなるクロックドインバータの組み合わせが２組で構成される。制御信号ＥＮＴ＝ＶＤＤ、ＥＮＢ＝０（ＶＳＳ又はＧＮＤ）の時はカレントミラーアンプが動作して、出力が有効になるが、ＥＮＴ＝０、ＥＮＢ＝ＶＣＣの時はカレントミラーアンプが動作せず、出力はハイインピーダンスになる。

前記図２では、６つの出力アンプの出力が共通に接続されているが、６つの出力アンプのうち１つだけが上記のような信号ＥＮＴとＥＮＢにより有効出力となっており、前記のような信号増幅とともに可変遅延回路の段数切り替えを行うようにも用いられる。

図１１には、上記ＤＬＬアナログ部３に含まれる制御電圧固定回路の一実施例の回路図が示されている。前記のような可変遅延回路の制御電圧−遅延量特性を測定する時、制御電圧の値を外部から与えなければならない。プローブで外部から制御電圧を固定してもよいが、プローブ無しで測定できたほうが、大掛かりな装置が必要ないし、実際の条件に合わせた測定が出来る（パッケージング, 実装など）し、プローブからの雑音が混入しない等の利点がある。

制御電圧固定回路はスイッチＭＯＳＦＥＴＱ５０〜Ｑ５２、分圧抵抗回路、双方向スイッチから構成される。ＯＮ信号がＶＤＤになると、ＭＯＳＦＥＴＱ５２がオン状態となって、直列抵抗回路に電流が流れ抵抗分圧により電圧Ｖ０〜Ｖ６が現れる。信号ＳＥＴ０−６のうち、１つだけだけをＶＤＤのようなハイレベルにして、双方向スイッチのうち１つをオン状態にして、電圧Ｖ０〜Ｖ６を制御電圧ＶＢへ接続する事により可変遅延回路に対する制御電圧ＶＢが固定できる。

図１２には、この発明に係るクロック発生回路の動作の一例を説明するための波形図が示されている。ＤＬＬがリセットされた時、初期位相誤差は位相進みになるようにされる。そのため、ΔDelay 大モードでのチャージダウン制御が開始される。このΔDelay 大モードでは、位相誤差が進みであるため、位相比較出力はハイレベルとなり、１回の位相比較動作に対して２個のチャージアップ制御信号が形成される。このチャージアップ制御信号により、位相誤差は急峻に目標値に向かって変化する。

つまり、図９の回路で説明すると、信号ＴＵＲＢＯ１Ｂがロウレベルとなって大きな電流を流すＰチャンネル型ＭＯＳＦＥＴＱ２１がオン状態にされている。そのため、ダウン信号ＤＯＷＮのハイレベルとＤＯＷＮ Ｂのロウレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２４とＰチャンネル型ＭＯＳＦＥＴＱ２６がオン状態となって、上記信号ＤＯＷＮとＤＯＷＮ Ｂに対応して段階的に制御電圧ＶＢを上昇させる。上記のような制御電圧ＶＢの上昇に応じて、図８のＰチャンネル型ＭＯＳＦＥＴＱ９で形成される電流が減少し、可変遅延回路を構成する差動インバータの動作電流が減少し、遅延時間が増加して位相の進みを遅らせる方向に変化させる。

位相誤差が目標値である位相誤差０を超えると、ΔDelay 中モードに切り換えられる。上記ΔDelay 大モードはチャージダウン制御のみであるため、ΔDelay 中モードではチャージアップ制御のみとなる。このため、図９の実施例のようにΔDelay 大モード用チャージアップ電流源とΔDelay 中モード用チャージダウン電流源は用意されていない。もちろん初期位相誤差の与えかたによっては両方とも必要になる事があるので、その場合は用意する必要がある。

図９の回路で説明すると、上記ΔDelay 大モードにより遅延誤差０を超えて遅れになった位相誤差を修正するために、信号ＴＵＲＢＯがハイレベルとなって中電流を流すＮチャンネル型ＭＯＳＦＥＴＱ２２がオン状態にされる。そのため、上記遅れを修正するために位相比較出力がロウレベルとなり、それにより形成されたアップ信号ＵＰのハイレベルとＵＰ Ｂのロウレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２３とＰチャンネル型ＭＯＳＦＥＴＱ２５がオン状態となって、上記信号ＵＰとＵＰ Ｂに対応して段階的に制御電圧ＶＢを逆に下降させる。上記のような制御電圧ＶＢの下降に応じて、図８のＰチャンネル型ＭＯＳＦＥＴＱ９で形成される電流が増加し、可変遅延回路を構成する差動インバータの動作電流を増加させて上記遅延時間を減少させて位相の遅れを修正する方向に変化させる。

上記ΔDelay 中モードにより位相誤差が目標値である位相誤差０を超えると、ΔDelay 小モードに切り換えられる。ΔDelay 小モードはＭＯＳＦＥＴＱ１１で形成された小さな電流によるチャージアップ制御とチャージダウン制御が位相比較出力に対応して行われる。このとき、１回の位相比較結果に対して、ΔDelay 大モードやΔDelay 中モードのように２個のパルス（ＵＰ／ＤＯＷＮ）を形成するのではなく、１個のパルスが発生させられる。これにより、ΔDelay 小モードでは、位相誤差０に対する誤差分を極力小さくしている。

この実施例では、上記のようにΔDelay 大モードやΔDelay 中モードのようにモードによって、必要とされない電流源やバイアス回路が存在するため、ＴＵＲＢＯ信号, ＴＵＲＢＯ＿Ｂ信号, ＴＵＲＢＯ１信号, ＴＵＲＢＯ１＿Ｂ信号, ＥＮＴ信号, ＥＮＢ信号によって、回路のオン、オフを制御する。それぞれのモードでの信号の値は以下の通りである。なお、パワーオフモードは、チャージポンプの動作を停止して電流消費を抑えるモードである。

TURBO TURBO ＿B TURBO1 TURBO1＿B ENT ENB
大モード VDD 0 VDD 0 VDD 0
中モード VDD 0 0 VDD VDD 0
小モード 0 VDD 0 VDD VDD 0
オフモード 0 VDD 0 VDD 0 VDD

この実施例のＤＬＬではリセット直後に可変遅延回路を最小遅延時間にするため、初期位相誤差は必ず進み側に出てくるようにされる。リセット直後の初期位相誤差をすばやく位相誤差０付近へ近づけるため、位相比較時刻から次の位相比較時刻までの位相制御量ΔDelay を大きく取るΔDelay 大モードにする。さらに、位相制御量を大きくするために、チャージポンプの電流を大きくするだけではなく、制御回数も２回にしている。なお、初期位相誤差は進み側に出るため、位相比較器の出力はＶＤＤのようなハイレベルである。ΔDelay 大モードで何回か制御を行うと、位相誤差は０を越えオーバーシュートする。オーバーシュートした次の位相比較時刻で、位相比較器の出力は０に変化する。この時ΔDelay 大モードからΔDelay 中モードへ遷移する。

ΔDelay 中モードではチャージポンプの電流を若干絞り、制御回数は変化させずに動作させる。ΔDelay 中モードで何回か制御を行うと、位相誤差は再び０を越え今度はアンダーシュートする。アンダーシュートした次の位相比較時刻で、位相比較器の出力はＶＤＤに変化する。この時ΔDelay 中モードからΔDelay 小モードへ遷移する。ΔDelay 小モードではチャージポンプの電流を絞り、制御回数も１回に減らす。これにより１回の位相比較におけるDelay の制御量は最小設定になる。ΔDelay 小モードで、位相誤差が０を越えた後は、チャージダウン制御信号とチャージアップ制御信号が、ほぼ交互に出力され、位相誤差は０付近で振動する。この状態がロックイン状態である。よって、位相比較器の出力波形だけに注目すると、ＤＬＬリセットから位相比較器出力が２回ＶＤＤから０へ遷移するまでがロックインサイクルとなる。

この実施例には、アナログ制御回路であるチャージポンプでの新しい駆動方式が示されている。従来の駆動方式であるＰＦＤの欠点である不感帯をなくし、ロックインサイクルを短くすることができる。不感帯は、位相比較器により位相の進みと遅れのみを判定し、その位相比較出力により上記のように制御電圧ＶＢが変化させられる結果、位相誤差０の目標値を超えた時点で遅延量を逆方向に変化させるという単純な制御方法により実現される。上記のような不感帯はトランジスタの性能, 配線長に左右されるため、かかる不感帯を無くすことによりプロセス, レイアウトに左右されない設計が容易になる。

図１３には、この発明に係るクロック発生回路の動作の一例を説明するための波形図が示されている。この実施例では、ΔDelay 一定方式におけるロックイン中の様子が示されている。図１２では、チャージダウン制御信号とチャージアップ制御信号はほぼ交互に出力されると説明した。チャージポンプはアナログ回路であるので、チャージアップ量とチャージダウン量を正確に一致させる事は出来ない。よって、ΔDelay(Down) とΔDelay(Up) には図のように若干のアンバランスがある。このアンバランスが、時間とともに位相誤差を増大させ、ついには片方の制御信号が２回連続で出力される事になる( ２回連続した制御信号出力）。よって、ジッタ（Jitter) の大きさは２×ΔDelay となる。同図の例ではΔDelay(Down) > ΔDelay(Up) の場合を取り上げたが、逆の場合も同様である。

図１４には、この発明に係るクロック発生回路に含まれるステート制御回路のステート遷移図が示されている。ステート制御回路４０３は、図７のＤＬＬデジタル回路部に含まれ、ＤＬＬアナログ部３に供給される信号ＴＲＢＯ、ＴＲＢＯ１を形成する。ＤＬＬ＿ＥＮ＝０Ｖ（ＶＳＳ）の場合はＤＬＬを停止するステートに入っており、ＤＬＬ＿ＥＮ＝ＶＤＤになると、位相比較器４０２から出力される位相比較出力ＥＡＲＬＹ ＩＮＴの変化を見て次のようなステート制御を行う。

ΔDelay 大モード TURBO = ＶＤＤ TURBO1 =ＶＤＤ
ΔDelay 中モード TURBO = ＶＤＤ TURBO1 =０
ΔDelay 小モード TURBO = ０ TURBO1 =０

図１５には、上記位相比較器とステート制御回路の一実施例の回路図が示されている。位相比較器４０２は図の通り一般的なフリップフロップ回路で構わない。外部クロック信号ＥＣＬＫ４よりも先に内部クロック信号ＩＣＬＫ４が立ち上がれば、位相比較出力ＥＡＲＬＹ＿ＩＮＴはＶＤＤが出力され、内部クロック信号ＩＣＬＫ４よりも先に外部クロック信号ＥＬＣＫ４が立ち上がれば位相比較出力ＥＡＲＬＹ＿ＩＮＴは０（ロウレベル）が出力される。

ステート制御は、まずＤＬＬ＿ＥＮ信号が０の時、すべてのフリップフロップ回路がＶＤＤ（ハイレベル）にセットされる。その後、ＥＡＲＬＹ＿ＩＮＴが変化するたびに、次々とフリップフロップ回路ＦＦ２〜ＦＦ４の出力Ｑが０になってゆき、ＴＵＲＢＯ信号, ＴＵＲＢＯ１信号が出力される。最後のＬＯＣＫ信号がＶＤＤになればＤＬＬはロック状態に移行したと判断できる。

図１６には、前記パルス発生回路の一実施例の回路図が示されている。パルス発生回路４０４は、位相比較出力ＥＡＲＬＹ＿ＩＮＴ信号を基に、ＵＰ信号及びＤＯＷＮ信号を発生する回路である。パルス発生回路４０４はＥＣＬＫ＿Ｔで同期を取る事により安定したパルス幅で出力する事が可能だが、反面クロック周期より短いパルスを出力する事が出来ない。ＥＣＬＫ２はＥＣＬＫ＿Ｔを２分周した信号である。

図１７には、前記パルス発生回路の他の一実施例の回路図が示されている。この実施例では、Delay 回路を用いて、任意のパルス幅を出力するよう工夫されている。あまり狭い幅のパルスでは初期位相誤差の引き込みが遅くなるので、パルス幅を " 位相差＋３．０ｎｓ" となるように設計されたものである。この実施例のパルス発生回路ではΔDelay が一定ではなくなるが、ΔDelay 一定制御の要点は、位相差＝０の地点でもΔDelay ≠０である事なので問題ない。

図１８には、前記４分周回路の一実施例の回路図が示されている。この実施例の４分周回路は、１ｃｋロック２ｃｋロック切り替え式とされる。この実施例のＤＬＬは２ｃｋロックを採用するため、位相比較を行う前にＥＣＬＫ＿ＴとＩＣＬＫを４分周して、ハーモニックロックを防ぐ必要がある。よって、ＥＣＬＫ＿ＴとＩＣＬＫの位相が同じならば、ＥＣＬＫ４よりＩＣＬＫ４が７２０°位相が進むようにリセットを行う。

その後、可変遅延回路とレプリカ回路（Replica Delay)でＩＣＬＫの位相を７２０°（２ｃｋ）遅らせる事により、ＥＣＬＫ４とＩＣＬＫ４が同位相になりロックする。このとき、ＩＣＬＫ４の位相進みが７２０°ではなく、３６０°であれば、１ｃｋロックを行う。よって、１つの回路で１ｃｋロックと２ｃｋロックを行う事が可能である。上記４分周器に使用されるフリップフロップ回路は、一般のフリップフロップ回路と違い、セット端子とリセット端子の両方を備えている。１ＣＫ＿ＬＯＣＫ信号により、リセット信号が立ち下がった直後の位相を変化する事が出来る。１ＣＫ＿ＬＯＣＫの変化によるリセット直後の位相の変化は以下の通りである。

ＣＫ＿ＬＯＣＫの値 ＥＣＬＫ４の位相 ＩＣＬＫ４の位相
０ ０° −７２０°
１ ０° −３６０°

図１９には、前記チャージポンプテストパルス発生回路の一実施例の回路図が示されている。アナログ制御方式のＤＬＬはデジタル制御方式と比較して、内部回路の状態を外部からテストする事が困難である。困難である事の１つにチャージポンプの動作がある。チャージポンプが１回動作した時に、可変遅延回路のディレイ量がどの程度変化するかをテストするためにパルス発生回路が必要になる。チャージポンプテストパルス発生回路は、ＣＰ＿ＳＥＴ０−３で設定された回数のパルスＣＰ＿ＰＵＬＳＥ（幅はｔＣＫ／２）を出力する回路である。このパルスでチャージポンプを動作させる事により、外部設定であるＣＰ＿ＳＥＴ０−３でチャージポンプの動作をテストする事が可能である。信号ＰＵＬＳＥＥＮがハイレベルになることで、上記ＣＰ＿ＰＵＬＳＥの出力がはじまる。

図２０には、この発明に係る半導体集積回路装置におけるメモリチップとリードフレームとの関係を示す一実施例の平面図が示されている。メモリチップには、いくつかのＶＤＤ、ＶＳＳパッドがあり、ＶＤＤ ＤＬＬ，ＶＳＳ ＤＬＬもそのひとつである。ただし、ＶＤＤ ＤＬＬ，ＶＳＳ ＤＬＬには専用のボンディングパッドとリードフレームが割り当てられており、電源配線からのノイズの周り込みを防止している。

図２１には、この発明に係る半導体集積回路装置における静電保護回路の一実施例の回路図が示されている。この実施例では、前記のように可変遅延回路等のＤＬＬに動作電圧を供給する専用のパッドＶＤＤ＿ＤＬＬとＶＳＳ＿ＤＬＬが設けられる。これらの専用のパッドＶＤＤ＿ＤＬＬとＶＳＳ＿ＤＬＬに対するＥＳＤ対策として、次の各素子が設けられる。

ＶＤＤ＿ＤＬＬパッドに対してはＶＳＳ配線との間に、ダイオードＤ７０とダイオード接続のＭＯＳＦＥＴＱ７０が並列形態に設けられ、ＶＤＤ配線との間には、ダイオード形態のＭＯＳＦＥＴＱ７１とＱ７２が並列形態に設けられる。同様に、ＶＳＳ ＤＬＬパッドに対してはＶＳＳ配線との間に、ダイオードＤ７２とＤ７３が並列形態に設けられ、ＶＤＤ配線との間に、ダイオード形態のＭＯＳＦＥＴＱ７３とダイオードＤ７１が並列形態に設けられる。

このように半導体集積回路装置では、デバイスの搬送時や組み立て時等での取り扱い時に発生する静電気によって内部素子が破壊されてしまうのを防ぐために静電保護回路が設けられる。したがって、かかる静電保護回路を介して、上記のような独立に形成された電源バッドＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬも、他の内部回路に動作電圧を供給するＶＤＤやＶＳＳと広い意味あるいは形式的には電気的に接続されているということができる。

しかながら、これらの静電保護回路は、半導体集積回路装置の通常の動作状態では電流が流れないので電気的に接続された状態とは言えない。つまり、上記ＶＤＤやＶＳＳに発生した電源ノイズやその電圧変動は、上記ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬに伝えられることはない。したがって、本願発明に係るクロック発生回路の動作でみた場合には、上記ＶＤＤやＶＳＳと上記ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬは電気的に分離されているということができる。

上記の実施例から得られる作用効果は、下記の通りである。
（１）外部端子から入力された入力クロック信号を受ける可変遅延回路を通した遅延信号に基づいて形成された信号と、上記入力クロック信号とを位相比較し、両者が一致するように上記可変遅延回路の遅延時間を制御して内部クロック信号を形成する制御回路とを含むクロック発生回路を備えた半導体集積回路装置において、上記クロック発生回路のうち、上記可変遅延回路とその遅延制御信号を形成する回路とを構成する素子形成領域を、同じ半導体基板上に形成されるデジタル回路を構成する素子形成領域とを素子分離技術により電気的分離することによって、デジタル回路の動作により発生する基板電位の変化の影響を得ることない安定して遅延動作による高精度の位相同期化を実現することができる。

（２）上記に加えて、可変遅延回路、及びチャージポンプ回路の各回路を、第１導電型にされた共通の半導体基板上において、深い深さに形成された第２導電型のウェル領域上にそれぞれ形成され、浅い深さに形成された第１導電型又は第２導電型のウェル領域に形成されるという３重ウェルによる素子分離技術を用いることにより、簡単な製造プロセスにより実現できる。

（３）上記に加えて、可変遅延回路とチャージポンプ回路を、上記デジタル回路に供給される動作電圧を供給する電源端子とは異なる専用のボンディングパッド及びリードを介した動作電圧で動作させることにより、電源供給経路からのノイズや電圧変動の影響を受けることがなく、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる。

（４）上記に加えて、上記深い深さに形成された第２導電型のウェル領域の周辺部にＭＯＳ容量素子を形成し、上記動作電圧の安定化容量として用いることにより、半導体集積回路装置が搭載される実装基板側の共通化された電源供給線を介したノイズも吸収することができるから、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる。

（５）上記に加えて、上記可変遅延回路に入力される入力クロック信号を取り込むクロック入力バッファと、遅延信号を出力させるクロック出力バッファとを更に備え、上記クロック入力バッファと上記クロック出力バッファとを上記深い深さに形成された第２導電型のウェル領域上に形成することにより、信号伝達経路に含まれるノイズによって、上記可変遅延回路やその遅延制御信号が影響を受けることなく、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる。

（６）上記に加えて、上記入力クロック信号を分周する第１分周回路をクロック発生回路の動作開始時にリセットし、上記内部クロック信号を分周する第２分周回路は、選択的に所定の初期値を与えることにより、位相の同期を採る外部クロックの２クロック遅れのクロック信号か１クロック遅れのクロック信号かのいずれかの選択を行うようにすることができる。

（７）上記に加えて、上記第１、第２分周回路及び上記レプリカ遅延回路、並びに上記位相比較回路を、上記可変遅延回路やその遅延制御信号を形成する回路が形成される素子形成領域とは電気的に分離された素子形成領域に形成することにより、フル振幅で動作するデジタル回路で発生する電源ノイズ等がアナログ回路部に伝えられるのを防止することができ、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる。

（８）上記に加えて、複数からなるダイナミック型メモリセルのアドレス選択端子がそれぞれに接続されてなる複数のワード線と、複数からなるダイナミック型メモリセルがそれぞれに接続されてなる複数対の相補ビット線対と、動作タイミング信号に対応して動作電圧が与えられ、上記相補ビット線対の信号をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプとを含むダイナミック型ＲＡＭに上記クロック発生回路を搭載し、上記クロック発生回路を構成する上記可変遅延回路とその遅延制御信号を形成する回路を、上記センスアンプに供給される動作電圧を供給する電源端子とは異なる専用のボンディングパッド及びリードが設けられて動作電圧が供給することにより、センスアンプからの大きなノイズに影響されることなく、安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる。

（９）外部端子から入力された入力クロック信号を遅延させる可変遅延回路の遅延信号に基づいて形成された信号と、上記入力クロック信号とを位相比較し、両者が一致するように上記可変遅延回路の遅延時間を制御して内部クロック信号を形成する制御回路とを備えたクロック発生回路を含む半導体集積回路装置において、上記クロック発生回路のうち少なくとも可変遅延回路は、同じ基板上に形成されたデジタル回路の動作電圧の供給経路とは異なる専用のボンディングパッド及びリードを設けて動作電圧を供給することにより、デジタル回路の動作により発生する電源電圧の変化の影響を得ることない安定して遅延動作による高精度の位相同期化を実現することができる。

（１０）上記に加えて、複数からなるダイナミック型メモリセルのアドレス選択端子がそれぞれに接続されてなる複数のワード線と、複数からなるダイナミック型メモリセルがそれぞれに接続されてなる複数対の相補ビット線対と、動作タイミング信号に対応して動作電圧が与えられ、上記相補ビット線対の信号をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプとを含むダイナミック型ＲＡＭに上記クロック発生回路を搭載し、上記クロック発生回路のうち少なくとも可変遅延回路に対して、上記センスアンプに供給される動作電圧を供給する電源端子とは異なる専用のボンディングパッド及びリードを設け動作電圧を供給することにより、センスアンプからの大きなノイズに影響されることなく、安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる。

（１１）上記に加えて、上記デジタル回路は、更に外部端子から供給される入力信号を受ける入力回路及び外部端子へ出力信号を送出する出力回路を備え、上記入力回路及び出力回路には、上記クロック発生回路及び上記センスアンプに供給される動作電圧を供給する電源端子とは異なる専用のボンディングパッド及びリードが設けられて動作電圧が供給されるようにすることにより、クロック発生回路及びセンスアンプのそれぞれが出力回路からの大きなノイズに影響されることなく、安定した可変遅延回路の遅延動作やセンスアンプ動作を行わせることができる。

（１２）外部端子から入力された入力クロック信号を遅延させる可変遅延回路の遅延信号と、上記入力クロック信号とを位相比較回路で位相比較し、両者が一致するように上記可変遅延回路の遅延時間を制御して内部クロック信号を形成する制御回路とを含むクロック発生回路を備え、上記制御回路は、上記可変遅延時間が目標値を超えた時点で、その遅延量を逆方向に戻すように上記可変遅延回路を制御することにより、従来の駆動方式であるＰＦＤの欠点である不感帯をなくすことができ、かかる不感帯をなくすことによりトランジスタの性能や配線長に位相誤差が左右されなくなり、設計を容易にすることができる。

（１３）上記に加えて、位相比較回路による位相比較動作毎の上記可変遅延回路の遅延時間の変化量を、ほぼ一定とすることにより、ロックイン状態での位相誤差を最大でその２倍までに小さくすることができる。

（１４）上記位相比較回路による位相比較動作毎の上記可変遅延回路の遅延時間の変化量を、動作状態に対応して変化させることにより、それぞれの動作状態に応じた最適な応答性と安定性とを実現することができるという効果が得られる。

（１５）上記に加えて、上記可変遅延回路の遅延時間の変化量は、クロック発生回路の動作開始から上記目標値を超えるまでの第１期間では大きく、上記第１期間から遅延時間が目標値より小さくなるまでの第２期間では、上記第１期間での遅延時間の変化量よりも小さく、上記第２期間以降は上記第２期間よりも更に小さく設定することにより、ＤＬＬ動作開始時からロックインに至るロックインサイクルを短くしつつ、ロックイン状態での安定化を図ることができる。

（１６）上記に加えて、上記可変遅延回路の遅延時間の変化量は、位相同期動作を損なわない範囲で上記可変遅延回路の遅延時間が目標値を超える度に小さくすることにより、応答性を改善しつつ、ロックイン状態での安定化を図ることができる。

（１７）上記に加えて、上記位相比較回路は、位相差に対応してハイレベル又はロウレベルの位相比較信号を形成し、上記位相比較信号に対応して上記チャージポンプ回路に対してチャージアップ電流又はディスチャージ電流を流すパルス信号を形成することにより、回路の簡素化を図りつつ上記パルス発生回路の出力パルスにより応答性の切り換えも行うようにすることができる。

（１８）上記に加えて、上記可変遅延回路の遅延時間量を、上記パルス信号の数と、かかるパルス信号により上記チャージポンプ回路のチャージ電流値との組み合わせにより簡単な回路により柔軟に所望の応答性を実現しつつ、安定性を図ることができる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＤＬＬは、デジタル制御デジタルＤＬＬやデジタル制御アナログＤＬＬであってもよい。これらのＤＬＬの可変遅延回路でも、その電源電圧が変化すると、それに対応してＭＯＳＦＥＴのゲートに供給される電圧が変化するので流れる電流が変化し、また、基板電圧が変化すると、基板効果によってＭＯＳＦＥＴのしきい値電圧が変化して、それぞれドレイン電流を変動させる要因になるものである。したがって、この発明を適用することにより、これらのＤＬＬでも可変遅延回路とその制御信号の安定化が図られるので出力されるクロック信号のジッタを小さくさせることができる。

上記ＤＬＬを構成する可変遅延回路やその制御信号を形成する回路を、他のデジタル回路とを電気的に分離する技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を利用するものであってもよい。

半導体集積回路装置の高速化に伴い、クロック信号の高周波数化が進められており、１クロック周期はますます短くなるものである。したがって、上記クロック信号の位相のゆらぎであるジッタを小さくすることは、１クロック周期に含まれる時間マージンを小さくすることとなり、クロック周波数の高周波数化には極めて有益な技術になるものである。

この発明に係るクロック発生回路は、前記のようなシンクロナスＤＲＡＭの他に、クロック発生回路（又は再生回路）を搭載し、同期式入出力を持つ各種デジタル半導体集積回路装置に広く利用することができる。

この発明は、ダイナミック型半導体記憶装置に広く利用することができる。

１…メモリセルアレイ、２…センスアンプ、３…ＤＬＬアナログ部、４…ＤＬＬデジタル部、５…専用ボンディングパッド、６，１１，１３…ボンディングパッド列、７…データ出力回路、８…ＤＱＳバッファ、９…レプリカ回路、１０…データ入力回路、１２…周辺回路、
３０１…入力バッファ、３０２…ＣＬＫ入力バッファ、３０３…可変遅延回路、３０４…ＣＬＫ出力バッファ、３０５…出力アンプ、３０６…ＰＭＯＳ容量、３０７…チャージポンプ、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
４０１…４分周回路、４０２…位相比較器、４０３…ステート制御回路、４０４…パルス発生回路、４０５…チャージポンプパルス発生回路、２０９１…クロック入力回路。

Claims (11)

1. 外部から供給されるクロック信号に同期した内部クロック信号を生成するＤＬＬ回路と、前記内部クロック信号で動作を制御される複数の周辺回路と複数のメモリセルアレイを含む半導体チップを備え、
   前記半導体チップは、
   前記同期回路に第１電源電圧を供給するために前記同期回路に接続された第１電源パッドと、
   前記同期回路に前記第１電源電圧より低い第２電源電圧を供給するために前記同期回路に接続された第２電源パッドと、
   前記複数の周辺回路と前記複数のメモリセルアレイに第３電源電圧を供給するために前記複数のメモリセルアレイに接続された第３電源パッドと、
   前記複数の周辺回路と前記複数のメモリバンクに前記第３電源電圧より低い第４電源電圧を供給するために前記複数のメモリセルアレイに接続された第４電源パッドとを更に含み、
   前記複数のメモリセルアレイは第１領域と第２領域に分割して配置され、
   前記複数の周辺回路は前記第１領域と第２領域の間の第３領域に配置され、
   前記第１、２、３，４電源パッドは前記第１領域と前記第３領域の間の第４領域に配置されていることを特徴とするダイナミック型半導体記憶装置。
2. 前記第１電源パッドと前記第２電源パッドは前記第３電源パッドと前記第４電源パッドより前記半導体チップの中心近くに配置されていることを特徴とする請求項１記載のダイナミック型半導体記憶装置。
3. 前記第１電源パッドと前記第２電源パッドは前記第３電源パッドと前記第４電源パッドより前記半導体チップの中心近くに配置され、
   前記ＤＬＬ回路は前記第１電源パッドと前記第２電源パッド近くに配置されることを特徴とする請求項１記載のダイナミック型半導体記憶装置。
4. 前記第１領域に含まれる前記複数のメモリセルアレイ数と前記第２領域に含まれる前記複数のメモリセルアレイ数は等しいことを特徴とする請求項１記載のダイナミック型半導体記憶装置。
5. 前記第１パッドに接続される第１外部端子と、
   前記第２パッドに接続される第２外部端子と、
   前記第３パッドに接続される第３外部端子と、
   前記第４パッドに接続される第４外部端子とを備えることを特徴とする請求項４記載のダイナミック型半導体記憶装置。
6. 前記第１領域と前記第２領域と前記ＤＬＬ回路が形成される領域は各々独立して形成された３重ウエルを備えることを特徴とする請求項５記載のダイナミック型半導体記憶装置。
7. 同期回路と前記同期回路に接続される第１、第２電源パッドと、メモリセルアレイと前記メモリセルアレイに接続される第３、第４電源パッドを備えた半導体チップを備え、
   前記メモリセルアレイは前記半導体チップ上の第１領域と第２領域に分割して配置され、
   前記第１、第２、第３、第４電源パッドは前記第１領域と前記第２領域に隣接した第３領域に配置されていることを特徴とするダイナミック型半導体記憶装置。
8. 前記第１電源パッドに供給される電圧は前記第２電源パッドに供給される電圧より高く、
   前記第３電源パッドに供給される電圧は前記第４電源パッドに供給される電圧より高いことを特徴とする請求項７記載のダイナミック型半導体記憶装置。
9. 前記第１、第２、第３、第４電源パッドは前記第３領域の前記第１領域または前記第２領域と隣接する辺に沿って一列に配置されていることを特徴とする請求項７記載のダイナミック型半導体記憶装置。
10. 前記第３領域は前記同期回路を含み、前記第１電源パッドと前記第２パッドは前記第３パッドと前記第４パッドより前記同期回路に近くに配置されていることを特徴とする請求項７記載のダイナミック型半導体記憶装置。
11. 同期回路と前記同期回路に接続される第１、第２電源パッドと、
    メモリセルアレイと前記メモリセルアレイに接続される第３、第４電源パッドを備えた半導体チップを備え、
    前記メモリセルアレイは前記半導体チップ第１辺に沿った第１領域と、前記第１辺と対向する第２辺に沿った第２領域に配置され、
    前記第１、第２、第３、第４電源パッドは第３領域に配置され、
    前記第３領域は前記第１領域の前記第１辺に沿った辺と異なる第３辺と、前記第２領域の前記第２辺と異なる第４辺とに接していることを特徴とするダイナミック型半導体記憶装置。

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