KR19990036467A

KR19990036467A - 집적 회로 장치

Info

Publication number: KR19990036467A
Application number: KR1019980013569A
Authority: KR
Inventors: 야스히로 후지이
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1997-10-20
Filing date: 1998-04-16
Publication date: 1999-05-25
Also published as: US5973525A; JPH11127062A; TW402842B; JP3717289B2; KR100306792B1

Abstract

본 발명은 로크한 후의 소비 전력을 억제하면서, 리셋시의 로크하기까지의 시간을 단축한다.

본 발명은 공급되는 클록을 분주하는 분주기에 의해 분주된 기준 클록과 가변 클록의 위상을 비교하는 위상 비교 회로가 양 클록의 위상이 일치한 것을 검출하였을 때에 위상 동기 검출 신호를 생성하고, 그 위상 동기 검출 신호에 의해 분주기의 분주비를 높게 하여 위상 비교기의 동작 빈도를 줄인다. 그리고, 더욱이 비활성 상태에서 활성 상태가 되는 리셋시에, 상기 위상 동기 검출 신호를 리셋하여 분주기의 분주비를 원래의 낮은 상태로 하고 위상 비교 회로의 동작 빈도를 원래의 높은 상태로 하여 양 클록의 위상 동기까지 요하는 시간을 짧게 하는 것을 특징으로 한다. 본 발명에 의하면, 활성 상태에서 위상 동기가 검출되면 분주기의 분주비가 높게 되어 위상 비교기의 동작 빈도를 줄임으로써 소비 전력을 억제한다. 그리고, 리셋시에는 그 위상 동기 검출 신호를 리셋하여 분주기의 분주비를 원래의 낮은 상태로 하여 위상 비교 동작의 빈도를 늘린다.

Description

집적 회로 장치

본 발명은 공급되는 클록의 위상에 동기하여 소정의 회로 동작을 실현하기 위한 제어 클록을 생성하는 회로를 구비하는 집적 회로 장치에 관한 것으로서 소비 전력을 억제하면서 리셋시의 위상 동기 동작을 고속화할 수 있는 제어 클록 생성 회로를 구비하는 집적 회로 장치에 관한 것이다.

다이내믹·랜덤·액세스·메모리(DRAM)는 고속화의 일로를 걷고 있다. 최근에는 시스템측으로부터 부여되는 외부 클록에 동기하여 내부 동작, 데이타 출력, 데이타나 어드레스 입력을 행하는 싱크로너스 DRAM(SDRAM)이 주목받고 있다. 이러한 SDRAM에서 특징적인 점의 하나는 외부 클록에 위상이 동기한 또는 외부 클록의 위상으로부터 소정의 위상차를 갖는 타이밍으로 데이타를 출력하는 것에 있다. 그 때문에, 데이타 출력 회로를 제어하기 위한 제어 클록을 생성하는 제어 클록 생성 회로를 내부에 장치한다.

이러한 제어 클록 생성 회로는 예컨대 딜레이·로크드·루프(DLL) 회로를 구비하고, 더미 출력 신호를 기준 클록과 위상 비교하며, 클록을 지연시키는 가변 지연 회로의 지연량을 그들 위상이 일치하도록 제어한다. 이러한 제어 클록을 생성하는 회로예를 본 출원인은 예컨대 평성 8(1996)년 12월 19일에 출원된 일본국 특허 출원 평8-339988호에서 제안하였다. 또는, 평성 9(1997)년 3월 21일에 출원된 일본국 특허 출원 평9-68804호에서 제안하였다.

그렇지만, 클록의 고속화에 따라 클록의 위상 비교의 빈도가 너무 높게 되어 DLL 회로의 소비 전력의 증대를 초래하고 있다. 그래서, 상기한 일본국 특허 출원 평9-68804호에서 저소비 전력화할 수 있는 구성을 제안하였지만, 이러한 구성으로서는 소비 전력의 저하는 실현할 수 있지만, 전원 온(on)등 활성화 직후의 DLL 회로의 동작이 저속이어서, 위상 비교를 계속하여 최종적으로 위상이 일치할 때까지 소정의 시간을 요한다고 하는 문제를 초래하고 있다.

그래서, 본 발명의 목적은 저소비 전력으로 또한 동작 개시시의 클록의 위상 동기까지의 시간을 단축할 수 있는 제어 클록 생성 회로를 구비하는 집적 회로 장치를 제공하는 것에 있다.

도 1은 본 실시 형태예의 제어 클록 생성 회로를 구비하는 SDRAM의 전체 구성을 도시한 도면.

도 2는 제어 클록 생성 회로의 일예의 블록도.

도 3은 본 발명의 실시 형태예의 제어 클록 생성 회로의 블록도.

도 4는 가변 지연 회로의 일예를 도시하는 회로도.

도 5는 지연 제어 회로의 회로도.

도 6은 위상 비교기의 회로도.

도 7은 도 6의 동작을 도시하는 타이밍 챠트.

도 8은 입력 버퍼의 회로도.

도 9는 도 8의 입력 버퍼의 동작 타이밍 챠트.

도 10은 분주비 제어 회로(10)의 회로도.

도 11은 도 10의 분주비 제어 회로의 타이밍 챠트.

도 12는 분주기의 회로도.

도 13은 도 12의 분주기의 동작을 도시한 파형도.

도 14는 본 발명의 다른 실시 형태예인 PLL 회로를 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1: 입력 버퍼

2, 5: 가변 지연 회로

4: 분주기

8: 위상 비교기

9: 지연 제어 회로

10: 분주비 제어 회로

CLK: 외부 클록

CLK1: 내부 클록

JST: 위상 동기 검출 신호

N4: 제어 클록

N7: 위상 비교 결과 신호

N9: 지연 제어 신호

상기 목적을 달성하기 위하여, 본 발명은 공급되는 클록을 분주하는 분주기에 의해 분주된 기준 클록과, 가변 클록의 위상을 비교하는 위상 비교 회로가 양 클록의 위상이 일치한 것을 검출하였을 때에 위상 동기 검출 신호를 생성하고, 그 위상 동기 검출 신호에 의해 분주기의 분주비를 높게 하여 위상 비교기의 동작 빈도를 줄인다. 그리고, 더욱이, 비활성 상태에서 활성 상태가 되는 리셋시에, 상기 위상 동기 검출 신호를 리셋하여 분주기의 분주비를 원래의 낮은 상태로 하고 위상 비교 회로의 동작 빈도를 원래의 높은 상태로 하여, 양 클록의 위상 동기까지 요하는 시간을 짧게 하는 것을 특징으로 한다.

상기한 발명에 의하면, 활성 상태에서 위상 동기가 검출되면 분주기의 분주비가 높아져 위상 비교기의 동작 빈도를 줄이므로 소비 전력을 억제한다. 그리고, 리셋시에는 그 위상 동기 검출 신호를 리셋하여 분주기의 분주비를 원래의 낮은 상태로 하여 위상 비교 동작의 빈도를 늘린다.

본 발명은 기준 클록과 가변 클록의 위상을 비교하는 위상 비교기와, 공급되는 클록을 분주하여 상기 기준 클록을 생성하는 분주기를 구비하는 집적 회로 장치에 있어서, 상기 위상 비교기는 위상 비교 결과에 따라서 위상이 변화하는 가변 클록과 상기 기준 클록의 위상이 일치할 때에 위상 동기 검출 신호를 생성하고, 상기 분주기는 상기 공급되는 클록을 제1 분주비로 분주하고, 상기 위상 동기 검출 신호에 응답하여 상기 제1 분주비보다도 높은 제2 분주비로 변경하며, 비활성화 상태에서 활성화 상태로 변경되는 리셋시에 상기 위상 동기 검출 신호가 리셋되어 상기 분주기는 상기 제1 분주비로 분주하고, 상기 위상 비교기는 상기 리셋시에 고주파에서의 위상 비교를 행하는 것을 특징으로 한다.

이하, 본 발명의 실시 형태예에 대하여 도면을 참조하여 설명한다. 그렇지만 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 본 실시 형태예의 제어 클록 생성 회로를 구비하는 SDRAM의 전체 구성을 도시한 도면이다. 이 예에서는 칼럼계의 회로(20)가 파이프라인 구성된다. 공통의 어드레스 단자(Add)로부터 행 어드레스와 칼럼 어드레스가 공급되지만, 외부 클록(CLK)에 동기하여 공급된 행 어드레스는 행 어드레스 버퍼(23)에 취입되고, 증폭되어 행 디코더(24)에 공급된다. 행 디코더(24)에 의해 선택된 워드선(WL)이 구동되어 메모리 셀(26)이 선택된다. 메모리 셀(26)의 데이타는 비트선(BL, /BL)의 한쪽에 출력되고, 다른쪽의 기준 전압과 함께 센스 증폭기(27)로 증폭된다. 여기까지가 행 어드레스측의 회로 동작이다.

그 후, 칼럼 어드레스가 외부 클록(CLK)에 동기하여 어드레스 단자(Add)에 공급되고 칼럼 어드레스 버퍼(28)에서 증폭된다. 그 어드레스 신호는 칼럼 디코더(29)로 디코드되고, 칼럼 게이트 선택 신호(CL)에 의해 센스 증폭기(27)중 선택된 센스 증폭기가 데이타 버스선쌍(DB, /DB)에 접속된다. 그리고, 데이타 버스선쌍(DB, /DB)의 데이타가 데이타 버스 증폭기(30)로 더욱 증폭된다. 칼럼계의 회로(20)중, 여기까지의 회로가 예컨대 초단의 파이프라인 회로에 대응한다.

외부 클록(CLK)은 일단 클록 입력 버퍼(1)에서 증폭되어, 클록(CLK1)으로서, 내부 클록 생성 회로인 DLL(Delay Locked Loop, 딜레이·로크드·루프) 회로(22)에 부여된다. DLL 회로(22)에서는 클록(CLK1)과 소정의 위상 관계를 갖는 내부 클록(CLK2)이 생성된다. 내부 클록(CLK2)은 파이프라인 게이트(13)에 공급되고, 파이프라인 게이트(13)가 내부 클록(CLK2)에 동기하여 열린다.

더욱이, 데이타 버스 제어 회로(31)는 제2단의 파이프라인 회로에 대응하여 데이타 버스 선택등의 소정의 제어 동작이 행하여진다. 그리고, 더욱이 파이프라인 게이트(15)가 제어 클록(CLK3)에 동기하여 열려 데이타 버스 제어 회로(31)의 출력 신호가 출력 회로(3)에 부여된다. 그리고, 출력 회로(3)로부터 독출된 데이타가 데이타 출력 단자(DQ)에 출력된다.

내부 클록(CLK1)은 더욱이, 제어 클록 생성 회로(40)에도 부여된다. 제어 클록 생성 회로(40)는 후술하는 DLL 회로를 구비하고, 출력 데이타의 타이밍을 제어하는 제어 클록(CLK3)을 생성한다.

도 2는 제어 클록 생성 회로(40)의 일예의 블록도이다. 도 2는 외부로부터 클록(CLK)이 공급되는 입력 버퍼(1), 데이타 출력(DQ)을 출력하는 출력 버퍼(3)와, 입력 버퍼(1)에서 생성되는 내부 클록(CLK1)을 기준 클록으로서 부여하고, 데이타 출력(DQ)을 출력하기 위한 제어 클록(CLK3)(N4)을 기준 클록에 위상 동기하여 생성하는 제어 클록 생성 회로(40)를 나타낸다. 제어 클록(CLK3)(N4)은 데이타 출력 버퍼(3)내의 내부 게이트에 부여되어도 좋고, 또는 도 1에서 도시된 바와 같이, 출력 버퍼(3)의 전단의 파이프라인 게이트(15)에 공급되어도 좋다.

제어 클록 생성 회로(40)는 내부 클록(CLK1)을 분주하는 분주기(4)를 구비한다. 분주기(4)의 출력 클록(N2)은 위상 비교기(8)의 기준 입력측에 부여된다. 또한, 분주기(4)의 출력 클록(N2)은 가변 지연 회로(5)를 경유하고, 또한 더미 데이타 출력 버퍼(6) 및 더미 입력 버퍼(7)를 경유하여 위상 비교기(8)의 가변 클록 입력측에 부여된다. 위상 비교기(8)의 위상 비교 결과 신호(N7)는 지연 제어 회로(9)에 공급되고, 지연 제어 회로(9)는 양 입력 클록(N2, N6)의 위상이 일치하도록 지연 제어 신호(N9)을 생성하여 가변 지연 회로(5)에 공급한다.

상기 위상 비교기(8), 지연 제어 회로(9), 가변 지연 회로(5), 더미 데이타 출력 버퍼(6) 및 더미 입력 버퍼(7)에 의해 DLL 회로가 구성된다. 그리고, 상기한 바와 같이, DLL 회로에 의해 클록(N2)과 클록(N6)의 위상이 일치하도록 가변 지연 회로(5)의 지연량이 제어된다. 따라서, 더미 데이타 출력 버퍼(6)의 더미 출력(N5)의 위상은 외부 클록(CLK)의 위상과 일치하도록 제어된다.

상기한 바와 같이 생성된 지연 제어 신호(N9)는 내부 클록(CLK1)이 공급되어 전파하는 가변 지연 회로(2)에도 공급된다. 그리고, 그 가변 지연 회로(2)의 출력 클록(N4)이 제어 클록(CLK3)으로서 데이타 출력 버퍼(3)에 부여된다. 가변 지연 회로(2)는 가변 지연 회로(5)와 동등한 회로 구성이고, 동일한 지연 제어 신호에 의해 동일한 지연 특성을 갖기 때문에, 데이타 출력(DQ)의 위상은 외부 클록(CLK)의 위상에 일치한다.

도 2에 있어서, 도시되지 않지만, 분주기(4)의 전후 또는 분주기(4)의 내부에 내부 클록(CLK1)(N1)의 위상을 소정의 타이밍만큼 어긋나게 하는 위상 시프트 회로가 장치되면, 데이타 출력(DQ)의 위상은 외부 클록(CLK)보다 소정 타이밍 지연되도록 제어된다.

그런데, 상기 분주기(4)는 고속의 내부 클록(CLK1)을 N분의 1의 주파수로 분주한다. 그리고, 그 분주된 클록(N2)이 기준 클록으로서 위상 비교기(8)에 부여된다. 분주함으로써, 위상 비교기(8)에서의 위상 비교 동작의 빈도를 줄일 수 있어 소비 전력을 억제할 수 있다.

위상 비교기(8)는 양 클록의 위상을 비교하고, 기준 클록(N2)에 대하여 가변 클록(N6)의 위상이 진행하고 있는지, 지연되고 있는지, 또는 일치하고 있는지를 판별한다. 그 판별한 결과, 가변 클록(N6)의 위상을 지연시킬 것인지, 진행시킬 것인지, 또는 그 대로 할 것인지를 나타내는 위상 비교 결과 신호(N7)가 생성된다.

일반적으로, 클록 인에이블(enable) 신호(CKE)에 의해 활성화 상태가 부여되는 리셋시에, 외부 클록(CLK)의 위상과 데이타 출력(DQ)의 위상을 맞추도록 또는 소정의 타이밍 어긋남을 가지도록 상기 DLL 회로가 동작한다. 그리고, 일단 양자의 위상이 일치하면, 예외적인 경우를 제외하고, 양자의 위상이 크게 어긋나지는 않는다. 따라서, DLL 회로가 일단 로크 상태로 되면, 그 위상의 일치를 검출하여 분주기(4)의 분주비를 크게 변경하고, 위상 비교기(8)의 동작 빈도를 더욱 낮게 하는 것이 바람직하다. 그 결과, 위상 비교기(8)의 소비 전력을 크게 줄일 수 있다. 그 때문에, 도 2의 예에서는 위상 비교 회로(8)가 양 입력 클록의 위상의 일치를 검출하면 위상 동기 검출 신호(JST)를 분주기(4)에 부여한다.

그렇지만 메모리가 비활성 상태로 되고, 소정 시간후에 재차 활성화 상태로 되면, 비활성 상태가 되기 전의 상태에서의 위상 동기 검출 신호(JST)가 그대로 사용되어 분주기(4)의 분주비를 큰 상태로 제어하여버린다. 그런데, 비활성 상태가 되기 전의 활성 상태에서는 집적 회로내의 온도는 높은 상태에 있고, 그 상태에서 로크 상태이더라도 재차 활성화되었을 때의 온도가 낮은 상태에서는 언로크 상태인 것이 많다. 그 경우, 위상 비교기(8)가 유지하고 있던 위상 동기 검출 신호(JST)에 의해 분주기(4)의 분주비는 높은 상태가 되고, 위상 비교기(8)의 위상 비교 동작의 빈도는 낮은 상태가 된다. 따라서, 로크 상태가 될 때까지 장시간을 요하게 된다.

도 3은 본 발명의 실시 형태예의 제어 클록 생성 회로의 블록도이다. 도 2의 각부에 대응하는 부분에는 동일 인용 번호가 주어진다. 도 3에서는 상기 도 2의 문제점을 해결하기 위해서 제어 클록 생성 회로(40)는 분주비 제어 회로(10)를 구비한다. 이 분주비 제어 회로(10)는 위상 비교기(8)로부터의 위상 동기 검출 신호(JST)와 입력 버퍼(1)로부터의 DLL 인에이블 신호(DLLEN)를 공급받아, 분주기(4)의 분주비를 제어하는 제어 신호(N8)를 생성한다. 분주비 제어 회로(10)는 클록 인에이블 신호(CKE)에 위상 동기한 DLL 인에이블 신호(DLLEN)가 활성화 상태에 있는 경우는, 위상 비교기(8)로부터의 위상 동기 검출 신호(JST)에 응답하여 분주기(4)의 분주비를 증가시킨다. 또한, DLL 인에이블 신호(DLLEN)가 비활성 상태로부터 활성화 상태로 변화한 경우는, 위상 비교기(8)로부터의 위상 동기 검출 신호(JST)의 상태에 관계없이, 분주기(4)의 분주비를 저하시킨다. 구체적으로는, 위상 동기 검출 신호(JST)를 강제적으로 리셋하고, 그 리셋 신호(N8)를 분주기(4)에 부여한다.

그 결과, DLL 인에이블 신호(DLLEN)가 활성화 상태에 있는 경우는, 도 2와 같이 DLL 회로의 위상 동기 검출 신호(JST)에 응답하여 분주기(4)의 분주비를 올리고 위상 비교기(8)의 비교 빈도를 저하시켜, 소비 전력을 억제할 수 있다. 그리고 DLL 인에이블 신호(DLLEN)가 비활성 상태에서 활성화 상태로 변화한 경우는, 비활성화되기 전의 상태에 기초하는 위상 동기 검출 신호(JST)에 관계없이, 분주기(4)에 부여되는 제어 신호(N8)가 리셋되어 분주기(4)의 분주비를 저하시키고, 위상 비교기(8)의 비교 동작의 빈도를 높게 하여 고속으로 위상 동기한 로크 상태로 추이시킬 수 있다.

또한, 도 3중의 파선으로 도시되는 바와 같이, 위상 동기 검출 신호(JST)를 칩 셋트 단자로부터 외부로 출력함으로써, 상기 위상 동기 상태를 시스템측에 전할 수 있다. 따라서, 시스템측은 그 칩 셋트 단자의 신호를 확인하고 나서 정규의 입력 데이타나 어드레스 신호를 부여하여 확실한 동작 제어를 행할 수 있다.

다음에, 상기 DLL 회로를 구성하는 가변 지연 회로(2, 5), 지연 제어 회로(9) 및 위상 비교기(8)의 구체적 회로예를 나타낸다.

도 4는 가변 지연 회로의 일예를 도시한 회로도이다. 가변 지연 회로(2, 5)는 동일한 회로 구성을 가지고, 지연 제어 신호(p1∼p(n))(도 3중은 N9)에 의해 그 지연 시간이 선택된다. 이 가변 지연 회로는 입력 단자(IN)에 인가되는 클록을 소정 시간 지연시켜 출력 단자(OUT)에 출력한다. 이 예에서는, n단의 지연 회로로 이루어지며, 1번째 단은 NAND(711, 712) 및 인버터(713)로 구성되고, 2번째 단은 NAND(721, 722) 및 인버터(723)로 구성되고, 이하 동일하게 하여, n번째 단은 NAND(761, 762) 및 인버터(763)로 구성된다.

지연 제어 신호(p1∼p(n))는 어느 하나가 H 레벨로 되고, 그 외는 모두 L 레벨이 된다. 그리고, H 레벨로 된 지연 제어 신호(p)에 의해 대응하는 NAND(711, 721, …761)가 1개만 열려, 입력(IN)에 인가되는 클록을 통과시킨다. 다른 L 레벨의 지연 제어 신호(p)에 의해 대응하는 다른 NAND(711, 721, …761)가 모두 닫혀진다. 도시되는 바와 같이, 지연 제어 신호(p1)가 H 레벨일 때는 NAND(711)가 열려, 입력 단자(IN)로부터 인버터(701), NAND(711, 712) 및 인버터(713)를 경유하여 출력 단자(OUT)까지의 지연 경로가 형성된다. 따라서, 게이트 4단의 지연을 갖는다.

지연 제어 신호(p2)가 H 레벨일 때는 NAND(721)가 열린다. 게이트(762)의 입력은 모두 H 레벨이기 때문에, 인버터(763)의 출력은 H 레벨, 마찬가지로 인버터(753, 743...)의 출력도 H 레벨이다. 따라서, NAND(722)도 열린 상태이다. 그 결과, 입력 단자(IN)로부터 인버터(701), 게이트(721∼723, 712, 713)를 경유하여 출력 단자(OUT)까지의 지연 경로가 형성된다. 따라서, 게이트 6단의 지연을 갖는다.

이하, 도 4중에 도시된 바와 같이, H 레벨의 지연 제어 신호(p)가 왼쪽으로 이동할 때마다, 지연 경로의 게이트수가 2게이트씩 증가한다. 지연 제어 신호(p)(n)가 H 레벨일 때는, 2+2n단의 게이트수의 지연 경로로 된다.

도 5는 지연 제어 회로(9)의 회로도이다. 도 5에는 지연 제어 회로의 일부분이 도시되고, 설명 형편상, 가변 지연 회로의 지연 제어 신호(N9)의 일부의 p1∼p6이 도시되어 있다. 이 지연 제어 회로에는 위상 비교기로부터의 위상 비교 결과 신호(N7)(A∼D)가 부여되며, 신호(A, B)에 의해 H 레벨의 지연 제어 신호(p)가 우측으로 이동되고, 신호(C, D)에 의해 H 레벨의 지연 제어 신호(p)가 좌측으로 이동된다.

지연 제어 회로(9)는 시프트 레지스터구성이고, 그 각 단은 예컨대 1번째 단에는 NAND 게이트(612)와 인버터(613)로 이루어지는 래치 회로를 각각 구비한다. 또한, 위상 비교 결과인 검출 신호(A∼D)(도 3중은 N7)에 의해 래치 회로(612, 613)의 상태를 강제적으로 반전시키는 트랜지스터(614, 615)를 구비한다. 트랜지스터(616, 617)는 반전의 대상외인 경우에 트랜지스터(614, 615)에 따라서는 래치 회로가 반전되지 않도록 하기 위하여 장치된다. 2번째 단∼6번째 단의 회로도 동일한 구성이다. 이들 트랜지스터는 모두 N 채널형이다.

현재 가령, 4번째 단의 출력(p4)이 H 레벨 상태라고 하자. 다른 출력은 모두 L 레벨 상태에 있다. 각 단의 래치 회로의 상태는 도 5에 H, L로 도시되는 바와 같다. 즉, 1번째 단에서부터 3번째 단까지의 래치 회로는 NAND 출력이 H 레벨이고 인버터 출력이 L 레벨인데 대하여, 4번째 단에서부터 6번째 단까지의 래치 회로는 NAND 출력이 L 레벨이고 인버터 출력이 H 레벨이다. 따라서, 접지에 접속되어 있는 트랜지스터는 617, 627, 637, 647, 646, 656, 666이 각각 도통 상태에 있다. 즉, 래치 상태의 경계의 양측에 있는 4번째 단 회로의 트랜지스터(647)와 3번째 단 트랜지스터(636)가 도통 상태에 있고, 검출 신호(B) 또는 (C)에 의해 그 래치 상태가 반전가능한 상태로 되어 있다.

따라서 가령 검출 신호(C)에 H 레벨이 부여되면, 트랜지스터(645)가 도통하고, 인버터(643)의 출력이 강제적으로 H 레벨에서 L 레벨로 구동된다. 그 때문에, NAND 게이트(642)의 출력도 L 레벨에서 H 레벨로 전환되고, 그 상태가 래치된다. NAND 게이트(642)의 출력이 H 레벨로 됨으로써, NOR 게이트(641)의 출력(p4)은 L 레벨로 되고, 대신에 인버터(643)의 출력이 L 레벨로 변화함으로써 NOR 게이트(651)의 출력(p5)이 H 레벨로 전환된다. 그 결과, H 레벨의 지연 제어 신호는 p4에서 p5로 이동한다. 도 4에서 설명한 바와 같이, H 레벨의 지연 제어 신호(p)가 좌측으로 이동함으로써, 가변 지연 회로의 지연 경로가 길어져 지연 시간은 길어지게 되도록 제어된다.

한편, 가령, 검출 신호(B)에 H 레벨이 부여되면, 상기와 동일한 동작에 의해, 3번째 단의 래치 회로의 NAND 게이트(632)의 출력이 L 레벨로 강제적으로 전환되고, 인버터(633)의 출력은 H 레벨로 전환된다. 그 결과, 출력(p3)이 H 레벨로 된다. 이것에 의해, 가변 지연 회로(2, 5)의 지연 경로가 짧아져 지연 시간은 짧아지게 되도록 제어된다.

더욱이, 출력(p5) 또는 출력(p3)이 H 레벨이 되면, 이번에는 검출 신호(A) 또는 검출 신호(D)에 의해 H 레벨의 출력이 각각 우측 또는 좌측으로 이동 제어된다. 즉, 검출 신호(A, B)는 H 레벨의 출력을 우측으로 이동 제어하고, 검출 신호(C, D)는 H 레벨의 출력을 좌측으로 이동 제어한다. 더욱이, 검출 신호(A, D)는 홀수번째의 출력(p1, p3, p5)이 H 레벨 상태일 때에 이동 제어하고, 검출 신호(B, C)는 짝수번째의 출력(p2, p4, p6)이 H 레벨일 때에 이동 제어한다.

도 6은 위상 비교기(8)의 회로도이다. 이 위상 비교기에는 가변 클록(VariCLK)과 기준 클록(RefCLK)의 클록의 위상 관계를 검출하는 위상 검출부(51)를 구비한다. 이 위상 검출부(51)는 NAND 게이트(501, 502, 503, 504)로 이루어지는 래치 회로를 2개 구비하고, 기준 클록(RefCLK)에 대하여 가변 클록(VariCLK)의 위상이, (1) 일정 시간 이상 진행하고 있는 경우, (2) 일정 시간내 정도의 위상차의 관계에 있는 경우, 및 (3) 일정 시간 이상 지연되고 있는 경우를 검출한다. 검출 출력(n1∼n4)의 조합에 의해 상기 3종류의 상태가 검출된다.

샘플링 펄스 발생부(52)는 NAND 게이트(505), 지연 회로(506), NOR 게이트(507)로 이루어지고, 2개의 클록(RefCLK, VariCLK)이 함께 H 레벨이 될 때에 샘플링 신호를 노드(n9)에 출력한다. 샘플링 래치 회로부(53)는 샘플링 신호(n9)에 의해 검출 출력(n1∼n4)을 샘플링 게이트(508∼511)에 의해 샘플링하고, NAND(512, 513, 514, 515)로 이루어지는 래치 회로로 래치한다. 따라서, 샘플링시의 검출 출력(n1∼n4)이 노드(n5∼n8)에 각각 래치된다.

2분의 1 분주 회로(54)는 JK 플립플롭 구성이고, 양 클록(VariCLK, RefCLK)이 함께 H 레벨이 될 때를 NAND 게이트(520)로 검출하고, 그 검출 펄스(n10)를 2분의 1분주하여 역상의 펄스 신호(n11, n12)를 생성한다. 디코드부(55)는 샘플링 래치된 노드(n5∼n8)의 신호를 디코드하여, 가변 클록(VariCLK)이 기준 클록(RefCLK)보다 진행하고 있을 때는 인버터(536)의 출력을 H 레벨로 하고, 양 클록의 위상이 일치하고 있을 때는 인버터(536, 540)의 출력을 함께 L 레벨로 하고, 더욱이 가변 클록(VariCLK)이 기준 클록(RefCLK)보다 지연되고 있을 때는 인버터(540)의 출력을 H 레벨로 한다. 출력 회로부(56)는 디코드부(55)의 출력에 따라서 역상 펄스 신호(n11, n12)에 응답하여 검출 신호(A∼D)를 출력한다. 검출 신호(A∼D)는 이미 설명한 바와 같이 지연 제어 회로의 상태를 제어한다.

또한, 래치 회로(508, 510)의 2개의 노드(n5, n8)가 입력되는 AND 게이트(516), NOR 게이트(517) 및 OR 게이트(518)가 장치되고, 2개의 노드(n5, n8)가 함께 H 레벨일 때 또는 함께 L 레벨일 때에 위상 동기 검출 신호(JST)가 생성된다.

도 7은 도 6의 동작을 도시하는 타이밍 챠트도이다. 이 도면에서는 가변 클록(VariCLK)이 기준 클록(RefCLK)보다 진행하고 있는 상태, 양 클록의 위상이 일치하고 있는 상태, 그리고 가변 클록(VariCLK)이 기준 클록(RefCLK)보다 지연되는 상태를 순차로 나타내고 있다. 즉, 샘플링 펄스(n9)가 S1, S2일 때는, 가변 클록(VariCLK)이 진행하고 있기 때문에, 그것이 검출되고, 펄스(n12)에 응답하여 검출 신호(C)가 H 레벨로 출력되며, 또한 펄스(n11)에 응답하여 검출 신호(D)가 H 레벨로 출력된다. 샘플링 펄스가 S3일 때는, 위상이 일치하여 검출 신호(A∼D)는 모두 L 레벨이 되고, 위상 동기 검출 신호(JST)는 H 레벨이 된다. 더욱이, 샘플링 펄스가 S4, S5, S6일 때는, 가변 클록(VariCLK)이 지연되고 있기 때문에, 그것이 검출되고, 펄스(n11)에 응답하여 검출 신호(B)가 또는 펄스(n12)에 응답하여 검출 신호(A)가 각각 H 레벨이 된다.

상기 동작을 이하에 차례로 설명한다.

샘플링 펄스 S1

이 기간에는 가변 클록(VariCLK)이 진행하고 있기 때문에, 양 클록(VariCLK, RefCLK)이 함께 L 레벨 상태에서 가변 클록(VariCLK)이 먼저 H 레벨로 되고, 노드(n2)가 L 레벨, 노드(n1)가 H 레벨로 래치된다. NAND 및 인버터(500)는 가변 클록(VariCLK)을 일정 시간 지연시키는 지연 소자이고, NAND(503, 504)에서도 마찬가지로 노드 n3=H 레벨, 노드 n4=H 레벨이 래치된다. 그래서, 샘플링 발생부(52)에서 양 클록(VariCLK, RefCLK)이 함께 H 레벨이 되는 타이밍으로 지연 회로(506)의 지연 시간분의 폭을 가지는 샘플링 펄스(n9)가 생성되고, 위상 비교부(51)에서의 래치 상태가 샘플링되며, 래치부(53)에서 그 래치 상태가 래치된다. 즉, 노드(n1∼n4)의 상태가 노드(n5∼n8)에 전송된다.

그리고, 양 클록(VariCLK, RefCLK)이 함께 H 레벨이 되는 타이밍으로 펄스(n10)가 생성된다. 분주 회로부(54)는 NAND(524, 525)의 래치 회로와 NAND(528, 529)의 래치 회로가 게이트(526, 527) 및 게이트(530, 531)에서 결합되고, 그들 게이트는 펄스(n10)의 반전, 비반전 펄스로 열린다. 따라서, 펄스(n10)가 2분의 1로 분주된다.

디코더부(55)에서는 노드(n5∼n8)의 H, L, H, L 레벨의 상태에 의해, 인버터(536)의 출력이 H 레벨로, 인버터(540)의 출력이 L 레벨로 된다. 따라서, 펄스(n12)에 응답하여 인버터(536)의 H 레벨이 NAND(543), 인버터(544)를 통해 검출 신호(C)를 H 레벨로 한다. 검출 신호(C)의 H 레벨에 의해, 시프트 레지스터의 H 레벨의 출력은 좌측으로 이동하고, 가변 지연 회로의 지연 경로가 길어지게 된다. 그 결과, 가변 클록(VariCLK)은 지연되는 방향으로 제어된다. 또한, 노드(n5, n8)가 L, H 레벨이기 때문에, 위상 동기 검출 신호(JST)는 L 레벨이다.

샘플링 펄스 S2

상기와 마찬가지로, 가변 클록(VariCLK)이 진행하고 있는 것이 위상 비교부(51)에서 검출되고, 펄스(n11)에 응답하여 검출 신호(D)가 H 레벨이 된다. 따라서, 마찬가지로 지연 제어 회로의 지연 제어 신호(N9)(p1∼pn)의 H 레벨 출력은 좌측으로 이동하여, 가변 지연 회로의 지연 경로는 보다 길게 된다.

샘플링 펄스 S3

샘플링 펄스(S3)가 출력되는 타이밍에서는 양 클록(VariCLK, RefCLK)은 거의 위상이 일치한다. 지연 소자(500)에서의 지연 시간 이내의 위상 어긋남을 갖는 경우, 가변 클록(VariCLK)이 약간 진행하고 있을 때,

n1=H, n2=L, n3=L, n4=H

n5=H, n6=L, n7=L, n8=H

가 된다. 이 상태가 도 7에 도시되어 있다. 또한, 지연 소자(500)에서의 지연 시간 이내의 위상 어긋남을 갖는 경우에, 가변 클록(VariCLK)이 약간 지연되고 있을 때는,

n1=L, n2=H, n3=H, n4=L

n5=L, n6=H, n7=H, n8=L

이 된다.

어느쪽 경우라도, 디코더부(55)에 의해 디코드되고, 양 인버터(536, 540)의 출력이 함께 L 레벨로 되며, 검출 출력(A∼D)은 전부 L 레벨이 된다. 그 결과, 지연 제어 회로의 상태는 변화하지 않아, 가변 지연 회로의 지연 시간이 변화하지 않는다. 또한, 위상 동기 검출 신호(JST)는 H 레벨이 된다. 이 상태는 래치 회로(508, 510)에 의해 유지된다.

샘플링 펄스 S4, S5, S6

이 경우는 가변 클록(VariCLK)이 지연되고 있다. 따라서, 위상 비교부(51)의 래치 상태는,

n1=L, n2=H, n3=L, n4=H

가 되고, 그 결과 샘플링된 래치부(53)에서도,

n5=L, n6=H, n7=L, n8=H

가 된다. 이 상태가 디코더부(55)로 디코드되고, 인버터(536)는 L 레벨 출력, 인버터(540)는 H 레벨 출력이 된다. 따라서, 펄스(n11, n12)에 응답하여 검출 신호(B, A)가 각각 H 레벨이 된다. 그 결과, 지연 제어 회로의 지연 제어 신호(N9)의 H 레벨의 신호(p)가 오른쪽 방향으로 이동하고, 가변 지연 회로의 지연 경로를 짧게 하여 지연 시간을 짧게 한다. 그 때문에, 가변 클록(VariCLK)이 진행하는 방향으로 제어된다. 이 때, 위상 동기 검출 신호(JST)는 L 레벨이다.

도 8은 입력 버퍼(1)의 회로도이다. 입력 버퍼(1)는 외부 클록(CLK)의 입력 버퍼(80)와 외부 클록(CLK)이 유효한 것을 나타내는 클록 인에이블 신호(CKE)의 입력 버퍼(81)로 구성된다. 이 입력 버퍼(1)는 클록 인에이블 신호(CKE)가 활성화 상태의 H 레벨일 때는, 외부 클록(CLK)에 응답하여 내부 클록(CLK1)을 생성하고, 클록 인에이블 신호(CKE)가 비활성화 상태의 L 레벨일 때는, 내부 클록(CLK1)은 생성되지 않는다.

도 8에 도시되는 바와 같이, 외부 클록의 입력 버퍼(80)는 P형 트랜지스터(374, 375)와 N형 트랜지스터(376, 377, 378)로 이루어지는 차동 회로(373)와, 인버터(379∼382, 384)와, NAND 게이트(383)를 구비한다. 또한, 클록 인에이블 신호(CKE)의 입력 버퍼(81)는 P형 트랜지스터(386, 387)와 N형 트랜지스터(388∼390)로 이루어지는 차동 회로(385)와 인버터(391∼393)와, 용량(394)과, 전송 게이트(396)와 인버터(400, 401)로 이루어지는 래치 회로(399)를 구비한다.

도 9는 도 8의 입력 버퍼의 동작 타이밍 챠트도이다. 도 9의 타이밍 챠트도에서는 클록 인에이블 신호(CKE)가 비활성 상태의 L 레벨에서 활성 상태의 H 레벨로 이동하는 경우를 도시한다. 외부 클록(CLK)이 L 레벨인 경우, 트랜지스터(376)가 비도통으로 되고, 인버터(381)의 출력을 L 레벨로 한다. 그 결과, 전송 게이트(396)가 도통한다. 그 때의, 클록 인에이블 신호(CKE)의 상태가 래치 회로(399)에 유지된다. 클록 인에이블 신호(CKE)가 L 레벨일 때는, 트랜지스터(388)가 비도통으로 되고, 인버터(400)의 출력은 H 레벨을 유지한다. 즉 신호(CSUZ)는 H 레벨이 되고, NAND 게이트(383)는 출력을 강제적으로 H 레벨, 내부 클록(CLK1)을 강제적으로 L 레벨로 한다. 따라서, 클록 인에이블 신호(CKE)가 L 레벨인 동안은 내부 클록(CLK1)은 생성되지 않는다.

그래서, 클록 인에이블 신호(CKE)가 활성화 상태의 H 레벨이 되면, 외부 클록(CLK)의 L 레벨시에 전송 게이트(396)가 도통하고, 래치 회로(399)가 클록 인에이블 신호(CKE)의 상태를 래치한다. 그 결과, 신호(CSUZ)는 L 레벨이 되고, NAND 게이트(383)를 통해 외부 클록(CLK)에 따른 내부 클록(CLK1)이 생성된다.

더욱이, 신호(CSUZ)에 응답하여 인버터(402)를 통해 DLL 인에이블 신호(DLLEN)가 생성된다. 즉, DLL 인에이블 신호(DLLEN)는 클록 인에이블 신호(CKE)에 위상 동기한 제어 신호이고, 메모리 장치 자체가 활성 상태가 되면, DLL 인에이블 신호(DLLEN)는 H 레벨이 된다.

도 10은 분주비 제어 회로(10)의 회로도이다. 또한, 도 11은 도 10의 분주비 제어 회로의 타이밍 챠트도이다. 분주비 제어 회로(10)는 인버터(82∼84, 87)와 NAND 게이트(85, 86)를 구비하고, 위상 비교기(8)가 입력 클록의 위상이 일치하여 로크 상태가 된 것을 검출하는 위상 동기 검출 신호(JST)와, DLL 인에이블 신호(DLLEN)를 공급받는다. 분주비 제어 회로(10)는 DLL 인에이블 신호(DLLEN)가 활성 상태(H 레벨)일 때에 위상 동기 검출 신호(JST)가 H 레벨이 되면, 분주비 제어 신호(N8)를 H 레벨로 한다. 그 결과, 분주기(4)의 분주비가 크게 제어된다. 또한, 분주비 제어 회로(10)는 DLL 인에이블 신호(DLLEN)가 비활성 상태(L 레벨)가 된 뒤, 재차 활성 상태(H 레벨)가 되면, 인버터(82∼84)와 NAND 게이트(85)에 의해 노드(N11)에 원숏(one shot) 펄스를 생성하고, 위상 동기 검출 신호(JST)가 입력되는 NAND 게이트(86)의 출력(N12)을 H 레벨로 리셋하여, 분주비 제어 신호(N8)를 강제적으로 L 레벨로 제어한다. 그 결과, 분주기(4)의 분주비는 강제적으로 작게 제어된다.

DLL 인에이블 신호(DLLEN)의 활성화시에 분주기(4)의 분주비가 강제적으로 작게 되고, 위상 비교기(8)는 높은 주파수의 입력 클록(N2, N6)에 응답하여 위상 비교 동작을 행한다. 그리고 즉시 양 입력 클록(N2, N6)의 위상이 일치하는 경우는, 도 11의 실선으로 도시되는 바와 같이, 위상 동기 검출 신호(JST)가 H 레벨을 유지하고, 분주비 제어 신호(N8)가 다시 H 레벨이 된다. 또한, 잠시 양 입력 클록(N2, N6)의 위상이 일치하지 않는 경우는, 도 11의 파선으로 도시되는 바와 같이, 소정 시간동안 분주비 제어 신호(N8)는 L 레벨 상태를 유지하고, 위상 비교기(8)는 고주파 클록에 응답하여 위상 비교 동작을 행한다. 그리고, 이윽고 입력 클록의 위상의 일치가 검출되어 위상 동기 검출 신호(JST)가 H 레벨이 되고, 분주비 제어 신호(N8)는 H 레벨이 되며, 분주기(4)의 분주비는 커지게 된다.

도 12는 분주기(4)의 회로도이다. 도 12에 도시된 분주기(4)는 내부 클록(CLK1)(N1)을 공급받아 그 주파수를 4분의 1로 하는 4분주기(88)와, 주파수를 8분의 1로 하는 8분주기(89)를 구비한다. 4분주기(88)는 예컨대 JK 플립플롭을 2단 구성으로 하여 실현되고, 8분주기(89)는 그 4분주기(88)를 2단 구성으로 하여 실현된다. 그리고, NAND 게이트(90), 인버터(91), AND 게이트(92)를 구비하고, 분주비 제어 신호(N8)에 의해 분주비가 4와 8로 제어된다.

도 13은 도 12의 분주기(4)의 동작을 도시한 파형도이다. 내부 클록(CLK1)에 대하여 4분주기(88)는 4분의 1의 주파수 신호(C409)를 생성하고, 8분주기(89)는 8분의 1의 주파수 신호를 생성한다. 그리고, 분주비 제어 신호(N8)가 L 레벨일 때는, NAND 게이트(90)의 출력이 강제적으로 H 레벨이 되고, 노드(C410)의 H 레벨에 의해, 4분주기(88)의 출력(C409)은 AND 게이트(92)를 경유하여 분주된 클록(N2)으로서 출력된다. 즉, 분주기(4)의 분주비는 적다.

또한, 분주비 제어 신호(N8)가 H 레벨일 때는, 인버터(91) 및 NAND 게이트(90)를 통해 8분주기(89)의 8분의 1의 주파수 클록이 출력된다. 즉, 출력(C410)은 내부 클록(CLK1)의 8분의 1의 주파수 클록이다. 그리고, AND 게이트(92)에 의해 출력(C409)과 출력(C410)이 합성되어, 분주된 클록(N2)이 생성된다. 이 클록(N2)은 H 레벨의 펄스 폭이 분주비 제어 신호(N8)가 L 레벨인 경우의 클록(N2)과 동일하고, 그 주파수는 내부 클록(CLK1)의 8분의 1로 되어 있다.

상기한 바와 같이, 분주기(4)는 분주비 제어 신호(N8)에 의해 내부 클록(CLK1)을 낮은 분주비로 분주하거나 높은 분주비로 분주하거나 한다. 그리고, 분주된 클록(N2)은 도 3에 도시되는 바와 같이, 위상 비교기(8)의 기준 클록 단자에 공급된다.

도 6의 위상 비교기(8)의 설명으로부터 명백한 바와 같이, 공급되는 클록(N2)의 주파수가 높으면, 위상 비교 동작의 빈도도 높게 되고, 가변 지연 회로(2, 5)에의 지연 제어 신호의 변화도 빈번히 행하여진다. 그것에 대하여, 위상 비교기(8)에 공급되는 클록(N2)의 주파수가 낮으면, 위상 비교 동작의 빈도도 낮게 된다. 따라서, DLL 회로가 로크하였을 때에 분주기(4)의 분주비를 높게 하여 클록의 주파수를 내림으로써, 위상 비교기도 지연 제어 회로(9) 및 가변 지연 회로(2, 5)의 소비 전력을 억제할 수 있다. 그리고, 메모리 장치가 비활성 상태일 때에는 내부 클록이 생성되지 않고 위상 비교기(8)의 동작은 정지한다. 더구나, 메모리 장치가 재차 활성화(리셋)되는 경우는, 강제적으로 분주기(4)의 분주비를 작게 하여 위상 비교기(8)의 위상 비교 동작의 빈도를 높여, 로크 상태로 하기까지의 시간을 단축할 수 있다.

도 14는 본 발명의 다른 실시 형태예인 PLL 회로를 도시한 도면이다. PLL 회로는 기준 클록(RefCLK)과 가변 클록(VariCLK)의 위상을 비교하는 위상 비교 회로(102)와, 그 위상 비교 결과 신호(N21)로부터 위상차에 따른 전압(V)을 생성하는 적분 회로(103)와, 그 출력 전압(V)에 따른 주파수의 내부 클록(f)을 생성하는 전압 제어 발진 회로(104)와, 그 내부 클록을 분주하는 분주기(105)로 구성된다.

기준 클록(RefCLK)에 대하여 가변 클록(VariCLK)의 위상이 진행하고 있을 때는, 내부 클록(f)의 주파수가 낮게 되는 입력 전압(V)이 생성되고, 기준 클록(RefCLK)에 대하여 가변 클록(VariCLK)의 위상이 지연되고 있을 때는, 내부 클록(f)의 주파수가 높게 되는 입력 전압(V)이 생성됨으로써, 기준 클록(RefCLK)에 위상 동기한 내부 클록(f)이 생성된다.

본 실시 형태예에서는, 기준 클록(RefCLK)은 외부 클록(CLK)이 공급되는 입력 버퍼(100)의 출력 클록(CLK1)을 분주기(101)에 의해 분주함으로써 생성된다. 기준 클록(RefCLK)을 저주파수로 함으로써, 위상 비교기(102)의 동작 빈도를 줄여 저소비 전력으로 할 수 있다.

이러한 실시 형태예에서도, 상기 DLL 회로의 경우와 마찬가지로, 위상 비교기(102)가 양 클록의 위상이 일치하였을 때에 위상 동기 검출 신호(JST)를 생성한다. 그리고, 그 위상 동기 검출 신호(JST)에 응답하여 분주비 제어 회로(106)는 제어 신호(N20)에 의해 분주기(101)의 분주비를 더욱 올려 기준 클록의 주파수를 떨어뜨린다. 또한, 분주비 제어 회로(106)는 도 10에 도시된 회로 구성을 가지고, 입력 버퍼로부터의 PLL 인에이블 신호(PLLEN)가 비활성 상태에서 활성 상태가 되는 리셋시에, 상기 위상 동기 검출 신호(JST)를 리셋하여, 제어 신호(N20)에 의해 분주기(101)의 분주비를 내린다. 그 결과, 위상 비교기(102)의 위상 비교 동작 빈도가 높게 되어, PLL 회로가 로크 온하기까지의 시간이 단축된다.

이상 설명한 바와 같이, 본 발명에 의하면 공급되는 클록의 위상에 동기하여 소정의 회로 동작을 실현하기 위한 제어 클록을 생성하는 회로를 구비하는 집적 회로 장치에 있어서, 제어 클록 생성 회로의 소비 전력을 억제하면서 집적 회로 장치의 리셋시의 위상 동기 동작을 고속화할 수 있다.

Claims

기준 클록의 위상과 가변 클록의 위상을 비교하는 위상 비교기와,

공급된 클록을 제1 분주비 또는 제1 분주비보다 더 큰 제2 분주비로 분주하여 상기 기준 클록을 발생시키는 분주기를 포함하며,

상기 위상 비교기는 상기 기준 클록 위상이 상기 가변 클록 위상과 일치할 때 위상 동기 검출 신호를 생성하고, 상기 분주기는 상기 공급된 클록을 상기 위상 동기 검출 신호에 응답하여 상기 제2 분주비로 분주하는 것을 특징으로 하는 집적 회로 장치.
제1항에 있어서, 집적 회로 장치가 비활성화 상태에서 활성화 상태로 변경되는 리셋시에, 상기 분주기는 상기 제1 분주비로 분주를 행하여 상기 위상 비교기가 상기 리셋시에 고주파수와 위상 비교하는 것을 특징으로 하는 집적 회로 장치.
기준 클록의 위상과 가변 클록의 위상을 비교하는 위상 비교기와,

공급된 클록을 분주하여 상기 기준 클록을 생성하는 분주기를 포함하며,

상기 분주기는 제1 분주비 또는 제1 분주비보다 더 큰 제2 분주비로 상기 공급된 클록을 분주하고,

상기 집적 회로 장치가 비활성화 상태에서 활성화 상태로 변경되는 리셋시에, 상기 분주기는 상기 제1 분주비로 분주를 행하여 상기 위상 비교기가 상기 리셋시에 고주파수와 위상 비교하는 것을 특징으로 하는 집적 회로 장치.
제3항에 있어서, 비활성 상태일 때 상기 공급되는 클록을 정지하고, 상기 비활성 상태일 때 상기 위상 비교기의 동작을 정지하는 클록 입력 회로를 추가로 포함하는 것을 특징으로 하는 집적 회로 장치.
공급되는 클록의 위상에 대하여 소정의 타이밍으로 제어 클록을 생성하는 제어 클록 발생기를 포함하고, 이 제어 클록 발생기는,

상기 공급된 클록을 제1 분주비로 분주하는 분주기와;

상기 분주기에 의해 분주된 분주 클록을 기준 클록으로서 입력하고 가변 클록을 입력하며, 상기 기준 클록과 가변 클록의 위상을 비교하여 위상 비교 결과 신호를 생성하고, 양 클록의 위상이 일치할 때 위상 동기 검출 신호를 생성하는 위상 비교기와;

상기 분주 클록을 지연시키는 제1 가변 지연 회로와;

상기 제1 가변 지연 회로의 출력을 지연시켜 상기 가변 지연 회로 클록을 생성하는 더미 지연 회로와;

상기 공급되는 클록을 지연시켜 상기 제어 클록을 생성하는 제2 가변 지연 회로와;

상기 위상 비교 결과 신호에 응답하여 상기 기준 클록과 가변 클록의 위상이 일치하도록 상기 제1 및 제2 가변 지연 회로에 지연 제어 신호를 공급하는 지연 제어 회로를 포함하며,

상기 분주기는 상기 위상 동기 검출 신호에 응답하여 상기 제1 분주비보다 낮은 제2 분주비로 분주를 행하고, 비활성 상태에서 활성 상태로 변경되는 리셋시에는 상기 위상 동기 검출 신호가 리셋되어 상기 분주기가 상기 제1 분주비로 분주하고, 상기 위상 비교기는 상기 리셋시에 고주파수와 위상 비교를 행하는 것을 특징으로 하는 집적 회로 장치.
제5항에 있어서, 상기 집적 회로 장치는 비활성 상태일 때 상기 공급되는 클록을 정지하고, 상기 비활성 상태일 때 상기 위상 비교기의 동작을 정지하는 클록 입력 회로를 추가로 포함하는 것을 특징으로 하는 집적 회로 장치.
공급되는 클록의 위상에 대하여 소정 타이밍으로 제어 클록을 생성하는 제어 클록 발생기를 포함하고, 이 제어 클록 발생기는,

상기 공급되는 클록을 제1 분주비로 분주하는 분주기와;

상기 분주기에 의해 분주된 분주 클록을 기준 클록으로서 입력하고 가변 클록을 입력하며, 상기 기준 클록과 가변 클록의 위상을 비교하여 위상 비교 결과 신호를 생성하고, 양 클록의 위상이 일치할 때 위상 동기 검출 신호를 생성하는 위상 비교기와;

상기 분주 클록을 지연시키는 제1 가변 지연 회로와;

상기 제1 가변 지연 회로의 출력을 지연시켜 상기 가변 지연 회로 클록을 생성하는 더미 지연 회로와;

상기 공급되는 클록을 지연시켜 상기 제어 클록을 생성하는 제2 가변 지연 회로와;

상기 위상 비교 결과 신호에 응답하여 상기 기준 클록과 가변 클록의 위상이 일치하도록 상기 제1 및 제2 가변 지연 회로에 지연 제어 신호를 공급하는 지연 제어 회로를 포함하며,

상기 분주기는 상기 위상 동기 검출 신호에 응답하여 상기 위상 비교기가 저주파수와 위상 비교하도록 상기 제1 분주비보다 낮은 제2 분주비로 분주하는 것을 특징으로 하는 집적 회로 장치.
공급되는 클록의 위상에 대하여 소정의 타이밍으로 제어 클록을 생성하는 제어 클록 발생기를 포함하고, 이 제어 클록 발생기는,

상기 공급된 클록을 제1 분주비 또는 제1 분주비보다 더 큰 제2 분주비로 분주하는 분주기와;

상기 분주기에 의해 분주된 분주 클록을 기준 클록으로서 입력하고 가변 클록을 입력하며, 상기 기준 클록과 가변 클록의 위상을 비교하여 위상 비교 결과 신호를 생성하는 위상 비교기와;

상기 분주된 클록을 지연시키는 제1 가변 지연 회로와;

상기 제1 가변 지연 회로의 출력을 지연시켜 상기 가변 지연 회로 클록을 생성하는 더미 지연 회로와;

상기 공급되는 클록을 지연시켜 상기 제어 클록을 생성하는 제2 가변 지연 회로와;

상기 위상 비교 결과 신호에 응답하여 상기 기준 클록과 가변 클록의 위상이 일치하도록 상기 제1 및 제2 가변 지연 회로에 지연 제어 신호를 공급하는 지연 제어 회로를 포함하며,

상기 분주기는 비활성 상태에서 활성 상태로 변경되는 리셋시에 상기 위상 비교기가 상기 리셋시에 고주파수와 위상 비교를 행하도록 상기 제1 분주비를 이용하여 분주하는 것을 특징으로 하는 집적 회로 장치.
공급되는 클록에 위상 동기하여 내부 클록을 생성하는 PLL 회로를 포함하고, 이 PLL 회로는,

상기 공급되는 클록을 제1 분주비로 분주하는 분주기와;

상기 분주기에 의해 분주된 분주 클록을 기준 클록으로서 입력하고, 상기 내부 클록에 대응하는 가변 클록을 입력하며, 상기 기준 클록과 가변 클록의 위상을 비교하여 위상 비교 결과 신호를 생성하고, 양 클록의 위상이 일치할 때에 위상 동기 검출 신호를 생성하는 위상 비교기와;

상기 위상 비교 결과 신호에 응답하여 상기 기준 클록과 가변 클록의 위상차에 대응하는 신호를 생성하는 적분 회로와;

상기 위상차에 대응하는 신호에 따른 주파수를 갖는 상기 내부 클록을 생성하는 발진 회로를 포함하며,

상기 분주기는 상기 위상 동기 검출 신호에 응답하여 상기 제1 분주비보다도 낮은 제2 분주비로 분주하고, 비활성 상태에서 활성 상태로 변경되는 리셋시에 상기 위상 동기 검출 신호가 리셋되어 상기 분주기는 상기 제1 분주비로 분주를 행하고, 상기 위상 비교기는 상기 리셋시에 고주파수와 위상 비교하는 것을 특징으로 하는 집적 회로 장치.
제9항에 있어서, 비활성 상태일 때에 상기 공급되는 클록을 정지하고, 상기 비활성 상태일 때에 상기 위상 비교기의 동작을 정지하는 클록 입력 회로를 포함하는 것을 특징으로 하는 집적 회로 장치.