JP3973308B2 - セルフタイミング制御回路を内蔵する集積回路装置 - Google Patents
セルフタイミング制御回路を内蔵する集積回路装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、セルフタイミング制御回路が外部クロックを基準にして生成した入力取り込みタイミング信号を用いて、外部からの入力信号を取り込む入力回路を有する集積回路装置に関し、特に、パワーオン時やパワーダウンからの復帰時において位相調整が終了していない間のタイミング信号による入力信号の取り込みを禁止して、内部の誤動作を防止した集積回路装置に関するものである。
【0002】
【従来の技術】
外部から供給されるクロックに同期して内部回路が動作を行う集積回路装置として、例えば同期型DRAM(SDRAM)が知られている。かかる同期型の集積回路装置は、外部クロックに同期して、入力信号を取り込み、出力信号を出力する。その場合、従来の集積回路装置は、コマンド信号など外部からの入力信号を取り込む入力回路で、入力取り込みのタイミング信号として外部から供給されるクロック信号を直接用いていた。
【0003】
近年、半導体デバイスのデータ転送速度を向上させるため、クロック信号の周波数が非常に高くなってきている。これに伴い、クロック信号をチップ内部に取り込んでからタイミング信号として使用するまでの時間が、温度や電源電圧等を含む種々の条件の影響を受けて変動しやすくなる。そのため入力信号を取り込む時間的余裕が少なくなり、動作マージンの確保が非常に難しくなる。
【0004】
これを解決するため、外部クロック信号CLKに同期した入力取り込みタイミング信号CLK2をセルフタイミング制御回路であるDLL回路(Delay Locked Loop)で生成し、入力取り込みタイミング信号CLK2に同期して入力信号を取り込む方式が提案されている。例えば、特開平10-112182号公報(平成10年4月28日公開)等のその構成が記載される。
【0005】
図1は、従来のセルフタイミング制御回路と入力回路の構成例を示す図である。外部クロック信号CLKは、クロック入力バッファ1を介して基準クロックCLK1としてDLL回路回路2に供給される。DLL回路回路2は、後述する位相比較回路、遅延制御回路、ダミー入力バッファ、可変遅延回路から構成され、外部クロック信号CLKに同期した入力取り込みタイミング信号CLK2を生成して、入力回路3内の入力バッファ4に供給する。
【0006】
外部からのコマンド信号である、ローアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、チップセレクト信号/CSおよびライトイネーブル信号/WEは、入力バッファ4に供給される。入力バッファ4は、入力取り込みタイミング信号CLK2に同期して、コマンド信号を取り込みコマンドデコーダ5に伝達する。コマンドデコーダ5は、取り込まれたコマンド信号をもとに制御信号を生成して、内部回路に供給する。
【0007】
【発明が解決しようとする課題】
DLL回路回路2は、入力取り込みタイミング信号CLK2を外部クロックCLKの位相に一致または所定の位相関係になるように、位相調整する。そして、位相調整された入力取り込みタイミング信号CLK2を利用することで、実質的に外部からの入力信号が外部クロックCLKに同期して取り込まれる。しかしながら、DLL回路回路2が、位相調整段階にある間は、生成される入力取り込みタイミング信号CLK2は外部クロックCLKの位相と整合せず、かかる位相調整されていない入力取り込みタイミング信号CLK2に同期して入力コマンドを取り込むと、誤った入力コマンドが取り込まれる場合があり、内部回路の誤動作を招く。或いは、誤ったアドレス信号が取り込まれる場合もあり、誤ったアドレスへのアクセス動作を招く。
【0008】
位相調整の期間としては、例えば、電源投入時と省電力動作(パワーダウン動作)からの復帰時等が考えられる。電源投入時には、DLL回路は、後述する通り、内部の可変遅延回路の遅延量を初期状態にリセットしてからの位相調整を行う。そのため、位相調整期間中は、外部クロック信号CLKと入力取り込みタイミング信号CLK2の位相差が大きくなる。更に、セルフ・リフレッシュモードやパワーダウンモードなどの省電力動作を伴うスタンバイモードにおいては、消費電力を削減するために、外部クロックCLKの取り込みを停止してDLL回路の動作を停止したり、DLL回路が動作継続するがクロック周波数を低くしたり電源電圧を下げたりする。その結果、DLL回路の可変遅延回路の遅延量は、通常の動作状態で設定される遅延量から大きくはずれる。そのため、スタンバイモードから復帰した時も、外部クロック信号CLKと入力取り込みタイミング信号CLK2の位相差が大きくなる。
【0009】
現状では、電源投入後およびスタンバイモードからの復帰後の一定期間において、外部クロック信号CLKを基準にしたセットアップ・タイムおよびホールド・タイムでのコマンド信号の入力を、製品カタログ上で禁止している。これにより、誤ったコマンド信号やアドレス信号の取り込みによる内部回路の誤動作を防いでいる。
【0010】
しかし、電源投入時やスタンバイモードからの復帰時において、上記の一定時間を過ぎてもDLL回路の位相調整が終了しない場合は、誤ったタイミングで入力信号が取り込まれる可能性があり、上記のカタログ上の禁止条項では、集積回路装置の誤動作を完全に防止することはできない。また、電源投入時やスタンバイモードからの復帰時以外の期間において、電源ノイズ等の原因でDLL回路により生成される入力取り込みタイミング信号CLK2の位相が、外部クロックCLKの位相から大きくずれることも考えられる。かかる場合は、外部クロックCLKのタイミングから大きくずれたタイミングで入力コマンド信号やアドレス信号等が取り込まれる可能性があり、同様に内部回路の誤動作を招く。
【0011】
そこで、本発明の目的は、セルフタイミング制御回路が位相調整中において、誤ったタイミングで入力信号が取り込まれることを防止した集積回路装置を提供することにある。
【0012】
更に、本発明の目的は、電源投入時やスタンバイモードからの復帰時において、誤ったタイミングで入力信号が取り込まれることを防止した集積回路装置を提供することにある。
【0013】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、外部クロックと位相調整された入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、セルフタイミング制御回路が位相調整中の期間は、入力回路において、外部から供給されるコマンド入力信号、アドレス入力信号、データ入力信号等の入力信号が、内部に取り込まれることを禁止する。そして、セルフタイミング制御回路の位相調整がある程度まで終了した段階で、入力回路における入力取り込みタイミング信号を利用した入力信号の取り込み動作を許可する。かかる動作を行うために、入力回路は、例えばDLL回路のロックオン信号やアジャスト信号を利用して、或いは入力停止解除信号を利用して、入力取り込み制御信号を生成する。この入力取り込み制御信号に従って、入力回路は、入力信号の取り込みの停止と再開を制御する。
【0014】
上記のロックオン信号やアジャスト信号は、外部クロック信号と入力取り込みタイミング信号との位相差が一定範囲内に入ったときDLL回路発生する。アジャスト信号が発生するときの両クロック信号の位相差は、例えば、外部クロック信号に対する入力信号のセットアップ時間またはホールド時間以下となるように設定される。また、アジャスト信号の一例として、DLL回路がロックオンした時に生成されるロックオン信号も、本発明において使用することができる。
【0015】
入力停止解除信号は、電源投入直後およびスタンバイモードからの復帰直後に一定時間が経過すると発生する。一定時間として、例えば、外部クロック信号と入力取り込みタイミング信号との位相差が一定範囲内に入るために要するDLL回路の位相調整時間が設定される。
【0016】
上記アジャスト信号または入力停止解除信号が発生していない場合、つまり外部クロック信号と入力取り込みタイミング信号との位相差が大きいときには、コマンド信号の内部回路への取り込みが停止する。これにより、誤ったコマンドやアドレスの取り込みによる誤動作を防ぐことができる。
【0017】
上記の目的を達成するために、本発明は、外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
前記セルフタイミング制御回路における前記入力取り込みタイミング信号が前記所定の位相関係からずれている第1の期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記第1の期間後の第2の期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行うことを特徴とする。
【0018】
更に、上記の目的を達成するために、本発明は、外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
電源投入後またはパワーダウン動作からの復帰後の入力取り込み停止期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記入力取り込み停止期間後において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行うことを特徴とする。
【0019】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0020】
[第1の実施の形態例]
図2は、本発明における第1の実施の形態例を示す図である。図1の従来例と同じ部分には同じ引用番号を付した。外部クロックCLKは、クロック入力バッファ1により取り込まれ、基準クロックCLK1を生成し、セルフタイミング制御回路を構成するDLL回路2に供給する。DLL回路に入力された基準クロック信号CLK1は遅延量を調整され、入力取り込みタイミング信号CLK2として入力回路3内の入力バッファ4に供給される。入力バッファ4は、入力取り込みタイミング信号CLK2に同期して、入力コマンド信号を入力しラッチし、コマンドデコーダ5に供給する。コマンドデコーダ5は、供給された入力コマンド信号をデコードし、内部のメモリ回路6に供給する。入力バッファ4は、例えばアドレス信号を取り込む回路であってもよく、その場合は、コマンドデコーダは、アドレス信号のデコーダ回路になる。更に、入力バッファ4は、書き込みデータを取り込む回路であっても良い。
【0021】
図2に示された第1の実施の形態例では、DLL回路からのロックオン信号JSTが、イネーブル信号として入力バッファ4に供給される。入力バッファ4は、ロックオン信号JSTがHレベルの場合、コマンド信号/CS, /RAS, /CAS, /WEを、入力取り込みタイミング信号CLK2に同期して取り込み、コマンドデコーダ5に出力する。コマンドデコーダ5は、取り込んだコマンド信号をもとに制御信号を生成して内部回路のメモリ回路6に出力する。一方、DLL回路のロックオン信号がLレベルの場合、入力バッファ4の取り込み動作が停止し、コマンド信号の取り込みが停止される。
【0022】
DLL回路2から生成されるロックオン信号JSTは、後述する通り、基準クロックCLK1と入力取り込みタイミング信号CLK2の位相が、所定の位相関係になった時、或いは所定の位相関係の近傍領域に入った時に生成される。従って、電源投入時やパワーダウン動作からの復帰時において、DLL回路2が位相調整動作を行っている間は、ロックオン信号はLレベルとなり、位相調整動作が終了して上記の所定の位相関係になったときに、Hレベルになる。
【0023】
図3は、セルフタイミング制御回路であるDLL回路の構成図である。 外部クロック信号CLKは、クロック入力バッファ1により入力され、基準クロックCLK1として可変遅延回路12に供給される。基準クロックCLK1は、分周器11に供給され周波数の低い基準クロックc-clkとして、第2の可変遅延回路13に供給され、同時に、位相比較回路15の基準クロック入力として供給される。可変遅延回路12の出力は、入力取り込みタイミング信号CLK2として、図2に示した入力バッファ4に供給される。また、可変遅延回路13を通過したクロックは、入力バッファ1と同等の遅延量を有するダミー入力バッファ14を介して、位相比較回路15に可変クロック入力d-i-clkとして供給される。位相比較回路15は、上記基準クロックc-clkおよび可変クロックd-i-clkの位相を比較し、位相比較結果φS、φRを遅延制御回路16に供給する。遅延制御回路16は、位相比較結果φS、φRに応じて、両クロックc-clk、d-i-clkの位相が一致する様に(厳密には360°ずれた関係になるように)、遅延制御信号φEを可変遅延回路12,13に供給する。可変遅延回路13の遅延量が調整され、基準クロックc-clkと可変クロックd-i-clkの位相が一致するとき、入力取り込みタイミング信号CLK2の位相が、外部クロックCLKの位相と一致する。
【0024】
可変遅延回路12,13、位相比較回路15及び遅延制御回路16の構成例および動作は、後で詳述する。
【0025】
位相比較回路15は、上記第1の入力c-clkおよび第2の入力d-i-clk の位相が一致(ロックオン)すると、ロックオン信号JSTをHレベルにする。また、第1及び第2の入力c-clk、d-i-clkの位相が一定の範囲よりもずれている場合は、ロックオン信号JSTはLレベルのままである。このロックオン信号JSTが、図2に示した通り、入力バッファ4に供給される。
【0026】
[入力バッファの構成および動作]
図4は、第1の実施の形態例における入力バッファの構成例を示す図である。入力バッファ4は、入力信号を入力し増幅する差動増幅回路20と、その入力された入力信号を取り込んでラッチするラッチ回路21と、入力取り込み制御信号発生回路22とを有する。入力取り込み制御信号発生回路22は、パワーオンリセット信号PONやパワーダウン解除信号PDRに応答して入力取り込み禁止状態のLレベルになり、DLL回路のロックオン信号JSTに応答して入力取り込み許可状態のHレベルになる入力取り込み制御信号N4を生成する。この入力取り込み制御信号N4によって、入力信号の入力を行う差動増幅回路20の非活性、活性が制御される。また、DLL回路により位相調整して生成された入力取り込みタイミング信号CLK2に応答して、ラッチ回路21が入力信号をラッチし、内部に転送する。
【0027】
図5は、差動増幅回路の回路図である。入力信号INを供給されるNチャネルトランジスタ32と、基準電圧が供給されるNチャネルトランジスタ33とがソース接続され、Pチャネルトランジスタ34,35を有するカレントミラー回路からなる負荷回路が、ドレイン側に接続される。そして、上記の入力取り込み制御信号N4により導通、非導通が制御されるNチャネルトランジスタ25とPチャネルトランジスタ23がそれぞれの電源側に設けられる。
【0028】
図6は、第1の実施の形態例の動作を示すタイミングチャート図である。以下、電源が投入された時の動作と、パワーダウン動作であるスタンバイモードから解除された時の動作について説明する。尚、スタンバイモードには、例えば外部クロックの取り込み自体を停止して、内部のDLL回路動作も停止させる動作や、外部クロックの取り込みは継続するも、内部のDLL回路の位相比較動作をより低い周波数のクロックを利用しておこなう動作等を含む。いずれの場合も、内部回路の動作の消費電力が節約された状態となるパワーダウン動作を伴う。
【0029】
最初に、電源投入時には、外部電源Vccの立ち上がりに伴ってパワーダウン解除信号PDRがHレベルになり、またパワーオンリセット信号PONが発生する。パワーオンリセット信号PONは、外部電源Vccの立ち上がりを検出する図示しないパワーオン検出回路により生成される。また、パワーダウン解除信号PDRは、例えば外部クロックCLKが有効であることを示すクロック・イネーブル信号CKEがHレベルの時にHレベルの解除状態、Lレベルの時にLレベルのパワーダウン状態を示す。通常、電源の投入に従い、パワーダウン解除状態になる。従って、このパワーダウン解除信号PDRは、Lレベルの時にパワーダウン状態を示すパワーダウン信号ともいえる。いずれの場合も、信号PDRがLレベルからHレベルに立ち上がる時、パワーダウン動作から復帰する。
【0030】
パワーオンリセット信号PONにより、NOR回路28の出力N2は一時的にLレベルになり、PMOSトランジスタ29をオンにしする。電源投入時には、後述する通り、DLL回路内の可変遅延回路12,13が初期化されて(例えば最小遅延量)、DLL回路の位相調整が行なわれる。従って、この時点でロックオン信号JSTはLレベルであり、NMOSトランジスタ30はオフになっている。よって、ノードN3及び入力取り込み制御信号N4は、ラッチ回路31によりそれぞれHレベル、Lレベルにラッチされ、入力差動増幅回路22のNMOSトランジスタ25とPMOSトランジスタ23が共にオフになり、入力差動増幅回路24は非活性状態になり、コマンド信号/CS,/RAS,/CAS,/WEの入力バッファ4への取り込みが停止する。この入力取り込み制御信号N4がLレベルの間が、入力の取り込みが禁止される入力取り込み停止期間になる。
【0031】
やがて、DLL回路の位相調整が完了して、入力取り込みタイミング信号CLK2の位相が外部クロックCLKの位相と一致すると、ロックオン信号JSTがHレベルになり、NMOSトランジスタ30がオンになり、入力取り込み制御信号N4が、Hレベルにラッチされる。入力取り込み制御信号N4がHレベルになると、入力差動増幅回路24が動作を開始し、コマンド信号/CS,/RAS,/CAS,/WEを入力し増幅し、フリップフロップ21に供給する。フリップフロップ21は、DLL回路から供給される入力取り込みタイミング信号CLK2に同期してコマンド信号を取り込み、ラッチし、コマンドデコーダ5に出力する。
【0032】
その後、外部クロックCLKにノイズが発生したりジッタが発生したりすることで、DLL回路のロックオン状態が解除され、ロックオン信号JSTがLレベルになっても、入力取り込み制御信号N4の取り込み許可状態(Hレベル)はラッチ回路31により維持される。即ち、電源投入後、一旦DLL回路がロックオン状態になると、その後は、外部クロックCLKに位相が一致した入力取り込みタイミング信号CLK2に同期して、入力信号の入力とラッチが行われる。
【0033】
次に、パワーダウン動作を伴うスタンバイモードに移行すると、パワーダウン解除信号PDRがLレベルになり、それに伴いDLL回路のロックオンが解除されてロックオン信号JSTがLレベルになる。このとき、NOR回路28の出力N2はLレベルになり、PMOSトランジスタ29をオンにする。また、ロックオン信号JSTはLレベルであり、NMOSトランジスタ30はオフになっている。よって、入力取り込み制御信号N4はLレベルにラッチされてNMOSトランジスタ25に入力され、その反転信号/N4がPMOSトランジスタ23に入力される。入力取り込み制御信号N4がLレベルのとき、PMOSトランジスタ23およびNMOSトランジスタ25は共にオフになり、入力差動増幅回路24は非活性状態になり作動せず、コマンド信号の入力バッファへの取り込みが停止する。
【0034】
スタンバイモードから復帰すると、パワーダウン解除信号PDRが解除状態のHレベルになるため、NOR回路28の出力N2はHレベルになり、PMOSトランジスタ29はオフになる。但し、スタンバイモードに移行した時と解除した時とでは、電源レベルやクロック周波数が異なるので、スタンバイモードから解除された直後は、DLL回路はロックオフ状態(JST=L)であり、位相調整動作を行う。従って、DLL回路がロックオンするまでは、入力取り込み制御信号N4のLレベルが維持され、差動増幅回路24は作動せず、コマンド入力信号の取り込みが停止したままとなる。やがてロックオンすると、ロックオン信号JSTがHレベルになり、電源投入時と同様に、入力取り込み制御信号N4がHレベルにラッチされ、入力差動増幅回路24が活性化状態になり、入力信号の取り込みとラッチを開始する。一旦入力取り込みが開始されると、ロックオン信号がLレベルに変化しても、入力取り込みタイミング信号CLK2に同期した入力取り込み動作は継続される。
【0035】
即ち、図6中に示されたスタンバイモード解除時の破線の期間が、スタンバイモードから解除された後のDLL回路の位相調整動作期間であり、入力信号の取り込みが停止される入力取り込み停止期間である。
【0036】
上述したように、本実施の形態例においては、電源投入後およびスタンバイモードから復帰後のDLL回路位相調整動作中は、入力差動増幅回路24への電源供給が停止する。そのため、位相調整が終わっていない誤ったタイミングを有する入力取り込みタイミング信号CLK2に同期した入力信号の取り込み動作は禁止され、更に、入力差動増幅回路の動作も停止され消費電力を削減することもできる。
【0037】
[可変遅延回路]
図7は、可変遅延回路12、13の例を示す図である。この可変遅延回路は、入力クロックCLK1,c-clkを制御されたゲート段数分遅延させて、出力クロックCLK2を出力する。可変遅延回路12、13は、複数のインバータ98〜112と、NANDゲート113〜128により、図示される通り構成される。NANDゲート113〜120の一方の入力には、入力クロックCLK1,c-clkを遅延させたクロックが供給され、他方の入力には遅延制御信号φE-1 〜φE-32が供給される。遅延制御信号φE-1 〜φE-32は、いずれか1つの信号がHレベルとなり、残りの信号がLレベルになる。
【0038】
仮に、遅延制御信号φE-1 がHレベルとすると、他の遅延制御信号のLレベルにより、NANDゲート113〜119の出力は全てHレベルとなる。その結果、NANDゲート121〜127は全てLレベル、インバータ102〜108は全てHレベルとなる。そこで、入力クロックは、4つのインバータ98〜101と、NANDゲート120,128と、4つのインバータ109〜112とからなる合計10段のゲートの遅延量をもって、出力クロックCLK2として出力される。この状態が、遅延量が最小の状態である。通常、電源投入時は、パワーオンリセット信号により遅延量が最小の状態にリセットされる。
【0039】
そして、Hレベルの遅延制御信号φE-1 〜φE-32が図中右側にシフトするたびに、NANDゲート127及びインバータ108の2段のゲートの遅延量が追加される。そして、遅延制御信号φE-32がHレベルになると、最大の遅延量となる。即ち、遅延制御信号φE-1 〜φE-32の内、Hレベルの遅延制御信号が右側に1つずれると、NANDゲートとインバータの2段分の遅延量が増加され、左側に1つずれると、同様の2段分の遅延量が減少される。
【0040】
[位相比較回路]
図8は、位相比較回路15内の位相比較部の回路図である。また、図9は、その中のロックオン検出回路の回路図である。更に、図10は、位相比較部の動作を示す波形図である。この位相比較部は、NANDゲート199〜203及びインバータ215からなる部分において、第1のクロックc−clkと第2のクロックd−i−clkとの位相関係を検出して、ノードn1〜n4にその検出結果を生成する。両クロックの位相関係は、図10(A)に示される通り、第1のクロックc−clkに比較して第2のクロックd−i−clkの位相が進んでいる状態と、図10(B)に示される通り、両クロックの位相がほぼ一致している状態と、図10(C)に示される通り、第1のクロックc−clkに比較して第2のクロックd−i−clkの位相が遅れている状態とに分類される。
【0041】
図10(A)の状態の場合は、両クロックがLレベルの状態では、ノードn1〜n4は全てHレベルであり、その後、第2のクロックd−i−clkが先にHレベルになり、
n1=L、n2=H、n3=L、n4=H
になる。その後、第1のクロックc−clkが遅れてHレベルになっても、上記のノードn1〜n4の状態は変化しない。NANDゲート198は、両クロックが共にHレベルになると出力をLレベルにし、その立ち下がりエッジから所定の幅のHレベルパルスが、NORゲート216から出力される。このHレベルパルスが、サンプリングパルスとしてNANDゲート204〜207に供給され、ノードn1〜n4の状態が、NANDゲート208,209からなるラッチ回路と、NANDゲート210,211からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φb、φc、φd、φeは、図8の表に示される通り、
φb=H、φc=L、φd=H、φe=L
になる。
【0042】
図10(B)の状態は、第1のクロックc−clkに対して第2のクロックd−i−clkの位相が、NANDゲート201とインバータ215の遅延時間以内の範囲で遅れる場合である。NANDゲートとインバータの遅延時間は、上記した可変遅延回路の遅延制御1段分の遅延量と同じである。その場合は、第1のクロックc−clkが先にHレベルとなり、
n1=H、n2=L
になり、更に、インバータ215の出力が第2のクロックd−i−clkよりも後にHレベルになり、
n3=L、n4=H
になる。
【0043】
従って、両クロックがHレベルになるタイミングでラッチされ、信号φb、φc、φd、φeは、図8の表に示される通り、
φb=L、φc=H、φd=H、φe=L
になる。この場合は、位相が一致したことを意味するので、ロックオン検出回路418の出力のロックオン信号JSTもHレベルを出力する。
【0044】
図10(C)の状態では、第1のクロックc−clkが先にHレベルになり、
n1=H、n2=L、n3=H、n4=L
になる。その後、第2のクロックd−i−clkが遅れてHレベルになっても、上記のノードn1〜n4の状態は変化しない。この状態が、両クロックがHレベルになるタイミングでラッチされ、信号φb、φc、φd、φeは、図8の表に示される通り、
φb=L、φc=H、φd=L、φe=H
になる。
【0045】
図9に示したロックオン検出回路418は、NANDゲート37,38からなるラッチ回路と、そのラッチ出力がインバータ40を介して供給され、更に信号φc、φdが供給されるNANDゲート41と、インバータ39,42とを有する。このロックオン検出回路418は、パワーダウン解除信号PDRの解除状態(Hレベル)が、NORゲートの出力のサンプリングパルスφ216が生成されるタイミングでゲート37,38からなるラッチ回路にラッチされ、ゲート37の出力がLレベル、インバータ40の出力がHレベルになる。その結果、ロックオン信号JSTは、信号φc、φdに応じて上記の通りのレベルになる。
【0046】
そして、パワーダウン解除信号PDRがパワーダウン状態(Lレベル)になると、ゲート37の出力がHレベルに変化し、サンプリングパルスφ216のタイミングでラッチされる。従って、強制的にロックオン信号JSTがLレベルにされる。即ち、図6に示されたスタンバイモード移行時の動作の通りである。
【0047】
図11は、位相比較回路15の位相比較出力部の回路図である。また、図12は、その位相比較出力部の動作を示す波形図である。波形図の(A),(B),(C)は、図8及び図10の(A),(B),(C)にそれぞれ対応する。
【0048】
位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φaの周波数を2分の1に分周する分周回路21Aと、その分周回路21Aからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φb、φc、φd、φeに基づいて、位相比較結果信号φSO〜φREを出力する出力回路21Bとから構成される。
【0049】
2分の1分周回路21Aは、JKフリップフロップ構成であり、両クロックc−clk,d−i−clkが共にHレベルになる時をNANDゲート198(図8)で検出し、その検出パルスφa を2分の1分周して、逆相のパルス信号n11とn12とを生成する。検出パルスφa がゲート226,227に供給され、反転検出パルス/φa がゲート222,223に供給され、ゲート228,229からなるラッチ回路と、ゲート224,225からなるラッチ回路間で、反転信号を転送する。その結果、2分の1分周された逆相のパルス信号n11,n12が生成される。
【0050】
出力回路21Bは、サンプリングラッチされた信号φb、φc、φd、φeをデコードして、第1のクロックc−clkの位相が第2のクロックd−i−clkより遅れている時(状態(A))は、ダイオード236の出力をHレベルにし、両クロックの位相が一致している時(状態(B))は、ダイオード236と237の出力を共にLレベルにし、更に、第1のクロックc−clkの位相が第2のクロックd−i−clkより進んでいる時(状態(C))は、ダイオード237の出力をHレベルにする。
【0051】
従って、出力回路21Bは、NANDゲート232〜235のデコード機能により、上記の状態(A)の時は、NANDゲート232,233が、タイミング信号n11,n12に応答して、第2のクロックd−i−clkの位相を遅らせる様に、可変遅延回路13の遅延量を増加させる位相比較結果信号φSO、φSEを、交互にHレベルにする。即ち、図12(A)に示される通りである。また、上記の状態(B)の時は、出力回路21Bは、図12(B)の如く、位相比較結果信号φSO〜φREを生成しない。更に、上記の状態(C)の時は、図12(C)の如く、NANDゲート234,235が、タイミング信号n11,n12に応答して、第2のクロックd−i−clkの位相を進める様に、可変遅延回路12、13の遅延量を減少させる位相比較結果信号φRO、φREを、交互にHレベルにする。
【0052】
[遅延制御回路]
図13は、遅延制御回路16の一部の構成を示す回路図である。遅延制御回路16は、位相比較結果信号φSO〜φREに応答して、NORゲート431−1〜431−3から遅延制御信号φE-1 〜φE-3 を出力する。図7に示した通り、遅延制御信号φE-1 〜φE-32は、32ビットで構成される。
【0053】
遅延制御回路16は、位相比較結果信号φSO、φSEによりHレベルの遅延制御信号φE を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号φRO、φREによりHレベルの遅延制御信号φE を左側にシフトし可変遅延回路の遅延量を減少させる。
【0054】
遅延制御回路16の各段は、例えば1段目では、NANDゲート432−1とインバータ433−1からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φSO〜φREによりラッチ回路432−1と433−1の状態を強制的に反転させるトランジスタ434−1,436−1を有する。トランジスタ438−1,439−1は、反転の対象外の場合にトランジスタ434−1,436−1によってはラッチ回路が反転されないようにする為に設けられる。2段目〜3段目の回路も同様の構成である。これらのトランジスタは全てNチャネル型である。
【0055】
今仮に、パワーオンリセットに伴いLレベルパルスのリセット信号φR が印加されると、NANDゲート431−1〜3の出力は全てHレベルになり、インバータ433−1〜3の出力は全てLレベルになる。従って、ノード5a−2がLレベルになり、NORゲート431−1の出力の遅延制御信号φE-1 はHレベルになる。また、ノード5a−1,5a−3が共にHレベルであるので、それ以外の遅延制御信号φE-2 、φE-3 は全てLレベルになる。即ち、リセット信号φR に応答して、遅延制御信号φE-1 がHレベルになり、可変遅延回路13,14は最小遅延時間に制御される。
【0056】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φSO〜φREのいずれかがHレベルになる。今仮に、位相比較結果信号φSEがHレベルになると、トランジスタ434−1が導通し、ノード5a−1を強制的にLレベルに引き下げて、インバータ433−1の出力のノード5a−2を強制的にHレベルに引き上げる。その結果、NORゲート431−1の出力φE-1 はLレベルになる。また、ノード5a−1と5a−4が共にLレベルであるので、NORゲート431−2の出力φE-2 はHレベルになる。そして、1段目と2段目のラッチ回路は、その状態を保持する。更に、その後の位相比較により位相比較結果信号φSOがHレベルになると、同様の動作により、ノード5a−3と5a−6が共にLレベルになり、遅延制御信号φE-3 がHレベルになる。この様に、位相比較結果信号φSEとφSOにより、遅延時間が長くなる様に遅延制御信号φE が右側にシフトする。
【0057】
逆に、位相比較結果信号φREとφROにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φE が左側にシフトする。尚、上記した位相比較回路の出力部の動作から明らかな通り、位相比較結果信号φSEとφSOは、第2のクロックd−i−clkが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φREとφROは、第2のクロックd−i−clkが遅れている時に位相比較毎に交互に生成される。
【0058】
また、位相比較結果信号φSE、φSOに応答して、遅延制御信号φE が次々に右側に移動し、最後に遅延制御信号φE-32がHレベルになる。この状態では、インバータ433−32の出力がLレベル、NANDゲート432−32の出力がHレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φSOが供給されると、NANDゲート432−43の出力がLレベルに引き下げられ、インバータ433−32の出力がHレベルに引き上げられる。
【0059】
上記の位相比較動作は、分周されたクロックc−clkの立ち上がりエッジ毎に行われる。そして、電源投入時には、リセット信号φRにより可変遅延回路が最小遅延時間に設定され、分周クロックc−clkの立ち上がり毎に位相比較と遅延時間調整が繰り返され、やがて、両クロック間の位相差が可変遅延回路の最小遅延単位以内になると、ロックオン信号JSTがHレベルになる。また、パワーダウン動作から復帰した時は、パワーダウン動作開始時と状態が異なるので、通常ロックオフ状態にあり、しばらく位相調整動作を行うことで、ロックオン信号JSTがHレベルになる。
【0060】
[第2の実施の形態例]
図14は、第2の実施の形態例の構成を示す図である。本実施の形態例の基本的な構成および動作は第1実施の形態例と同様である。ただし、コマンド入力信号/CS, /RAS, /CAS, /WEの取り込みを制御する信号として、DLL回路のロックオン信号JSTではなく、アジャスト信号φAJを使用している点が異なる。アジャスト信号φAJは、外部クロック信号CLKと入力取り込みタイミング信号CLK2との位相差が一定範囲内に入ったときに発生する。
【0061】
本実施の形態例におけるアジャスト信号φAJは、基準クロックc-clkと可変クロックd-i-clkとの位相差が、外部クロックCLKの立ち上がりエッジの前後の入力信号を取り込む為のセットアンプ時間とホールド時間内にある時に生成される。即ち、ロックオン信号JSTが生成される時の位相差よりも緩和された位相差範囲になった時に、アジャスト信号φAJが生成される。
【0062】
そして、第2の実施の形態例における入力バッファ4の構成は、図4の構成と同じであり、ロックオン信号JSTの代わりにこのアジャスト信号φAJが供給される。即ち、電源投入時に入力取り込み制御信号N4がLレベルに制御されて入力信号の取り込みが停止され、DLL回路の位相調整が進んでアジャスト信号φAJがHレベルになると、入力取り込み制御信号N4がHレベルに制御され、入力信号の取り込みが許可される。また、スタンバイモードに移行した時は、入力取り込み制御信号N4がLレベルに制御され、入力信号の取り込みが停止され、スタンバイモードが解除されてもその入力取り込み停止期間が継続され、DLL回路の位相調整が進んでアジャスト信号φAJがHレベルになると、入力取り込み制御信号N4がHレベルに制御され、入力信号の取り込みが許可される。
【0063】
第2の実施の形態例によれば、DLL回路がジッタの発生等によりロックオン状態にならない場合でも、それより位相差が緩和されたアジャスト信号φAJは発生されるので、確実に入力取り込み停止を解除することができる。しかも、アジャスト信号φAJが生成される状態では、有効な入力信号を取り込むことができるタイミングを有する入力取り込みタイミング信号CLK2が生成されているので、入力の取り込みを許可しても内部回路の誤動作を招くことはない。
【0064】
[アジャスト信号発生回路の構成例および動作]
図15は、アジャスト信号φAJ発生回路の構成例(1)を示す図である。また、図16はその動作を示す図であり、図17はその動作タイミングを示す図である。
【0065】
アジャスト信号発生回路には、DLL回路の位相比較回路15で位相比較される基準クロックc-clkと可変クロックd-i-clkとが入力される。可変クロックd-i-clkは、遅延素子D1とNANDゲート45からなるパルス発生回路を介してNOR回路47に入力される。同様に基準クロックc-clkは、遅延素子D2とNANDゲート46からなるパルス発生回路を介してNOR回路に入力される。可変クロックd-i-clk及び基準c-clkの立ち上がりエッジに同期して、負のパルス信号N11,N12が生成される。このパルス信号N11,N12が、NORゲート47に供給される。
【0066】
パルス信号N11,N12のパルス幅ΔtD1、ΔtD2は、パルス発生回路の遅延素子D1、D2の遅延時間にそれぞれ対応する。図17(A)に示される通り、パルス信号N11とパルス信号N12の発生期間がまったく重ならないときは、アジャスト信号φAJはLレベルのままである。また、図17(B)に示される通り、パルス信号N11とパルス信号N12の発生期間が一部でも重なると、Hレベルのアジャスト信号φAJが発生する。
【0067】
即ち、可変クロックd-i-clkが基準クロックc-clkより位相が進んでいる場合、パルス信号N11がパルス信号N12より先に発生する。可変クロックd-i-clkと基準クロックc-clkの位相差がΔtD1より大きいときは、図17(A)に示すようにパルス信号N11とパルス信号N12の発生期間がまったく重ならないため、アジャスト信号φAJはLレベルのままである。可変クロックd-i-clkと基準クロックc-clkの位相差がΔtD1以下のとき、図17(B)に示すようにパルス信号N11とパルス信号N12の発生期間の一部が重なり、Hレベルのアジャスト信号φAJが発生する。
【0068】
可変クロックd-i-clkが基準クロックc-clkより位相が遅れている場合も同様に、可変クロックd-i-clkと基準クロックc-clkの位相差がΔtD2以下になると、図17(A)と同様にHレベルのアジャスト信号φAJが発生する。
【0069】
コマンド信号などの入力信号は、図16に示すような外部クロック信号(CLK1、c-clkに対応)の立ち上がりエッジを基準としたセットアップ時間tSIおよびホールド時間tHIの範囲内で取り込まれる必要がある。言い換えると、外部クロック信号CLK(c-clkに対応)と入力取り込みタイミング信号CLK2(d-i-clkに対応)の位相差が、セットアップ時間tSIおよびホールド時間tHIの範囲内に収まれば、入力信号の取り込み誤動作は発生しない。つまり、可変クロックd-i-clkが基準クロックc-clkより位相が進んでいる場合は、その位相差がセットアップ時間tSI以下であればよい。同様に、可変クロックd-i-clkが基準クロックc-clkより位相が遅れている場合は、その位相差がホールド時間tHI以下であればよい。
【0070】
したがって、パルス信号N11、N12のパルス幅ΔtD1/ΔtD2をセットアップ時間tSI、ホールド時間tHI以下にそれぞれ設定することにより、コマンド信号の取り込み誤動作を防ぐことができる。その結果、アジャスト信号φAJは、上記の通り、外部クロックCLKに対して、入力取り込みタイミング信号CLK2の位相が、セットアップ時間及びホールド時間以内に調整される時に、生成される。この位相関係は、可変遅延回路の最小遅延制御単位よりも緩和された状態である。
【0071】
[アジャスト信号発生回路の構成例(2)]
図18は、別のアジャスト信号φAJ発生回路の構成例を示す図である。また、図19は、その動作タイミングチャート図である。本構成例は、すでに図8において説明したDLL回路の位相比較器の回路形式を利用したものである。即ち、可変クロックd-i-clkが入力される経路に遅延素子D11を挿入し,遅延素子D11の遅延時間ΔtD1を入力セットアップタイム tSIと等しくし、また、基準クロックc-clkの経路に設けた遅延素子D12の段数を増やし,遅延素子D12の遅延時間ΔtD2を入力セットアップタイム tSIと入力ホールドタイム tHIの和とする。
【0072】
図19(A)に示すように、基準クロックc-clkとノードN22の立ち上がり点の間にノードN21の立ち上がり点が入っていれば、入力セットアップタイム tSIまたは入力ホールドタイム tHI以下にクロックの位相調整誤差が小さくなっていると判断し、アジャスト信号φAJが発生する。図19(B)または(C)の場合は、両クロックの位相調整誤差が小さくなっていないと判断し、アジャスト信号φAJは発生しない。
【0073】
[第3の実施の形態例]
図20は、第3の実施の形態例の構成を示す図である。本実施の形態例の基本的な構成および動作は、第1の実施の形態例と同様である。ただしコマンド信号/CS, /RAS, /CAS, /WEの取り込みを制御する信号として、DLL回路のロックオン信号JSTではなく、入力停止解除信号発生回路7が生成する入力停止解除信号Aを使用している点が異なる。入力バッファ4の構成と動作は、第1の実施の形態例と同様である。
【0074】
本実施の形態例における入力停止解除信号Aは、DLL回路の位相調整の状態に応じて発生されるロックオン信号やアジャスト信号と異なり、電源投入時のパワーオンリセット信号PONの発生から所定の時間だけ計測またはカウントした後に生成される。或いは、入力停止解除信号Aは、スタンバイモードから復帰した時のパワーダウン解除信号PDRの発生から所定の時間だけ計測またはカウントした後に生成される。この入力停止解除信号Aは、DLL回路の位相調整状態にかかわらず、あらかじめ設定した時間経過すれば、入力取り込みタイミング信号CLK2の位相が外部クロックCLKの位相と一致しているとの見込みに基づいて生成される。
【0075】
[入力停止解除信号発生回路の構成例(1)および動作]
図21は、入力停止解除信号発生回路7の構成例(1)を示す図である。 図に示すように、パワーダウン解除信号PDRがLレベルからHレベルに立ち上がってインバータ52の出力にパワーダウンからの復帰を示すHレベルパルスが発生すると、またはパワーオンリセット信号PONがHレベルになると、ノードN32が一旦Lレベルになり、トランジスタ54が導通し、ノードN33がHレベル、ノードN34がLレベルにラッチされる。このラッチ回路56のラッチ信号N34のLレベルにより、NANDゲート58が、入力取り込みタイミング信号CLK2をパルスカウンタ60に供給を開始する。パルスカウンタ60が設定されたカウンタ値に到達すると、Hレベルの入力停止解除信号Aが発生する。つまり、電源投入後およびスタンバイモードからの復帰後に一定の時間が経過すると、入力停止解除信号Aが発生して入力バッファ4に出力され、第1の実施の形態例と同様にコマンド信号の取り込みを開始する。そして、上記のパルスカウンタ60のカウンタ値は、パワーダウン解除信号PDRの立ち上がりに従ってインバータ52がHレベルパルスを出力したり、Hレベルパルスのパワーオンリセット信号PONが生成されたときにリセットされる。即ち、パワーダウン動作からの復帰時またはパワーオン時、パルスカウンタ60はリセットされる。
【0076】
上記の通り、第3の実施の形態例の動作は、図6においてロックオン信号JSTに変えて入力停止解除信号Aを利用した場合と同じである。電源が投入されると、あらかじめ設定された期間だけ入力バッファ4の入力信号の取り込みが停止され、入力停止解除信号AがHレベルになると、入力信号の取り込みが開始される。更に、パワーダウン動作から復帰した時も、パルスカウンタ60が所定値をカウントするまでの期間、入力信号の取り込みが停止され、その後入力停止解除信号AがHレベルにされると、入力バッファ4による入力信号の取り込みが再開される。
【0077】
[入力停止解除信号発生回路の構成例(2)および動作]
図22に入力停止解除信号発生回路の構成例(2)を示す。基本的な構成および動作は構成例(1)と同様である。構成例(1)と異なるのは、パルスカウンタ60としてダウンカウンタを使用し、電源投入時とスタンバイモードからの復帰時とで異なるカウンタ初期値を設定する点である。
【0078】
パワーダウン解除信号PDRがLレベルからHレベルに立ち上がり、またはパワーオンリセット信号PONがHレベルになるとダウンカウンタ60が初期値にリセットされる。本実施の形態例においては、電源投入時のダウンカウンタ60の初期値は例えば200に、スタンバイモードからの復帰時の初期値は例えば100にそれぞれ設定される。
【0079】
前述したように、電源投入時は、DLL回路2の可変遅延回路12,13は初期化されて最小遅延時間にリセットされるため、スタンバイモードからの復帰時に比べて、外部クロックCLKと入力取り込みタイミング信号CLK2との位相差が大きい。従って、電源投入時の初期値をスタンバイモードからの復帰時に比べて長く設定する。本実施の形態例により、コマンド信号の入力停止期間を、電源投入時やパワーダウン動作からの復帰時における外部クロックCLKと入力取り込みタイミング信号CLK2との位相差に応じて最適値に設定することができる。
【0080】
[第4の実施の形態例]
図23は、第4の実施の形態例の構成を示す図である。本実施の形態例の基本的な構成および動作は、第3の実施の形態例と同様である。ただし、入力停止解除信号発生回路7内に設けられたパルスカウンタは、内蔵されるオシレータから発生するパルス信号をカウントすることによって入力停止解除信号Aを生成する。従って、DLL回路2が生成するクロックCLK2を回路7に供給する必要はない。
【0081】
図24は、第4の実施の形態例における入力停止解除信号発生回路7の構成例を示す図である。基本的構成は、図21の回路と同様であり、対応する部分には同じ引用番号を与えた。
【0082】
図24に示すように、パワーダウン解除信号PDRがLレベルからHレベルに立ち上がり、またはパワーオンリセット信号PONがHレベルになると、NORゲート53がLレベルパルスを出力し、トランジスタ54がオンしてノードN33がHレベルになりラッチされる。それに伴いノードN35がHレベルになり、オシレータ62が発振を開始してパルス信号N36をパルスカウンタ60に供給する。パルスカウンタ60が設定されたカウンタ値に到達すると、Hレベルの入力停止解除信号Aが発生する。つまり、電源投入後およびスタンバイモードからの復帰後に一定の時間が経過すると、入力停止解除信号Aが発生して入力バッファに出力され、コマンド信号の取り込みが開始する。
【0083】
なお、上記パルスカウンタ60のカウンタ値は、パワーダウン解除信号PDRがLレベルからHレベルになったとき、またはパワーオンリセット信号PONがHレベルパルスを生成したとき、リセットされる。また、パルスカウンタ60は、図22の例と同様にダウンカウンタとし、電源投入時とスタンバイからの復帰時とで初期値を異なる値に設定することで、それぞれに最適な入力停止期間を設定することができる。
【0084】
[第5の実施の形態例]
図25は、第5の実施の形態例の構成を示す図である。第5の実施の形態例は、第1、第2の実施の形態例と第3、第4の実施の形態例とを組み合わせた例である。即ち、入力バッファ4の入力信号の取り込みを制御するイネーブル信号として、DLL回路2により生成されるロックオン信号JSTまたはアジャスト信号φAJに加えて、タイマー手段を内蔵する入力停止解除信号発生回路が生成する入力停止解除信号Aを供給する。そして、その場合、ロックオン信号JSTまたはアジャスト信号φAJまたは、タイマー計測後に生成される入力停止解除信号Aのいずれか早いタイミングで、入力停止期間が終了する。
【0085】
即ち、電源投入時またはスタンバイモードからの復帰時に、DLL回路の位相調整動作により、入力取り込みタイミング信号CLK2の位相が外部クロックCLKと所定の位相差範囲に入ってロックオン信号JSTまたはアジャスト信号φAJが生成されると、入力バッファ4は入力信号の取り込みを開始する。但し、ロックオン信号JSTまたはアジャスト信号φAJが生成されなくても、入力停止解除信号Aが生成されと、DLL回路の位相調整を待たずに強制的に入力バッファ4は入力信号の取り込みを開始する。
【0086】
[第6の実施の形態例]
図26は、第6の実施の形態例を示す図である。本実施の形態例では、ロックオン信号やアジャスト信号、入力停止解除信号によって直接入力バッファ4を制御するのではなく、それらの信号によって、入力バッファ4に供給される入力取り込みタイミング信号CLK2の供給を制御する。DLL回路2に入力された外部クロック信号CLKは遅延量を調整され、内部クロック信号CLK2として同期型スイッチ回路8に供給される。そして、同期型スイッチ回路8がクロックCLK2に同期したクロックCLK3を生成し、入力バッファ4に入力取り込みタイミング信号として供給する。
【0087】
概略的な動作によれば、電源投入時やスタンバイモードからの復帰時にロックオン信号JSTがLレベルになり、クロックCLK3は入力バッファ4へ供給されず、コマンド信号の入力バッファ4への取り込みが停止する。やがて、位相調整がすすんで、DLL回路2からのロックオン信号JSTがHレベルになると、同期型スイッチ8から入力取り込みタイミング信号CLK3が入力バッファ4に出力される。コマンド信号/CS, /RAS, /CAS, /WEはクロックCLK3に同期して入力バッファ4に取り込まれラッチされ、コマンドデコーダ5に伝達される。コマンドデコーダ5は、コマンド信号をもとに制御信号を生成して内部回路に出力する。
【0088】
同期型スイッチ回路8を利用することで、ロックオン信号、アジャスト信号または入力停止解除信号などの発生タイミングが、入力取り込みタイミング信号CLK2と同期しなくても、入力バッファ4の入力取り込み再開のタイミングをクロックCLK2のタイミングに同期させることができる。その結果、不安定な入力信号の取り込み再開動作を避けることができる。
【0089】
図27は、第6の実施の形態例における同期型スイッチおよび入力バッファの構成例を示す図である。同期型スイッチ8には、パワーオンリセット信号PONと、パワーダウン解除信号PDRとが供給され、それらの信号が発生したときノードN4がLレベルになる。その結果、ゲート76がクロックCLK2の伝達を停止する。また、同期型スイッチ8には、ロックオン信号JSTが供給され、この信号が発生した時ノードN4がHレベルになる。その結果、ゲート76がクロックCLK2の伝達を開始する。このクロックの伝達は、完全にクロックCLK2のタイミングに同期した動作である。以下、より具体的に説明する。
【0090】
電源投入時には、外部電源の立ち上がりに伴ってパワーダウン解除信号PDRがHレベルとなり、またHレベルのパワーオンリセット信号PONが発生する。このとき、NOR回路70の出力N2は一時的にLレベルになり、PMOSトランジスタ71はオンになる。電源投入直後は、可変遅延回路12,13が初期化されてからDLL回路2の位相調整が行なわれる。この時点でロックオン信号JSTはLレベルであり、NMOSトランジスタ72はオフになっているため、ラッチ回路73によりノードN4はLレベルにラッチされる。ノードN4の信号は、内部クロック信号CLK2の立ち上がりエッジおよび立ち下がりエッジでそれぞれゲートが開くトランスファゲートS1およびS2を介してAND回路76に入力される。ノードN4およびノードN5信号がLレベルのときは、AND回路76の出力である入力取り込みタイミング信号CLK3は常にLレベルになる。よって、差動増幅器24から出力された信号のフリップフロップ21への取り込み(ラッチ)は停止する。
【0091】
DLL回路の位相調整が行われてロックオン信号JSTがHレベルになると、NMOSトランジスタ72がオンになり、ノードN4の信号がHレベルにラッチされる。ノードN4がHレベルになると、トランスファゲートS1およびS2を介したノードN5の信号もHレベルになり、内部クロックCLK2に同期したクロック信号CLK3がAND回路76の出力となる。このとき、入力バッファ4内のフリップフロップ21が、入力取り込みタイミング信号CLK3に同期してコマンド信号を取り込んでコマンドデコーダ5に出力する。
【0092】
スタンバイモードに移行すると、パワーダウン用端子から入力されるパワーダウン解除信号PDRがLレベルになり、それに伴いDLL回路1のロックオンが解除されてロックオン信号JSTがLレベルになる。このとき、NOR回路70の出力N2はLレベルとなって、PMOSトランジスタ71はオンになる。また、ロックオン信号JSTはLレベルなのでNMOSトランジスタ72はオフになる。これによりノードN4の信号はLレベルにラッチされ、トランスファゲートS1およびS2を介してAND回路76に入力される。ノードN4およびN5の信号がLレベルのときは、AND回路76の出力である入力取り込みタイミング信号CLK3は、常にLレベルになる。よって、入力バッファ内の差動増幅器24から出力された信号のフリップフロップ21での取り込みは、停止する。
【0093】
スタンバイモードから復帰すると、パワーダウン解除信号PDRがHレベルになり、それに伴いNOR回路70の出力N2はHレベルになってPMOSトランジスタ71をオフにする。DLL回路2がロックオンするまでは入力取り込みタイミング信号CLK3はLレベルのままなので、コマンド信号の取り込みは停止している。そして、その後ロックオンした後の動作については電源投入時と同様である。
【0094】
本実施の形態例において、ロックオン信号JSTに代えて、アジャスト信号φAJや、タイマー計測の結果生成される入力停止解除信号Aを利用することもできる。
【0095】
[第7の実施の形態例]
図28は、第7の実施の形態例の構成を示す図である。本実施の形態例では、入力バッファ4とコマンドデコーダ5との間に、同期型スイッチ9を設ける。入力バッファ4は、DLL回路2からの入力取り込みタイミング信号CLK2に同期してコマンド信号/CS, /RAS, /CAS, /WEを取り込み、同期型スイッチ9に出力する。但し、DLL回路1からのロックオン信号JSTがLレベルの場合、コマンド信号の同期型スイッチ9への取り込みが停止し、コマンドデコーダ5にコマンド信号は伝達されない。また、ロックオン信号JSTがHレベルの場合、同期型スイッチ9は、入力バッファ4からのコマンド信号を取り込んでコマンドデコーダ5に出力する。コマンドデコーダ5は、入力コマンド信号から制御信号を生成して内部回路に供給する。
【0096】
図29は、本実施の形態例における同期型スイッチ9の構成例を示す図である。図27の同期型スイッチと類似し、対応する部分には同じ引用番号を与えた。本実施の形態例では、入力バッファ4からのコマンド信号は、個別に設置されたNAND回路77の第1入力としてそれぞれ供給される。一方、パワーオンリセット信号PONやパワーダウン解除信号PDRによりLレベルにされ、ロックオン信号JSTによりHレベルにされるノードN5の信号が、NAND回路77の第2入力として供給される。このノードN5の信号を使って、コマンド信号のコマンドデコーダ5への取り込みを制御する。ノードN5の信号を生成する回路構成および動作については、図27に示した第6の実施の形態例と同様である。
【0097】
図27と同様に、電源投入後およびスタンバイモードからの復帰後からDLL回路がロックオンするまでの間、ノードN5の信号はLレベルになる。よって、コマンド信号が入力されるNAND回路77の出力信号は、常にHレベルになり、コマンド信号の同期型スイッチへの取り込みが停止する。DLL回路2がロックオンするとノードN5の信号はHレベルになり、コマンド信号は同期型スイッチ9に取り込まれてコマンドデコーダ5に伝達される。
【0098】
本実施の形態例においても、ロックオン信号JSTに代えて、アジャスト信号φAJや入力停止解除信号Aを利用しても良い。
【0099】
[第8の実施の形態例]
図30は、第8の実施の形態例の構成を示す図である。入力バッファ4は、DLL回路2からの入力取り込みタイミング信号CLK2に同期して、コマンド信号/CS, /RAS, /CAS, /WEを取り込んで、コマンドデコーダ5に出力する。コマンドデコーダ5は、コマンド信号から制御信号を生成して内部回路に供給する。
【0100】
但し、制御信号のうち、SDRAMなどの集積回路で利用されるアクティブコマンドACTIVE、リードコマンドREADやライトコマンドWRITEなどのように、具体的に内部回路の状態を変化させる信号については、同期型スイッチ9を介して内部回路に供給する構成をとる。同期型スイッチ9は、ロックオン信号JSTの状態に応じて、それらの一部の制御信号の内部回路への取り込みを制御する。本実施の形態例における同期型スイッチ9の構成および動作は、上記の第7実施の形態例と同様である。
【0101】
一方、プリチャージコマンドPRECHARGEなどのように内部回路の状態を変化させない制御信号は、同期型スイッチ9を介さずに内部回路に取り込まれる。これらの制御信号によって誤動作が発生した場合でも、内部回路の状態は変化せず誤動作の影響を受けない。
【0102】
以上、第6,7,8の実施の形態例で示した通り、入力回路3内のいずれかの位置で、入力コマンド信号の内部回路への取り込みを制御すれば良い。
【0103】
上記の実施の形態例では、入力信号として、同期型DRAM(SDRAM)のコマンド信号を例にして説明した。しかしながら、本発明はそれに限定されず、アドレス信号、データ入力信号などの入力信号の取り込みの制御にも適用することができる。また、本発明は、同期型DRAM以外の外部クロックに位相調整された入力取り込みタイミング信号を利用して入力信号を取り込む集積回路装置において、広く適用することができる。
【0104】
【発明の効果】
以上、本発明によれば、電源投入時やパワーダウン動作からの復帰時において、入力取り込みタイミング信号が未だ外部クロックの位相と整合していない期間あるいは一定の期間において、入力回路の入力信号の取り込みを停止することができるので、誤ったタイミングで誤った入力信号を取り込んで内部回路の誤動作を招くことが防止される。
【図面の簡単な説明】
【図1】従来のセルフタイミング制御回路と入力回路の構成例を示す図である。
【図2】本発明における第1の実施の形態例を示す図である。
【図3】セルフタイミング制御回路であるDLL回路の構成図である。
【図4】第1の実施の形態例における入力バッファの構成例を示す図である。
【図5】差動増幅回路の回路図である。
【図6】第1の実施の形態例の動作を示すタイミングチャート図である。
【図7】可変遅延回路12,13の例を示す図である。
【図8】位相比較回路15内の位相比較部の回路図である。
【図9】ロックオン検出回路の回路図である。
【図10】位相比較部の動作を示す波形図である。
【図11】位相比較回路15の位相比較出力部の回路図である。
【図12】図11の位相比較出力部の動作を示す波形図である。
【図13】遅延制御回路16の回路図である。
【図14】第2の実施の形態例の構成を示す図である。
【図15】アジャスト信号φAJ発生回路の構成例(1)を示す図である。
【図16】アジャスト信号発生回路の動作を示す図である。
【図17】アジャスト信号発生回路の動作タイミングを示す図である。
【図18】別のアジャスト信号φAJ発生回路の構成例(2)を示す図である。
【図19】アジャスト信号発生回路の動作タイミングを示す図である。
【図20】第3の実施の形態例の構成を示す図である。
【図21】入力停止解除信号発生回路7の構成例(1)を示す図である。
【図22】入力停止解除信号発生回路7の構成例(2)を示す図である。
【図23】第4の実施の形態例の構成を示す図である。
【図24】入力停止解除信号発生回路7の構成例を示す図である。
【図25】第5の実施の形態例の構成を示す図である。
【図26】第6の実施の形態例の構成を示す図である。
【図27】第6の実施の形態例における同期型スイッチおよび入力バッファの構成例を示す図である。
【図28】第7の実施の形態例の構成を示す図である。
【図29】第7の実施の形態例における同期型スイッチおよび入力バッファの構成例を示す図である。
【図30】第8の実施の形態例の構成を示す図である。
【符号の説明】
1 クロック入力バッファ
2 DLL回路
3 入力回路
4 入力バッファ
CLK 外部クロック
CLK1 基準クロック
CLK2 入力取り込みタイミング信号
JST ロックオン信号
ΦAJ アジャスト信号
A 入力停止解除信号
Claims (7)
- 外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
前記セルフタイミング制御回路は、前記基準クロックと入力取り込みタイミング信号との位相が、前記所定の位相関係若しくは所定の位相関係の近傍領域に入った時にロックオン信号を生成し、
前記入力回路は、電源投入後またはパワーダウン動作からの復帰後に入力取り込み禁止状態になり、前記ロックオン信号に応答して入力取り込み許可状態になる入力取り込み制御信号を生成する入力取り込み制御信号発生回路を有し、
前記入力取り込み制御信号が入力取り込み禁止状態になる入力取り込み停止期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記入力取り込み制御信号が入力取り込み許可状態になる前記入力取り込み停止期間後において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行い、前記入力取り込み停止期間中及び入力取り込み停止期間後において、前記セルフタイミング制御回路が前記入力取り込みタイミング信号を前記入力回路に供給することを特徴とする集積回路装置。 - 請求項1において、前記所定の位相関係の近傍範囲にある場合は、前記外部クロックに対する入力信号のセットアップ時間及びホールド時間内に、前記入力取り込みタイミング信号の位相が調整される場合であることを特徴とする集積回路装置。
- 外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
前記入力回路は、電源投入後またはパワーダウン動作からの復帰後に入力取り込み禁止状態になり、前記入力取り込み制御信号が入力取り込み禁止状態になる入力取り込み停止期間に入った後、あらかじめ設定された時間経過した時に入力取り込み許可状態になる入力取り込み制御信号を生成する入力取り込み制御信号発生回路を有し、
前記入力取り込み停止期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記入力取り込み制御信号が入力取り込み許可状態になる前記入力取り込み停止期間後において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行い、前記入力取り込み停止期間中及び入力取り込み停止期間後において、前記セルフタイミング制御回路が前記入力取り込みタイミング信号を前記入力回路に供給することを特徴とする集積回路装置。 - 請求項1または3において、前記入力回路は、前記入力信号を入力し増幅する入力バッファを有し、前記入力取り込み停止期間において前記入力バッファが非活性化され、前記入力取り込み停止期間後において前記入力バッファが活性化されることを特徴とする集積回路装置。
- 請求項1または3において、前記入力回路は、前記入力信号を入力して増幅する入力バッファと、前記入力信号をデコードするデコーダ回路とを有し、前記入力取り込み停止期間において、前記入力バッファから前記デコーダ回路への前記入力信号の伝達が停止されることを特徴とする集積回路装置。
- 請求項1または3において、前記入力回路は、前記入力取り込み停止期間において、取り込んだ入力信号の内部回路への伝達を停止することを特徴とする集積回路装置。
- 請求項1〜6のいずれかにおいて、前記集積回路装置は、更に、前記入力信号に基づいて少なくとも読み出しまたは書き込みが行われるメモリ部を有することを特徴とする集積回路装置。
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