JP2005228458A - 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法 - Google Patents

半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法 Download PDF

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Abstract

【課題】 半導体記憶素子がオンダイターミネーション動作をエラーなしに行うこと。
【解決手段】 オンダイターミネーションモードの転換回路はパワーダウンモード時遅延固定ループから最初に出力される立ち上がりクロックと立下りクロックとを利用して、ラッチ中のバッファリングされたクロックイネーブル信号を出力させることによって、モード区分信号を生成するためのモード区分信号の発生手段と、前記モード区分信号に基づき、オンダイターミネーション比較信号をラッチ及び出力させることによって、ターミネーション抵抗発生制御信号を生成するためのオンダイターミネーション制御手段と、前記ターミネーション抵抗発生制御信号に基づき、ターミネーション抵抗を生成するためのターミネーション抵抗発生手段とを備える。
【選択図】図６

Description

本発明は、半導体記憶素子に適用可能なオンダイターミネーション(ｏｎ ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ；以下、「ＯＤＴ」と記す)技術に関し、さらに詳細には、ＯＤＴ技術が適用されるＯＤＴ回路において、パワーダウンモードからアクティブ/待機モードに転換する場合、パワーダウンモードから離脱した後ＤＬＬの出力クロックが安定化される時点までＯＤＴ回路のモード転換をシフトさせることによって、ＯＤＴ回路が適切に動作できるようにする技術に関する。
ＯＤＴ技術は、ＳＳＴＬ(Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｉｏｎ ｌｏｇｉｃ)ＩＩを基盤とするシステムとメモリ記憶素子との間のインターフェス時に信号反射(ｓｉｇｎ
ａｌ ｒｅｆｌｅｃｔｉｏｎ)などを最小化することによって、信号の保全性(ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ）を向上させるために導入された。従来にはマザーボード(ｍｏｔｈｅｒｂｏａｒｄ)が提供していたターミネーション電圧(ＶＴＴ：Ｔｅｒｍｉｎａｔｉｏｎ Ｖｏｌｔａｇｅ)及びターミネーション抵抗(ＲＴＴ：ｔｅｒｍｉｎａｔｉｏｎ ｒｅｓｉｓｔｏｒ)をＤＤＲ-ＩＩ ＳＤＲＡＭではＯＤＴ技術を利用することによってメモリコントローラ
ー(Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）の制御によりＤＲＡＭ内でターミネーションを提供できるようになった。
まず、ターミネーションに関し簡単に述べると、次のようである。
メモリモジュール(Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ)上に２個のランク(ｒａｎｋ)があると仮定しよう。メモリコントローラーが第１ランクのＤＲＡＭからデータを読み出す場合、第２ランクのＤＲＡＭにロジックハイ状態のＯＤＴ信号を印加する。この場合、第２ランクのＤＲＡＭは、第１ランクと共有されたデータバス(ｄａｔａ ｂｕｓ)上にターミネーションを形成する。このような場合、「ＲＴＴ(ターミネーション抵抗:ｔｅｒｍｉｎａｔｉｏｎ ｒｅｓｉｓｔｏｒ)を生成する」と称する。
以下では、従来技術に係るＯＤＴ回路及び動作タイミング図を参照して従来技術の問題点を述べる。
図１は、従来技術に係るアクティブ/待機モード時のＯＤＴタイミング図であり、図２は従来技術に係るパワーダウンモード時のＯＤＴタイミング図である。
図１及び図２を参照すれば、ＯＤＴ信号により発生されるＲＴＴの生成時点によってＤＲＡＭの現在状態が分かる。すなわち、ＤＲＡＭがアクティブ/待機モード(Ａｃｔｉｖｅ/Ｓｔａｎｄｂｙ)であるか、あるいはパワーダウンモードであるかが分かる。
アクティブ/待機モード時、ＯＤＴ回路はＤＲＡＭ内部のＤＬＬから出力される立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫを利用して外部からロジックロー状態からロジックハイ状態に遷移される(ｌｏｗ ｔｏ ｈｉｇｈ)ＯＤＴ信号を印加する。それから２クロックだけ過ぎた時点Ｔ３において、ＯＤＴ回路は外部クロックＣＬＫの立ち上がりエッジに合わせて外部データバスにＲＴＴを生成する。この時の遅延される時間をＯＤＴターンオン遅延時間ｔＡＯＮＤという。
そして、ＯＤＴ回路がロジックハイ状態からロジックロー状態に遷移されるＯＤＴ信号を印加すれば、２.５クロック後外部クロックＣＬＫの立ち下がりエッジに合わせてＲＴＴがオフされ、この時の遅延時間をＯＤＴターンオフ遅延時間ｔＡＯＦＤという。これも、ＤＬＬ回路の出力である立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとを利用する。
一方、ＤＲＡＭのパワーダウンモードには大きく２種類がある。
ロジックロー状態のクロックイネーブル信号ＣＫＥが印加されてパワーダウンモードに進入する時、読み出しあるいは書き込みのため、ＤＲＡＭ内の一つのバンクにでも信号のアクセスがあれば、ＤＲＡＭはアクティブ状態からパワーダウンモードに進入する。このような場合をアクティブパワーダウンモード(Ａｃｔｉｖｅ ｐｏｗｅｒ Ｄｏｗｎ ｍｏｄｅ)という。
しかし、ＤＲＡＭ内のいずれのバンクにも信号のアクセスがなければ、ＤＲＡＭはプリチャージ状態からパワーダウンモードに進入するようになる。このような場合をプリチャージパワーダウンモード(Ｐｒｅｃｈａｒｇｅ Ｐｏｗｅｒ Ｄｏｗｎ Ｍｏｄｅ)という。
一方、パワーダウンモード時遅延固定ループ(ＤＬＬ:ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ)に電源が供給されず、その中でもプリチャージパワーダウンモード時ＤＲＡＭでの電力消費を最大限低減するため、ＤＬＬ内の遅延ラインに入力されるクロックもはオフされ、ＤＬＬは以前のロック(ｌｏｃｋ)情報を維持するだけ動作しない。したがって、以下ではパワーダウンモードから離脱する時、電力消費の最も大きい変動を誘発するプリチャージパワーダウンモード時に対し述べる。
プリチャージパワーダウンモード時には、ＤＲＡＭがＲＴＴを生成するために必要とするＤＬＬ回路の出力を使用することができない。したがって、図２に示すように、パワーダウンモード時、パワーダウンターンオン時間ｔＡＯＮＰＤとパワーダウンターンオフ時間ｔＡＯＦＰＤの最小/最大は、アクティブ/待機モード時(図１の場合）のＯＤＴターンオン遅延時間ｔＡＯＮＤ及びＯＤＴターンオフ遅延時間ｔＡＯＦＤより多いマージンを確保しなければならない必要がある。
図３は、従来技術に係るＯＤＴ動作のためのブロック構成図であって、ＤＬＬ３１０、ＣＫＥバッファ３２０、クロックバッファ３３０、ＯＤＴバッファ３４０、ＯＤＴ制御部３５０、ＲＴＴ発生部３６０及びデータ出力バッファ３７０を含む。各ブロックは、次のような機能を行う。
ＤＬＬ３１０は、外部クロックＣＬＫと外部クロックバーＣＬＫＢとを利用して立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとを出力する。ＣＫＥバッファ３２０は、クロックイネーブル信号ＣＫＥを受け取ってバッファリングした後、バッファリングされたクロックイネーブル信号ＩＣＫＥを出力する。クロックバッファ３３０は、外部クロックＣＬＫと外部クロックバーＣＬＫＢとを受け取ってＯＤＴ制御部３５０で用いられるクロックであるＯＤＴ制御部用クロックＣＬＫＯＤＴを出力する。ＯＤＴバッファ３４０は入力されるＯＤＴ信号ＯＤＴと基準電圧Ｖｒｅｆとを比較してＯＤＴ比較信号ＯＤＴＩを出力する。ＯＤＴ制御部３５０は、バッファリングされたクロックイネーブル信号ＩＣＫＥ、ＯＤＴ制御部用クロックＣＬＫＯＤＴ、ＯＤＴ比較信号ＯＤＴＩ、立ち上がりクロックＲＣＬＫ及び立下りクロックＦＣＬＫを受け取って、ＲＴＴの発生を制御するためのＲＴＴ発生制御信号ＯＤＴＦを出力する。ＲＴＴ発生部３６０は、ＲＴＴ発生制御信号ＯＤＴＦに制御されてＲＴＴをオン/オフする。また、データ出力バッファ３７０はＲＴＴ発生部３６０の出力と結合されてデータを載せて送信する。
図３において、ＯＤＴ制御部３５０はＣＫＥバッファ３２０から出力されるバッファリングされたクロックイネーブル信号ＩＣＫＥ、クロックバッファ３３０から出力されるＯＤＴ制御部用クロックＣＬＫＯＤＴ、ＯＤＴバッファ３４０から出力されるＯＤＴ比較信号ＯＤＴＩ、ＤＬＬ３１０から出力される立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとを受け取ってＲＴＴ発生制御信号ＯＤＴＦを出力する。ＯＤＴ制御部３５０は、外部から印加されるＯＤＴ信号に対しＲＴＴがオンされたりオフされる時点、すなわち遅延時点を決定する。
図４は、従来技術に係るＲＴＴ発生部３６０の具体回路図である。
ロジックロー状態からロジックハイ状態に遷移されるＲＴＴ発生制御信号ＯＤＴＦがＲＴＴ発生部３６０に入力されれば、電源電圧ＶＤＤＱ端と接続されたＰＭＯＳトランジスタＭＰ１及び接地電圧ＶＳＳＱ端と接続されたＮＭＯＳモストランジスタＭＮ１がターンオンされて、抵抗Ｒ１(ＭＰ１と中央ノードとの間に接続される）とR２(ＭＮ１と中央ノードとの間に接続される）の分配によりＲＴＴ発生部３６０の出力(ＤＱ:データ）をターミネーションするようになる。これを「ＯＤＴターンオン」という。
一方、ロジックハイ状態からロジックロー状態に遷移されるＲＴＴ発生制御信号ＯＤＴＦがＲＴＴ発生部３６０に入力されれば、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１がターンオフされることによって、ターンオン中のターミネーションがターンオフする。これを「ＯＤＴターンオフ」と言う。
一般に、図３及び図４に示したように、ＲＴＴ発生部３６０の出力とデータ出力バッファ３７０の出力とは接続されており、接続された出力は集積回路でデータ出力ビン(ＤＱ ｐｉｎ）を形成する。
図５は、従来技術に係るＯＤＴ制御部の動作タイミング図である。
従来技術によれば、パワーダウンモードの進入時にロジックロー状態のクロックイネーブル信号ＣＫＥをラッチした後パワーダウンモードから離脱する時、クロックイネーブル信号ＣＫＥがロジックハイ状態に遷移されることを感知して、ＯＤＴ制御部の動作モードをパワーダウンモードからアクティブ/待機モードに転換する。これを詳細に説明すれば次の通りである。
プリチャージパワーダウンモード区間では、ＤＬＬがロック状態を維持したまま動作しないため、電力消耗がほぼない状態である。以後、パワーダウンモードから離脱されてＤＬＬが再動作するまでＤＬＬに供給される供給電源が不安定状態にあり、前記供給電源が安定化されるまでＤＬＬから出力されるクロックは不安定である。したがって、この状態において、クロックイネーブル信号ＣＫＥがロジックハイ状態に印加されることとほぼ同時にアクティブ/待機モードに転換するようになる(ＩＣＫＥがロジックローからロジックハイになる)。
この場合、アクティブ/待機モードにおいてＲＴＴを出力するために用いるＤＬＬからの出力クロックが存在しないため、外部から印加されたＯＤＴ信号に対し非正常的なＲＴＴ出力を発生させることができるという問題があった。
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、半導体記憶素子がオンダイターミネーション動作をエラーなしに行うことができるようにすることにある。
本発明の他の目的は、半導体記憶素子のＯＤＴ動作を行うにおいて、モード転換時にＯＤＴ信号を正常に処理することにある。
本発明の更に他の目的は、半導体記憶素子のＯＤＴ動作を行うにおいて、遅延固定ループからクロックが出力された後ＯＤＴモードがパワーダウンモードからアクティブ/待機モードに転換させることにある。
上記目的を達成するための本発明によるオンダイターミネーションモードの転換回路は、パワーダウンモード時遅延固定ループから最初に出力される立ち上がりクロックと立下りクロックとを利用して、ラッチ中のバッファリングされたクロックイネーブル信号を出力させることによって、モード区分信号を生成するためのモード区分信号の発生手段と、前記モード区分信号に基づき、オンダイターミネーション比較信号をラッチ及び出力させることによって、ターミネーション抵抗発生制御信号を生成するためのオンダイターミネーション制御手段と、前記ターミネーション抵抗発生制御信号に基づき、ターミネーション抵抗を生成するためのターミネーション抵抗発生手段とを備える。
好ましくは、前記モード区分信号の発生手段は、前記立ち上がりクロックと立下りクロックとを受け取るためのＮＯＲゲートと、前記ＮＯＲゲートの出力を利用して、前記バッファリングされたクロックイネーブル信号を受け取ってラッチし出力するためのラッチ部と、前記ラッチ部の出力を反転させるためのインバータと、を備える。
好ましくは、前記オンダイターミネーション制御手段は、クロックバッファから出力されるＯＤＴ制御部用クロックと、前記立ち上がりクロック及び立下りクロック、またモード区分信号を論理結合して複数の制御信号を生成するためのオンダイターミネーション制御信号の生成部と、前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号を処理するためのオンダイターミネーション比較信号の処理部とを備える。
好ましくは、前記オンダイターミネーション制御信号の生成部は、入力される前記ＯＤＴ制御部用クロックとモード区分信号とを論理結合して、第１ＯＤＴ制御信号と第１ＯＤＴ反転制御信号とを出力するための第１ＯＤＴ制御信号の発生部と、入力される前記ＯＤＴ制御部用クロックとモード区分信号とを論理結合して、第２ＯＤＴ制御信号と第２ＯＤＴ反転制御信号とを出力するための第２ＯＤＴ制御信号の発生部と、入力される前記立ち上がりクロックとモード区分信号とを論理結合して、第３ＯＤＴ制御信号と第３ＯＤＴ反転制御信号とを出力するための第３ＯＤＴ制御信号の発生部と、入力される前記立下りクロックとモード区分信号とを論理結合して、第４ＯＤＴ制御信号と第４ＯＤＴ反転制御信号とを出力するための第３ＯＤＴ制御信号の発生部とを備える。
好ましくは、前記オンダイターミネーション比較信号の処理部は、前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号をラッチ及び出力するための直列になった複数のラッチ部と、前記複数のラッチ部の出力を論理結合して、前記ターミネーション抵抗発生制御信号を出力させるための論理結合部とを備える。
また、本発明のオンダイターミネ−ションモードの転換方法は、パワーダウンモード時遅延固定ループから最初に出力される立ち上がりクロックと立下りクロックとを利用して、ラッチ中のバッファリングされたクロックイネーブル信号を出力させることによって、モード区分信号を生成する第１ステップと、前記モード区分信号に基づきオンダイターミネーション比較信号をラッチ及び出力させることによって、ターミネーション抵抗発生制御信号を生成する第２ステップと、前記ターミネーション抵抗発生制御信号に基づき、ターミネーション抵抗を生成する第３ステップとを備える。
また、好ましくは、前記第１ステップは、前記立ち上がりクロックと立下りクロックとを受け入れる第４ステップと、前記第４ステップの出力を利用して、前記バッファリングされたクロックイネーブル信号を受け取ってラッチし出力する第５ステップと、前記第５ステップの出力を反転させる第６ステップとを備える。
また、好ましくは、前記第２ステップは、クロックバッファから出力されるＯＤＴ制御部用クロックと、前記立ち上がりクロック及び立下りクロック、またモード区分信号を論理結合して複数の制御信号を生成するステップと、前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号を処理するステップとを備える。
プリチャージパワーダウンモードから離脱する時には、プリチャージパワーダウンモード時動作していなかったＤＬＬが動作してクロックを再生成するまで所定の時間が必要である。これはＤＲＡＭがプリチャージパワーダウンモードから離脱されても所定区間の間ＤＬＬからクロックが出力されないためである。すなわち、外部から印加されたＯＤＴ信号の変化を正常に処理するためには、ＤＬＬからクロックが出力された後ＯＤＴ側制御回路がプリチャージパワーダウンモードからアクティブ/待機モードに転換しなければならない。
本発明に係る半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法によれば、オンダイターミネーションモードを転換する動作を行うにおいて、ＤＬＬ出力がない区間を避けることができ、それによりパワーダウンモードでの付加的な電流消費を低減できる。
また、本発明はパワーダウンモードから離脱する時、オンダイターミネーションモードの変化が外部から印加されるクロックイネーブル信号の変化に直接的に依存しないようにすることができる。したがって、ＤＲＡＭの動作周波数及び遅延固定ループの形態に関係なく外部から印加されるＯＤＴ信号を正常に処理できる。
以下、添付した図面を参照して本発明の好ましい実施の形態を詳細に説明する。
図６は、本発明の一実施の形態に係るＯＤＴ動作のためのブロック構成図である。
本発明の一実施の形態に係るＯＤＴ動作のためのブロック構成図は、図３の従来技術の構成と大部分の構成が類似している。但し、ＤＬＬ３１０から出力される立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫ、またバッファリングされたクロックイネーブル信号ＩＣＫＥを受け取って、モード区分信号ＣＫＥＯＤＴを出力するためのＯＤＴモード区分信号の発生部６５０が追加される。
本発明に係るＯＤＴモード区分信号の発生部６５０は、パワーダウンモード時ディセーブル状態にある遅延固定ループからクロックＲＣＬＫ、ＦＣＬＫが再生成されて出力されれば、ＯＤＴの動作モードをパワーダウンモードからアクティブ/待機モードに転換させる。したがって、ＤＬＬから出力されるクロックが再生成される前には、外部から印加されるＯＤＴ信号を非同期的に処理し、再生成時点以後にはアクティブ/待機モードにＯＤＴ信号を処理するようになる。
図７は、図６のＯＤＴモード区分信号の発生部の一実施の回路図である。
ＯＤＴモード区分信号の発生部６５０は、パワーダウンモード時ＤＬＬから最初に出力される立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとを利用して、予めラッチしていたバッファリングされたクロックイネーブル信号ＩＣＫＥを出力させてモード区分信号ＣＫＥＯＤＴを生成できる。
さらに詳細には、ＯＤＴモード区分信号の発生部６５０は、立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫとを受け取るためのＮＯＲゲート７０１、ＮＯＲゲート７０１の出力を利用してバッファリングされたクロックイネーブル信号ＩＣＫＥを受け取ってラッチし出力するためのラッチ部７０３、７０５、ラッチ部７０３、７０５の出力を反転させるためのインバータ７０７を含んで構成される。
図８は、図６のＯＤＴ制御部の一実施の回路図である。
ＯＤＴ制御部６６０は、立ち上がりクロックＲＣＬＫと立下りクロックＦＣＬＫ、ＯＤＴ制御部用クロックＣＬＫＯＤＴとモード区分信号ＣＫＥＯＤＴとを組み合わせて、ＯＤＴ制御のための複数の制御信号を生成するためのＯＤＴ制御信号の生成部８０１と、前記複数の制御信号を利用して入力されるＯＤＴ比較信号ＯＤＴIを処理するためのＯＤＴ比較信号の処理部８０２から構成されることができる。
ＯＤＴ制御信号の生成部８０１は、第１ＯＤＴ制御信号の発生部８１０、第２ＯＤＴ制御信号の発生部８２０、立ち上がりクロック遅延制御信号の発生部８３０及び立下りクロック遅延制御信号の発生部８４０を含むことができ、これら各部は例えば次のように構成されることができる。
第１ＯＤＴ制御信号の発生部８１０は、ＯＤＴ制御部用クロックＣＬＫＯＤＴとモード区分信号ＣＫＥＯＤＴとを受け取るためのＮＡＮＤゲート８１１、電源電圧ＶＤＤ及び接地電圧ＶＳＳに制御されてＮＡＮＤゲート８１１の出力を伝達するための伝達ゲート８１２、伝達ゲート８１２の反転出力である第１ＯＤＴ制御信号ＣＬＫＤ１を出力するためのインバータ８１３、ＮＡＮＤゲート８１１のバッファリングされた出力である第１ＯＤＴ反転制御信号ＣＬＫＤＢ１を出力するための直列になった複数のインバータ８１４、８１５を含む。こういう構成を有する第１ＯＤＴ制御信号の発生部８１０は、ＯＤＴ制御部用クロックＣＬＫＯＤＴとモード区分信号ＣＫＥＯＤＴが各々「Ｈ」状態に遷移されれば、第１ＯＤＴ制御信号ＣＬＫＤ１と第１ＯＤＴ反転制御信号ＣＬＫＤＢ１とを出力させる。
第２ＯＤＴ制御信号の発生部８２０は、ＯＤＴ制御部用クロックＣＬＫＯＤＴを反転させるためのインバータ８２１、インバータ８２１の出力とモード区分信号ＣＫＥＯＤＴとを受け取るためのＮＡＮＤゲート８２２、電源電圧ＶＤＤ及び接地電圧ＶＳＳに制御されてＮＡＮＤゲート８２２の出力を伝達するための伝達ゲート８２３、伝達ゲート８２３の反転出力である第２ＯＤＴ反転制御信号ＣＬＫＤＢ２を出力するためのインバータ８２４、またＮＡＮＤゲート８２２のバッファリングされた出力である第２ＯＤＴ制御信号ＣＬＫＤ２を出力するための直列になった複数のインバータ８２５、８２６を含む。このような構成を有する第２ＯＤＴ制御信号の発生部８２０は、ＯＤＴ制御部用クロックＣＬＫＯＤＴがロジックロー状態、モード区分信号ＣＫＥＯＤＴがロジックハイ状態に各々遷移されれば、第２ＯＤＴ制御信号ＣＬＫＤ２と第２ＯＤＴ反転制御信号ＣＬＫＤＢ２とを出力させる。
第３ＯＤＴ制御信号の発生部８３０は、立ち上がりクロックＲＣＬＫを反転させるためのインバータ８３１、インバータ８３１の出力とモード区分信号ＣＫＥＯＤＴとを受け取るためのＮＡＮＤゲート８３２、電源電圧ＶＤＤ及び接地電圧ＶＳＳに制御されてＮＡＮＤゲート８３２の出力を伝達するための伝達ゲート８２３、伝達ゲート８２３の反転出力である第３ＯＤＴ反転制御信号ＲＣＬＫＤＢを出力するためのインバータ８３４、またＮＡＮＤゲート８３２のバッファリングされた出力である第３ＯＤＴ制御信号ＲＣＬＫＤを出力するための直列になった複数のインバータ８３５、８３６を含む。こういう構成を有する第３ＯＤＴ制御信号の発生部８２０は立ち上がりクロックＲＣＬＫがロジックロー状態、モード区分信号ＣＫＥＯＤＴが各々ロジックハイ状態に遷移されれば、第３ＯＤＴ制御信号ＲＣＬＫＤＤと第３ＯＤＴ反転制御信号ＲＣＬＫＤＢとを出力させる。
第４ＯＤＴ制御信号の発生部８４０は、立下りクロックＦＣＬＫを反転させるためのインバータ８４１、インバータ８４１の出力とモード区分信号ＣＫＥＯＤＴとを受け取るためのＮＡＮＤゲート８４２、電源電圧ＶＤＤ及び接地電圧ＶＳＳに制御されてＮＡＮＤゲート８４２の出力を伝達するための伝達ゲート８４３、伝達ゲート８４３の反転出力である第４ＯＤＴ反転制御信号ＦＣＬＫＤＢを出力するためのインバータ８４４、またＮＡＮＤゲート８４２のバッファリングされた出力である第４ＯＤＴ制御信号ＦＣＬＫＤを出力するための直列になった複数のインバータ８４５、８４６を含む。こういう構成を有する第４ＯＤＴ制御信号の発生部８４０は、立下りクロックＦＣＬＫがロジックロー状態、モード区分信号ＣＫＥＯＤＴがロジックハイ状態に遷移されれば、第４ＯＤＴ制御信号ＦＣＬＫＤと第４ＯＤＴ反転制御信号ＦＣＬＫＤＢを出力させる。
ＯＤＴ比較信号の処理部８０２は、ＯＤＴ制御信号の生成部８０１から出力される複数のＯＤＴ制御信号を利用して入力されるＯＤＴ比較信号ＯＤＴＩをラッチ及び出力するための直列になった第１ないし第６のラッチ部８５１、８５２、８５３、８５４、８５５及び８５６を含むことができる。
第１ラッチ部８５１は、ロジックロー状態の第１ＯＤＴ制御信号ＣＬＫＤ１に制御されてＯＤＴ比較信号ＯＤＴＩを伝達するための伝達ゲート８５１１と伝達ゲート８５１１の出力をラッチするためのラッチ８５１２、８５１３を含むことができる。
第２ラッチ部８５２は、ロジックハイ状態の第２ＯＤＴ制御信号ＣＬＫＤ２に制御されてラッチ８５１２、８５１３の出力ＮＡを伝達するための伝達ゲート８５２１と伝達ゲート８５２１の出力をラッチするためのラッチ８５２２、８５２３を含むことができる。
第３ラッチ部８５３は、ロジックロー状態の第１ＯＤＴ制御信号ＣＬＫＤ１に制御されてラッチ８５２２、８５２３の出力ＮＢを伝達するための伝達ゲート８５３１と伝達ゲート８５３１の出力をラッチするためのラッチ８５３２、８５３３を含むことができる。
第４ラッチ部８５４は、ロジックハイ状態の第４ＯＤＴ制御信号ＦＣＬＫＤに制御されてラッチ８５３２、８５３３の出力ＮＣを伝達するための伝達ゲート８５４１と伝達ゲート８５４１の出力をラッチするためのラッチ８５４２、８５４３を含むことができる。
第５ラッチ部８５５は、ロジックハイ状態の第３ＯＤＴ制御信号ＲＣＬＫＤに制御されえラッチ８５４２、８５４３の出力ＮＤを伝達するための伝達ゲート８５５１と伝達ゲート８５５１の出力をラッチするためのラッチ８５５２、８５５３を含むことができる。
第６ラッチ部８５６は、ロジックハイ状態の第４ＯＤＴ制御信号ＦＣＬＫＤに制御されてラッチ８５５２、８５５３の出力ＮＥを伝達するための伝達ゲート８５６１と伝達ゲート８５６１の出力をラッチするためのラッチ８５６２、８５６３を含むことができる。
また、ラッチ８５６２、８５６３の出力ＮＦを反転させた出力とラッチ８５５２、８５５３の出力を否定論理積(８５７)してＲＴＴ発生制御信号ＯＤＴＦを出力させる。
一方、図８には第１ラッチ部ないし第６ラッチ部の初期化回路が省略されているが、本実施の形態ではラッチ８５１２、８５１３、８５３２、８５３３、８５５２、８５５３の出力ＮＡ、ＮＣ、ＮＥはロジックハイ状態の初期値を有し、ラッチ８５２２、８５２３、８５４２、８５４３、８５６２、８５６３の出力ＮＢ、ＮＤ、ＮＦはロジックロー状態の初期値を有すると設定する。
図９は、図８のＯＤＴ制御部の動作タイミングチャートである。
図９(Ａ）は、アクティブ/待機状態である場合のＯＤＴ印加時の動作波形であって、Ｔ１地点でロジックハイ状態のＯＤＴ信号が印加されれば、ＯＤＴターンオン遅延時間ｔＡＯＮＤである２クロックが過ぎた後Ｔ３地点でＲＴＴが発生する。
図９の(Ａ)を参照してさらに詳細に説明すれば次のようである。ＯＤＴ比較信号ＯＤＴＩがＴ１地点で立ち上がるＯＤＴ制御部用クロックＣＬＫＯＤＴにより第１ラッチ部８５１でラッチされ、第２ラッチ部８５２を通過しその出力がロジックハイ状態となる。Ｔ１_地点で立ち下がるＯＤＴ制御部用クロックＣＬＫＯＤＴにより第３ラッチ部８５３の出力ＮＣがロジックロー状態となり、Ｔ２_地点の外部クロックＣＬＫの立下りに先じる立下りクロックＦＣＬＫの立ち上がりエッジにより第４ラッチ部８５４の出力ＮＤがロジックハイ状態となる。次に、Ｔ３地点に外部クロックＣＬＫの立ち上がりエッジに先じる立ち上がりクロックＲＣＬＫにより第５ラッチ部８５５の出力ＮＥがロジックロー状態となり、ＮＡＮＤゲート８５７を経てロジックハイ状態のＲＴＴ発生制御信号ＯＤＴＦが出力される。
図９の(Ｂ)は、パワーダウンモード状態である場合のＯＤＴ印加時の動作波形である。パワーダウンモードでは、ＤＲＡＭ内部的にＤＬＬ出力クロックがオフされ、バッファリングされたクロックイネーブル信号ＩＣＫＥがロジックロー状態であるため、第１ＯＤＴ制御信号ＣＬＫＤ１はロジックロー状態、第１ＯＤＴ反転制御信号ＣＬＫＤＢ１はロジックハイ状態、第２ＯＤＴ制御信号ＣＬＫＤ２はロジックハイ状態、第２ＯＤＴ反転制御信号ＣＬＫＤＢ２はロジックロー状態、第３ＯＤＴ制御信号ＲＣＬＫＤはロジックハイ状態、第３ＯＤＴ反転制御信号ＲＣＬＫＤＢはロジックロー状態、第４ＯＤＴ制御信号ＦＣＬＫＤはロジックハイ状態、及び第４ＯＤＴ反転制御信号ＦＣＬＫＤＢはロジックロー状態となって印加されたＯＤＴ信号を非同期的に処理することによってＲＴＴ発生制御信号ＯＤＴＦを出力する。すなわち、パワーダウンモードでは図８の全ての伝達ゲートがターンオンなるので、外部から印加されるＯＤＴ信号が非同期的に処理されてＲＴＴ発生制御信号ＯＤＴＦに出力される。
ＯＤＴターンオフの場合、ＯＤＴ信号がＴ３地点でロジックローに印加されれば、ＯＤＴターンオフの遅延時間の仕様によって２.５クロックが過ぎたＴ５_地点でＲＴＴがターンオフされる。具体的な動作はＯＤＴターンオン動作と類似するため、これ以上の説明は省略する。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
従来技術に係るアクティブ/待機モード時のＯＤＴタイミング図である。 従来技術に係るパワーダウンモード時のＯＤＴタイミング図である。 従来技術に係るＯＤＴ動作のためのブロック構成図である。 図３のＲＴＴ発生部の具体回路図である。 図３のＯＤＴ動作タイミングチャートである。 本発明の一実施の形態に係るＯＤＴ動作のためのブロック構成図である。 図６のＯＤＴモード区分信号の発生部の一実施の形態の回路図である。 図６のＯＤＴ制御部の一実施の形態の回路図である。 図８のＯＤＴ制御部の動作タイミングチャートである。
符号の説明
３１０ ＤＬＬ
３２０ ＣＫＥバッファ
３３０ クロックバッファ
３４０ ＯＤＴバッファ
３６０ ＲＴＴ発生部
３７０ データ出力バッファ
６５０ ＯＤＴモード区分信号の発生部
６６０ ＯＤＴ制御部
８０１ ＯＤＴ制御信号の生成部
８０２ ＯＤＴ比較信号の処理部

Claims (21)

  1. パワーダウンモード時遅延固定ループから最初に出力される立ち上がりクロックと立下りクロックとを利用して、ラッチ中のバッファリングされたクロックイネーブル信号を出力させることによって、モード区分信号を生成するためのモード区分信号の発生手段と、
    前記モード区分信号に基づき、オンダイターミネーション比較信号をラッチ及び出力させることによって、ターミネーション抵抗発生制御信号を生成するためのオンダイターミネーション制御手段と、
    前記ターミネーション抵抗発生制御信号に基づき、ターミネーション抵抗を生成するためのターミネーション抵抗発生手段と
    を備えることを特徴とするオンダイターミネーションモードの転換回路。
  2. 前記モード区分信号の発生手段は、
    前記立ち上がりクロックと立下りクロックとを受け取るためのＮＯＲゲートと、
    前記ＮＯＲゲートの出力を利用して、前記バッファリングされたクロックイネーブル信号を受け取ってラッチし出力するためのラッチ部と、
    前記ラッチ部の出力を反転させるためのインバータと、
    を備えることを特徴とする請求項１に記載のオンダイターミネーションモードの転換回路。
  3. 前記オンダイターミネーション制御手段は、
    クロックバッファから出力されるＯＤＴ制御部用クロックと、前記立ち上がりクロック及び立下りクロック、またモード区分信号を論理結合して複数の制御信号を生成するためのオンダイターミネーション制御信号の生成部と、
    前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号を処理するためのオンダイターミネーション比較信号の処理部と
    を備えることを特徴とする請求項１に記載のオンダイターミネーションモードの転換回路。
  4. 前記オンダイターミネーション制御信号の生成部は、
    入力される前記ＯＤＴ制御部用クロックとモード区分信号とを論理結合して、第１ＯＤＴ制御信号と第１ＯＤＴ反転制御信号とを出力するための第１ＯＤＴ制御信号の発生部と、
    入力される前記ＯＤＴ制御部用クロックとモード区分信号とを論理結合して、第２ＯＤＴ制御信号と第２ＯＤＴ反転制御信号とを出力するための第２ＯＤＴ制御信号の発生部と、
    入力される前記立ち上がりクロックとモード区分信号とを論理結合して、第３ＯＤＴ制御信号と第３ＯＤＴ反転制御信号とを出力するための第３ＯＤＴ制御信号の発生部と、
    入力される前記立下りクロックとモード区分信号とを論理結合して、第４ＯＤＴ制御信号と第４ＯＤＴ反転制御信号とを出力するための第３ＯＤＴ制御信号の発生部と
    を備えることを特徴とする請求項３に記載のオンダイターミネーションモードの転換回路。
  5. 前記第１ＯＤＴ制御信号の発生部は、
    前記ＯＤＴ制御部用クロックとモード区分信号とを受け取るためのＮＡＮＤゲートと、
    印加される電源電圧に制御されて前記ＮＡＮＤゲートの出力を伝達するための伝達ゲートと、
    前記伝達ゲートの反転出力である第１ＯＤＴ制御信号を出力するための第１インバータと、
    前記ＮＡＮＤゲートのバッファリングされた出力である第１ＯＤＴ反転制御信号を出力するための直列になった複数のインバータと
    を備えることを特徴とする請求項４に記載のオンダイターミネーションモードの転換回路。
  6. 前記第２ＯＤＴ制御信号の発生部は、
    ＯＤＴ制御部用クロックを反転させるための第１インバータと、
    前記第１インバータの出力と前記モード区分信号とを受け取るためのＮＡＮＤゲートと、
    印加される電源電圧に制御されて前記ＮＡＮＤゲートの出力を伝達するための伝達ゲートと、
    前記伝達ゲートの反転出力である第２ＯＤＴ反転制御信号を出力するための第２インバータと、
    前記ＮＡＮＤゲートのバッファリングされた出力である第２ＯＤＴ制御信号を出力するための直列になった複数のインバータと
    を備えることを特徴とする請求項４に記載のオンダイターミネーションモードの転換回路。
  7. 前記第３ＯＤＴ制御信号の発生部は、
    前記立ち上がりクロックを反転させるための第１インバータと、
    前記第１インバータの出力と前記モード区分信号とを受け取るためのＮＡＮＤゲートと、
    印加される電源電圧に制御されて前記ＮＡＮＤゲートの出力を伝達するための伝達ゲートと、
    前記伝達ゲートの反転出力である第３ＯＤＴ反転制御信号を出力するための第２インバータと、
    前記ＮＡＮＤゲートのバッファリングされた出力である第３ＯＤＴ制御信号を出力するための直列になった複数のインバータと
    を備えることを特徴とする請求項４に記載のオンダイターミネーションモードの転換回路。
  8. 前記第４ＯＤＴ制御信号の発生部は、
    前記立下りクロックを反転させるための第１インバータと、
    前記第１インバータの出力と前記モード区分信号とを受け取るためのＮＡＮＤゲートと、
    印加される電源電圧に制御されて前記ＮＡＮＤゲートの出力を伝達するための伝達ゲートと、
    前記伝達ゲートの反転出力である第４ＯＤＴ反転制御信号を出力するための第２インバータと、
    前記ＮＡＮＤゲートのバッファリングされた出力である第４ＯＤＴ制御信号を出力するための直列になった複数のインバータと
    を備えることを特徴とする請求項４に記載のオンダイターミネーションモードの転換回路。
  9. 前記オンダイターミネーション比較信号の処理部は、
    前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号をラッチ及び出力するための直列になった複数のラッチ部と、
    前記複数のラッチ部の出力を論理結合して、前記ターミネーション抵抗発生制御信号を出力させるための論理結合部と
    を備えることを特徴とする請求項４に記載のオンダイターミネーションモードの転換回路。
  10. 前記複数のラッチ部のうち第１ラッチ部は、
    第１論理状態の前記第１ＯＤＴ制御信号に制御されて、前記オンダイターミネーション比較信号を伝達するための第１伝達ゲートと、
    前記第１伝達ゲートの出力をラッチするための第１ラッチと
    を備えることを特徴とする請求項９に記載のオンダイターミネーションモードの転換回路。
  11. 前記複数のラッチ部のうち、第２ラッチ部は、
    第２論理状態の前記第２ＯＤＴ制御信号に制御されて、前記第１ラッチの出力を伝達するための第２伝達ゲートと、
    前記第２伝達ゲートの出力をラッチするための第２ラッチと、
    を備えることを特徴とする請求項１０に記載のオンダイターミネーションモードの転換回路。
  12. 前記複数のラッチ部のうち、第３ラッチ部は、
    前記第１状態の前記第１ＯＤＴ制御信号に制御されて、前記第２ラッチの出力を伝達するための第３伝達ゲートと、
    前記第３伝達ゲートの出力をラッチするための第３ラッチと
    を備えることを特徴とする請求項１１に記載のオンダイターミネーションモードの転換回路。
  13. 前記複数のラッチ部のうち、第４ラッチ部は、
    前記第２状態の前記第４ＯＤＴ制御信号に制御されて、前記第３ラッチの出力を伝達するための第４伝達ゲートと、
    前記第４伝達ゲートの出力をラッチするための第４ラッチと
    を備えることを特徴とする請求項１２に記載のオンダイターミネーションモードの転換回路。
  14. 前記複数のラッチ部のうち、第４ラッチ部は、
    前記第２状態の前記第３ＯＤＴ制御信号に制御されて、前記第４ラッチの出力を伝達するための第５伝達ゲートと、
    前記第５伝達ゲートの出力をラッチするための第５ラッチと
    を備えることを特徴とする請求項１３に記載のオンダイターミネーションモードの転換回路。
  15. 前記複数のラッチ部のうち、第５ラッチ部は、
    前記第２状態の前記第４ＯＤＴ制御信号に制御されて、前記第５ラッチの出力を伝達するための第６伝達ゲートと、
    前記第６伝達ゲートの出力をラッチするための第６ラッチと
    を備えることを特徴とする請求項１４に記載のオンダイターミネーションモードの転換回路。
  16. 前記論理結合部は、
    前記第６ラッチの出力を反転させるためのインバータと、
    前記インバータの出力と前記第５ラッチの出力を否定論理積するためのＮＡＮＤゲートと
    を備えることを特徴とする請求項１５に記載のオンダイターミネーションモードの転換回路。
  17. パワーダウンモード時遅延固定ループから最初に出力される立ち上がりクロックと立下りクロックとを利用して、ラッチ中のバッファリングされたクロックイネーブル信号を出力させることによって、モード区分信号を生成する第１ステップと、
    前記モード区分信号に基づきオンダイターミネーション比較信号をラッチ及び出力させることによって、ターミネーション抵抗発生制御信号を生成する第２ステップと、
    前記ターミネーション抵抗発生制御信号に基づき、ターミネーション抵抗を生成する第３ステップと
    を備えることを特徴とするオンダイターミネーションモードの転換方法。
  18. 前記第１ステップは、
    前記立ち上がりクロックと立下りクロックとを受け入れる第４ステップと、
    前記第４ステップの出力を利用して、前記バッファリングされたクロックイネーブル信号を受け取ってラッチし出力する第５ステップと、
    前記第５ステップの出力を反転させる第６ステップと
    を備えることを特徴とする請求項１７に記載のオンダイターミネーションモードの転換方法。
  19. 前記第２ステップは、
    クロックバッファから出力されるＯＤＴ制御部用クロックと、前記立ち上がりクロック及び立下りクロック、またモード区分信号を論理結合して複数の制御信号を生成する第４ステップと、
    前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号を処理する第５ステップと
    を備えることを特徴とする請求項１７に記載のオンダイターミネーションモードの転換方法。
  20. 前記第４ステップは、
    入力される前記ＯＤＴ制御部用クロックとモード区分信号とを論理結合して、第１ＯＤＴ制御信号と第１ＯＤＴ反転制御信号とを出力する第６ステップと、
    入力される前記ＯＤＴ制御部用クロックとモード区分信号とを論理結合して、第２ＯＤＴ制御信号と第２ＯＤＴ反転制御信号とを出力する第７ステップと、
    入力される前記立ち上がりクロックとモード区分信号とを論理結合して、第３ＯＤＴ制御信号と第３ＯＤＴ反転制御信号とを出力する第８ステップと、
    入力される前記立下りクロックとモード区分信号とを論理結合して、第４ＯＤＴ制御信号と第４ＯＤＴ反転制御信号とを出力する第９ステップと
    を備えることを特徴とする請求項１９に記載のオンダイターミネーションモードの転換方法。
  21. 前記第５ステップは、
    前記複数の制御信号を利用して入力されるオンダイターミネーション比較信号をラッチ及び出力する第１０ステップと、
    前記第１０ステップの出力を論理結合して、前記ターミネーション抵抗発生制御信号を出力する第１１ステップと
    を備えることを特徴とする請求項２０に記載のオンダイターミネーションモードの転換方法。

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