KR100761359B1 - 온-다이 터미네이션 제어회로 및 방법 - Google Patents

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Abstract

본 발명은 집적회로에 관한 것으로, 특히 반도체 장치내의 임피던스 제어를 위한 온-다이 터미네이션(on-die termination, 또는 온-칩 터미네이션:on-chip termination)이 고주파 동작시 지연고정루프 클럭과 내부 클럭간의 클럭 도메인 오류를 해결하기 위한 제어회로 및 방법에 관한 것이다. 전술한 본 발명은 외부 클럭과 지연고정루프 클럭이 고주파로 동작하는 경우에도, 외부 클럭과 지연고정루프 클럭을 카운팅한 값을 이용하여 온-다이 터미네이션 인에이블 신호의 활성화 타이밍을 결정하므로 온-다이 터미네이션 인에이블 신호가 원하지 않는 타이밍에 활성화되는 것을 방지할 수 있다.
온-다이 터미네이션, 크로스 도메인, 지연고정루프 클럭

Description

온-다이 터미네이션 제어회로 및 방법{ON-DIE TERMINATION CONTROL CIRCUIT AND METHOD}
도 1a는 저주파 동작시 종래의 온-다이 터미네이션 제어방법을 도시한 타이밍 다이어그램.
도 1b는 고주파 동작시 종래의 온-다이 터미네이션 제어방법의 문제점을 도시한 타이밍 다이어그램.
도 2는 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로를 도시한 블록 다이어그램.
도 3은 도 2에 도시된 온-다이 터미네이션 제어회로 중 리셋 신호 출력부를 상세히 도시한 회로도.
도 4는 도 2에 도시된 온-다이 터미네이션 제어회로 중 명령신호 감지부를 상세히 도시한 회로도.
도 5는 도 2에 도시된 온-다이 터미네이션 제어회로 중 코드 비교부를 상세히 도시한 회로도.
도 6은 도 2에 도시된 온-다이 터미네이션 제어회로 중 인에이블 신호 출력부를 상세히 도시한 회로도.
도 7은 본 발명의 온-다이 터미네이션 제어방법을 도시한 타이밍 다이어그램.
본 발명은 집적회로에 관한 것으로, 특히 반도체 장치내의 임피던스 제어를 위한 온-다이 터미네이션(on-die termination, 또는 온-칩 터미네이션:on-chip termination)이 고주파 동작시 지연고정루프 클럭과 내부 클럭간의 클럭 도메인 오류를 해결하기 위한 제어회로 및 방법에 관한 것이다.
CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들, 서버들, 또는 워크스테이션들과 같은 다양한 전기적 제품(electrical products) 내로 합체되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)에서 전송되는 각종 신호들을 입력 패드들을 통해 수신하기 위한 수신회로와, 내부의 신호들을 출력 패드들을 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작속도가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 잡음에 의한 영향은 증가되고, 인터페이스단에서 임피던스 미스매 칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스매칭은 외부 잡음이나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화 등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스등의 문제들이 빈번히 야기될 수 있다.
따라서, 동작속도의 고속화가 요구되는 수신측의 반도체 장치는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리는 임피던스 매칭회로를 상기 집적회로 칩 내의 패드 근방에 채용하게 된다.
도 1a는 저주파 동작시 종래의 온-다이 터미네이션 제어방법을 도시한 타이밍 다이어그램이다.
도 1b는 고주파 동작시 종래의 온-다이 터미네이션 제어방법의 문제점을 도시한 타이밍 다이어그램이다.
도 1a 및 도 1b를 참조하면, 종래의 온-다이 터미네이션의 구체적인 제어방법은 다음과 같다.
첫째, 온-다이 터미네이션 명령 신호(ODTCMD)가 입력된 상태에서 외부 클럭 신호(Ext CLK)가 토글(toggle)한 후에 가장 첫 번째로 뜨는 지연고정루프 클럭 신호(DLL CLK)에 응답하여 온-다이 터미네이션 인에이블 신호(ODTen)를 로직'하이'(High)로 활성화시킨다.
둘째, 온-다이 터미네이션 인에이블 신호(ODTen)가 활성화되고 다시 외부 클럭 신호(Ext CLK)가 토글(toggle)하면, 온-다이 터미네이션(ODT)을 동작시킨다.
그런데, 온-다이 터미네이션 인에이블 신호(ODTen)가 활성화된 후에 실제 온-다이 터미네이션(ODT)가 동작하기 위해서는 일정한 지연시간(DLL to ODT on Delay time)을 필요로 한다.
여기서, 일정한 지연시간(DLL to ODT on Delay time)은 온-다이 터미네이션 인에이블 신호(ODTen)가 활성화되고 실제로 온-다이 터미네이션이 동작하기 위해서 꼭 필요한 시간을 의미하므로, 클럭 신호(Ext CLK)의 주파수가 변동하더라도 언제나 일정한 지연시간을 필요로 한다.
도 1a를 참조하면, 종래의 온-다이 터미네이션(ODT) 제어방법에서는, 외부 클럭 신호(Ext CLK)가 저주파로 동작하므로 외부 클럭 신호(Ext CLK)의 한 클럭(T0~T1)이 일정한 지연시간(DLL to ODT on Delay time)보다 긴 시간을 갖게 된다.
때문에 도 1a에서 보는 바와 같이 원하는 시간(T1) - 온-다이 터미네이션 인에이블 신호(ODTen)가 활성화되고 다시 외부 클럭 신호(Ext CLK)가 토글(toggle)되는 순간 - 에 정상적으로 온-다이 터미네이션 회로(ODT)를 동작시킬 수 있다.
하지만, 도 1b를 참조하면, 외부 클럭 신호(Ext CLK)가 외부 클럭 신호(Ext CLK)가 고주파로 동작하므로 외부 클럭 신호(Ext CLK)의 한 클럭(T0~T1)이 일정한 지연시간(DLL to ODT on Delay time)보다 짧은 시간을 갖게 된다.
때문에, 도 1b에서 보는 봐와 같이 원하는 시간(T1) - 온-다이 터미네이션 인에이블 신호(ODTen)가 활성화되고 다시 외부 클럭 신호(Ext CLK)가 토글(toggle)되는 순간 - 에 온-다이 터미네이션 회로(ODT)를 동작시킬 수 없고, 1클럭(T2) 이상 2클럭(T3) 혹은 그 이상 되는 클럭에서 온-다이 터미네이션 회로(ODT)가 동작하게 되는 문제점이 발생할 수 있다. 즉, 원하는 시간보다 늦은 시간에 온-다이 터미네이션 회로(ODT)가 동작하는 문제점이 발생한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 온-다이 터미네이션이 동작하는 주파수에 상관없이 지연고정루프 클럭 신호와 내부 클럭 간의 클럭 도메인 오류를 해결하여 원하는 타이밍에 온-다이 터미네이션을 동작을 할 수 있는 온-다이 터미네이션 제어회로 및 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 클럭 및 지연고정루프 클럭을 입력받아 각각의 클럭이 토글링되는 갯 수를 설정된 값부터 카운팅하는 카운터수단; 외부 리셋 신호에 응답하여 상기 외부 클럭의 카운팅을 초기화시키는 제1리셋 신호를 출력하고 일정한 지연시간 후에 상기 지연고정루프 클럭의 카운팅을 초기화시키는 제2리셋 신호를 출력하는 리셋 신호 출력수단; 및 온-다이 터미네이션 명령신호에 응답하여 상기 외부 클럭 카운팅 값과 상기 지연고정루프 카운팅 값을 비교하고, 그 값에 따라 온-다이 터미네이션(ODT)의 동작을 제어하는 하는 비교제어수단을 구비하는 온-다이 터미네이션 제어회로가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부 리셋 신호에 응답하여 제1리셋 신호를 활성화하고, 일정한 지연시간 후에 제2리셋 신호를 활성화하는 리셋 단계; 상기 제1리셋 신호에 응답하여 외부 클럭을 설정된 값부터 카운팅하는 단계; 상기 제2리셋 신호에 응답하여 지연고정루프 클럭을 설정된 값부터 카운팅하는 카운팅 단계; 및 온-다이 터미네이션 명령신호에 응답하여 상기 외부 클럭을 카운팅한 값과 상기 지연고정루프 클럭을 카운팅한 값을 비교하고, 그 값에 따라 온-다이 터미네이션 인에이블 신호의 논리레벨을 결정하는 비교출력 단계를 포함하는 온-다이 터미네이션 제어방법이 제공된다.
본 발명에서는 외부 클럭 신호와 지연고정루프 클럭 신호 사이에서 일정한 지연시간을 결정하고, 그 지연시간만큼의 간격을 가지고 외부 클럭 신호와 지연고정루프 클럭 신호의 클럭을 각각 카운팅 함으로써 두 클럭의 위상관계를 일정하게 정한다. 이를 위해서는 온-다이 터미네이션 명령 신호와 온-다이 터미네이션 인에이블 신호 사이의 위상관계를 일정하게 정하는 구조가 필요하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 소개하기로 한다.
도 2는 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로는 외부 클럭(Ext Clock) 및 지연고정루프 클럭(DLL Clock)을 입력받아 각각의 클럭이 토글링되는 갯 수를 설정된 값부터 카운팅하는 카운터부(1000)와, 외부 리셋 신호(Reset)에 응답하여 외부 클럭(Ext Clock)의 카운팅을 초기화시키는 제1리셋 신호(R1)를 출력하고 일정한 지연시간 후에 지연고정루프 클럭(DLL Clock)의 카운팅을 초기화시키는 제2리셋 신호(R2)를 출력하는 리셋 신호 출력부(2000), 및 온-다이 터미네이션 명령신호(ODT CMD)에 응답하여 외부 클럭 카운팅 값(ex_code)과 지연고정루프 카운팅 값(DLL_code)을 비교하고, 그 값에 따라 온-다이 터미네이션(ODT)의 동작을 제어하는 하는 비교제어부(3000)를 구비한다.
본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로의 구성요소 중 카운터부(1000)를 구체적으로 설명하면, 제1리셋 신호(R1)에 응답하여 카운팅을 시작하고, 카운팅된 값을 외부 코드(ex_code)로서 출력하는 외부 카운터부(1200), 및 제2리셋 신호(R2)에 응답하여 카운팅을 시작하고, 카운팅된 값을 지연고정루프 코드(DLL_code)로서 출력하는 지연고정루프 카운터부(1400)을 포함한다.
도 3은 도 2에 도시된 온-다이 터미네이션 제어회로 중 리셋 신호 출력부를 상세히 도시한 회로도이다.
도 3을 참조하여, 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로의 구성요소 중 리셋 신호 출력부(2000)을 구체적으로 설명하면, 외부 리셋 신호(Reset)에 응답하고, 지연고정루프 클럭(DLL Clock)에 동기화시켜 제2리셋 신호(R2)를 활성화하는 지연고정루프 리셋 생성부(2200)와, 제2리셋 신호(R2)를 일정시간만큼 지연하여 지연 리셋 신호(En)로서 출력하는 지연복제모델부(2400), 및 지연 리셋 신호(En)에 응답하고, 외부 클럭(Ext Clock)에 동기화시켜 제1리셋 신호(R1)를 활성화하는 외부 리셋 생성부(2600)를 구비한다.
본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로의 구성요소 중 리셋 신호 출력부(2000)의 동작은 다음과 같다.
첫째, 외부 리셋 신호(Reset)의 토글링(toggling)에 응답하고, 지연고정루프 클럭(DLL Clock)과 동기시켜 제2리셋 신호(R2)를 활성화한다.
둘째, 제2리셋 신호(R2)를 지연고정루프 클럭(DLL Clock)부터 외부 클럭(Ext CLock)까지의 지연시간을 모델링하여 결정된 일정시간만큼 지연한 지연 리셋 신호(En)를 출력한다.
셋째, 지연 리셋 신호(En)의 토글링(toggling)에 응답하고, 외부 클럭(Ext Clock)과 동기시켜 제1리셋 신호(R1)를 활성화한다.
그리고, 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로의 구성요소 중 리셋 신호 출력부(2000)의 구성은 다음과 같다.
전술한 리셋 신호 출력부(2000)의 첫째 동작을 수행하는 지연고정루프 리셋 생성부(2200)는 D플립플롭을 포함하는데, 전원전압(VDD)을 데이터 입력(D), 지연고정루프 클럭(DLL Clock)을 클럭 입력(clk), 외부 리셋 신호(Reset)를 리셋 입력(rst)으로 입력받아 제2리셋 신호(R2)의 논리레벨을 결정하여 출력한다.
전술한 리셋 신호 출력부(2000)의 둘째 동작을 수행하는 지연복제모델부(2400)는 지연고정루프 클럭(DLL Clock)부터 외부 클럭(Ext CLock)까지의 지연시 간을 모델링하여 결정된 일정시간을 지연하는 회로를 포함하는데, 제2리셋 신호(R2)를 일정시간 지연하여 지연 리셋 신호(En)으로서 출력한다.
전술한 리셋 신호 출력부(2000)의 셋째 동작을 수행하는 외부 리셋 생성부(2600)는 D플립플롭을 포함하는데, 지연 리셋 신호(En)를 데이터 입력(D), 외부 클럭(Ext Clock)을 클럭 입력(clk)받아 제1리셋 신호(R1)의 논리레벨을 결정하여 출력한다.
도 4는 도 2에 도시된 온-다이 터미네이션 제어회로 중 명령신호 감지부를 상세히 도시한 회로도이다.
도 4를 참조하여, 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로의 구성요소 중 비교제어부(3000)를 구체적으로 설명하면, 온-다이 터미네이션 명령신호(ODT CMD)의 에지(edge) 변동을 감지하여 출력하는 명령신호 감지부(3200)와, 명령신호 감지부(3200)의 출력신호(P1,P2)에 응답하고, 전술한 카운터부에서 출력되는 외부 코드(ex_code)와 지연고정루프 코드(DLL_code)를 비교하여 출력하는 코드비교부(3400), 및 코드비교부(3400)의 출력신호에 응답하여 온-다이 터미네이션 인에이블 신호(ODTen)의 논리레벨을 결정하는 인에이블 신호 출력부(3600)를 구비한다.
여기서, 비교제어부(3000)의 구성요소 중 명령신호 감지부(3200)의 동작을 구체적으로 설명하면 다음과 같다.
첫째, 온-다이 터미네이션 명령 신호(ODT_CMD)의 상승 에지(rising edge)를 감지하여 출력되는 제1감지신호(P1)를 토글링(toggling)한다.
둘째, 온-다이 터미네이션 명령 신호의(ODT_CMD)의 하강 에지(falling edge)를 감지하여 제2감지신호(P2)를 토글링(toggling)한다.
또한, 비교제어부(3000)의 구성요소 중 명령신호 감지부(3200)의 구성은 다음과 같다.
온-다이 터미네이션 명령 신호(ODT_CMD)의 상승 에지(rising edge)를 감지하여 제1감지신호(P1)를 토글링(toggling)하는 상승 에지 감지부(3220) 및 온-다이 터미네이션 명령 신호(ODT_CMD)의 하강 에지(falling edge)를 감지하여 제2감지신호(P2)를 토글링(toggling)하는 하강 에지 감지부(3240)를 포함하여 구성된다.
전술한 명령신호 감지부(3200)의 첫째 동작을 수행하는 명령신호 감지부(3200)의 구성요소 중 상승 에지 감지부(3220)는, 온-다이 터미네이션 명령 신호(ODT_CMD)를 외부 클럭(Ext CLock)의 한 클럭 만큼 지연하여 출력하는 제1지연부(3222)와, 온-다이 터미네이션 명령 신호(ODT_CMD)와 제1지연부(3222)의 출력신호를 부정논리곱하여 출력하는 제1낸드게이트(NAND1) 및 제1낸드게이트(NAND1)의 출력신호를 반전하여 제1감지신호(P1)로서 출력하는 제1인버터(INV1)를 구비한다.
전술한 명령신호 감지부(3200)의 둘째 동작을 수행하는 명령신호 감지부(3200)의 구성요소 중 하강 에지 감지부(3240)는, 온-다이 터미네이션 명령 신호(ODT_CMD)를 반전하여 출력하는 제2인버터(INV2)와, 제2인버터(INV2)의 출력신호를 외부 클럭(Ext CLock)의 한 클럭 만큼 지연하여 출력하는 제2지연부(3242)와, 제2인버터(INV2)의 출력신호와 제2지연부(3242)의 출력신호를 부정논리곱하여 출력하는 제2낸드게이트(NAND2), 및 제2낸드게이트(NAND2)의 출력신호를 반전하여 제2감지신호(P2)로서 출력하는 제3인버터(INV3)를 구비한다.
또한, 전술한 상승 에지 감지부(3220)의 구성요소 중 제1지연부(3222) 및 제2지연부(3242)는, 직렬연결된 복수 개의 인버터를 구비하고, 입력받은 신호를 반전하여 출력한다.
도 5는 도 2에 도시된 온-다이 터미네이션 제어회로 중 코드 비교부를 상세히 도시한 회로도이다.
도 5를 참조하여, 비교제어부(3000)의 구성요소 중 코드비교부(3400)의 동작을 구체적으로 설명하면 다음과 같다.
첫째, 전술한 명령신호 감지부(3200)로부터 입력받은 제1감지신호(P1)의 토글링(toggling)에 응답하여 전술한 카운터부(1000)로부터 입력받은 외부 코드(ex_code)와 지연고정루프 코드(DLL_code)를 비교하는 동작을 시작하고 그 값이 일치할 경우 제1비교신호(C1)를 토글링(toggling)한다.
둘째, 전술한 명령신호 감지부(3200)로부터 입력받은 제2감지신호(P2)의 토글링(toggling)에 응답하여 전술한 카운터부(1000)로부터 입력받은 외부 코드(ex_code)와 지연고정루프 코드(DLL_code)를 비교하는 동작을 시작하고 그 값이 일치할 경우 제2비교신호(C2)를 토글링(toggling)한다.
즉, 온-다이 터미네이션 명령신호(ODT_CMD)의 상승에지(rising edge)에서 제1비교신호(C1)을 토글링(toggling)하고, 하강에지(falling edge)에서 제2비교신호(C2)를 토글링(toggling)하는 동작을 한다.
또한, 비교제어부(3000)의 구성요소 중 코드비교부(3400)의 구성은 다음과 같다.
제1감지신호(P1)에 응답하고, 외부 코드(ex_code)와 지연고정루프 코드(DLL_code)를 비교하여 그 결과에 따라 제1비교신호(C1)의 토글링(toggling)을 결정하는 제1비교부(3420), 및 제2감지신호(P2)에 응답하고, 외부 코드(ex_code)와 지연고정루프 코드(DLL_code)를 비교하여 그 결과에 따라 제2비교신호(C2)의 토글링(toggling)을 결정하는 제2비교부(3440)을 구비한다.
전술한 코드비교부(3400)의 첫째 동작을 수행하는 제1비교부(3420)는, 제1감지신호(P1)에 응답하여 외부 코드(ex_code)를 저장하는 제1저장부(3422), 및 제1저장부(3422)에 저장된 코드와 지연고정루프 코드(DLL_code)를 비교하고, 그 값에 응답하여 제1비교신호(C1)의 토글링을 결정하는 제1논리부(3424)를 포함한다.
또한, 전술한 제1비교부(3420)의 제1저장부(3422)는, 1비트를 저장할 수 있는 복수 개의 제1레지스터들을 이용하여 외부 코드(ex_code)를 순서대로 1비트씩 각각 저장한다.
또한, 전술한 제1비교부(3420)의 제1논리부(3424)는, 복수 개의 제1레지스터 들 중 한 개의 제1레지스터에 저장된 1비트 데이터와 지연고정루프 코드(DLL_code)에서 1비트 데이터를 순서대로 배타적 논리 합하여 출력하는 복수 개의 제1익스클루시브 오아게이트들과, 복수 개의 제1익스클루시브 오아게이트들의 출력신호를 모두 한번에 입력받아 부정논리곱하여 제1비교신호(C1)로서 출력하는 제3낸드게이트(NAND3)를 구비한다.
전술한 코드비교부(3400)의 둘째 동작을 수행하는 제2비교부(3440)는, 제2감 지신호(P2)에 응답하여 외부 코드(ex_code)를 저장하는 제2저장부(3442), 및 제2저장부(3442)에 저장된 코드와 지연고정루프 코드(DLL_code)를 비교하고, 그 값에 응답하여 제2비교신호(C2)의 토글링을 결정하는 제2논리부(3444)를 포함한다.
또한, 전술한 제2비교부(3440)의 제2저장부(3442)는, 1비트를 저장할 수 있는 복수 개의 제2레지스터들을 이용하여 외부 코드(ex_code)를 순서대로 1비트씩 각각 저장한다.
또한, 전술한 제2비교부(3440)의 제2논리부(3444)는, 복수 개의 제2레지스터 들 중 한 개의 제2레지스터에 저장된 1비트 데이터와 지연고정루프 코드(DLL_code)에서 1비트 데이터를 순서대로 배타적 논리 합하여 출력하는 복수 개의 제2익스클루시브 오아게이트들과, 복수 개의 제2익스클루시브 오아게이트들의 출력신호를 모두 한번에 입력받아 부정논리곱하여 제2비교신호(C2)로서 출력하는 제4낸드게이트(NAND4)를 구비한다.
전술한 코드 비교부(3400)의 구성요소에서 표현에 사용된 '순서대로 1비트씩 저장한다.'는 것은 이진수의 체계에 맞춰서 0,1,2,3,…,n-1처럼 순서대로 저장한다는 뜻이다. 마찬가지로, '복수 개'는 외부 코드(ex_code) 및 지연고정루프 코드(DLL_code)의 이진 코드 갯 수인 n개의 정수를 의미한다.
도 6은 도 2에 도시된 온-다이 터미네이션 제어회로 중 인에이블 신호 출력부를 상세히 도시한 회로도이다.
도 6을 참조하여, 비교제어부(3000)의 구성요소 중인에이블 신호 출력부(3600)의 동작을 구체적으로 설명하면 다음과 같다.
첫째, 온-다이 터미네이션 인에이블 신호의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 활성화되거나 로직'하이'(High)에서 로직'로우'(Low)로 비 활성화되는 논리레벨의 천이시에는 지연고정루프 클럭(DLL Clock)의 에지(edge)에 동기된다.
둘째, 제1비교신호(C1)의 토글링(toggling)에 응답하여 온-다이 터미네이션 인에이블 신호(ODTen)를 로직'하이'(High)로 활성화하여 출력한다.
셋째, 제2비교신호(C2)의 토글링(toggling)에 응답하여 온-다이 터미네이션 인에이블 신호(ODTen)를 로직'로우'(Low)로 비 활성화하여 출력한다.
넷째, 온-다이 터미네이션 인에이블 신호(ODTen)의 플로팅(floating)을 방지한다.
즉, 온-다이 터미네이션 인에이블 신호는 전술한 코드 비교부(3400)에서 입력받은 제1비교신호(C1)가 토글링(toggling)할 때 활성화되고, 제2비교신호(C2)가 토글링(toggling)할 때 비 활성화된다.
또한, 비교제어부(3000)의 구성요소 중 인에이블 신호 출력부(3600)의 구성은 다음과 같다.
제1비교신호(C1)의 토글링(toggling)에 응답하여 전원전압(VDD)을 온-다이 터미네이션 인에이블 신호(ODTen)로서 출력하는 상승부(3640)과, 제2비교신호(C2)의 토글링(toggling)에 응답하여 접지전압(Vss)을 온-다이 터미네이션 인에이블 신호(ODTen)로서 출력하는 하강부(3660)과, 온-다이 터미네이션 인에이블 신호(ODT두를 지연고정루프 클럭(DLL Clock)에 동기화시켜 출력하기 위한 동기화부(3620), 및 온-다이 터미네이션 인에이블 신호(ODTen)의 플로팅(floating)을 방지하기 위한 래치(3680)를 포함한다.
전술한 인에이블 신호 출력부(3600)의 첫째 동작을 수행하는 동기화부(3620)는, 지연고정루프 클럭(DLL Clock)을 반전하여 출력하는 제4인버터(INV4)와, 게이트(gate)로 입력받은 제4인버터(INV4)의 출력신호 - 지연고정루프 클럭(DLL Clock)의 반전신호 - 에 응답하여 드레인(drain)-소스(source) 경로에 접속된 전원전압(VDD)과 제1노드(node1)가 연결되는 것을 제어하는 제1PMOS트랜지스터(PMOS1), 및 게이트로 입력받은 지연고정루프 클럭(DLL Clock)에 응답하여 드레인(drain)-소스(source) 경로에 접속된 접지전압(Vss)과 제2노드(node2)가 연결되는 것을 제어하는 제1NMOS트랜지스터(NMOS1)를 구비한다.
전술한 인에이블 신호 출력부(3600)의 둘째 동작을 수행하는 상승부(3640)는, 제1비교신호(C1)를 반전하여 출력하는 제5인버터(INV5), 및 게이트(gate)로 입력받은 제5인버터(INV5)의 출력신호에 응답하여 드레인(drain)-소스(source) 경로에 접속된 제1노드(node1)와 제3노드(node3)가 연결되는 것을 제어하는 제2PMOS트랜지스터(PMOS2)를 구비한다.
전술한 인에이블 신호 출력부(3600)의 셋째 동작을 수행하는 하강부(3660)는, 게이트(gate)로 입력받은 제2비교신호(C2)에 응답하여 드레인(drain)-소스(source) 경로에 접속된 제2노드(node2)와 제3노드(node3)가 연결되는 것을 제어하는 제2NMOS트랜지스터(NMOS2)를 구비한다.
전술한 인에이블 신호 출력부(3600)의 넷째 동작을 수행하는 래치(3680)는, 제3노드(node3)에 걸린 전압을 일 입력으로 받아 위상을 반전하여 출력하는 제6인버터(INV6)와, 제6인버터(INV6)의 출력신호를 반전하여 제6인버터(INV6)의 일 입력으로 다시 입력하는 제7인버터(INV7) 및 제6인버터(INV6)의 출력신호를 반전하여 온-다이 터미네이션 인에이블 신호(ODTen)로서 출력하는 제8인버터(INV8)를 구비한다.
이상에서 살펴본 바와 같이 본 발명의 실시 예를 적용하면, 외부 클럭과 지연고정루프 클럭이 고주파로 동작하는 경우에도, 외부 클럭과 지연고정루프 클럭을 카운팅한 값을 이용하여 온-다이 터미네이션 인에이블 신호의 활성화 타이밍을 결정하므로 온-다이 터미네이션 인에이블 신호가 원하지 않는 타이밍에 활성화되는 것을 방지할 수 있다. 즉, 온-다이 터미네이션 명령신호가 활성화된 이후에 온-다이 터미네이션 인에이블 신호가 활성화되는 타이밍을 설계자의 초기설정에 따라 조절할 수 있다.
도 7은 본 발명의 온-다이 터미네이션 제어방법을 도시한 타이밍 다이어그램이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 온-다이 터미네이션 제어방법은, 외부 리셋 신호(RESET)에 응답하여 제1리셋 신호(R1)를 활성화하고, 일정한 지연시간(Replica Delay) 후에 제2리셋 신호(R2)를 활성화하는 리셋 단계(①)와, 제1리셋 신호(R1)에 응답하여 외부 클럭(Ext Clock)을 설정된 값(5)부터 카운팅하는 외부 카운팅 단계(②)와, 제2리셋 신호(R2)에 응답하여 지연고정루프 클럭(DLL Clock)을 설정된 값(0)부터 카운팅하는 지연고정루프 카운팅 단계(③), 및 온-다이 터미네이션 명령신호(ODTCMD)에 응답하여 외부 클럭(Ext Clock)을 카운팅한 값과 지연고정루프 클럭(DLL Clock)을 카운팅한 값을 비교하고(④), 그 값에 따라 온-다이 터미네이션 인에이블 신호(ODTen)의 논리레벨을 결정하는(⑤) 비교출력 단계를 포함한다.
본 발명의 실시 예에 따른 온-다이 터미네이션 제어방법 중 리셋 단계(①)는, 제1리셋 신호(R1)를 지연고정루프 클럭(DLL Clock)부터 외부 클럭(Ext Clock)까지의 지연시간을 모델링(modeling)하여 결정된 일정시간(Replica Delay)만큼 지연하여 제2리셋(R2)로서 출력한다.
본 발명의 실시 예에 따른 온-다이 터미네이션 제어방법 중 비교출력 단계(④,⑤)는, 온-다이 터미네이션 명령신호(ODTCMD)의 논리레벨이 천이될 때 외부 클럭(Ext Clock)의 카운팅 값을 레지스터(regsiter)에 저장하고, 레지스터(register)에 저장된 값과 지연고정루프 클럭(DLL Clock)의 카운팅 값을 비교하여 그 값이 같을 때 온-다이 터미네이션 인에이블 신호(ODTen)의 논리레벨을 천이한다.
또한, 전술한 비교출력 단계(④,⑤)에서 온-다이 터미네이션 인에이블 신호(ODTen)의 논리레벨을 천이할 때, 온-다이 터미네이션 명령신호(ODTCMD)의 상승에지(rising edge)에서 온-다이 터미네이션 인에이블 신호(ODTen)를 로직'하이'(High)로 활성화한다.
마찬가지로, 전술한 비교출력 단계(④,⑤)에서 온-다이 터미네이션 인에이블 신호(ODTen)의 논리레벨을 천이할 때, 온-다이 터미네이션 명령신호(ODTCMD)의 하강에지(falling edge)에서 온-다이 터미네이션 인에이블 신호(ODTen)를 로직'로우'(Low)로 비 활성화한다.
이상에서 살펴본 본 발명의 온-다이 터미네이션 제어방법은, 본 발명의 실시 예에 따른 온-다이 터미네이션 제어회로가 동작되는 순서와 방법을 설명한 것으로서 그 효과는 앞에서 설명한 온-다이 터미네이션 제어회로와 동일하므로 여기서는 생략한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨데, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 외부 클럭과 지연고정루프 클럭이 고주파로 동작하는 경우에도, 외부 클럭과 지연고정루프 클럭을 카운팅한 값을 이용하여 온-다이 터미네이션 인에이블 신호의 활성화 타이밍을 결정하므로 온-다이 터미네이션 인에이블 신호가 원하지 않는 타이밍에 활성화되는 것을 방지할 수 있다. 즉, 온-다이 터미네이션 명령신호가 활성화된 이후에 온-다이 터미네이션 인에이블 신호가 활성화되는 타이밍을 설계자의 초기설정에 따라 조절할 수 있다.

Claims (40)

  1. 외부 클럭 및 지연고정루프 클럭을 입력받아 각각의 클럭이 토글링되는 갯 수를 설정된 값부터 카운팅하는 카운터수단;
    외부 리셋 신호에 응답하여 상기 외부 클럭의 카운팅을 초기화시키는 제1리셋 신호를 출력하고 일정한 지연시간 후에 상기 지연고정루프 클럭의 카운팅을 초기화시키는 제2리셋 신호를 출력하는 리셋 신호 출력수단; 및
    온-다이 터미네이션 명령신호에 응답하여 상기 외부 클럭 카운팅 값과 상기 지연고정루프 카운팅 값을 비교하고, 그 값에 따라 온-다이 터미네이션(ODT)의 동작을 제어하는 하는 비교제어수단
    을 구비하는 온-다이 터미네이션 제어회로.
  2. 제1항에 있어서,
    상기 카운터수단은,
    상기 제1리셋 신호에 응답하여 카운팅을 시작하고, 카운팅된 값을 외부 코드로서 출력하는 외부 카운터수단; 및
    상기 제2리셋 신호에 응답하여 카운팅을 시작하고, 카운팅된 값을 지연고정루프 코드로서 출력하는 지연고정루프 카운터수단
    을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  3. 제1항에 있어서,
    상기 리셋 신호 출력수단은,
    상기 외부 리셋 신호의 토글링에 응답하고, 상기 지연고정루프 클럭과 동기시켜 상기 제2리셋 신호를 활성화하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  4. 제1항에 있어서,
    상기 리셋 신호 출력수단은,
    상기 제2리셋 신호를 일정시간 지연시킨 신호에 응답하고, 외부 클럭과 동기시켜 상기 제1리셋 신호를 활성화하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  5. 제1항에 있어서,
    상기 리셋 신호 출력수단은,
    상기 외부 리셋 신호에 응답하고, 상기 지연고정루프 클럭에 동기화시켜 상기 제2리셋 신호를 활성화하는 지연고정루프 리셋 생성수단;
    상기 제2리셋 신호를 일정시간만큼 지연하여 지연 리셋 신호로서 출력하는 지연복제모델 수단; 및
    상기 지연 리셋 신호에 응답하고, 상기 외부 클럭에 동기화시켜 상기 제1리셋 신호를 활성화하는 외부 리셋 생성수단
    을 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  6. 제5항에 있어서,
    상기 지연고정루프 리셋 생성수단은,
    전원전압을 데이터 입력, 상기 지연고정루프 클럭을 클럭 입력, 상기 외부 리셋 신호를 리셋 신호로 입력받아 상기 제2리셋 신호의 논리레벨을 결정하는 제1 D플립플롭
    을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  7. 제5항에 있어서,
    상기 지연복제모델 수단은,
    상기 제2리셋 신호를 상기 지연고정루프 클럭부터 상기 외부 클럭까지의 지연시간을 모델링하여 결정된 일정시간만큼 지연하여 지연 리셋 신호로서 출력하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  8. 제5항에 있어서,
    상기 외부 리셋 생성수단은,
    상기 지연 리셋 신호를 데이터 입력, 상기 외부 클럭을 클럭 입력받아 상기 제1리셋 신호의 논리레벨을 결정하는 제2 D플립플롭
    을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  9. 제2항에 있어서,
    상기 비교제어수단은,
    상기 온-다이 터미네이션 명령신호의 에지 변동을 감지하여 출력하는 명령신호 감지수단;
    상기 명령신호 감지수단의 출력신호에 응답하고, 상기 외부 코드와 상기 지연고정루프 코드를 비교하여 출력하는 코드비교수단; 및
    상기 코드비교수단의 출력신호에 응답하여 온-다이 터미네이션 인에이블 신호의 논리레벨을 결정하는 인에이블 신호 출력수단
    을 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  10. 제9항에 있어서,
    상기 명령신호 감지수단은,
    상기 온-다이 터미네이션 명령 신호의 상승 에지를 감지하여 제1감지신호를 토글링하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  11. 제9항에 있어서,
    상기 명령신호 감지수단은,
    상기 온-다이 터미네이션 명령 신호의 하강 에지를 감지하여 제2감지신호를 토글링하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  12. 제9항에 있어서,
    상기 명령신호 감지수단은,
    상기 온-다이 터미네이션 명령 신호의 상승 에지를 감지하여 상기 제1감지신호를 토글링하는 상승 에지 감지수단; 및
    상기 온-다이 터미네이션 명령 신호의 하강 에지를 감지하여 상기 제2감지신호를 토글링하는 하강 에지 감지수단
    을 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  13. 제12항에 있어서,
    상기 상승 에지 감지수단은,
    상기 온-다이 터미네이션 명령 신호를 일정시간 지연하여 출력하는 제1지연수단;
    상기 온-다이 터미네이션 명령 신호와 상기 제1지연수단의 출력신호를 부정논리곱하여 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력신호를 반전하여 상기 제1감지신호로서 출력하는 제1인버터
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  14. 제13항에 있어서,
    상기 제1지연수단은,
    상기 온-다이 터미네이션 명령신호를 입력받아 상기 외부 클럭의 한 클럭 만큼을 지연하여 출력하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  15. 제13항에 있어서,
    상기 제1지연수단은,
    직렬연결된 복수 개의 인버터를 구비하고, 입력받은 상기 온-다이 터미네이션 명령 신호의 반전된 신호를 출력하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  16. 제12항에 있어서,
    상기 하강 에지 감지수단은,
    상기 온-다이 터미네이션 명령 신호를 반전하여 출력하는 제2인버터;
    상기 제2인버터의 출력신호를 일정시간 지연하여 출력하는 제2지연수단;
    상기 제2인버터의 출력신호와 상기 제2지연수단의 출력신호를 부정논리곱하여 출력하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력신호를 반전하여 상기 제2감지신호로서 출력하는 제3인버터
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  17. 제16항에 있어서,
    상기 제2지연수단은,
    상기 온-다이 터미네이션 명령신호를 입력받아 상기 외부 클럭의 한 클럭 만큼을 지연하여 출력하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  18. 제16항에 있어서,
    상기 제2지연수단은,
    직렬연결된 복수 개의 인버터를 구비하고, 입력받은 상기 제2인버터 출력신호의 반전된 신호를 출력하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  19. 제12항에 있어서,
    상기 코드비교수단은,
    상기 제1감지신호에 응답하고, 상기 외부 코드와 상기 지연고정루프 코드를 비교하여 일치할 경우 제1비교신호를 토글링하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  20. 제12항에 있어서,
    상기 코드비교수단은,
    상기 제2감지신호에 응답하고, 상기 외부 코드와 상기 지연고정루프 코드를 비교하여 일치할 경우 제2비교신호를 토글링하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  21. 제12항에 있어서,
    상기 코드비교수단은,
    상기 제1감지신호에 응답하고, 상기 외부 코드와 상기 지연고정루프 코드를 비교하여 그 결과에 따라 제1비교신호의 토글링을 결정하는 제1비교수단; 및
    상기 제2감지신호에 응답하고, 상기 외부 코드와 상기 지연고정루프 코드를 비교하여 그 결과에 따라 제2비교신호의 토글링을 결정하는 제2비교수단
    을 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  22. 제21항에 있어서,
    상기 제1비교수단은,
    상기 제1감지신호에 응답하여 상기 외부 코드를 저장하는 제1저장수단; 및
    상기 제1저장수단에 저장된 코드와 상기 지연고정루프 코드를 비교하고, 그 값에 응답하여 상기 제1비교신호의 토글링을 결정하는 제1논리수단
    를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  23. 제22항에 있어서,
    상기 제1저장수단은,
    1비트를 저장할 수 있는 복수 개의 제1레지스터들을 이용하여 상기 외부 코드를 저장하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  24. 제23항에 있어서,
    상기 제1논리수단은,
    상기 제1레지스터에 저장된 한 개의 비트 데이터와 상기 지연고정루프 코드에서 한 개의 비트 데이터를 배타적 논리 합하여 출력하는 복수 개의 제1익스클루시브 오아게이트들; 및
    상기 제1익스클루시브 오아게이트들의 출력신호를 모두 입력받아 부정논리곱하여 상기 제1비교신호로서 출력하는 제3낸드게이트
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  25. 제21항에 있어서,
    상기 제2비교수단은,
    상기 제2감지신호에 응답하여 상기 외부 코드를 저장하는 제2저장수단; 및
    상기 제2저장수단에 저장된 코드와 상기 지연고정루프 코드를 비교하고, 그 값에 응답하여 상기 제2비교신호의 토글링을 결정하는 제2논리수단
    를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  26. 제25항에 있어서,
    상기 제2저장수단은,
    1비트를 저장할 수 있는 복수 개의 제2레지스터들을 이용하여 상기 외부 코드를 저장하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  27. 제26항에 있어서,
    상기 제2논리수단은,
    상기 제2레지스터에 저장된 한 개의 비트 데이터와 상기 지연고정루프 코드에서 한 개의 비트 데이터를 배타적 논리 합하여 출력하는 복수 개의 제2익스클루시브 오아게이트들; 및
    상기 제2익스클루시브 오아게이트들의 출력신호를 모두 입력받아 부정논리곱하여 상기 제2비교신호로서 출력하는 제4낸드게이트
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  28. 제21항에 있어서,
    상기 인에이블 신호 출력수단은,
    상기 제1비교신호에 응답하여 상기 온-다이 터미네이션 인에이블 신호를 로직'하이'(High)로 활성화하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  29. 제21항에 있어서,
    상기 인에이블 신호 출력수단은,
    상기 제2비교신호에 응답하여 상기 온-다이 터미네이션 인에이블 신호를 로직'로우'(Low)로 비 활성화하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  30. 제21항에 있어서,
    상기 인에이블 신호 출력수단은,
    상기 지연고정루프 클럭에 동기되어 상기 온-다이 터미네이션 인에이블 신호의 논리레벨이 천이되는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  31. 제21항에 있어서,
    상기 인에이블 신호 출력수단은,
    상기 제1비교신호의 토글링에 응답하여 전원전압을 상기 온-다이 터미네이션 인에이블 신호로서 출력하는 상승수단;
    상기 제2비교신호의 토글링에 응답하여 접지전압을 상기 온-다이 터미네이션 인에이블 신호로서 출력하는 하강수단;
    상기 온-다이 터미네이션 인에이블 신호를 상기 지연고정루프 클럭에 동기화 시키기 위한 동기화수단; 및
    상기 온-다이 터미네이션 인에이블 신호의 플로팅을 방지하기 위한 래치
    를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  32. 제31항에 있어서,
    상기 동기화수단은,
    상기 지연고정루프 클럭을 반전하여 출력하는 제4인버터;
    게이트로 입력받은 상기 제4인버터의 출력신호에 응답하여 드레인-소스 경로에 접속된 전원전압과 제1노드가 연결되는 것을 제어하는 제1PMOS트랜지스터;
    게이트로 입력받은 상기 지연고정루프 클럭에 응답하여 드레인-소스 경로에 접속된 접지전압과 제2노드가 연결되는 것을 제어하는 제1NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  33. 제32항에 있어서,
    상기 상승수단은,
    상기 제1비교신호를 반전하여 출력하는 제5인버터; 및
    게이트로 입력받은 상기 제5인버터의 출력신호에 응답하여 드레인-소스 경로에 접속된 상기 제1노드와 제3노드가 연결되는 것을 제어하는 제2PMOS트랜지스터
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  34. 제32항에 있어서,
    상기 하강수단은,
    게이트로 입력받은 상기 제2비교신호에 응답하여 드레인-소스 경로에 접속된 상기 제2노드와 제3노드가 연결되는 것을 제어하는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  35. 제32항에 있어서,
    상기 래치는,
    제3노드에 걸린 전압을 일 입력으로 받아 위상을 반전하여 출력하는 제6인버터;
    상기 제6인버터의 출력신호를 반전하여 상기 제6인버터의 일 입력으로 다시 입력하는 제7인버터; 및
    상기 제6인버터의 출력신호를 반전하여 상기 온-다이 터미네이션 인에이블 신호로서 출력하는 제8인버터
    를 구비하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  36. 외부 리셋 신호에 응답하여 제1리셋 신호를 활성화하고, 일정한 지연시간 후에 제2리셋 신호를 활성화하는 리셋 단계;
    상기 제1리셋 신호에 응답하여 외부 클럭을 설정된 값부터 카운팅하는 외부 카운팅 단계;
    상기 제2리셋 신호에 응답하여 지연고정루프 클럭을 설정된 값부터 카운팅하는 지연고정루프 카운팅 단계; 및
    온-다이 터미네이션 명령신호에 응답하여 상기 외부 클럭을 카운팅한 값과 상기 지연고정루프 클럭을 카운팅한 값을 비교하고, 그 값에 따라 온-다이 터미네이션 인에이블 신호의 논리레벨을 결정하는 비교출력 단계
    를 포함하는 온-다이 터미네이션 제어방법.
  37. 제36항에 있어서,
    상기 리셋 단계는,
    상기 제1리셋 신호를 상기 지연고정루프 클럭부터 상기 외부 클럭까지의 지연시간을 모델링하여 결정된 일정시간만큼 지연하여 제2리셋로서 출력하는 것을 특징으로 하는 온-다이 터미네이션 제어방법.
  38. 제36항에 있어서,
    상기 비교출력 단계는,
    상기 온-다이 터미네이션 명령신호의 논리레벨이 천이될 때 상기 외부 클럭의 카운팅 값을 레지스터에 저장하고, 레지스터에 저장된 값과 지연고정루프 클럭의 카운팅 값을 비교하여 그 값이 같을 때 상기 온-다이 터미네이션 인에이블 신호의 논리레벨을 천이하는 것을 특징으로 하는 온-다이 터미네이션 제어방법.
  39. 제36항에 있어서,
    상기 비교출력 단계는,
    상기 온-다이 터미네이션 명령신호의 상승에지에서 상기 온-다이 터미네이션 인에이블 신호를 로직'하이'(High)로 활성화하는 것을 특징으로 하는 온-다이 터미네이션 제어방법.
  40. 제36항에 있어서,
    상기 비교출력 단계는,
    상기 온-다이 터미네이션 명령신호의 하강에지에서 상기 온-다이 터미네이션 인에이블 신호를 로직'로우'(Low)로 비 활성화하는 것을 특징으로 하는 온-다이 터미네이션 제어방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929846B1 (ko) * 2007-10-23 2009-12-04 주식회사 하이닉스반도체 온 다이 터미네이션 제어 회로
KR100921832B1 (ko) 2008-03-03 2009-10-16 주식회사 하이닉스반도체 반도체 메모리장치의 온 다이 터미네이션 제어회로
KR100929833B1 (ko) 2008-04-02 2009-12-07 주식회사 하이닉스반도체 출력 인에이블 신호 생성 회로와 생성 방법
KR100949276B1 (ko) * 2008-09-08 2010-03-25 주식회사 하이닉스반도체 터미네이션 조절회로 및 이를 포함하는 반도체 메모리장치
KR101043722B1 (ko) 2010-02-04 2011-06-27 주식회사 하이닉스반도체 레이턴시 제어회로 및 이를 포함하는 반도체 메모리장치
US10153014B1 (en) 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control
CN113808634B (zh) * 2020-06-11 2024-02-27 华邦电子股份有限公司 延迟锁相回路装置及其更新方法
CN115599196A (zh) * 2021-07-09 2023-01-13 长鑫存储技术有限公司（Cn） 使能控制电路以及半导体存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030083237A (ko) * 2002-04-19 2003-10-30 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
KR20030097441A (ko) * 2002-06-21 2003-12-31 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
KR20040062716A (ko) * 2003-01-03 2004-07-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리장치 및 온다이 터미네이션 방법
KR20050081315A (ko) * 2004-02-13 2005-08-19 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
KR20070002995A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030083237A (ko) * 2002-04-19 2003-10-30 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
KR20030097441A (ko) * 2002-06-21 2003-12-31 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
KR20040062716A (ko) * 2003-01-03 2004-07-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리장치 및 온다이 터미네이션 방법
KR20050081315A (ko) * 2004-02-13 2005-08-19 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
KR20070002995A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 메모리 장치

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