KR100921832B1 - 반도체 메모리장치의 온 다이 터미네이션 제어회로 - Google Patents

반도체 메모리장치의 온 다이 터미네이션 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리장치에서 사용되는 온 다이 터미네이션 제어회로의 전류소모를 줄이기 위한 것으로, 본 발명에 따른 온 다이 터미네이션 제어회로는, 외부클럭을 카운트해 제1코드를 출력하고, 내부클럭을 카운트해 제2코드를 출력하는 카운터부; 터미네이션 명령에 응답하여 상기 제1코드와 상기 제2코드의 전달 여부를 결정하는 전달제어부; 및 상기 터미네이션 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 터미네이션 제어부를 포함한다.
Figure R1020080019663
메모리장치, 온 다이 터미네이션, 제어회로

Description

반도체 메모리장치의 온 다이 터미네이션 제어회로{On Die Termination controlling circuit of semiconductor memory device}
본 발명은 반도체 메모리장치의 온 다이 터미네이션(ODT, On Die Termination) 동작을 제어하는 온 다이 터미네이션 제어회로에 관한 것으로, 특히 온 다이 터미네이션 제어회로의 전류소모를 줄이는 기술에 관한 것이다.
반도체 메모리장치(DRAM)의 용량/속도가 점점 증가하고 DDR SDRAM의 등장과 함께 메모리장치의 전송속도를 더욱 빠르게 하기 위한 여러 가지 새로운 개념이 추가되었다. 이 중에서 터미네이션(termonation) 단의 저항은 소자간의 신호전송을 원활히 하기 위해 필요하다.
여기서 저항이 적절히 매칭(impedance matching)되지 않을 경우 전송되는 신호가 반사되어 신호전송의 에러가 발생할 가능성이 크다. 그러나 외부에 고정 저항을 인가하는 경우에는 직접회로의 노화나 온도변화 혹은 제조공정상의 차이로 인하여 적절히 매칭될 수 없다. 이에 따라, 최근에는 외부 기준저항과 비교하여 저항값 이 같아지도록 하기 위해 병렬 접속된 복수의 트랜지스터 중 턴온되는 트랜지스터의 갯수를 조절함으로써 터미네이션단의 저항을 조정하는 기술이 제시되어 사용되고 있다.
온 다이 터미네이션 제어회로란, 이러한 온 다이 터미네이션 동작의 인에이블/디스에이블 타이밍을 제어(즉, 온 다이 터미네이션 회로의 인에이블/디스에이블타이밍을 제어)하기 위한 회로를 말하는데, 이러한 제어회로에 관해서는 대한민국 등록특허 10-0625298을 참고할 수 있다.
JEDEC에서 정해진 스펙(spec)에 따라 DDR3 SDRAM부터는 다이나믹 터미네이션(dynamic ODT) 동작이 지원되어야 한다. 다이나믹 터미네이션 동작이란 모드 레지스터셋 등을 다시 설정하지 않더라도, 라이트 명령이 입력되면 칩 내부의 터미네이션 저항의 저항값이 데이터 입력시 필요한 터미네이션 저항값을 갖도록 설정해주는 동작을 말한다.
반도체 메모리장치의 인터페이스는 데이터 입력시와 출력시의 터미네이션 방식 및 저항값이 다르다. 데이터 출력시에는 입/출력 패드(DQ패드)를 풀업으로 또는 풀다운으로 터미네이션해 '하이' 또는 '로우'의 데이터를 출력하고, 데이터 입력시는 일정 저항값(데이터 출력시의 저항값과는 다름)으로 입/출력 패드를 풀업 및 풀다운으로 터미네이션한 상태에서 데이터를 입력받게 된다(이러한 입/출력시의 터미네이션 규정은 메모리장치의 종류에 따라 조금씩 다름). 다이나믹 터미네이션(dynamic ODT) 동작을 지원하는 DDR3 메모리장치부터는 라이트 명령의 입력만으로 칩 내부의 온 다이 터미네이션 회로가 데이터 입력에 알맞은 동작을 하게 한다.
즉, DDR3 이전의 온 다이 터미네이션 제어회로는 단순히 온 다이 터미네이션 회로의 인에이블/디스에이블을 제어하는 역할을 했지만, DDR3 메모리장치부터는 다이나믹 터미네이션 동작을 추가로 지원해야 한다.
따라서 DDR3 메모리장치부터 사용되는 온 다이 터미네이션 제어회로는 일반적인 터미네이션 동작의 인에이블/디스에이블과 다이나믹 터미네이션 동작의 인에이블/디스에이블을 제어한다.
도 1은 일반적인 터미네이션 동작과 다이나믹 터미네이션 동작을 제어하는 종래의 온 다이 터미네이션 제어회로의 구성을 나타낸 도면이다.
도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 제어회로는, 외부클럭(EXTCLK)을 카운트해 제1코드(EXTCNT<2:0>)를 출력하고, 내부클럭(DLLCLK2)을 카운트해 제2코드(DLLCNT<2:0>)를 출력하는 카운터부(110), 터미네이션 명령(ODT_STARTP, ODT_ENDP)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 터미네이션 제어부(130), 라이트 명령(WT_STARTP)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 다이나믹 제어부(120), 온 다이 터미네이션 제어회로에 내부클럭(DLLCLK2)을 공급하기 위한 클럭분배기(101), 내부클럭(DLLCLK2)을 이용해 외부클럭(EXTCLK)을 생성하기 위한 레플리카(replica) 지연라인(102)을 포함한다.
먼저 온 다이 터미네이션 제어회로에 내부클럭(DLLCLK2)과 외부클럭(EXTCLK) 을 공급해주는 클럭분배기(101)와 레플리카 지연라인(102)에 대해 설명한다.
클럭분배기는 지연고정루프(DLL: Delay Locked Loop)를 통해 공급되는 내부클럭(DLLCLK1)을 입력받으며, 리셋신호(RST)가 해제될 때까지 내부클럭(DLLCLK2)의 토글링(toggling)을 막는다. 그리고 리셋신호(RST)가 해제되면 토글링되는 내부클럭을 출력한다. 즉, DLLCLK1과 DLLCLK2는 동일한 클럭이지만 DLLCLK2는 리셋신호(RST)의 해제시까지는 토글링하지 않으며 일정한 레벨을 유지한다는 점만 상이하다.
레플리카 지연라인(102)은 내부클럭(DLLCLK)과 외부클럭(EXTCLK) 사이에 존재하는 시간 차이를 모델링(modeling)해 놓은 블록이며, 입력되는 내부클럭(DLLCLK)에 외부클럭(EXTCLK)과의 시간차이를 반영해 외부클럭(EXTCLK)을 출력한다.
카운터부(110)는 외부클럭(EXTCLK)을 카운트해서 이진코드인 제1코드(EXTCNT<2:0>)를 출력하고 내부클럭(DLLCLK2)을 카운트해서 이진코드인 제2코드(DLLCNT<2:0>)를 출력한다. 제1코드(EXTCNT<2:0>)는 초기값 0부터 카운트되지만 제2코드(DLLCNT<2:0>)는 카스 라이트 레이턴시(CWL: Cas Write Latency)에 따라 결정되는 특정한 초기값을 가지게 된다. 카스 라이트 레이턴시(CWL)는 그 값 자체가 동작 주파수에 따라 제한된 값을 갖도록 스펙에 규정되어 있으므로, 카스 라이트 레이턴시(CWL)에 따라 초기값이 결정된다는 것은 동작 주파수에 따라 초기값이 결정된다는 것과 동일한 의미를 가진다.
다이나믹 제어부(120)는 다이나믹 터미네이션 동작을 제어하는 곳으로, 라이 트 명령(WT_STARTP, 라이트 커맨드에 의해 생성되는 신호로 자세한 사항은 후술)에 응답하여 해당시점의 제1코드(EXTCNT<2:0>)를 저장하고, 이 저장된 제1코드(EXTCNT<2:0>)(저장된 값이므로 불변)의 값과 제2코드(DLLCNT<2:0>)의 값(계속 카운트되고 있으므로 증가)을 비교하여 두 코드값이 동일해지는 시점에 다이나믹 터미네이션 동작을 인에이블한다. 또한, 저장된 제1코드(EXTCNT<2:0>)의 버스트길이(BL, Burst Length)에 따라 정해지는 일정 값을 더하고 더해진 값(저장된 제1코드에 일정 값을 더한 것이므로 불변)이 제2코드(DLLCNT<2:0>)와 같아지는 시점에 다이나믹 터미네이션 동작을 디스에이블한다. 다이나믹 제어부(120)의 동작에 대한 보다 상세한 설명은 도면과 함께 후술하기로 한다.
터미네이션 제어부(130)는 노멀 터미네이션 동작을 제어하는 곳으로, 외부 메모리 컨트롤러(memory controller)로부터의 터미네이션 명령(ODT_STARTP, ODT_ENDP, 외부 커맨드에 의해 생성되는 신호들임)에 응답하여 노멀 터미네이션 동작을 제어한다. 이의 동작에 대한 보다 상세한 설명은 도면과 함께 후술하기로 한다.
도 2는 도 1의 다이나믹 제어부(120)의 동작을 설명하기 위한 도면이다.
먼저 리셋신호(RST)가 해제되기 전에는 내부클럭(DLLCLK2) 및 외부클럭(EXTCLK)이 토글링하지 않기 때문에 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)는 카운팅되지 않고 초기값으로 고정되어 있다. 도면을 보면 제1코드(EXTCNT<2:0>)는 0, 제2코드(DLLCNT<2:0>)는 5의 초기값(상술한 바와 같이 제2코드의 초기값은 CWL에 따라 결정된다)을 갖는 것을 확인할 수 있다. 리셋신호(RST) 가 해제되면 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 카운팅되기 시작하며, 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)을 지연시켜 생성하기 때문에 제1코드(EXTCNT<2:0>)가 제2코드(DLLCNT<2:0>)보다 조금 더 늦게 카운팅되기 시작한다.
그러던 중 외부에서 라이트 명령이 입력되면 이에 응답하여 WT_STARTP 펄스신호가 인에이블된다. 그리고 WT_STARTP 펄스신호의 인에이블 시점의 제1코드(EXTCNT<2:0>)가 저장된다(도면의 경우 1이 저장). 그리고 제2코드(DLLCNT<2:0>)가 저장된 제1코드(EXTCNT<2:0>, 1)의 값과 같아질 때 WT_DLL_STARTBP 신호가 '로우'로 인에이블되고, 이 신호는 다이나믹 터미네이션 동작을 제어하는 신호인 DYNAMIC ODTEN 신호를 인에이블시켜 다이나믹 터미네이션 동작이 시작되게 한다.
다이나믹 터미네이션 동작의 종료에 대해 설명한다. 라이트 명령에 응답하여 저장된 제1코드(EXTCNT<2:0>, 1의 값)에는 버스트 길이(BL)에 따라 일정값이 더해진다. 버스트 길이(BL)가 8일 경우 8개의 데이터가 클럭의 라이징/폴링으로 입력되므로 데이터가 입력되기 위해서 4클럭이 필요하며 앞뒤로 타이밍 마진을 고려하여 총 6클럭이 요구된다(스펙으로 규정됨). 또한, 버스트 길이(BL)가 4인 경우에는 데이터 입력을 위한 2클럭과 앞뒤의 마진 2클럭을 더해서 총 4클럭이 요구된다(스펙으로 규정됨).
따라서 버스트 길이(BL)가 8일 경우에는 저장된 제1코드(EXTCNT<2:0>, 1의 값)에 6이 더해지고(도면은 BL=8을 예시하고 있으며, 따라서 1+6=7의 값을 가지게 된다), 버스트 길이(BL)가 4일 경우에는 저장된 제1코드(EXTCNT<2:0>)에 4가 더해진다(즉, (BL/2)+2 만큼의 값이 더해짐). 그리고 일정 값이 더해진 제1코 드(EXTCNT<2:0>)의 값(7)과 제2코드(DLLCNT<2:0>)의 값이 비교되고 제2코드(DLLCNT<2:0>)의 값이 일정 값이 더해진 제1코드(EXTCNT<2:0>)의 값(7)과 같아질때 WT_DLL_ENDBP 신호가 '로우'로 인에이블 되어 DTNAMIC ODTEN 신호를 디스에이블 하게 된다. 즉, 다이나믹 터미네이션 동작이 종료된다.
이러한 방식으로 종래의 다이나믹 제어부(120)는 라이트 명령 입력시 일정시간 후에 다이나믹 터미네이션 동작을 인에이블 시키고, 데이터 입력에 필요한 시간과 일정한 마진을 확보한 후 다이나믹 터미네이션 동작을 디스에이블 시킨다.
도 3은 도 2의 WT_STARTP 펄스신호에 대한 이해를 돕기 위한 도면이다.
WT_STARTP 펄스 신호는 기본적으로 라이트 명령에 응답하여 인에이블되는 신호이다. 도면에 도시된 바와 같이, 라이트 명령에 해당하는 카스 명령(CAS: Column Address Strobe, 라이트 명령에 해당하는 카스 명령이라고 했으므로 WE가 인에이블되면서 입력된 CAS명령을 뜻함)이 입력되고, 애디티브 레이턴시(AL: Additive Latency)가 반영된 약간의 시간 뒤에 인에이블 된다.
상세하게 라이트 명령에 해당하는 외부 카스 명령(CAS)이 입력되면, 커맨드 입력 버퍼에서 이를 클럭에 동기하여 입력받고, 이후 내부 회로에 의해 일정한 지연을 거친 후 WT_STARTP 펄스 신호가 인에이블 된다. 즉, WT_STARTP 펄스 신호는 외부에서 라이트 명령이 입력되고, 이 명령이 약간 지연되어 생성되는 신호로 볼 수 있다. 참고로 WT_STARTP 펄스 신호의 펄스 폭은 마진 등에 따라 알맞게 설정하면 된다.
도 4는 도 1의 터미네이션 제어부(130)의 동작을 설명하기 위한 도면이다.
먼저 리셋신호(RST)가 해제되기 전에는 내부클럭(DLLCLK2) 및 외부클럭(EXTCLK)이 토글링하지 않기 때문에 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)는 카운팅되지 않고 초기값으로 고정되어 있다. 도면을 보면 제1코드(EXTCNT<2:0>)는 0, 제2코드(DLLCNT<2:0>)는 5의 초기값(상술한 바와 같이 제2코드의 초기값은 CWL에 따라 결정된다)을 갖는 것을 확인할 수 있다. 리셋신호(RST)가 해제되면 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 카운팅되기 시작하며, 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)을 지연시켜 생성하기 때문에 제1코드(EXTCNT<2:0>)가 제2코드(DLLCNT<2:0>)보다 조금 더 늦게 카운팅되기 시작한다.
그러던 중 외부 메모리 컨트롤러(memory controller, chipset 이라고도 함)의 터미네이션 명령에 의해 생성되는 ODT_STARTP 신호가 인에이블 된다. 그리고 ODT_STARTP 펄스 신호의 인에이블 시점의 제1코드(EXTCNT<2:0>)가 저장된다(도면의 경우 1이 저장). 그리고 제2코드(DLLCNT<2:0>)가 저장된 제1코드(EXTCNT<2:0>, 1)의 값과 같아질 때 ODT_DLL_STARTBP 신호가 '로우'로 인에이블 되고, 이 신호는 노멀 터미네이션 동작(다이나믹 터미네이션 동작이 아닌 기존의 터미네이션 동작을 의미함)을 제어하는 신호인 ODTEN 신호를 인에이블시켜 노멀 터미네이션 동작이 시작되게 한다.
노멀 터미네이션 동작의 종료도 노멀 터미네이션 동작의 시작과 동일한 방식으로 이루어진다. 외부 메모리 컨트롤러의 터미네이션 명령에 의해 생성되는 ODT_ENDP 신호에 의해, 그 인에이블 시점의 제1코드(EXTCNT<2:0>)를 저장하고(도면의 경우 6이 저장), 제2코드(DLLCNT<2:0>)의 값이 저장된 제1코드(EXTCNT<2:0>, 6) 의 값과 동일해지면 ODT_DLLENDBP 신호가 '로우'로 인에이블 되고, 이 신호는 노멀 터미네이션 동작을 제어하는 신호인 ODTEN 신호를 디스에이블시켜 노멀 터미네이션 동작이 종료되게 한다.
즉, 노멀 터미네이션 동작의 시작과 끝은 모두 근본적으로 외부 메모리 컨트롤러에 의해 제어된다.
도 5는 도 4의 ODT_STARTP 신호와 ODT_ENDP 신호의 이해를 돕기 위한 도면이다.
ODT_STARTP 신호와 ODT_ENDP 신호는 기본적으로 외부 메모리 컨트롤러로부터의 커맨드 입력에 의해 생성된다. 터미네이션 명령(ODT)은 셋업/홀드(setup/hold) 조건 등을 만족할 수 있도록 메모리 컨트롤러로부터 넣어주는 신호이며, 이는 내부 클럭에 동기된 후 애디티브 레이턴시(additive latency)가 반영되어 일정시간 지연된 ODT_COM 신호가 생성된다. 그리고 ODT_COM 신호의 인에이블 시점과 디스에이블 시점에 펄스 형태의 신호인 ODT_STARTP 신호와 ODT_ENDP 신호가 각각 인에이블된다.
이상에서 설명한 바와 같이, 종래의 온 다이 터미네이션 제어회로는 외부클럭(EXTCLK)을 카운트해 생성된 제1코드(EXTCNT<2:0>)와 내부클럭(DLLCLK2)을 카운트해 생성된 제2코드(DLLCNT<2:0>)를 비교하여, 노멀 터미네이션 동작 및 다이나믹 터미네이션 동작을 제어한다. 이러한 제어회로는 외부클럭(EXTCLK)과 내부클럭(DLLCLK2)을 계속 카운트해 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 생성하므로 카운터부(110)에서 계속적으로 전류 소모가 일어난다.
그리고 계속 토글링하는(변화하는) 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 비교를 위해 터미네이션 제어부(130) 및 다이나믹 제어부(120)로 입력되므로, 터미네이션 제어부(130) 및 다이나믹 제어부(120) 내의 논리 게이트들의 게이트단들은 충방전되며 다이나믹(dynamic) 전력소모를 항상 일으키게 된다. 이는 메모리장치가 스탠바이 모드 상태에서도 전력을 소모함을 의미한다.
참고로 다이나믹 전력소모라 함은, 회로 동작시 로딩 캐패시터(loading capacitor)들을 충방전시키는 동작으로 인한 전력소모를 의미하며, 여기서는 카운터부(110)에서 출력되는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 계속해서 토글링함으로써, 이 신호가 로딩, 즉 게이트단의 캐패시터들을 충반전하게 되면서 발생되는 전력소모를 의미한다.
최근 들어 저전력 반도체 메모리장치에 대한 요구가 커지고 있으며, 특히 스탠바이 전력소모는 모든 동작모드의 전력소모에 영향을 줄 수 있는 기본적인 전력특성에 해당하므로, 이를 줄이는 기술은 반도체 메모리장치에 있어서 중요한 것이 된다.
본 발명은 상기한 바와 같이 온 다이 터미네이션 제어회로가 계속해서 전력을 소모하는 문제점을 해결하기 위하여 제안된 것으로, 온 다이 터미네이션 제어회로의 전력소모를 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명의 제1실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로는, 외부클럭을 카운트해 제1코드를 출력하고, 내부클럭을 카운트해 제2코드를 출력하는 카운터부; 터미네이션 명령에 응답하여 상기 제1코드와 상기 제2코드의 전달 여부를 결정하는 전달제어부; 및 상기 터미네이션 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 터미네이션 제어부를 포함한다.
터미네이션 명령이 입력되는 구간 동안에는, 전달제어부가 터미네이션 제어부로 제1코드와 제2코드를 전달하기 때문에, 터미네이션 제어부는 터미네이션 명령에 응답하여 제1코드와 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 제어할 수 있다. 그러나 터미네이션 명령이 입력되지 않는 구간 동안에는, 전달제어부가 터미네이션 제어부로 제1코드와 제2코드를 전달하지 않는다. 따라서 터미네이션 제어부는 제1코드와 제2코드의 토글링에 따른 전류를 소모하지 않는다. 이 구간동안에는 어차피 터미네이션 동작의 인에이블/디스에이블을 제어할 필요가 없기 때문에 제1코드와 제2코드가 터미네이션 제어부로 입력되지 않는다고 하더하도 동작에 문제가 생기지는 않는다.
본 발명의 제2실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로는, 외부클럭을 카운트해 제1코드를 출력하고, 내부클럭을 카운트해 제2코드를 출력하는 카운터부; 라이트 명령에 응답하여 상기 라이트 명령 입력 후 소정의 시간 동안 상기 제1코드와 상기 제2코드를 전달하는 전달제어부; 및 라이트 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 다이나믹 제어부를 포함한다.
라이트 명령이 입력되고 일정 시간 동안에는, 전달제어부가 제1코드와 제2코드를 다이나믹 제어부로 전달하기 때문에, 다이나믹 제어부는 라이트 명령에 응답하여 제1코드와 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 제어할 수 있다. 그러나 라이트 명령이 입력되지 않는 구간 동안에는, 전달제어부가 다이나믹 제어부로 제1코드와 제2코드를 전달하지 않는다. 따라서 다이나믹 제어부는 제1코드와 제2코드의 토글링에 따른 전류를 소모하지 않는다. 이 구간 동안에는 어차피 다이나믹 터미네이션 동작의 인에이블/디스에이블을 제어할 필요가 없기 때문에 제1코드와 제2코드가 다이나믹 제어부로 입력되지 않는다고 하더라도 동작에는 문제가 생기지 않는다.
터미네이션 제어부의 전류소모를 줄이기 위한 제1실시예와 다이나믹 제어부 의 전류소모를 줄이기 위한 제2실시예의 기술적 특징은 온 다이 터미네이션 제어회로에 동시에 적용될 수 있다. 이러한 두 가지 특징을 모두 가지는, 본 발명의 제3실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로는, 외부클럭을 카운트해 제1코드를 출력하고, 내부출력을 카운트해 제2코드를 출력하는 카운터부; 터미네이션 명령에 응답하여 상기 제1코드와 상기 제2코드를 터미네이션 제어부로 전달할 것인지를 결정하고, 라이트 명령에 응답하여 상기 라이트 명령의 입력 후 소정의 시간 동안 상기 제1코드와 상기 제2코드를 다이나믹 제어부로 전달하는 전달제어부; 상기 터미네이션 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 상기 터미네이션 제어부; 및 상기 라이트 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 상기 다이나믹 제어부를 포함한다.
항상 제1코드와 제2코드가 터미네이션 제어부 및 다이나믹 제어부로 입력되던 종래의 온 다이 터미네이션 제어회로와는 다르게, 본 발명은 필요할 때만 제1코드와 제2코드를 터미네이션 제어부 및 다이나믹 제어부로 전달한다.
따라서 터미네이션 동작의 인에이블/디스에이블의 제어가 일어나지 않는 구간 동안 쓸데 없는 전력이 소모되는 것을 방지할 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 제1실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로의 구성도이다.
본 발명의 제1실시예에서는 터미네이션 제어부(630)에서 쓸데없이 소모되는 전류를 줄이는 기술을 제안한다. 이러한 본 발명에 따른 온 다이 터미네이션 제어회로는, 외부클럭(EXTCLK)을 카운트해 제1코드(EXTCNT<2:0>)를 출력하고 내부클럭(DLLCLK2)을 카운트해 제2코드(DLLCNT<2:0>)를 출력하는 카운터부(610); 터미네이션 명령(IODT_WIDTH: ODT명령 입력에 의해 생성되는 신호)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 전달 여부를 결정하는 전달제어부(640); 및 터미네이션 명령(ODT_STARTP, ODT_ENDP: ODT명령 입력에 의해 생성되는 신호)에 응답하여 전달제어부(640)로부터 전달되는 제1코드(EXTCNTd<2:0>와 제2코드(DLLCNTd<2:0>)를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 터미네이션 제어부(630)를 포함하는 것을 특징으로 한다.
그리고 종래와 동일한 클럭분배기(601), 레플리카 지연라인(602), 다이나믹 제어부(620)를 포함한다.
클럭분배기(601)는 온 다이 터미네이션 제어회로에 내부클럭(DLLCLK2)을 공급하며, 레플리카 지연라인(602)은 내부클럭(DLLCLK2)을 이용해 외부클럭(EXTCLK) 을 생성한다. 클럭분배기(601)와 레플리카 지연라인(602)은 종래의 온 다이 터미네이션 제어회로에 사용되던 것과 동일하며, 이에 대하여는 배경기술 부분에서 상세히 설명하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
카운터부(610)는 종래와 마찬가지로 외부클럭(EXTCLK)을 카운트해 제1코드(EXTCNT<2:0>)를 생성하고, 내부클럭(DLLCLK2)을 카운트해 제2코드(DLLCNT<2:0>)를 생성한다. 본 발명은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 전달 여부를 제어해 전류소모를 줄이고자 하는 기술에 관한 것으로, 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 생성은 종래와 동일하게 이루어진다. 따라서 카운터부(610)로는 종래의 카운터부(110)가 그대로 사용될 수 있다.
전달제어부(640)는, 터미네이션 명령(IODT_WIDTH)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 터미네이션 제어부(630)로 전달할 것인지 말 것인지를 결정한다. 터미네이션 명령(IODT_WIDTH)이 입력되지 않는 구간 동안에는 어차피 터미네이션 제어부(630)는 터미네이션 동작의 인에이블/디스에이블 제어를 하지 않는다. 이 구간 동안에는 터미네이션 동작은 계속 디스에이블 되어 있는다. 따라서 이 구간 동안 터미네이션 제어부(630)로 제1코드(EXTCNR<2:0>)와 제2코드(DLLDNT<2:0>)를 전달하지 않더라도 동작에는 아무런 문제가 없다.
전달제어부(640)로 입력되는 터미네이션 명령인 IODT_WIDTH신호는 터미네이션 제어부(630)로 입력되는 터미네이션 명령인 ODT_STARTP, ODT_ENDP와 그 원천이 동일한 신호이다. 배경기술 부분의 도 4에서 설명한 바와 같이, 메모리 컨트롤러로부터 입력되는 터미네이션 명령인 ODT 신호를 이용해 ODT_STARTP, ODT_ENDP 신호가 만들어진다. 전달제어부(640)로 입력되는 IODT_WIDTH 신호도 바로 이 ODT 신호를 이용해 만들어지는 신호인데, 다만 ODT_STARTP, ODT_ENDP 신호보다 덜 지연된 신호에 해당하며 마진의 확보를 위해 펄스 폭이 ODT 신호보다 더 증가된 신호에 해당한다.
즉, IODT_WIDTH 신호는 ODT_STARTP 신호보다 약간 먼저 인에이블되고, ODT_ENDP 신호보다는 약간 나중에 디스에이블 된다. 그래야만 터미네이션 제어부(630)로 터미네이션 명령인 ODT_STARTP, ODT_ENDP 신호가 입력되는 동안, 마진을 확보하고 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 전달되는 것이 가능하기 때문이다.
전달제어부(640)로 입력되는 터미네이션 명령인 IODT_WIDTH 신호에 대한 보다 자세한 설명은 도면과 함께 후술하기로 한다.
제1실시예에서의 전달제어부(640)는 터미네이션 제어부(630)로 입력되는 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)의 전달여부 만을 결정하고, 다이나믹 제어부(620)로 입력되는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)는 제어하지 않는 경우를 도시하였다. 이는 제1실시예에서는 터미네이션 제어부(630)의 전류소모를 감소시키는 기술만을 도시하고 있기 때문이다. 전달제어부(640)는 다이나믹 제어부(620)로 입력되는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 전달여부도 결정하게 설계될 수 있는데, 이에 대해서는 제2실시예 부분에서 설명하기로 한다.
터미네이션 제어부(630)는 전달제어부(640)로부터 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 전달받아 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 비교해 터미네이션 동작의 인에이블/디스에이블을 제어한다. 전달제어부(640)를 통해 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNT<2:0>)를 입력받기 때문에 종래와 달리 터미네이션 제어부(630)는 항상 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 입력받지는 않으며, 필요할 때만 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 입력받는다. 따라서 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 입력받지 않는 동안은 제1코드(EXTCNRd<2:0>)와 제2코드(DLLCNTd<2:0>)의 토글링에 따른 전류소모가 일어나지 않는다.
터미네이션 제어부(630)는 전달제어부(640)로부터 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 입력받기 때문에, 항상 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 입력받지는 않는다는 점을 제외하고는 종래와 동일하게 동작하며, 동일하게 설계될 수 있다. 전달제어부(640)는 종래와 마찬가지로 터미네이션 명령의 인에이블 시점(ODT_STARTP의 인에이블 시점)에 제1코드(EXTCNTd<2:0>)를 저장하고, 저장된 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNT<2:0>)가 같아지는 시점에 터미네이션 동작을 인에이블시킨다. 또한, 터미네이션 명령의 디스에이블 시점(ODT_ENDP의 인에이블시점)에 제1코드(EXTCNTd<2:0>)를 저장하고, 저장된 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)가 같아지는 시점에 터미네이션 동작을 디스에이블시킨다. 터미네이션 제어부(630)의 동작에 관해서는 배경기술 부분에서 자세히 설명했으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
다이나믹 제어부(620)는 라이트 명령(WT_STARTP)에 응답하여 제1코 드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 제어한다. 본 제1실시예는 터미네이션 제어부(630)의 전류소모를 줄이기 위한 기술에 관한 것이며, 다이나믹 제어부(620) 전류소모를 줄이기 위한 기술은 제2실시예에서 소개한다. 따라서 제1실시예에서의 다이나믹 제어부(620)는 제어부(630)를 통하지 않고 카운터부(610)로부터 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 입력받게 구성하였다. 즉, 제1실시예에서의 다이나믹 제어부(620)로는 종래와 동일한 다이나믹 제어부(120)가 그대로 사용될 수 있다. 이의 동작에 관해서는 배경기술 부분에서 상세히 설명하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 7은 전달제어부(640)로 입력되는 터미네이션 명령(IODT_WIDTH)과 터미네이션 제어부(630)로 입력되는 터미네이션 명령(ODT_STARTP, ODT_ENDP) 사이의 관계를 나타내주는 도면이다.
외부의 메모리 컨트롤러로부터 터미네이션 명령(ODT)이 입력되면 이는 ODT버퍼(710)에 의해 버퍼링되어 IODT가 된다. 그리고 이 IODT 신호가 D플립플롭(720)에 의해 클럭에 동기되고, 셋업/홀드 딜레이(730)를 거쳐 ODT_COM 신호가 만들어지고, ODT_COM 신호의 인에이블/디스에이블 타이밍에 각각 인에이블되는 ODT_STARTP, ODT_ENDP 신호가 생성된다. 즉, 외부에서 입력되는 터미네이션 명령이 ODT버퍼, D플립플롭, 셋업/홀드 딜레이를 거치면, 터미네이션 제어부로 입력되는 터미네이션 명령 신호인ODT_STARTP, ODT_ENDP신호가 된다. 이 과정에 대해서는 도 4에 자세히 도시되어 있으니 이를 참조하면 된다.
전달제어부(640)로 입력되는 터미네이션 명령 신호인 IODT_WIDTH 신호는 ODT버퍼(710)에서 출력되는 IODT를 이용하여 만들어진다. IODT 신호는 아직 클럭에 동기되지 않았으며, 셋업/홀드 딜레이(730)를 거치지 않았기 때문에 ODT_STARTP, ODT_ENDP 보다는 조금 앞선 타이밍을 가지는 신호에 해당한다. 이 IODT 신호는 펄스폭 조절회로(740)로 입력되어 펄스폭이 크게 조절되어, IODT_WIDTH 신호가 되며, 이 신호가 바로 전달제어부(640)로 입력되는 터미네이션 명령 신호가 된다. 펄스폭 조절회로(740)는 IODT 신호와 지연라인(741)에 의해 지연된 IODT 신호를 OR연산하여 펄스폭을 넓힌다. 따라서 지연라인(741)의 지연 폭 만큼 신호의 펄스폭이 늘어나게 된다.
즉, 전달제어부(640)로 입력되는 터미네이션 명령 신호인 IODT_WIDTH 신호와 터미네이션 제어부(630)로 입력되는 터미네이션 명령 신호인 ODT_STARTP, ODT_ENDP 신호는 근본적으로는 동일한 신호에 해당하며, 다만 약간의 딜레이를 더 거치고 덜 거치고의 차이를 가질 뿐이다.
도 7의 하단에는 IODT_WIDTH와 ODT_STARTP, ODT_ENDP 사이의 타이밍 차이를 도시하였는데, 도면을 보면 IODT_WIDTH는 ODT_STARTP 보다 먼저 인에이블되고, ODT_ENDP 보다는 나중에 디스에이블 되는 것을 확인할 수 있다. 상세하게, IODT 신호는 ODT_STARTP 신호보다 먼저 인에이블되며, ODTEN 신호(도 6 및 도 4 참조)보다 늦게 디스에이블된다. 따라서 터미네이션 제어부(630)는 자신이 동작해야 하는 구간 동안 충분한 마진을 확보하고 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 입력받을 수 있게 된다.
도 8은 도 6의 전달제어부(640)의 일실시예 구성도이다.
도 8a는 노아게이트들(811~816)을 사용하여 전달제어부(640)를 구성한 경우를 도시하고 있으며, 도 8b는 낸드게이트들(821~826)을 사용하여 전달제어부(640)를 구성한 경우를 도시한다.
우선 노아게이트들(811~816)을 사용해 전달제어부(640)를 구성한 도 8a를 살펴보면, 터미네이션 명령(IODT_WIDTH)이 '하이'로 인에이블된 경우, 이를 반전한 신호(IODT_WIDTHb)는 '로우'가 되기 때문에, 노아게이트들(811~816)은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 반전하여 출력하게 되고 인버터들(I811~816)에서는 제1코드(EXTCNTd<2:0>=EXTCNT<2:0>)와 제2코드(DLLCNTd<2:0>=DLLCNT<2:0>)가 그대로 출력된다. 터미네이션 명령(IODT_WIDTH)이 '로우'로 디스에이블되어 이를 반전한 신호(IODT_WIDTHb)가 '하이'가 되면, 노아게이트들(811~816)은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 값에 상관없이 항상 '로우'의 신호를 출력한다. 따라서 인버터들(I811~816)의 출력은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 값에 상관없이 항상 '하이'값을 유지하며 토글링하지 않는다. 즉, 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)는 터미네이션 제어부(630)로 전달되지 않는다.
낸드게이트들(821~826)을 사용해 전달제어부(630)를 구성한 도 8b를 살펴보면, 터미네이션 명령(IODT_WIDTH)이 '하이'로 인에이블된 경우, 낸드게이트들(821~826)은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 반전하여 출력하게 되고 인버터들(I821~826)에서는 제1코드(EXTCNTd<2:0>=EXTCNT<2:0>)와 제2코 드(DLLCNTd<2:0>=DLLCNT<2:0>)가 그대로 출력된다. 터미네이션 명령(IODT_WIDTH)이 '로우'로 디스에이블되는 경우, 낸드게이트들(821~826)은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 값에 상관없이 항상 '하이'의 신호를 출력한다. 따라서 인버터들(I821~826)의 출력은 '로우'값을 유지하며 토글링하지 않는다. 즉, 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)는 터미네이션 제어부(630)로 전달되지 않는다.
이와 같은, 동작으로 전달제어부(640)는 터미네이션 명령(IODT_WIDTH)에 따라 제1코드(EXTCNT<2:0>와 제2코드(DLLCNT<2:0>)를 터미네이션 제어부(630)로 전달하거나 전달하지 않게 된다.
도 9는 본 발명의 제2실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로의 구성도이다.
본 발명의 제2실시예에서는 다이나믹 제어부(920)에서 쓸데없이 소모되는 전류를 줄이는 기술을 제안한다. 이러한 본 발명에 따른 온 다이 터미네이션 제어회로는, 외부클럭(EXTCLK)을 카운트해 제1코드(EXTCNT<2:0>)를 출력하고, 내부클럭(DLLCLK2)을 카운트해 제2코드(DLLCNT<2:0>)를 출력하는 카운터부(910); 라이트 명령(CAS_WIDTH)에 응답하여 라이트 명령 입력 후 소정의 시간 동안 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 전달하는 전달제어부(940); 및 라이트 명령(WT_STARTP)에 응답하여 전달제어부(940)로부터 전달되는 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 다이나믹 제어부(920)를 포함하는 것을 특징 으로 한다.
제2실시예에서의 클럭분배기(901), 레플리카 지연라인(902), 터미네이션 제어부(930), 클럭생성부(910)는 제1실시예의 것과 동일한 것이 사용될 수 있으므로, 이에 대한 더 이상의 상세한 설명을 따로 하지는 않기로 한다.
또한, 제2실시예는 다이나믹 제어부(920)의 전류소모를 줄이기 위한 기술에 관한 것으로, 터미네이션 제어부(930)는 종래와 동일하게 카운터부(910)로부터 출력되는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 직접 입력받도록 구성하였다. 물론 제1실시예에서와 같이 터미네이션 제어부(930)가 전달제어부(940)로부터 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 입력받게 구성하는 것도 가능하지만 여기서는 다이나믹 제어부(920)의 전류소모를 줄이는 기술에 대해서만 알아보기로 한다.
전달제어부(940)는, 라이트 명령(CAS_WIDTH)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 다이나믹 제어부(920)로 전달할 것인지 말 것인지를 결정한다. 라이트 명령(CAS)이 입력되고 소정의 시간 동안에는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 다이나믹 제어부(920)로 전달하며, 그 이외의 시간 동안에는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 다이나믹 제어부(920)로 전달되지 않게 한다. CAS_WIDTH 신호는 메모리 컨트롤러로부터 라이트 명령에 해당하는 CAS명령이 입력되면 소정의 시간 동안 인에이블되므로 CAS_WIDTH 신호에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 전달한다는 것은, 라이트 명령(CAS) 입력 후 소정 시간 동안 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 전달한다는 것을 뜻하게 된다.
전달제어부(940)로 입력되는 라이트 명령인 CAS_WIDTH 신호는 다이나믹 제어부로 입력되는 라이트 명령인 WT_STARTP 신호와 근원이 동일한 신호이다. 다만 WT_STARTP 신호보다 덜 지연된 신호에 해당하며 전달제어부(940)가 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 전달하는 시간을 확보하기 위해 펄스 폭을 늘린 신호에 해당한다.
도 10에는 CAS_WIDTH 신호와 WT_STARTP 신호 사이의 타이밍 관계에 대해 도시하였다. 배경기술 부분에서 설명한 바와 같이 WT_STARTP 신호는 라이트 명령에 해당하는 CAS 커맨드를 클럭에 동기시키고 일정시간 지연시킨 신호에 해당한다. CAS_WIDTH 신호는 라이트 명령에 해당하는 CAS명령이 '로우'로 인에이블될 때 '하이'로 인에이블되며 그 인에이블되는 펄스 폭이 넓혀진 신호에 해당한다. 상세하게, CAS_WIDTH 신호의 펄스 폭은 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 다이나믹 제어부(920)로 전달되는 시간을 결정하므로, DYNAMIC ODTEN 신호(도 2참조)가 디스에이블될 때까지 충분한 마진을 가지고 인에이블 되도록 펄스 폭이 조절되어야 한다. 즉, 이는 CAS_WIDTH 신호의 펄스 폭이 다이나믹 제어부(920)가 동작하는 시간에 약간의 마진을 확보하는 시간을 더한 만큼이 되어야 함을 의미한다.
도 10에 도시된 것과 같이, CAS 신호로부터 CAS_WIDTH 신호를 생성하는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구나 할 수 있으므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
다시 도 9를 참조한다. 제2실시예의 전달제어부(940)는 라이트명 령(CAS_WIDTH)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 전달을 제어한다는 점만이 상이할 뿐, 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 전달을 제어한다는 점에 있어서는 제1실시예의 전달제어부(640)와 동일한 역할을 한다. 따라서 제2실시예의 전달제어부(940)도 도 8과 같이 설계될 수 있다. 다만 도 8에서 IODT_WIDTH를 CAS_WIDTH로 대체하고, IODT_WIDTHb를 CAS_WIDTHb로 대체하기만 하면 된다.
다이나믹 제어부(920) 라이트 명령(WT_STARTP)에 응답하여 전달제어부(940)로부터 전달되는 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블을 제어한다. 다이나믹 터미네이션 동작의 인에이블은 라이트 명령(WT_STARTP)에 응답하여 해당 시점의 제1코드(EXTCNTd<2:0>)를 저장하고 저장된 제1코드(EXTCNTd<2:0>)가 제2코드(DLLCNT<2:0>)와 같아지는 시점에 이루어진다. 또한, 다이나믹 터미네이션 동작의 디스에이블은 저장된 제1코드(EXTCNTd<2:0>)에 버스트 길이(BL)에 따라 일정 값을 더하고 더해진 값이 제2코드(DLLCNTd<2:0>)와 같아지는 시점에 이루어진다. 다이나믹 제어부(920)는 제1코드(EXTCNTd<2:0>)와 제2코드(DLLCNTd<2:0>)를 카운터부(910)로터 직접 입력받지 아니하며, 전달제어부(940)로부터 입력받는다는 점을 제외하고는 종래의 다이나믹 제어부(620)와 동일하게 동작한다. 이의 동작에 관하여는 배경기술 부분에서 상세히 설명하였으므로, 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
제2실시예에서의 다이나믹 제어부(920)는 제1코드(EXTCNT<2:0>)와 제2코 드(DLLCNT<2:0>)가 필요한 구간 동안에만 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 입력받으며, 그 이외의 구간 동안에는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 입력받지 않는다. 따라서 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)의 토글링에 따른 쓸데없는 전류가 소모되지 아니한다.
도 11은 본 발명의 제3실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로의 구성도이다.
상기한 제1실시예(도 6)에서는 터미네이션 제어부(630)의 전류 소모를 줄이기 위한 기술에 대해 소개하였고, 제2실시예(도 9)에서는 다이나믹 제어부의 전류 소모를 줄이기 위한 기술에 대해 소개했다. 여기의 제3실시예에서는 이러한 제1실시예의 기술과 제2실시예의 기술이 모두 적용된 실시예에 대해 설명한다.
본 발명의 제3실시예에 따른 온 다이 터미네이션 제어회로는, 외부클럭(EXTCLK)을 카운트해 제1코드(EXTCNT<2:0>)를 출력하고, 내부출력(DLLCLK2)을 카운트해 제2코드(DLLCNT<2:0>)를 출력하는 카운터부(1110); 터미네이션 명령(IODT_WIDTH)에 응답하여 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 터미네이션 제어부(1130)로 전달할 것인지를 결정하고, 라이트 명령(CAS_WIDTH)에 응답하여 라이트 명령의 입력 후 소정의 시간 동안 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 전달하는 전달제어부(1140); 터미네이션 명령(ODT_STARTP, ODT_ENDP)에 응답하여 전달제어부(1140)로부터 전달되는 제1코드(EXTCNT1d<2:0>)와 제2코드(DLLCNTd1<2:0>)를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 터미네이션 제어부(1130); 및 라이트 명령(WT_STARTP)에 응답하여 전달제 어부로(1140)부터 전달되는 제1코드(EXTCNT2d<2:0>)와 제2코드(DLLCNT2d<2:0>)를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 다이나믹 제어부(1120)를 포함하는 것을 특징으로 한다.
도 11에 도시한 제3실시예는 도 6과 도 9의 특징을 합쳐놓은 실시예이다. 따라서 전달제어부(1140)는 도 6의 전달제어부(640)와 도 9의 전달제어부(940)를 합하여 구성된다. 그리고 터미네이션 제어부(1130)는 도 6의 터미네이션 제어부(630)와 동일하게 구성되고 동일하게 동작하며, 다이나믹 제어부(1120)는 도 9의 다이나믹 제어부(920)와 동일하게 구성되며 동일하게 동작한다.
전달제어부(1140)가 터미네이션 제어부(1130)와 다이나믹 제어부(1120)로 전달하는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)는 모두 동일한 코드이지만, 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)가 터미네이션 제어부(1130)와 다이나믹 제어부(1120)로 전달되는 타이밍은 각각 다르다. 따라서 도면에서는 터미네이션 제어부(1130)로 전달되는 제1코드를 EXTCNT1d<2:0>로 나타내었고 다이나믹 제어부(1120)로 전달되는 제1코드를 EXTCNT2d<2:0>으로 나타내어 구별했다. 또한, 터미네이션 제어부(1130)로 전달되는 제2코드를 DLLCNT1d<2:0>으로 나타내었고 다이나믹 제어부(1120)로 전달되는 제2코드를 DLLCNT2d<2:0>으로 나타내어 구별하였다.
제3실시예는 제1실시예의 특징과 제2실시예의 특징을 모두 구비하므로, 터미네이션 제어부(1130)와 다이나믹 제어부(1120)가 각각 동작하지 않을 때에는 제1코드(EXTCNT<2:0>)와 제2코드(DLLCNT<2:0>)를 입력받지 아니한다. 따라서 터미네이션 제어부(1130)와 다이나믹 제어부(1120)가 쓸데없이 제1코드(EXTCNT<2:0>)와 제2코 드(DLLCNT<2:0>)의 토글링으로 인해 전류를 소모하지 않게 된다.
상기한 제1실시예에 대한 동작 설명과 제2실시예에 대한 동작 설명으로 제3실시예의 동작은 모두 이해될 수 있으므로, 여기서는 중복적인 설명을 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 터미네이션 동작과 다이나믹 터미네이션 동작을 제어하는 종래의 온 다이 터미네이션 제어회로의 구성을 나타낸 도면.
도 2는 도 1의 다이나믹 제어부(120)의 동작을 설명하기 위한 도면.
도 3은 도 2의 WT_STARTP 펄스신호에 대한 이해를 돕기 위한 도면.
도 4는 도 1의 터미네이션 제어부(130)의 동작을 설명하기 위한 도면
도 5는 도 4의 ODT_STARTP 신호와 ODT_ENDP 신호의 이해를 돕기 위한 도면.
도 6은 본 발명의 제1실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로의 구성도.
도 7은 전달제어부(640)로 입력되는 터미네이션 명령(IODT_WIDTH)과 터미네이션 제어부(630)로 입력되는 터미네이션 명령(ODT_STARTP, ODT_ENDP) 사이의 관계를 나타내주는 도면.
도 8은 도 6의 전달제어부(640)의 일실시예 구성도.
도 9는 본 발명의 제2실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로의 구성도.
도 10은 CAS_WIDTH 신호와 WT_STARTP 신호 사이의 타이밍 관계를 도시한 도면.
도 11은 본 발명의 제3실시예에 따른 반도체 메모리장치의 온 다이 터미네이션 제어회로의 구성도.

Claims (16)

  1. 외부클럭을 카운트해 제1코드를 출력하고, 내부클럭을 카운트해 제2코드를 출력하는 카운터부;
    터미네이션 명령에 응답하여 상기 제1코드와 상기 제2코드의 전달 여부를 결정하는 전달제어부; 및
    상기 터미네이션 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 터미네이션 제어부
    를 포함하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  2. 제 1항에 있어서,
    상기 전달제어부로 입력되는 터미네이션 명령은,
    상기 터미네이션 제어부로 입력되는 터미네이션 명령과 동일한 신호이지만, 상기 터미네이션 제어부로 입력되는 터미네이션 명령보다는 덜 지연된 신호인 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  3. 제 2항에 있어서,
    상기 전달제어부로 입력되는 터미네이션 명령은,
    마진의 확보를 위해 상기 터미네이션 제어부로 입력되는 터미네이션 명령보다 인에이블 구간의 펄스 폭이 더 넓은 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  4. 제 1항에 있어서,
    상기 터미네이션 제어부로 입력되는 터미네이션 명령은,
    상기 전달제어부로 입력되는 터미네이션 명령보다 셋업/홀드 지연을 더 거친 신호인 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  5. 제 1항에 있어서,
    상기 터미네이션 제어부는,
    상기 터미네이션 명령의 인에이블 시점에 상기 제1코드를 저장하고 상기 저장된 제1코드와 상기 제2코드가 같아지는 시점에 상기 터미네이션 동작을 인에이블 시키며,
    상기 터미네이션 명령의 디스에이블 시점에 상기 제1코드를 저장하고 상기 저장된 제1코드와 상기 제2코드가 같아지는 시점에 상기 터미네이션 동작을 디스에이블 시키는 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회 로.
  6. 제 1항에 있어서,
    상기 제1코드와 상기 제2코드는,
    리셋신호의 해제에 응답하여 카운팅되기 시작하며, 상기 제2코드는 카스 라이트 레이턴시(CWL)에 따라 그 초기값이 결정되는 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  7. 제 1항에 있어서,
    상기 전달제어부는,
    상기 터미네이션 명령에 응답하여 상기 제1코드와 상기 제2코드를 전달하거나 막기 위한 낸드게이트들 또는 노아게이트들을 포함하는 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  8. 제 1항에 있어서,
    상기 내부클럭은 DLL의 출력클럭이며,
    상기 외부클럭은 상기 내부클럭을 레플리카 지연라인으로 지연시켜 생성되는 것임을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  9. 외부클럭을 카운트해 제1코드를 출력하고, 내부클럭을 카운트해 제2코드를 출력하는 카운터부;
    라이트 명령에 응답하여 상기 라이트 명령 입력 후 소정의 시간 동안 상기 제1코드와 상기 제2코드를 전달하는 전달제어부; 및
    라이트 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 다이나믹 제어부
    를 포함하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  10. 제 9항에 있어서,
    상기 전달제어부로 입력되는 라이트 명령은,
    상기 다이나믹 제어부로 입력되는 라이트 명령과 동일한 신호이지만, 상기 전달제어부로 입력되는 라이트 명령보다는 덜 지연된 신호인 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  11. 제 10항에 있어서,
    상기 전달제어부로 입력되는 라이트 명령은,
    마진의 확보를 위해 상기 다이나믹 제어부로 입력되는 라이트 명령보다 인에이블 구간의 펄스 폭이 더 넓은 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  12. 제 9항에 있어서,
    상기 다이나믹 제어부의 다이나믹 터미네이션 동작 인에이블은,
    상기 라이트 명령에 응답하여 해당 시점의 상기 제1코드를 저장하고 저장된 상기 제1코드가 상기 제2코드와 같아지는 시점에 이루어지고,
    상기 다이나믹 제어부의 다이나믹 터미네이션 동작 디스에이블은,
    저장된 상기 제1코드에 버스트 길이에 따라 일정 값을 더하고 더해진 값이 상기 제2코드와 같아지는 시점에 이루어지는 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  13. 제 9항에 있어서,
    상기 제1코드와 상기 제2코드는,
    리셋신호의 해제에 응답하여 카운팅되기 시작하며, 상기 제2코드는 카스 라 이트 레이턴시(CWL)에 따라 그 초기값이 결정되는 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  14. 제 9항에 있어서,
    상기 전달제어부는,
    상기 라이트 명령에 응답하여 상기 제1코드와 상기 제2코드를 전달하거나 막기 위한 낸드게이트들 또는 노아게이트들을 포함하는 것을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  15. 제 9항에 있어서,
    상기 내부클럭은 DLL의 출력클럭이며,
    상기 외부클럭은 상기 내부클럭을 레플리카 지연라인으로 지연시켜 생성되는 것임을 특징으로 하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
  16. 외부클럭을 카운트해 제1코드를 출력하고, 내부출력을 카운트해 제2코드를 출력하는 카운터부;
    터미네이션 명령에 응답하여 상기 제1코드와 상기 제2코드를 터미네이션 제 어부로 전달할 것인지를 결정하고, 라이트 명령에 응답하여 상기 라이트 명령의 입력 후 소정의 시간 동안 상기 제1코드와 상기 제2코드를 다이나믹 제어부로 전달하는 전달제어부;
    상기 터미네이션 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 상기 터미네이션 제어부; 및
    상기 라이트 명령에 응답하여 상기 전달제어부로부터 전달되는 상기 제1코드와 상기 제2코드를 비교해 다이나믹 터미네이션 동작의 인에이블/디스에이블 시점을 결정하는 상기 다이나믹 제어부
    를 포함하는 반도체 메모리장치의 온 다이 터미네이션 제어회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8196188B2 (en) * 2006-09-06 2012-06-05 Devicescape Software, Inc. Systems and methods for providing network credentials
KR100853468B1 (ko) * 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
US9160350B2 (en) 2011-11-15 2015-10-13 Rambus Inc. Integrated circuit comprising a delay-locked loop
US9281816B2 (en) * 2012-01-31 2016-03-08 Rambus Inc. Modulated on-die termination
US11200190B2 (en) * 2020-04-21 2021-12-14 Innogrit Technologies Co., Ltd. Command based on-die termination for high-speed NAND interface
US11646085B2 (en) 2021-06-17 2023-05-09 Sandisk Technologies Llc Toggle mode frequency optimization by dynamic ODT matching for non-volatile memory
CN115602215A (zh) * 2021-07-09 2023-01-13 长鑫存储技术有限公司（Cn） 使能控制电路以及半导体存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070036635A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 온 다이 터미네이션 제어방법 및 그에 따른 제어회로.
KR20080114086A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625298B1 (ko) * 2005-09-29 2006-09-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치
US7365564B2 (en) * 2005-09-29 2008-04-29 Hynix Semiconductor Inc. Apparatus and method for controlling on die termination
JP4159587B2 (ja) * 2006-08-29 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置
KR100853468B1 (ko) * 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100863536B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 그 제어방법
KR100936806B1 (ko) * 2008-07-03 2010-01-14 주식회사 하이닉스반도체 도메인 크로싱 회로 및 방법
JP2010192031A (ja) * 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
JP5642935B2 (ja) * 2009-02-19 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． インピーダンス調整回路及びこれを備える半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070036635A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 온 다이 터미네이션 제어방법 및 그에 따른 제어회로.
KR20080114086A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치

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